JPH11305661A - シフトレジスタ構成用回路およびシフトレジスタ - Google Patents
シフトレジスタ構成用回路およびシフトレジスタInfo
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- JPH11305661A JPH11305661A JP10129606A JP12960698A JPH11305661A JP H11305661 A JPH11305661 A JP H11305661A JP 10129606 A JP10129606 A JP 10129606A JP 12960698 A JP12960698 A JP 12960698A JP H11305661 A JPH11305661 A JP H11305661A
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Abstract
(57)【要約】
【課題】 レジスタの出力値の切り換えが短時間で行え
るとともに、任意長のレジスタを容易に構成できるよう
にする。 【解決手段】 ＬＦＳＲ３０は、複数のシフトレジスタ
構成用回路１０（１）〜１０（ｎ）をカスケード接続す
ることにより構成されている。生成多項式係数入力用端
子（ＣＯＥ）１６から生成多項式の係数が入力され、メ
モリ入力用端子（ＭＥＭ）２４から暗号化鍵が入力され
ると、出力端子（ＯＰＴ）２８から各レジスタ値がパラ
レルに出力される。メモリ入力制御用端子（ＣＴＬ）２
２からの入力信号がＨｉｇｈの場合は、メモリ入力用端
子（ＭＥＭ）２４からの入力値が１ビットメモリにスト
アされ、メモリ入力制御用端子（ＣＴＬ）２２からの入
力信号がＬｏｗの場合は、生成多項式係数入力用端子
（ＣＯＥ）１６からの生成多項式係数によりＬＦＳＲ３
０の状態を変化させることができる。
るとともに、任意長のレジスタを容易に構成できるよう
にする。 【解決手段】 ＬＦＳＲ３０は、複数のシフトレジスタ
構成用回路１０（１）〜１０（ｎ）をカスケード接続す
ることにより構成されている。生成多項式係数入力用端
子（ＣＯＥ）１６から生成多項式の係数が入力され、メ
モリ入力用端子（ＭＥＭ）２４から暗号化鍵が入力され
ると、出力端子（ＯＰＴ）２８から各レジスタ値がパラ
レルに出力される。メモリ入力制御用端子（ＣＴＬ）２
２からの入力信号がＨｉｇｈの場合は、メモリ入力用端
子（ＭＥＭ）２４からの入力値が１ビットメモリにスト
アされ、メモリ入力制御用端子（ＣＴＬ）２２からの入
力信号がＬｏｗの場合は、生成多項式係数入力用端子
（ＣＯＥ）１６からの生成多項式係数によりＬＦＳＲ３
０の状態を変化させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、シフトレジスタ構
成用回路およびシフトレジスタに係り、さらに詳しく
は、例えば高速暗号通信装置等の擬似乱数生成部分など
に使用されるシフトレジスタ構成用回路およびシフトレ
ジスタに関する。
成用回路およびシフトレジスタに係り、さらに詳しく
は、例えば高速暗号通信装置等の擬似乱数生成部分など
に使用されるシフトレジスタ構成用回路およびシフトレ
ジスタに関する。
【０００２】
【従来の技術】従来、電話、無線、データ通信などの通
信システム内には、シフトレジスタが用いられている。
例えば、データ通信などでは、伝送情報を第三者に知ら
れないようにするために、伝送情報を暗号化することが
行われている。その暗号化方式の中には、比較的少ない
リソースで構成することが可能であり、かつ、高速通信
に適したものとしてストリーム暗号がある。このストリ
ーム暗号とは、擬似乱数生成装置において発生した擬似
乱数ストリームと通信を行う平文とをビット単位で排他
的論理演算を施し、暗号文とする暗号方式のことであ
る。このストリーム暗号に用いられる擬似乱数生成装置
は、一般に複数あるいは一つのフィードバックシフトレ
ジスタの出力に対して演算を施すことにより擬似乱数ス
トリームを発生させていた。そして、このような擬似乱
数生成装置をストリーム暗号装置に利用する場合、装置
内部に用いられるフィードバックレジスタとしては、レ
ジスタの値を直接メモリからロードすることが可能であ
り、かつ、フィードバックレジスタの生成多項式を可変
とすることができる汎用的なものが望まれている。例え
ば、グレゴリー・エル・メイヒュー（Gregory L. Mayhe
w ）著の論文「ア・ロウ・コスト、ハイ・スピード・エ
ンクリプション・システム・アンド・メソッド」（" A
Low Cost，High Speed Encryption System and Metho
d"）のFigure２には、図４のような、従来の通信システ
ムで用いられる線形フィードバックシフトレジスタ４０
の回路構成例が示されている。
信システム内には、シフトレジスタが用いられている。
例えば、データ通信などでは、伝送情報を第三者に知ら
れないようにするために、伝送情報を暗号化することが
行われている。その暗号化方式の中には、比較的少ない
リソースで構成することが可能であり、かつ、高速通信
に適したものとしてストリーム暗号がある。このストリ
ーム暗号とは、擬似乱数生成装置において発生した擬似
乱数ストリームと通信を行う平文とをビット単位で排他
的論理演算を施し、暗号文とする暗号方式のことであ
る。このストリーム暗号に用いられる擬似乱数生成装置
は、一般に複数あるいは一つのフィードバックシフトレ
ジスタの出力に対して演算を施すことにより擬似乱数ス
トリームを発生させていた。そして、このような擬似乱
数生成装置をストリーム暗号装置に利用する場合、装置
内部に用いられるフィードバックレジスタとしては、レ
ジスタの値を直接メモリからロードすることが可能であ
り、かつ、フィードバックレジスタの生成多項式を可変
とすることができる汎用的なものが望まれている。例え
ば、グレゴリー・エル・メイヒュー（Gregory L. Mayhe
w ）著の論文「ア・ロウ・コスト、ハイ・スピード・エ
ンクリプション・システム・アンド・メソッド」（" A
Low Cost，High Speed Encryption System and Metho
d"）のFigure２には、図４のような、従来の通信システ
ムで用いられる線形フィードバックシフトレジスタ４０
の回路構成例が示されている。
【０００３】図４に示される線形フィードバックシフト
レジスタ４０は、選択器（ＭＵＸ：マルチプレクサ）４
２、Ｄフリップフロップ素子４６（１）〜４６（ｍ＋
１）、ＡＮＤ素子４８（１）〜（ｍ）及びＸＯＲ素子５
０（１）〜（ｍ）などで構成されている。そして、選択
器４２の入力側には、メモリシリアル入力用端子４４と
終端のＤフリップフロップ素子４６（ｍ＋１）のＱ出力
端子とが接続されていて、その選択器４２の出力は、Ｄ
フリップフロップ素子４６（１）に入力される。このＤ
フリップフロップ素子４６（１）のＱ出力端子は、線形
フィードバックシフトレジスタ４０の出力端子５４に接
続されるとともに、ＸＯＲ素子５０（１）の一方の入力
端子にも接続されていて、ＸＯＲ素子５０（１）の他方
の入力端子には、終端部のＤフリップフロップ素子４６
（ｍ＋１）のＱ出力端子と生成多項式係数入力用端子５
２がそれぞれ入力側に接続されたＡＮＤ素子４８（１）
の出力が接続されている。そして、このＸＯＲ素子５０
（１）の出力は、同様に構成された次段のＤフリップフ
ロップ素子４６（２）に入力され、順次ｍ段までシリア
ルにロードされる。
レジスタ４０は、選択器（ＭＵＸ：マルチプレクサ）４
２、Ｄフリップフロップ素子４６（１）〜４６（ｍ＋
１）、ＡＮＤ素子４８（１）〜（ｍ）及びＸＯＲ素子５
０（１）〜（ｍ）などで構成されている。そして、選択
器４２の入力側には、メモリシリアル入力用端子４４と
終端のＤフリップフロップ素子４６（ｍ＋１）のＱ出力
端子とが接続されていて、その選択器４２の出力は、Ｄ
フリップフロップ素子４６（１）に入力される。このＤ
フリップフロップ素子４６（１）のＱ出力端子は、線形
フィードバックシフトレジスタ４０の出力端子５４に接
続されるとともに、ＸＯＲ素子５０（１）の一方の入力
端子にも接続されていて、ＸＯＲ素子５０（１）の他方
の入力端子には、終端部のＤフリップフロップ素子４６
（ｍ＋１）のＱ出力端子と生成多項式係数入力用端子５
２がそれぞれ入力側に接続されたＡＮＤ素子４８（１）
の出力が接続されている。そして、このＸＯＲ素子５０
（１）の出力は、同様に構成された次段のＤフリップフ
ロップ素子４６（２）に入力され、順次ｍ段までシリア
ルにロードされる。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のシフトレジスタにあっては、レジスタの値を
シリアルにロードしていたため、このレジスタの出力値
をストリーム暗号装置などの暗号化鍵として用いるよう
な場合、暗号化鍵を別の暗号化鍵に切り換えようとする
とレジスタ長分のクロック時間が必要となり、暗号化鍵
の切り換えをスムーズに行うことができないという問題
があった。また、従来のシフトレジスタは、複数種類の
素子を組み合わせることにより回路を構成していたた
め、任意長のシフトレジスタを構成するにはその都度回
路設計を変更する必要があり、容易に行えないという問
題があった。本発明は、かかる従来技術の有する課題に
鑑みてなれたもので、本発明の目的は、レジスタの出力
値の切り換えが短時間で行えるようにするとともに、レ
ジスタの設計変更が容易に行えるシフトレジスタ構成用
回路およびシフトレジスタを提供することにある。
うな従来のシフトレジスタにあっては、レジスタの値を
シリアルにロードしていたため、このレジスタの出力値
をストリーム暗号装置などの暗号化鍵として用いるよう
な場合、暗号化鍵を別の暗号化鍵に切り換えようとする
とレジスタ長分のクロック時間が必要となり、暗号化鍵
の切り換えをスムーズに行うことができないという問題
があった。また、従来のシフトレジスタは、複数種類の
素子を組み合わせることにより回路を構成していたた
め、任意長のシフトレジスタを構成するにはその都度回
路設計を変更する必要があり、容易に行えないという問
題があった。本発明は、かかる従来技術の有する課題に
鑑みてなれたもので、本発明の目的は、レジスタの出力
値の切り換えが短時間で行えるようにするとともに、レ
ジスタの設計変更が容易に行えるシフトレジスタ構成用
回路およびシフトレジスタを提供することにある。
【０００５】
【課題を解決するための手段】請求項１に記載のシフト
レジスタ構成用回路は、入力端子に少なくとも生成多項
式係数入力用端子、フィードバック入力用端子、メモリ
入力制御用端子およびメモリ入力用端子を有し、各端子
から入力されるデータに基づいて一定の制御を行う制御
回路と、クロックと同期して動作し、前記制御回路から
出力される所定ビット単位のデータを記憶しつつ出力を
行う記憶手段と、を備え、前記制御回路では、前記メモ
リ入力制御用端子への入力に基づいて、前記制御回路の
出力を前記メモリ入力用端子からの入力とするか、前記
フィードバック入力用端子と前記生成多項式係数入力用
端子の論理積演算結果とするかを決定するものである。
これによれば、制御回路の入力端子として、少なくとも
生成多項式係数入力用端子、フィードバック入力用端
子、メモリ入力制御用端子およびメモリ入力用端子を備
え、メモリ入力制御用端子への入力に基づいて、制御回
路の出力をメモリ入力用端子からの入力とするか、フィ
ードバック入力用端子と生成多項式係数入力用端子の論
理積演算結果とするかを決定するように制御され、その
制御回路から出力される所定ビット単位のデータをクロ
ックと同期して動作する記憶手段に順次記憶され、出力
される。このように、シフトレジスタの構成要素をシフ
トレジスタ構成用回路として部品化することによって、
任意長のシフトレジスタを容易に構成することが可能と
なる。
レジスタ構成用回路は、入力端子に少なくとも生成多項
式係数入力用端子、フィードバック入力用端子、メモリ
入力制御用端子およびメモリ入力用端子を有し、各端子
から入力されるデータに基づいて一定の制御を行う制御
回路と、クロックと同期して動作し、前記制御回路から
出力される所定ビット単位のデータを記憶しつつ出力を
行う記憶手段と、を備え、前記制御回路では、前記メモ
リ入力制御用端子への入力に基づいて、前記制御回路の
出力を前記メモリ入力用端子からの入力とするか、前記
フィードバック入力用端子と前記生成多項式係数入力用
端子の論理積演算結果とするかを決定するものである。
これによれば、制御回路の入力端子として、少なくとも
生成多項式係数入力用端子、フィードバック入力用端
子、メモリ入力制御用端子およびメモリ入力用端子を備
え、メモリ入力制御用端子への入力に基づいて、制御回
路の出力をメモリ入力用端子からの入力とするか、フィ
ードバック入力用端子と生成多項式係数入力用端子の論
理積演算結果とするかを決定するように制御され、その
制御回路から出力される所定ビット単位のデータをクロ
ックと同期して動作する記憶手段に順次記憶され、出力
される。このように、シフトレジスタの構成要素をシフ
トレジスタ構成用回路として部品化することによって、
任意長のシフトレジスタを容易に構成することが可能と
なる。
【０００６】請求項２に記載の発明は、請求項１に記載
のシフトレジスタ構成用回路において、前記記憶手段
は、前記制御回路から出力される１ビットデータを記憶
しつつ出力を行う１ビットメモリとしても良い。これに
よれば、シフトレジスタ構成用回路を構成する記憶手段
として１ビットメモリを採用することにより、制御回路
から出力されるデータを１ビット単位で記憶して出力す
ることができる。請求項３に記載の発明は、請求項１又
は２に記載のシフトレジスタ構成用回路において、前記
制御回路の入力端子としてカスケード接続用端子をさら
に備え、前記制御回路では、前記メモリ入力制御用端子
への入力に基づいて、前記制御回路の出力を前記メモリ
入力用端子からの入力とするか、前記フィードバック入
力用端子と前記生成多項式係数入力用端子との論理積
と、前記カスケード接続用端子の入力との排他的論理和
演算結果とするかを決定するようにしても良い。
のシフトレジスタ構成用回路において、前記記憶手段
は、前記制御回路から出力される１ビットデータを記憶
しつつ出力を行う１ビットメモリとしても良い。これに
よれば、シフトレジスタ構成用回路を構成する記憶手段
として１ビットメモリを採用することにより、制御回路
から出力されるデータを１ビット単位で記憶して出力す
ることができる。請求項３に記載の発明は、請求項１又
は２に記載のシフトレジスタ構成用回路において、前記
制御回路の入力端子としてカスケード接続用端子をさら
に備え、前記制御回路では、前記メモリ入力制御用端子
への入力に基づいて、前記制御回路の出力を前記メモリ
入力用端子からの入力とするか、前記フィードバック入
力用端子と前記生成多項式係数入力用端子との論理積
と、前記カスケード接続用端子の入力との排他的論理和
演算結果とするかを決定するようにしても良い。
【０００７】これによれば、制御回路の入力端子として
カスケード接続用端子を備えることにより、複数のシフ
トレジスタ構成用回路を用いてカスケード接続すること
が可能となる。請求項４に記載のシフトレジスタは、請
求項３に記載のシフトレジスタ構成用回路を複数個用い
て、前記カスケード接続用端子に前段のシフトレジスタ
構成用回路の記憶手段の出力端子が接続され、該記憶手
段に記憶されたデータが次段のシフトレジスタ構成用回
路に入力されるように順次カスケード接続されて構成さ
れている。これによれば、複数のシフトレジスタ構成用
回路をカスケード接続用端子を用いてカスケード接続す
ることにより、任意長のシフトレジスタを容易に構成す
ることができる。また、このように構成されたシフトレ
ジスタは、各シフトレジスタ構成用回路の記憶手段から
レジスタの値をパラレルにロードすることが可能とな
り、レジスタの値を切り換えるような場合（例えば、レ
ジスタの値を暗号化鍵として鍵の切り換えを行う場合）
に、短時間で切り換えることができる。特に、記憶手段
を１ビットメモリで構成するならば、１クロックという
短い時間で切り換え動作を実行することが可能である。
カスケード接続用端子を備えることにより、複数のシフ
トレジスタ構成用回路を用いてカスケード接続すること
が可能となる。請求項４に記載のシフトレジスタは、請
求項３に記載のシフトレジスタ構成用回路を複数個用い
て、前記カスケード接続用端子に前段のシフトレジスタ
構成用回路の記憶手段の出力端子が接続され、該記憶手
段に記憶されたデータが次段のシフトレジスタ構成用回
路に入力されるように順次カスケード接続されて構成さ
れている。これによれば、複数のシフトレジスタ構成用
回路をカスケード接続用端子を用いてカスケード接続す
ることにより、任意長のシフトレジスタを容易に構成す
ることができる。また、このように構成されたシフトレ
ジスタは、各シフトレジスタ構成用回路の記憶手段から
レジスタの値をパラレルにロードすることが可能とな
り、レジスタの値を切り換えるような場合（例えば、レ
ジスタの値を暗号化鍵として鍵の切り換えを行う場合）
に、短時間で切り換えることができる。特に、記憶手段
を１ビットメモリで構成するならば、１クロックという
短い時間で切り換え動作を実行することが可能である。
【０００８】
【発明の実施の形態】以下、本発明の一実施の形態を図
１ないし図３に基づいて詳細に説明する。本実施の形態
では、データ通信において伝送情報が第３者に知られな
いようにするため、伝送情報を暗号化する際に用いる擬
似乱数生成装置の線形フィードバックシフトレジスタ
（ＬＦＳＲ）と、それを構成するシフトレジスタ構成用
回路とを形成したものである。まず、図１には、シフト
レジスタ構成用回路１０の概略構成図が示され、図２に
は、図１の制御回路１２の論理回路構成例が示され、図
３には、図１および図２に示したシフトレジスタ構成用
回路１０を複数個用いて形成された線形フィードバック
シフトレジスタ３０の構成図が示されている。本実施の
形態では、図１に示されるように、シフトレジスタの構
成要素となるシフトレジスタ構成用回路１０を１つの部
品として構成するようにする。このシフトレジスタ構成
用回路１０は、制御手段としての制御回路１２と、記憶
手段としての１ビットメモリ１４とを備えている。そし
て、制御回路１２の入力端子には、生成多項式係数入力
用端子（ＣＯＥ）１６、フィードバック入力用端子（Ｆ
ＢＫ）１８、カスケード接続用端子（ＣＮＥ）２０、メ
モリ入力制御用端子（ＣＴＬ）２２及びメモリ入力用端
子（ＭＥＭ）２４が設けられている。また、１ビットメ
モリ１４は、制御回路１２の制御結果が入力されるよう
に接続されていて、クロック入力用端子（ＣＬＫ）２６
からクロックが入力される毎に、１ビットずつデータが
書き込まれるとともに、既に書き込まれているデータが
読み出される。１ビットメモリ１４から読み出されたデ
ータ（レジスタの値）は、出力端子（ＯＰＴ）２８から
出力される。
１ないし図３に基づいて詳細に説明する。本実施の形態
では、データ通信において伝送情報が第３者に知られな
いようにするため、伝送情報を暗号化する際に用いる擬
似乱数生成装置の線形フィードバックシフトレジスタ
（ＬＦＳＲ）と、それを構成するシフトレジスタ構成用
回路とを形成したものである。まず、図１には、シフト
レジスタ構成用回路１０の概略構成図が示され、図２に
は、図１の制御回路１２の論理回路構成例が示され、図
３には、図１および図２に示したシフトレジスタ構成用
回路１０を複数個用いて形成された線形フィードバック
シフトレジスタ３０の構成図が示されている。本実施の
形態では、図１に示されるように、シフトレジスタの構
成要素となるシフトレジスタ構成用回路１０を１つの部
品として構成するようにする。このシフトレジスタ構成
用回路１０は、制御手段としての制御回路１２と、記憶
手段としての１ビットメモリ１４とを備えている。そし
て、制御回路１２の入力端子には、生成多項式係数入力
用端子（ＣＯＥ）１６、フィードバック入力用端子（Ｆ
ＢＫ）１８、カスケード接続用端子（ＣＮＥ）２０、メ
モリ入力制御用端子（ＣＴＬ）２２及びメモリ入力用端
子（ＭＥＭ）２４が設けられている。また、１ビットメ
モリ１４は、制御回路１２の制御結果が入力されるよう
に接続されていて、クロック入力用端子（ＣＬＫ）２６
からクロックが入力される毎に、１ビットずつデータが
書き込まれるとともに、既に書き込まれているデータが
読み出される。１ビットメモリ１４から読み出されたデ
ータ（レジスタの値）は、出力端子（ＯＰＴ）２８から
出力される。
【０００９】本実施の形態の制御回路１２内部は、図２
に示されるように、ＡＮＤ素子１２１，１２４，１２５
と、ＸＯＲ素子１２２と、ＮＯＴ素子１２３と、ＯＲ素
子１２６とを組み合わせた論理回路で構成されていて、
メモリ入力制御用端子（ＣＴＬ）２２の入力がＬｏｗの
場合には、生成多項式係数入力用端子（ＣＯＥ）１６と
フィードバック入力用端子（ＦＢＫ）１８との論理積
と、カスケード接続用端子（ＣＮＥ）２０との排他的論
理和演算結果が出力され、メモリ入力制御用端子（ＣＴ
Ｌ）２２の入力がＨｉｇｈの場合には、メモリ入力用端
子（ＭＥＭ）２４からの入力が出力されるように制御さ
れる。そして、この制御回路１２からの出力データは、
クロック入力用端子（ＣＬＫ）２６からのクロックに同
期して、１ビットずつＤフリップフロップ素子１４１に
書き込まれ、前に書き込まれた１ビットデータは読み出
されて出力端子（ＯＰＴ）２８から出力される。このよ
うに構成されたシフトレジスタ構成用回路１０を複数個
（ここでは、ｎ個）用いて組み合わせることにより、図
３に示すような暗号用の線形フィードバックシフトレジ
スタ（以下、ＬＦＳＲ）３０を構成することができる。
すなわち、ＬＦＳＲ３０は、シフトレジスタ構成用回路
１０（２）〜１０（ｎ）のそれぞれのカスケード接続用
端子（ＣＮＥ）に、前段のシフトレジスタ構成用回路１
０（１）〜１０（ｎ−１）の１ビットメモリの出力であ
る出力端子（ＯＰＴ）がカスケード接続（縦続接続）さ
れて構成されたものである。
に示されるように、ＡＮＤ素子１２１，１２４，１２５
と、ＸＯＲ素子１２２と、ＮＯＴ素子１２３と、ＯＲ素
子１２６とを組み合わせた論理回路で構成されていて、
メモリ入力制御用端子（ＣＴＬ）２２の入力がＬｏｗの
場合には、生成多項式係数入力用端子（ＣＯＥ）１６と
フィードバック入力用端子（ＦＢＫ）１８との論理積
と、カスケード接続用端子（ＣＮＥ）２０との排他的論
理和演算結果が出力され、メモリ入力制御用端子（ＣＴ
Ｌ）２２の入力がＨｉｇｈの場合には、メモリ入力用端
子（ＭＥＭ）２４からの入力が出力されるように制御さ
れる。そして、この制御回路１２からの出力データは、
クロック入力用端子（ＣＬＫ）２６からのクロックに同
期して、１ビットずつＤフリップフロップ素子１４１に
書き込まれ、前に書き込まれた１ビットデータは読み出
されて出力端子（ＯＰＴ）２８から出力される。このよ
うに構成されたシフトレジスタ構成用回路１０を複数個
（ここでは、ｎ個）用いて組み合わせることにより、図
３に示すような暗号用の線形フィードバックシフトレジ
スタ（以下、ＬＦＳＲ）３０を構成することができる。
すなわち、ＬＦＳＲ３０は、シフトレジスタ構成用回路
１０（２）〜１０（ｎ）のそれぞれのカスケード接続用
端子（ＣＮＥ）に、前段のシフトレジスタ構成用回路１
０（１）〜１０（ｎ−１）の１ビットメモリの出力であ
る出力端子（ＯＰＴ）がカスケード接続（縦続接続）さ
れて構成されたものである。
【００１０】そして、各シフトレジスタ構成用回路１０
（１）〜１０（ｎ）の出力端子（ＯＰＴ）の出力は、パ
ラレルに引き出されて出力端子（ＯＰＴ）２８に接続さ
れている。また、シフトレジスタ構成用回路１０（１）
〜１０（ｎ）の各生成多項式係数入力用端子（ＣＯＥ）
１６には、ＬＦＳＲ３０の生成多項式の係数が格納され
た不図示のメモリからの出力が接続されていて、各フィ
ードバック入力用端子（ＦＢＫ）には、共通のフィード
バック出力である最終段のシフトレジスタ構成用回路１
０（ｎ）の出力端子（ＯＰＴ）がそれぞれ接続されてい
て、各メモリ入力用端子（ＭＥＭ）２４には、ＬＦＳＲ
３０にロードする初期値（暗号化鍵）が記憶された不図
示のメモリにパラレルに接続されている。さらに、各メ
モリ入力制御用端子（ＣＴＬ）２２には、入力ビットに
よって１ビットメモリへの出力をメモリ入力用端子（Ｍ
ＥＭ）からの入力を採るか、フィードバック入力用端子
（ＦＢＫ）と生成多項式係数入力用端子（ＣＯＥ）との
論理積と、カスケード接続用端子（ＣＮＥ）との排他的
論理和演算結果を採るかを決定する信号がパラレルに入
力されている。
（１）〜１０（ｎ）の出力端子（ＯＰＴ）の出力は、パ
ラレルに引き出されて出力端子（ＯＰＴ）２８に接続さ
れている。また、シフトレジスタ構成用回路１０（１）
〜１０（ｎ）の各生成多項式係数入力用端子（ＣＯＥ）
１６には、ＬＦＳＲ３０の生成多項式の係数が格納され
た不図示のメモリからの出力が接続されていて、各フィ
ードバック入力用端子（ＦＢＫ）には、共通のフィード
バック出力である最終段のシフトレジスタ構成用回路１
０（ｎ）の出力端子（ＯＰＴ）がそれぞれ接続されてい
て、各メモリ入力用端子（ＭＥＭ）２４には、ＬＦＳＲ
３０にロードする初期値（暗号化鍵）が記憶された不図
示のメモリにパラレルに接続されている。さらに、各メ
モリ入力制御用端子（ＣＴＬ）２２には、入力ビットに
よって１ビットメモリへの出力をメモリ入力用端子（Ｍ
ＥＭ）からの入力を採るか、フィードバック入力用端子
（ＦＢＫ）と生成多項式係数入力用端子（ＣＯＥ）との
論理積と、カスケード接続用端子（ＣＮＥ）との排他的
論理和演算結果を採るかを決定する信号がパラレルに入
力されている。
【００１１】また、各シフトレジスタ構成用回路１０
（１）〜１０（ｎ）内の１ビットメモリには、共通のク
ロック入力用端子（ＣＬＫ）２６からのクロックが入力
され、１ビットデータの書き込み動作と読み出し動作と
が行われる。このように構成されたＬＦＳＲ３０は、生
成多項式係数入力用端子（ＣＯＥ）１６から生成多項式
の係数が入力され、メモリ入力用端子（ＭＥＭ）２４か
ら暗号化鍵が入力されると、出力端子（ＯＰＴ）２８か
ら各レジスタ値が出力される。そして、メモリ入力制御
用端子（ＣＴＬ）２２からの入力信号がＨｉｇｈの場合
は、クロック入力用端子（ＣＬＫ）２６からクロック入
力があると、メモリ入力用端子（ＭＥＭ）２４からの入
力値が１ビットずつＬＦＳＲ３０の各シフトレジスタ構
成用回路１０（１）〜１０（ｎ）の１ビットメモリにス
トアされる。一方、メモリ入力制御用端子（ＣＴＬ）２
２からの入力信号がＬｏｗの場合は、クロック入力用端
子（ＣＬＫ）２６からクロック入力がある毎に、生成多
項式係数入力用端子（ＣＯＥ）１６からの生成多項式係
数によりＬＦＳＲ３０の状態を変化させることができ
る。
（１）〜１０（ｎ）内の１ビットメモリには、共通のク
ロック入力用端子（ＣＬＫ）２６からのクロックが入力
され、１ビットデータの書き込み動作と読み出し動作と
が行われる。このように構成されたＬＦＳＲ３０は、生
成多項式係数入力用端子（ＣＯＥ）１６から生成多項式
の係数が入力され、メモリ入力用端子（ＭＥＭ）２４か
ら暗号化鍵が入力されると、出力端子（ＯＰＴ）２８か
ら各レジスタ値が出力される。そして、メモリ入力制御
用端子（ＣＴＬ）２２からの入力信号がＨｉｇｈの場合
は、クロック入力用端子（ＣＬＫ）２６からクロック入
力があると、メモリ入力用端子（ＭＥＭ）２４からの入
力値が１ビットずつＬＦＳＲ３０の各シフトレジスタ構
成用回路１０（１）〜１０（ｎ）の１ビットメモリにス
トアされる。一方、メモリ入力制御用端子（ＣＴＬ）２
２からの入力信号がＬｏｗの場合は、クロック入力用端
子（ＣＬＫ）２６からクロック入力がある毎に、生成多
項式係数入力用端子（ＣＯＥ）１６からの生成多項式係
数によりＬＦＳＲ３０の状態を変化させることができ
る。
【００１２】以上説明したように、本実施の形態によれ
ば、ＬＦＳＲ３０は個々に部品化されたシフトレジスタ
構成用回路１０を用いているため、これを複数個カスケ
ード接続することによって、任意長のフィードバックシ
フトレジスタを容易に構成することができる。また、Ｌ
ＦＳＲ３０を構成する複数のシフトレジスタ構成用回路
１０からそれぞれ出力されるレジスタ値は、１ビットメ
モリからパラレルにロードされるようにしているため、
レジスタの値を暗号化鍵として用いるフィードバックシ
フトレジスタを構成した場合であっても、暗号化鍵の切
り換えを１クロックという短時間でスムーズに実行する
ことができる。なお、上記実施の形態では、データ通信
において伝送情報を暗号化する際に用いる擬似乱数生成
装置の線形フィードバックシフトレジスタ（ＬＦＳＲ）
に適用した場合について説明したが、必ずしもこれに限
定されるものではなく、電話や無線等の通信システム、
あるいは、通信システム以外にも高速で暗号処理や演算
処理する装置等にも適用することが可能である。また、
上記実施の形態では、記憶手段に１ビットメモリを使用
したが、必ずしも１ビットメモリに限定されるものでは
なく、所定ビットデータを記憶するメモリを用いて構成
するものであっても勿論良い。
ば、ＬＦＳＲ３０は個々に部品化されたシフトレジスタ
構成用回路１０を用いているため、これを複数個カスケ
ード接続することによって、任意長のフィードバックシ
フトレジスタを容易に構成することができる。また、Ｌ
ＦＳＲ３０を構成する複数のシフトレジスタ構成用回路
１０からそれぞれ出力されるレジスタ値は、１ビットメ
モリからパラレルにロードされるようにしているため、
レジスタの値を暗号化鍵として用いるフィードバックシ
フトレジスタを構成した場合であっても、暗号化鍵の切
り換えを１クロックという短時間でスムーズに実行する
ことができる。なお、上記実施の形態では、データ通信
において伝送情報を暗号化する際に用いる擬似乱数生成
装置の線形フィードバックシフトレジスタ（ＬＦＳＲ）
に適用した場合について説明したが、必ずしもこれに限
定されるものではなく、電話や無線等の通信システム、
あるいは、通信システム以外にも高速で暗号処理や演算
処理する装置等にも適用することが可能である。また、
上記実施の形態では、記憶手段に１ビットメモリを使用
したが、必ずしも１ビットメモリに限定されるものでは
なく、所定ビットデータを記憶するメモリを用いて構成
するものであっても勿論良い。
【００１３】
【発明の効果】以上説明したように、請求項１に記載の
発明によれば、シフトレジスタの構成要素を部品化する
ことができ、これらを組み合わせることで任意長のシフ
トレジスタを構成することができる。請求項２に記載の
発明によれば、制御回路から出力されるデータを１ビッ
ト単位で記憶して出力することができる。請求項３に記
載の発明によれば、複数のシフトレジスタ構成用回路を
カスケード接続することができる。請求項４に記載の発
明によれば、複数のシフトレジスタ構成用回路を用いて
カスケード接続することにより、任意長のシフトレジス
タを容易に構成することができるとともに、レジスタの
値を短時間で切り換えることができる。
発明によれば、シフトレジスタの構成要素を部品化する
ことができ、これらを組み合わせることで任意長のシフ
トレジスタを構成することができる。請求項２に記載の
発明によれば、制御回路から出力されるデータを１ビッ
ト単位で記憶して出力することができる。請求項３に記
載の発明によれば、複数のシフトレジスタ構成用回路を
カスケード接続することができる。請求項４に記載の発
明によれば、複数のシフトレジスタ構成用回路を用いて
カスケード接続することにより、任意長のシフトレジス
タを容易に構成することができるとともに、レジスタの
値を短時間で切り換えることができる。
【図面の簡単な説明】
【図１】本実施の形態に係るシフトレジスタ構成用回路
の概略構成図である。
の概略構成図である。
【図２】図１の制御回路の論理回路の構成例を示す図で
ある。
ある。
【図３】図１および図２に示したシフトレジスタ構成用
回路を複数個用いて形成した線形フィードバックシフト
レジスタの構成図である。
回路を複数個用いて形成した線形フィードバックシフト
レジスタの構成図である。
【図４】従来の通信システムに用いられる線形フィード
バックシフトレジスタの回路構成例を示す図である。
バックシフトレジスタの回路構成例を示す図である。
１０ シフトレジスタ構成用回路 １０（１）〜１０（ｎ） シフトレジスタ構成用回路 １２ 制御回路 １２１、１２４、１２５ ＡＮＤ素子 １２２ ＸＯＲ素子 １２３ ＮＯＴ素子 １２６ ＯＲ素子 １４ １ビットメモリ １４１ Ｄフリップフロップ素子 １６ 生成多項式係数入力用端子（ＣＯＥ） １８ フィードバック入力用端子（ＦＢＫ） ２０ カスケード接続用端子（ＣＮＥ） ２２ メモリ入力制御用端子（ＣＴＬ） ２４ メモリ入力用端子（ＭＥＭ） ２６ クロック入力用端子（ＣＬＫ） ２８ 出力端子（ＯＰＴ） ３０ 線形フィードバックシフトレジスタ
Claims (4)
- 【請求項１】 入力端子に少なくとも生成多項式係数入
力用端子、フィードバック入力用端子、メモリ入力制御
用端子およびメモリ入力用端子を有し、各端子から入力
されるデータに基づいて一定の制御を行う制御回路と、 クロックと同期して動作し、前記制御回路から出力され
る所定ビット単位のデータを記憶しつつ出力を行う記憶
手段と、 を備え、 前記制御回路では、前記メモリ入力制御用端子への入力
に基づいて、前記制御回路の出力を前記メモリ入力用端
子からの入力とするか、前記フィードバック入力用端子
と前記生成多項式係数入力用端子の論理積演算結果とす
るかを決定することを特徴とするシフトレジスタ構成用
回路。 - 【請求項２】 前記記憶手段は、前記制御回路から出力
される１ビットデータを記憶しつつ出力を行う１ビット
メモリであることを特徴とする請求項１に記載のシフト
レジスタ構成用回路。 - 【請求項３】 前記制御回路の入力端子としてカスケー
ド接続用端子をさらに備え、 前記制御回路では、前記メモリ入力制御用端子への入力
に基づいて、前記制御回路の出力を前記メモリ入力用端
子からの入力とするか、前記フィードバック入力用端子
と前記生成多項式係数入力用端子との論理積と、前記カ
スケード接続用端子の入力との排他的論理和演算結果と
するかを決定することを特徴とする請求項１又は２に記
載のシフトレジスタ構成用回路。 - 【請求項４】 請求項３に記載のシフトレジスタ構成用
回路を複数個用いて、前記カスケード接続用端子に前段
のシフトレジスタ構成用回路の記憶手段の出力端子が接
続され、該記憶手段に記憶されたデータが次段のシフト
レジスタ構成用回路に入力されるように順次カスケード
接続されて構成されていることを特徴とするシフトレジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10129606A JPH11305661A (ja) | 1998-04-23 | 1998-04-23 | シフトレジスタ構成用回路およびシフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10129606A JPH11305661A (ja) | 1998-04-23 | 1998-04-23 | シフトレジスタ構成用回路およびシフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11305661A true JPH11305661A (ja) | 1999-11-05 |
Family
ID=15013625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10129606A Pending JPH11305661A (ja) | 1998-04-23 | 1998-04-23 | シフトレジスタ構成用回路およびシフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11305661A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014033324A (ja) * | 2012-08-02 | 2014-02-20 | Fujitsu Ltd | 暗号処理装置および方法 |
-
1998
- 1998-04-23 JP JP10129606A patent/JPH11305661A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014033324A (ja) * | 2012-08-02 | 2014-02-20 | Fujitsu Ltd | 暗号処理装置および方法 |
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