JP3097081B2 - 段数可変ｍ系列符号発生器 - Google Patents
段数可変ｍ系列符号発生器Info
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- JP3097081B2 JP3097081B2 JP01136113A JP13611389A JP3097081B2 JP 3097081 B2 JP3097081 B2 JP 3097081B2 JP 01136113 A JP01136113 A JP 01136113A JP 13611389 A JP13611389 A JP 13611389A JP 3097081 B2 JP3097081 B2 JP 3097081B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ伝送の分野等に応用されているスペク
トラム拡散通信に用いられるｍ系列符号発生器に係わ
り、特にシフトレジスタの段数を可変とした段数可変ｍ
系列符号発生器に関する。
トラム拡散通信に用いられるｍ系列符号発生器に係わ
り、特にシフトレジスタの段数を可変とした段数可変ｍ
系列符号発生器に関する。
〔従来の技術〕 スペクトラム拡散通信は、選択呼び出しが可能なこ
と、信号秘匿が可能なこと、符号分割多重が可能なこ
と、傍受を回避することができること等の優れた特長を
もっている。このスペクトラム拡散通信では、ｍ系列符
号発生器を使用している。ここでｍ系列とは最長符号系
列の意味で、帰還符号発生器で発生することのできる最
も長い符号系列をいう。
と、信号秘匿が可能なこと、符号分割多重が可能なこ
と、傍受を回避することができること等の優れた特長を
もっている。このスペクトラム拡散通信では、ｍ系列符
号発生器を使用している。ここでｍ系列とは最長符号系
列の意味で、帰還符号発生器で発生することのできる最
も長い符号系列をいう。
従来、このようなｍ系列符号発生器はハードウェアが
複雑になるのを避けるため、用途に合わせてシフトレジ
スタの段数を決定していた。そして、段数は固定したま
まで、符号系列を生成するのに用いられる帰還出力を取
り出す点としての帰還タップ情報のみを変化させるのが
一般的であった。
複雑になるのを避けるため、用途に合わせてシフトレジ
スタの段数を決定していた。そして、段数は固定したま
まで、符号系列を生成するのに用いられる帰還出力を取
り出す点としての帰還タップ情報のみを変化させるのが
一般的であった。
このように従来のｍ系列符号発生器は、シフトレジス
タの段数や帰還タップパターンが固定されていたため
に、限られた用途にしか使用することができないという
問題があった。これは、汎用性が要求されるカスタムLS
I化を行う場合に大きな問題となった。
タの段数や帰還タップパターンが固定されていたため
に、限られた用途にしか使用することができないという
問題があった。これは、汎用性が要求されるカスタムLS
I化を行う場合に大きな問題となった。
また、シフトレジスタの段数を可変にしようとした場
合、ｍ系列符号の発生に使用されているシフトレジスタ
の段数分だけ内部状態がすべて“1"になったことを示す
エポック信号を発生させるために、シフトレジスタの使
用していない部分をマスクするレジスタあるいはROM
（リード・オンリ・メモリ）等の素子が必要とされた。
マスクレジスタを用いる場合には、マスクパターンを外
部からロードすることが必要なため、制御が複雑になる
という問題があった。また、ROMを用いる方法では、カ
スタムLSI化を行うことが困難になるという問題があっ
た。
合、ｍ系列符号の発生に使用されているシフトレジスタ
の段数分だけ内部状態がすべて“1"になったことを示す
エポック信号を発生させるために、シフトレジスタの使
用していない部分をマスクするレジスタあるいはROM
（リード・オンリ・メモリ）等の素子が必要とされた。
マスクレジスタを用いる場合には、マスクパターンを外
部からロードすることが必要なため、制御が複雑になる
という問題があった。また、ROMを用いる方法では、カ
スタムLSI化を行うことが困難になるという問題があっ
た。
そこで本発明の目的は、回路およびその制御を簡略化
することのできる段数可変ｍ系列符号発生器を提供する
ことにある。
することのできる段数可変ｍ系列符号発生器を提供する
ことにある。
本発明では、（イ）スペクトラム拡散通信で最長符号
系列としてのｍ系列符号を発生させる際に使用する帰還
タップパターンを保持する所定段の帰還タップパターン
保持レジスタと、（ロ）前記した所定段のシフトレジス
タと、（ハ）帰還タップパターン保持レジスタとシフト
レジスタのそれぞれ対応する段のビットの論理積をとる
前記した所定段と同一数のアンドゲートと、（ニ）前記
した所定段と同一数のこれらアンドゲートの出力の排他
的論理和をとりｍ系列符号とすると共にこの得られた排
他的論理和をシフトレジスタの最上位ビットの入力とす
る排他的論理和ゲートと、（ホ）帰還タップパターン保
持レジスタの出力を論理演算することによって所望のマ
スクパターンを保持するマスクパターンレジスタと、
（ヘ）シフトレジスタとマスクパターンレジスタのそれ
ぞれ対応する位置のビットの論理和をとるオアゲート
と、（ト）これらのオアゲートの出力のナンドをとりエ
ポック信号を出力するナンドゲートとを段数可変ｍ系列
符号発生器に具備させる。
系列としてのｍ系列符号を発生させる際に使用する帰還
タップパターンを保持する所定段の帰還タップパターン
保持レジスタと、（ロ）前記した所定段のシフトレジス
タと、（ハ）帰還タップパターン保持レジスタとシフト
レジスタのそれぞれ対応する段のビットの論理積をとる
前記した所定段と同一数のアンドゲートと、（ニ）前記
した所定段と同一数のこれらアンドゲートの出力の排他
的論理和をとりｍ系列符号とすると共にこの得られた排
他的論理和をシフトレジスタの最上位ビットの入力とす
る排他的論理和ゲートと、（ホ）帰還タップパターン保
持レジスタの出力を論理演算することによって所望のマ
スクパターンを保持するマスクパターンレジスタと、
（ヘ）シフトレジスタとマスクパターンレジスタのそれ
ぞれ対応する位置のビットの論理和をとるオアゲート
と、（ト）これらのオアゲートの出力のナンドをとりエ
ポック信号を出力するナンドゲートとを段数可変ｍ系列
符号発生器に具備させる。
そして、帰還タップ情報を帰還タップパターン保持レ
ジスタにセットすることで、任意の段数のｍ系列符号を
発生できるようにする。また、帰還タップ情報からマス
クパターンを生成することによって、回路およびその制
御の簡略化を達成する。
ジスタにセットすることで、任意の段数のｍ系列符号を
発生できるようにする。また、帰還タップ情報からマス
クパターンを生成することによって、回路およびその制
御の簡略化を達成する。
以下、実施例につき本発明を詳細に説明する。
第１図は本発明の一実施例における段数可変ｍ系列符
号発生器の概念を表わしたものである。この段数可変ｍ
系列符号発生器は、帰還タップ情報を保持するための帰
還タップパターン保持レジスタ11と、ｎ段のシフトレジ
スタ12およびエポック信号を発生させるためのマスクパ
ターンレジスタ13の３つのレジスタと、幾つかの論理ゲ
ートから構成されている。ここでアンドゲート14は、ｎ
段のシフトレジスタ12と帰還タップパターン保持レジス
タ11との対応するビットの論理積をとるゲート回路であ
る。これらのｎ個のアンドゲート14の出力は、ｎ入力の
排他論理和回路（EX−OR）15に入力され、ここからｍ系
列符号16が出力されるようになっている。このｍ系列符
号16は、ｎ段のシフトレジスタ12の最上位ビット（MS
B）に帰還されるようになっている。
号発生器の概念を表わしたものである。この段数可変ｍ
系列符号発生器は、帰還タップ情報を保持するための帰
還タップパターン保持レジスタ11と、ｎ段のシフトレジ
スタ12およびエポック信号を発生させるためのマスクパ
ターンレジスタ13の３つのレジスタと、幾つかの論理ゲ
ートから構成されている。ここでアンドゲート14は、ｎ
段のシフトレジスタ12と帰還タップパターン保持レジス
タ11との対応するビットの論理積をとるゲート回路であ
る。これらのｎ個のアンドゲート14の出力は、ｎ入力の
排他論理和回路（EX−OR）15に入力され、ここからｍ系
列符号16が出力されるようになっている。このｍ系列符
号16は、ｎ段のシフトレジスタ12の最上位ビット（MS
B）に帰還されるようになっている。
一方、オアゲート17は、ｎ段のシフトレジスタ12とマ
スクパターンレジスタ13との対応するビットの論理和を
とるゲート回路である。これらｎ個のオアゲート17の出
力は、ｎ入力のナンドゲート（NAND）18に入力され、こ
こからエポック信号19が出力されるようになっている。
スクパターンレジスタ13との対応するビットの論理和を
とるゲート回路である。これらｎ個のオアゲート17の出
力は、ｎ入力のナンドゲート（NAND）18に入力され、こ
こからエポック信号19が出力されるようになっている。
以上のような構成の段数可変ｍ系列符号発生器で、ｎ
段のシフトレジスタ12のMSB側からｊ段だけを用いたと
きのｍ系列符号発生の動作について説明する。
段のシフトレジスタ12のMSB側からｊ段だけを用いたと
きのｍ系列符号発生の動作について説明する。
ｍ系列符号の帰還タップの性質から、帰還タップ情報
の最終段のビットすなわちｊ段目のビットは必ず“1"と
なっている。この例では段数可変ｍ系列符号発生器の
（ｊ＋１）段目以降は使用しないので、レジスタ11のこ
れ以降のビットは“0"にセットされる。この結果、ｎ入
力の排他論理和回路15には、ｊビット構成の帰還タップ
情報を保持するレジスタ11とｎ段のシフトレジスタ12と
の論理積が入力されることになるが、（ｊ＋１）段目以
降のアンドゲート14の論理積はすべて“0"となってい
る。このため、ｎ入力の排他論理和回路15は結局ｊ入力
の排他論理和回路と等化になり、ｍ系列符号の帰還情報
が生成され、シフトレジスタ12からはｍ系列符号が生成
される。
の最終段のビットすなわちｊ段目のビットは必ず“1"と
なっている。この例では段数可変ｍ系列符号発生器の
（ｊ＋１）段目以降は使用しないので、レジスタ11のこ
れ以降のビットは“0"にセットされる。この結果、ｎ入
力の排他論理和回路15には、ｊビット構成の帰還タップ
情報を保持するレジスタ11とｎ段のシフトレジスタ12と
の論理積が入力されることになるが、（ｊ＋１）段目以
降のアンドゲート14の論理積はすべて“0"となってい
る。このため、ｎ入力の排他論理和回路15は結局ｊ入力
の排他論理和回路と等化になり、ｍ系列符号の帰還情報
が生成され、シフトレジスタ12からはｍ系列符号が生成
される。
ところで、エポック信号はｍ系列符号発生に使用され
るシフトレジスタの内部状態がすべて“1"になったとき
発生する信号である。エポック信号はマスクパターンレ
ジスタ13に格納されたマスクパターンとシフトレジスタ
12の論理和をとって作成するので、まずマスクパターン
の生成について説明する。
るシフトレジスタの内部状態がすべて“1"になったとき
発生する信号である。エポック信号はマスクパターンレ
ジスタ13に格納されたマスクパターンとシフトレジスタ
12の論理和をとって作成するので、まずマスクパターン
の生成について説明する。
第２図はマスクパターンの生成される原理を表わした
ものである。帰還タップパターン保持レジスタ21（第１
図のレジスタ11）の内容から“1"を減算すると、パター
ン22となる。このパターン22の各ビットを反転させると
パターン23が得られる。このパターン23を元のｎビット
構成の帰還タップパターン保持レジスタ21のパターンの
各ビットとNORゲート24で演算を行うと、所要のマスク
パターン25が得られる。マスクパターン25は、ｍ系列符
号の帰還タップ情報の性質から、帰還タップ情報の最終
段のビットが必ず“1"であることを利用している。
ものである。帰還タップパターン保持レジスタ21（第１
図のレジスタ11）の内容から“1"を減算すると、パター
ン22となる。このパターン22の各ビットを反転させると
パターン23が得られる。このパターン23を元のｎビット
構成の帰還タップパターン保持レジスタ21のパターンの
各ビットとNORゲート24で演算を行うと、所要のマスク
パターン25が得られる。マスクパターン25は、ｍ系列符
号の帰還タップ情報の性質から、帰還タップ情報の最終
段のビットが必ず“1"であることを利用している。
第１図のマスクパターンレジスタ13に格納されたマス
クパターンは、第１から第ｊ段目までのビットが“0"で
第（ｊ＋１）段目以降のビットはすべて“1"となってい
る。このため、シフトレジスタ12の第１から第ｊ段目ま
でのビットがすべて“1"となったときのみ、ｎ入力のナ
ンドゲート18からエポック信号19が出力されることにな
る。
クパターンは、第１から第ｊ段目までのビットが“0"で
第（ｊ＋１）段目以降のビットはすべて“1"となってい
る。このため、シフトレジスタ12の第１から第ｊ段目ま
でのビットがすべて“1"となったときのみ、ｎ入力のナ
ンドゲート18からエポック信号19が出力されることにな
る。
第３図は、本実施例の段数可変ｍ系列符号発生器の構
成を表わしたものである。
成を表わしたものである。
この段数可変ｍ系列符号発生器は第１図の帰還タップ
パターン保持レジスタ11に相当するラッチ回路31を備え
ている。ラッチ回路31からパラレルに出力されるｎビッ
トの信号は、シフトレジスタ32（シフトレジスタ12に相
当する。）からパラレルに出力されるｎビットの信号と
アンドゲート33で論理積がとられ、その結果がｎ入力の
排他論理和回路34に入力されてｍ系列符号35として出力
される。このｍ系列符号35は、シフトレジスタ32に帰還
される。
パターン保持レジスタ11に相当するラッチ回路31を備え
ている。ラッチ回路31からパラレルに出力されるｎビッ
トの信号は、シフトレジスタ32（シフトレジスタ12に相
当する。）からパラレルに出力されるｎビットの信号と
アンドゲート33で論理積がとられ、その結果がｎ入力の
排他論理和回路34に入力されてｍ系列符号35として出力
される。このｍ系列符号35は、シフトレジスタ32に帰還
される。
シフトレジスタ32からパラレルに出力されるｎビット
の信号は全加算器36の一方の入力端子に入力されるよう
になっており、ここで他の入力端子に入力された“−1"
と加算されて前記したパターン22が作成される。このパ
ターンはNOTゲート37に供給されてビット反転が行わ
れ、前記したパターン23が得られる。このパターンはNO
Rゲート38に供給され、シフトレジスタ32からパラレル
に出力されるｎビットの信号と論理がとられる。このよ
うにして得られた所要のマスクパターンはｎ入力アンド
ゲート39に入力され、エポック信号41が出力されること
になる。
の信号は全加算器36の一方の入力端子に入力されるよう
になっており、ここで他の入力端子に入力された“−1"
と加算されて前記したパターン22が作成される。このパ
ターンはNOTゲート37に供給されてビット反転が行わ
れ、前記したパターン23が得られる。このパターンはNO
Rゲート38に供給され、シフトレジスタ32からパラレル
に出力されるｎビットの信号と論理がとられる。このよ
うにして得られた所要のマスクパターンはｎ入力アンド
ゲート39に入力され、エポック信号41が出力されること
になる。
以上説明したよに本発明によれば、帰還タップ情報を
レジスタにセットすることによって任意の段数のｍ系列
符号を発生することができる。また、シフトレジスタの
使用されている部分がすべて“1"になったことを示すエ
ポック信号を発生する際に、帰還タップ情報からシフト
レジスタの使用した部分をマスクするマスクパターンを
生成することによって回路および制御を簡略化すること
ができる効果がある。このため、本発明の段数可変ｍ系
列符号発生器はカスタムLSI化にも適している。
レジスタにセットすることによって任意の段数のｍ系列
符号を発生することができる。また、シフトレジスタの
使用されている部分がすべて“1"になったことを示すエ
ポック信号を発生する際に、帰還タップ情報からシフト
レジスタの使用した部分をマスクするマスクパターンを
生成することによって回路および制御を簡略化すること
ができる効果がある。このため、本発明の段数可変ｍ系
列符号発生器はカスタムLSI化にも適している。
第１図は段数可変ｍ系列符号発生器の概念を表わしたブ
ロック図、第２図はマスクパターンの生成される原理を
表わした説明図、第３図は段数可変ｍ系列符号発生器の
回路構成を表わしたブロック図である。 11、21……帰還タップパターン保持レジスタ、 12、32……シフトレジスタ、 13……マスクパターンレジスタ、 14、33……アンドゲート、 15、34……排他論理和回路、 24……NORゲート、31……ラッチ回路、 35……ｍ系列符号、36……全加算器、 37……NOTゲート、38……NORゲート、 39……ｎ入力アンドゲート、 41……エポック信号。
ロック図、第２図はマスクパターンの生成される原理を
表わした説明図、第３図は段数可変ｍ系列符号発生器の
回路構成を表わしたブロック図である。 11、21……帰還タップパターン保持レジスタ、 12、32……シフトレジスタ、 13……マスクパターンレジスタ、 14、33……アンドゲート、 15、34……排他論理和回路、 24……NORゲート、31……ラッチ回路、 35……ｍ系列符号、36……全加算器、 37……NOTゲート、38……NORゲート、 39……ｎ入力アンドゲート、 41……エポック信号。
Claims (1)
- 【請求項１】スペクトラム拡散通信で最長符号系列とし
てのｍ系列符号を発生させる際に使用する帰還タップパ
ターンを保持する所定段の帰還タップパターン保持レジ
スタと、 前記所定段のシフトレジスタと、 前記帰還タップパターン保持レジスタとシフトレジスタ
のそれぞれ対応する段のビットの論理積をとる前記所定
段と同一数のアンドゲートと、 前記所定段と同一数のこれらアンドゲートの出力の排他
的論理和をとりｍ系列符号とすると共にこの得られた排
他的論理和を前記シフトレジスタの最上位ビットの入力
とする排他的論理和ゲートと、 前記帰還タップパターン保持レジスタの出力を論理演算
することによって第１段からマスクする最終段までのビ
ットがすべて“0"となる所望のマスクパターンを保持す
るマスクパターンレジスタと、 前記シフトレジスタとマスクパターンレジスタのそれぞ
れ対応する位置のビットの論理和をとるオアゲートと、 これらのオアゲートの出力のナンドをとりエポック信号
を出力するナンドゲート とを具備することを特徴とする段数可変ｍ系列符号発生
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01136113A JP3097081B2 (ja) | 1989-05-31 | 1989-05-31 | 段数可変ｍ系列符号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01136113A JP3097081B2 (ja) | 1989-05-31 | 1989-05-31 | 段数可変ｍ系列符号発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033414A JPH033414A (ja) | 1991-01-09 |
| JP3097081B2 true JP3097081B2 (ja) | 2000-10-10 |
Family
ID=15167601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01136113A Expired - Lifetime JP3097081B2 (ja) | 1989-05-31 | 1989-05-31 | 段数可変ｍ系列符号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097081B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002084936A1 (fr) * | 2001-04-13 | 2002-10-24 | Fujitsu Limited | Appareil de transmission et appareil de reception |
-
1989
- 1989-05-31 JP JP01136113A patent/JP3097081B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH033414A (ja) | 1991-01-09 |
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Legal Events
| Date | Code | Title | Description |
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