JPS62186330A - 乱数発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明の乱数発生回路は、いわゆるＭ系列を発生する複
数のフィードバック付きシフトレジスタに、これらを結
合する非線形結合論理回路を付加し、該非線形結合論理
回路の出力によって９Ｍ系列のビット列を変更すること
により、長周期かつ高品質の乱数を高速に発生すること
を可能としている。

〔産業上の利用分野〕

本発明は９Ｍ系列を発生するフィードバック付きシフト
レジスタを複数個用いて、各々が乱数の各ビットに対応
するようにした乱数発生回路に係り、特に１例えばデー
タ処理装置において、シミュレーションなどを行う場合
に用いられる乱数を。

ハードウェアにより高速に発生する乱数発生回路に関す
るものである。

〔従来の技術〕

従来、一般にデータ処理装置において用いる疑似乱数は
、ソフトウェアによって発生するようにされていたが、
ハードウェア回路によって、高速に簡易に発生できるよ
うにすることが考慮されている。

従来の乱数発生方法として１例えば１次合同法やＭ系列
法が知られている。Ｍ系列法では、乱数（整数）の各ビ
ット毎に独立に。

’）ｎ＝　ａ　ｌ　’　ｂｈ−１■ａ２・ｂ、−２■・
・・・・・Φａ、、−ｂ、−８（・は論理積、■は排他
的論理和演算を示す）なる論理演算を施すことにより、
ランダムなビット列（ｂ、）を発生する。ここで＋　　
ａｌ〜ａ１４は。

“０”か“ｌ”の値をとる。なお１Ｍ系列法では。

通常の場合、三項原始多項式の理論に基づき、特定の２
個のａｉのみを非零とした。

ｂ、＝ｂ、１−、■ｂＭ−，。

の形がハードウェアの簡略化の目的で採用され。

これにより、２”−１の周期を実現するようにされてい
る。

即ち１Ｍ系列乱数発生回路では、各ピント毎に独立なフ
ィードバック付きシフトレジスタを用意し、１つの周期
のビット列の部分列を組合わせることにより、整数乱数
を発生するようにされる。

〔発明が解決しようとする問題点〕

上記Ｍ系列による方式では、乱数の周期がシフトレジス
タの段数によって決定されるため、長周期を実現するた
めには、多数のシフトレジスタを設ける必要があった。

また２Ｍ系列法により発生される乱数は９局所的な統計
的性質が、必ずしも満足のいくものではないことも指摘
されている。

そこで１Ｍ系列発生の高速性を活かし、から乱数の質を
向上させる方式が望まれている。

本発明は上記問題点の解決を図り９Ｍ系列法による高速
性および回路の単純性を損なうことなく。

２Ｎ−１より長周期で高品質の乱数を発生させる乱数発
生回路を提供することを目的とする。

Ｃ問題点を解決するための手段〕　　　゛第１図は本発
明の原理ブロック図を示す。

第１図において、１０−１ないし１０−ｍは乱数の各ピ
ントを生成するフィードバック付きシフトレジスタ、１
１はフィードバック付きシフトレジスタ１０−１．・・
・の各ビット間に非線形な相互作用を施す非線形結合論
理回路、１２−１ないし１２−ｍはフィードバック付き
シフトレジスタ１０−１．・・・のビット列を変更する
Ｍ系列変更回路。

１３−１ないし１３−ｍはフィードバック用ＥＯＲ（排
他的論理和）回路を表す。

フィードバック付きシフトレジスタ１０−１ないし１０
−ｍは、それぞれ語長ｍビットの乱数の各ビットを発生
させる。いわゆる２個のａｉのみを“ｌ”にした三項式
が用いられており、最終段のシフトレジスタのビット値
と、途中の段におけるビット値とが、ＥＯＲ回路１３−
１ないし１３−ｍを介して、シフトレジスタ１０−１な
いし１０−ｍの第１段にフィードバックされるようにな
っている。

非線形結合論理回路１１は、フィードバック付きシフト
レジスタ１０−１ないし１０−ｍの各段の予め任意に定
められた論理値を入力する。そして、その出力を他のビ
ットを生成するフィードバック付きシフトレジスタのル
ープに、ＥＯＲ回路で構成されるＭ系列変更回路１２−
１ないし１２−ｍを介して挿入し１元来のＭ系列による
ビット列を変更する。

〔作用〕

従来のＭ系列法による乱数発生回路では、第１図に示す
非線形結合論理回路１１およびＭ系列変更回路１２−１
ないし１２−ｍがないため、フィードバック付きシフト
レジスタ１０−１ないし１０−ｍの各ピント列は、独立
してループする。そのため、シフトレジスタの段数がＮ
段であるとすると、乱数の周期は、２’−１となる。こ
れに対し１本発明では、非線形結合論理回路１１および
Ｍ系列変更回路１２−１．・・・、１２−ｍにより。

各フィードバック付きシフトレジスタ１０−１゜・・・
、１０−ｍをループするビット値が、他のシフトレジス
タのビットの論理値によって変更されるため、これによ
って発生される乱数の周期は。

２”−’　（２Ｎ−１）の程度になる。

〔実施例〕

第２図は本発明の一実施例、第３図は第２図図示実施例
の動作を説明するための図を示す。

第２図において、第１図と同符号のものは第１図図示の
ものに対応する。２０ないし２２はＭ系列を変更するＥ
ＯＲ回路、２３ないし２９はナンド回路、３０ないし３
２はノット回路、３３ないし３５はＭ系列変更用レジス
タを表す。

この実施例では、上位の第Ｏビットから下位の第３ビツ
トまでの語長４ビツトの乱数を発生させ。

シフトレジスタの段数Ｎが、７であるものを示している
。フィードバックの取り出し口ｐは、４である。即ち、
Ｎ＝７．ｐ＝４．ｍ＝４であり、シフトレジスタの７段
目および４段目から、フィードバックを得る三項式によ
るＭ系列を基調にしている。

非線形結合論理回路１１としては、ナンド回路２３〜２
９．ノット回路３０〜３２およびＭ系列変更用レジスタ
３３〜３５によって、整数加算における桁上げをシミュ
レートするものを採用している。なお、非線形結合論理
回路１１の構成は。

乱数の応用分野や許容されるハードウェア量により、他
の形態のものを採用してもよく１例えば純組合わせ回路
でも、順序回路を含むものでもよい。

第２図図示回路の持つ各論理値が、第３図に示されてい
る。論理値ｓ、ｐ、ｃの右肩に付されている添字は、シ
ーケンスを表し、右下に付されている添字は、ビット位
１を表す。Ｓ、は乱数のｉビット百の算術和であり、ｃ
、はキャリーである。

また、Ｐ、はキャリー伝播項、Ｇ□はキャリー生成項を
表す。

キャリーＣ，の最下位は、ＣＭ＝ＡＮ’　ＢＮとなり、
その他は。

Ｃｉ　＝ＧｉＶＰｉ・Ｃ４，１ ＝１’ｉ　−Ａ、ＶＰｉ　・Ｃｉ、１ で表される。また。

ｓ、＝ｐ、Φｃｉ＊＋、　　　ｐ正−Ａ、■Ｂ。

であり、キャリー生成項Ｇ、は。

Ｇ、＝Ａ、・Ｂ、＝Ｐｉ−Ａ。

となり、Ｂ８が失われても、ＰｉとＡ、とがら。

再生可能である。

このように、第２図に示す回路では、非線形結合論理回
路１１による相互作用として、下位の桁の情報が、順次
上位の桁に伝播する。即ち、第１桁目のＭ系列は、ｉ＋
１〜Ｎ−１桁の情報の函数によって、適宜、変更を受け
ることになる。これにより、上位の桁にいくほど、その
周期が長くなっていく。

〔発明の効果〕

以上説明したように２本発明によれば、従来のＭ系列方
式によるものに比べて、乱数の発生速度を落とすことな
く、長周期の乱数を発生させることができ、統計的に質
のよい乱数を発生させることができる。換言すれば、同
一周期の乱数を発生させる場合には、シフトレジスタに
関連するハードウェア量を低減できる。例えば２本発明
の乱数発生回路を、専用プロセッサ等に組み込むことに
より、シミュレーションなどにおける乱数を用いたデー
タ処理の性能を向上させることが可能になる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の一
実施例、第３図は第２図図示実施例の動作を説明するた
めの図を示す。 図中、１０−１ないし１０−ｍはフィードバック付きシ
フトレジスタ、１１は非線形結合論理回路、１２−１な
いし１２−ｍはＭ系列変更回路。 １３−１ないし１３−ｍはフィードバック用ＥＯＲ回路
を表す。

Claims (1)

1. 【特許請求の範囲】 複数個のフィードバック付きシフトレジスタ（１０−１
   、…、１０−ｍ）を備え、各々が乱数の各ビットに対応
   するように構成された乱数発生回路において、上記各ビ
   ット間に非線形な相互作用を施す非線形結合論理回路（
   １１）と、 該非線形結合論理回路（１１）の出力により、上記シフ
   トレジスタ内のビット列を変更する論理回路（１２−１
   、…、１２−ｍ）とを備え、 上記非線形結合論理回路（１１）により、上記複数のシ
   フトレジスタ（１０−１、…、１０−ｍ）を結合するよ
   うにしたことを特徴とする乱数発生回路。