KR100203742B1 - 멀티플렉스를 이용한 가산기 - Google Patents
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Abstract
본 발명은 전단의 캐리출력이 다음단의 캐리입력으로 리플되는 시간을 최대한으로 단축시킴으로써 출력이 안정화되기까지의 시간을 줄일 수 있는 멀티플렉서를 이용한 가산기에 관한 것으로서, 캐리입력을 입력하여 반전된 캐리입력을 발생하기 위한 제1논리수단과, 두 입력신호를 입력하여 논리곱신호를 발생하기 위한 제2논리수단과, 두 입력신호 및 제2논리수단으로부터 인가되는 두 입력신호의 논리곱신호를 입력하여 선택신호 및 반전선택신호를 출력하는 선택신호발생수단과, 상기 캐리입력, 상기 제1논리수단으로부터 인가되는 반전캐리입력 및 제2논리수단으로부터 인가되는 상기 두 입력신호의 논리곱신호를 각각 입력신호로서 입력하고, 상기 입력신호들 중 상기 선택신호발생수단으로부터 인가되는 선택신호 및 반전선택신호에 따라 해당하는 입력신호를 선택하여 두 입력신호의 합신호 및 캐리출력을 출력하는 출력선택수단을 포함한다.
Description
제1도는 종래의 가산기의 회로도.
제2도는 제1도에 도시된 종래의 가산기를 이용한 4-비트 가산기의 블럭도.
제3도는 본 발명의 실시예에 따른 가산기의 회로도.
제4도는 본 발명의 실시예에 따른 4-비트 가산기의 상세도.
제5도는 제1도에 도시된 종래의 가산기를 이용한 8비트 가산기에 있어서, 제7단의 가산기로부터의 캐리출력이 제8단의 가산기의 캐리입력으로 인가되는 시간을 나타내는 도면.
제6도는 제3도에 도시된 본 발명의 실시예에 따른 가산기를 이용한 8비트 가산기에 있어서, 제7단의 가산기로부터의 캐리출력이 제8단의 가산기의 캐리입력으로 인가되는 시간을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
30, 30A, 30B, 30C, 30D : 가산기 40, 50 : 제1 및 제2논리수단
41, 63 : 인버터 51 : 앤드 게이트
60 : 선택신호 발생수단 70 : 출력선택수단
61, 62 : 노아 게이트 71, 72 : 멀티플렉서
72, 73, 75, 76 : 전달 게이트
[산업상 이용분야]
본 발명은 가산기에 관한 것으로서, 특히 다수의 비트의 가산기를 구성시 캐리의 리플현상에 의한 최상위비트의 안정화시간을 단축시킬 수 있는 가산기에 관한 것이다.
[종래 기술과 그의 문제점]
수많은 종류의 가산기가 제시되었으며, 단순하게 하나의 셀의 경우에는 성능이 뛰어난 것도 있지만 이러한 셀을 다수개 연결하여 다수의 비트의 가산기를 구성하는 경우 캐리가 리플되는 현상으로 인하여 최상위비트까지 안정화되기 위해서는 많은 시간이 소요되는 문제점이 있었다.
제1도는 종래의 논리게이트로 구성되는 가산기의 회로도를 도시한 것이다. 제1도를 참조하면, 종래의 가산기(1)는 두 입력(a,b)과 캐리입력(Cin)을 입력하여 합신호(sum)를 출력하는 제1논리부(10)와 두 입력(a,b)과 캐리입력(Cin)을 입력하여 캐리출력(Cout)을 출력하는 제2논리부(20)로 이루어졌다.
두 입력(a,b)과 캐리입력(Cin)을 입력하여 합신호(sum)를 출력하는 제1논리부(10)는 두 입력(a,b)에 대한 배타적 논리동작을 수행하는 제1익스클루시브-오아 게이트(exclusive-OR gate)(11)와, 상기 제1익스클루시브-오아게이트(11)의 출력과 캐리입력(Cin)에 대한 배타적 논리동작을 수행하여 합신호(sum)를 출력하는 제2익스클루시브 오아 게이트(12)로 구성된다.
두 입력(a,b)과 캐리입력(Cin)을 입력하여 캐리출력(Cout)을 출력하는 제2논리부(20)는 두 입력(a,b)을 논리곱하는 제1앤드 게이트(21)와, 입력(a)과 캐리입력(Cin)을 논리곱하는 제2앤드 게이트(22)와 입력(b)과 캐리입력(Cin)을 논리곱하는 제3앤드 게이트(23)와 제1내지 제3앤드 게이트의 출력을 입력하고 논리합하여 캐리출력(Cout)을 출력하는 오아 게이트(24)로 구성된다.
상기한 바와 같은 구성을 갖는 종래의 가산기(1)의 동작은 하기의 표 1과 같다. 하기의 표 1을 참조하여 제1도에 도시된 종래의 가산기(1)의 동작을 설명하면 다음과 같다.
두 입력(a,b)이 모두 0인 경우에는 제1논리부(10)의 제1익스클루시브 오아 게이트(11)를 통해 로우레벨의 신호가 출력되고, 이 신호는 캐리입력(Cin)과 함께 제2익스클루시브 오아 게이트(12)에 인가되므로 합출력(sum)은 캐리출력(Cin)의 레벨과 동일한 값을 갖는다. 그리고, 제2논리부(20)의 낸드 게이트(21-23)의 출력은 모두 로우레벨로 되어 오아 게이트(24)의 출력도 로우레벨로 되므로 캐리입력(Cin)에 관계없이 캐리출력(Cout)은 발생되지 않는다.
그리고, 두 입력(a,b)중 하나는 1이고 다른 하나는 0일 경우에는 캐리출력(Cout)은 캐리입력(Cin)과 동일한 값을 갖게 되고 합출력(sum)은 캐리입력(Cin)의 값과 반대의 값을 갖게 된다. 즉, 캐리입력(Cin)이 0이면 합출력(sum)은 1이 되고, 캐리입력(Cin)이 1 이면 합출력(sum)은 1이 된다. 그리고, 두 입력(a,b)이 모두 1일 경우에는 캐리 출력(Cout)은 1이 되고 합출력(Sum)은 캐리입력(Cin)과 동일한 값을 갖게 된다.
제2도는 제1도에 도시된 종래의 가산기(1)를 이용한 4비트 병렬 가산회로의 블럭도를 도시한 것이다. 제2도를 참조하면, 4비트 병렬 가산회로는 두 입력(a,b)과 캐리입력(Cin)이 동시에 인가되어 합출력(sum)과 캐리출력(Cout)을 발생하고, 발생된 캐리출력(Cout)은 다음단의 캐리 입력(Cin)으로 인가되어 다음단에 인가되는 또다른 두 입력(a,b)과 함께 연산되어 다시 합출력(sum)과 캐리출력(Cout)을 발생하는 일련의 동작이 수행되어진다.
예를 들어, 입력 A가 a0a1a2a3=1101, 다른 입력 B가 b0b1b2b3=0011, 캐리입력 Cin=0 이라 가정하면, 제1단의 가산기(1A)에서는 두입력(a0, b0)과 캐리입력(Cin)이 모두 동시에 인가되므로 합출력(sum)과 캐리출력(Cout)이 각각 sum0=0, Cout0=1로 동시에 계산되어 출력된다.
그러나, 제1단의 가산기(1A)로 두입력(a0, b0)과 캐리입력(Cin)이 인가됨과 동시에 제2단의 가산기(1B)에는 두 입력(a1, b1)이 인가되므로 제2단의 가산기(1B)에서는 두 입력(a1, b1)에 대한 합출력(sum)만 먼저 계산되므로 합출력(sum)과 캐리출력(Cout)은 각각 sum1=1, Cout1=0이 된다. 두 입력(a1, b1)에 대한 합출력(sum)만 먼저 계산하여 sum1=1, Cout1=0을 출력한 후 제2단의 가산기(1B)의 캐리입력(Cin1)으로 제1단의 가산기(1A)의 캐리출력(Cout=0)이 인가되면, 제2단의 가산기(1B)는 두 입력신호(a1, b1)와 제1단의 가산기(1A)의 캐리출력(Cout0)을 가산하여 합출력(sum)과 캐리출력(Cout)으로 각각 sum1=1, Cout1=1을 출력하게 된다.
제3단의 가산기(1C) 및 제3단의 가산기(1D)에서도 마찬가지로 두 입력(a2, b2), (a3, b3)을 제1단의 가산기(1A)로 입력(a0, b0)될 때 동시에 인가되어 캐리입력(Cin)이 연산되지 않은 상태에서 합출력(sum)을 계산하여 합출력 sum2, sum3 및 캐리출력(Cout2, Cout3)을 출력한 다음, 제2 및 제3단의 가산기(1B, 1C)로부터 캐리출력(Cout1, Cout2)이 캐리입력(Cin2, Cin3)으로 인가될 때 다시 합 출력과 캐리출력을 연산하여 각각의 합출력 sum2, sum3과 캐리출력 Cout2, Cout3을 출력하게 된다.
그러므로, 상기한 바와 같은 종래의 제2도의 4비트 병렬 가산기는 전단의 캐리출력(Cout)이 다음단의 캐리입력(Cin)으로 입력되어 두 입력(a,b)과 함께 연산되어 합출력(sum)과 캐리출력(Cout)을 발생하는 일련의 과정에서 두 입력(a,b)이 전달되는 시간보다 전단의 가산기로부터 캐리출력(Cout)이 캐리입력(Cin)으로 전달되는 속도가 늦어지게 된다.
따라서, 최하위비트에 대한 가산동작을 수행하는 최초의 가산기로부터 최상위비트에 대한 가산동작을 수행하는 최종단의 가산기로 순차적으로 캐리출력(Cout)이 캐리입력(Cin)으로 전달되어 최종적으로 원하는 합출력(sum)과 캐리출력(Cout)을 얻기 위해서는 상당히 많은 시간이 소요되는 문제점이 있었다. 즉, 캐리의 리플현상으로 인하여 최상위 비트까지 안정화되는 데에는 상당한 시간이 소요되는 문제점이 있었다.
또한, 최종단인 제4단의 가산기에서는 두 입력과 전단의 가산기로부터 캐리입력이 인가되는 시간차가 발생되어 출력신호가 변하게 되는 경우도 발생되는 문제점이 있었다. 상기의 문제점들은 비트수가 증가하면 증가할수록 더욱 크게 부각되어짐을 알 수 있다.
[발명의 목적]
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 캐리출력이 다음단의 캐리입력으로 리플되는 시간을 최소한으로 단축시킴으로써 출력이 안정화되기 까지의 시간을 줄일 수 있는 멀티플렉서를 이용한 가산기를 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 캐리입력 및 반전 캐리입력을 합출력과 캐리출력에 대한 입력신호로서 사용하고 두 입력을 합출력과 캐리출력을 위한 선택신호로서 사용하여 캐리연산에 따른 지연시간없이 연산동작을 수행함으로써 출력의 변화를 방지하고 연산시간을 단축시켜 줄 수 있는 가산기를 제공하는 데 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 특징에 의하면, 두 입력신호와 캐리입력을 가산하여 합출력과 캐리출력을 발생하는 가산기는 : 상기 캐리 입력을 입력하여 반전된 캐리입력을 발생하기 위한 제1논리수단과, 상기 두 입력신호들을 입력하여 논리곱신호를 발생하기 위한 제2논리수단과, 상기 두 입력신호들 및 상기 제2논리수단으로부터 인가되는 두 입력신호의 논리곱신호를 입력하여 선택신호 및 반전 선택신호를 출력하는 선택신호발생수단과, 상기 캐리입력, 제1논리수단으로부터 인가되는 반전캐리입력 및 제2논리수단으로부터 인가되는 두 입력신호의 논리곱신호를 각각 입력신호로서 입력하고, 상기 입력신호들 중 선택신호발생수단으로부터 인가되는 선택신호 및 반전선택신호에 따라 해당하는 입력신호를 각각 선택하여 두 입력신호의 합신호 및 캐리출력을 출력하는 출력선택수단을 포함한다.
바람직한 실시예에 있어서, 상기 제1논리수단은 상기 캐리입력을 반전시켜 반전된 상기 캐리입력을 발생하는 인버터로 구성된다.
바람직한 실시예에 있어서, 상기 제2논리수단은 상기 두 입력신호를 논리곱하여 논리곱신호를 발생하는 앤드 게이트로 구성된다.
바람직한 실시예에 있어서, 상기 선택신호 발생수단은, 상기 두 입력신호를 부정 논리합하는 제1노아 게이트와, 상기 제1노아 게이트로부터 출력되는 두 입력신호의 부정 논리합신호와 상기 제2논리수단으로부터 인가되는 두 입력신호의 논리곱신호를 입력하고, 부정 논리합하여 선택신호를 발생하는 제2노아 게이트와, 상기 제2노아 게이트로부터 출력되는 선택신호를 입력하고 반전시켜 반전 선택신호를 출력하는 인버터로 구성된다.
바람직한 실시예에 있어서, 상기 출력선택수단은, 상기 캐리입력과 상기 제1논리수단으로부터 인가되는 반전 캐리입력을 두 입력신호를 하고, 선택신호 발생수단으로부터 인가되는 선택신호 및 반전선택신호에 따라서 두 입력신호중 하나를 선택하여 합출력으로 출력하기 위한 제1멀티플렉서와, 상기 캐리입력과 상기 제2논리수단으로부터 인가되는 두 입력신호의 논리곱신호를 두 입력신호로서 입력하고, 선택신호 발생수단으로부터 인가되는 선택신호 및 반전선택신호에 따라서 두 입력신호중 하나를 선택하여 상기 캐리출력으로 출력하기 위한 제2멀티플렉서로 구성된다.
이 실시예에 있어서, 상기 제1멀티플렉서는, 상기 선택신호발생수단으로부터 인가되는 선택신호 및 반전선택신호에 따라 상기 캐리입력을 합출력으로 출력하기 위한 제1전달 게이트와, 상기 선택신호발생수단으로부터 인가되는 선택신호 및 반전선택신호에 따라 상기 반전 캐리입력을 합출력으로 출력하기 위한 제2전달 게이트로 구성된다.
이 실시예에 있어서, 상기 제2멀티플렉서는, 상기 선택신호발생수단으로부터 인가되는 선택신호 및 반전선택신호에 따라 제2논리수단으로부터 인가되는 두 입력신호의 논리곱신호를 캐리출력으로 출력하기 위한 제3전달 게이트와, 상기 선택신호발생수단으로부터 인가되는 선택신호 및 반전선택신호에 따라 상기 캐리입력을 캐리출력으로 출력하기 위한 제4전달 게이트로 구성된다.
[발명의 작용]
종래의 가산기의 경우에는 제1단의 가산기로 두입력과 캐리입력이 인가됨과 동시에 나머지 단의 가산기에는 두 입력이 인가되므로 제2단의 가산기에서는 제1단의 연산동작수행시 두 입력에 대한 합출력만 먼저 계산한 다음 전단의 캐리출력이 캐리입력으로 인가될 때 전단의 가산기의 캐리출력을 가산하여 합출력과 캐리출력을 출력함으로써 캐리의 리플현상이 발생되었으나, 본 발명에서는 두 입력신호를 선택신호로 이용하고 캐리출력을 합출력과 캐리출력을 위한 데이타로서 사용하므로 제1단의 가산기가 두 입력 및 캐리입력에 대한 가산동작을 수행하는 동안 제2단 내지 제4단의 가산기에서는 두 입력신호가 선택신호로 작용하여 캐리입력에 대한 패스를 미리 설정하여 놓고 있기 때문에 제1단의 가산기에서 리플되는 캐리를 연산없이 곧바로 제2단 내지 제4단의 가산기까지 전달되어 가산동작을 수행하도록 한다.
그러므로, 최종단의 가산기에 캐리가 전달되는 시점이 종래보다 훨씬 단축되어 출력신호가 변하고 그리고 가산동작에 장시간이 소요되는 것을 방지할 수 있다.
[발명의 실시예]
본 발명의 신규한 가산기는 제3도에 도시된 바와 같이 두 입력신호(a,b)가 선택신호 발생수단(60)을 통해 합출력(sum)과 캐리출력(Cout)을 발생하는 출력선택수단(70)의 선택신호(sel, selb)로서 출력되고, 캐리입력(Cin) 및 제1논리수단(40)을 통해 출력되는 반전 캐리입력(Cin)은 출력선택수단(70)의 입력신호로 작용한다. 따라서, 출력선택수단(70)이 선택신호(sel, selb)에 따라서 캐리입력(Cin), 반전캐리입력(Cinb) 및 제2논리수단(50)으로 부터 출력되는 두입력신호(Co)의 논리곱신호(Co)중 해당되는 신호를 합출력(sum)과 캐리출력(Cout)으로 선택하여 출력하게 된다.
따라서, 본 발명의 신규한 가산기를 4비트 가산기에 적용하는 경우, 제4도에 도시된 바와 같이, 제1단의 가산기(30A)가 두 입력(a0, b0) 및 캐리입력(Cin)에 대한 가산동작을 수행하는 동안 제2단 내지 제4단의 가산기(40B, 40C, 40D)에서는 두 입력신호(a1, b1) - (a3, b3)가 선택신호로 작용하여 캐리입력으로 인가되는 전단의 가산기로부터의 캐리출력에 대한 패스가 미리 설정되어 있으므로 전단의 가산기로부터 리플되는 캐리출력을 연산없이 곧바로 다음단의 가산기로 전달되어 가산동작을 수행하여 캐리출력(Cout)과 합출력(sum)이 한번에 동시에 출력되어진다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제3도는 본 발명의 실시예에 따른 가산기의 회로도를 도시한 것이다. 제3도를 참조하면, 본 발명의 실시예에 따른 멀티플렉서를 이용한 가산기(30)는 캐리입력( Cin)을 입력하여 반전된 캐리입력(Cinb)을 발생하기 위한 반전 게이트(41)로 구성된 제1논리수단(40)과, 두 입력신호(a,b)를 입력하여 논리곱신호(Co)를 발생하기 위한 앤드 게이트(51)로 구성되는 제2논리수단(50)과, 두 입력신호(a,b) 및 제2논리수단(50)으로부터 인가되는 두 입력신호(a,b)의 논리곱신호(Co)를 입력하여 선택신호(sel) 및 반전 선택신호(selb)를 출력하는 선택신호발생수단(60)과, 상기 캐리입력(Cin), 제1논리수단(40)으로부터 인가되는 반전캐리입력(Cinb) 및 제2논리수단(50)으로부터 인가되는 두 입력신호(a,b)의 논리곱신호(Co)를 각각 입력신호로서 입력하고, 상기 입력신호들 중 선택신호발생수단(60)으로부터 인가되는 선택신호(sel) 및 반전선택신호(selb)에 따라 해당하는 입력신호를 선택하여 두 입력신호(a,b)의 합신호(sum) 및 캐리출력(Cout)을 출력하는 출력선택수단(70)을 포함한다.
본 발명의 가산기에 있어서, 선택신호 발생수단(60)은 두 입력신호(a,b)를 부정 논리합하는 제1노아 게이트(61)와, 제1노아 게이트(61)로부터 출력되는 두 입력신호(a,b)의 부정 논리합신호와 상기 제2논리수단(50)으로부터 인가되는 두 입력신호(a,b)의 논리곱신호(Co)를 입력하고 부정 논리합하여 선택신호(sel)를 발생하는 제2노아 게이트(62)와, 제2노아 게이트(62)로부터 출력되는 선택신호(sel)를 입력하고 반전시켜 반전 선택신호(selb)를 출력하는 인버터(63)로 구성된다.
그리고, 본 발명의 가산기에 있어서, 출력선택수단(70)은 캐리입력(Cin)과 제1논리수단(40)으로부터 인가되는 반전 캐리입력(Cinb)을 두 입력신호로 하고, 선택신호 발생수단(60)으로부터 인가되는 선택신호(sel) 및 반전선택신호(selb)에 따라서 두 입력신호중 하나를 선택하여 합출력(sum)으로 출력하기 위한 제1멀티플렉서(71)와, 캐리입력(Cin)과 제2논리수단(50)으로부터 인가되는 두 입력신호(a,b)의 논리곱신호(Co)를 두 입력신호로서 입력하고, 선택신호 발생수단(60)으로부터 인가되는 선택신호(sel) 및 반전선택신호(selb)에 따라서 두 입력신호 중 하나를 선택하여 캐리출력(Cout)으로 출력하기 위한 제2멀티플렉서(74)로 구성된다.
상기 출력선택수단(70)의 제1멀티플렉서(71)는 선택신호발생수단(60)으로부터 인가되는 선택신호(sel) 및 반전선택신호(selb)에 따라 상기 캐리입력(Cin)을 합출력(sum)으로 출력하기 위한 제1전달 게이트(72)와, 선택신호 발생수단(60)으로부터 인가되는 선택신호(sel) 및 반전선택신호(selb)에 따라 상기 반전 캐리입력(Cinb)을 합출력(sum)으로 출력하기 위한 제2전달 게이트(73)로 구성된다.
출력선택수단(70)의 제2멀티플렉서(74)는 선택신호발생수단(60)으로부터 인가되는 선택신호(sel) 및 반전선택신호(selb)에 따라 제2논리수단(50)으로부터 인가되는 두 입력신호(a,b)의 논리곱신호(Co)를 캐리출력(Cout)으로 출력하기 위한 제3전달 게이트(75)와, 선택신호발생수단(60)으로부터 인가되는 선택신호(sel) 및 반전선택신호(selb)에 따라 상기 캐리입력(Cin)을 캐리출력(Cout)으로 출력하기 위한 제4전달 게이트(76)로 구성된다.
상기한 바와 같은 구성을 갖는 본 발명의 가산기의 동작을 살펴보면 다음과 같다.
제2논리수단(50)은 두 입력(a,b)을 입력하여 앤드 게이트(51)를 통해 두 입력신호의 논리곱신호(Co)를 발생하여 출력선택수단(70)의 일입력신호로 출력하고, 제1논리수단(40)은 캐리입력(Cin)을 입력하여 인버터(41)를 통해 반전 캐리입력(Cinb)을 발생하여 출력선택수단(70)의 일입력신호로 출력한다.
그리고, 선택신호 발생수단(60)은 두 입력(a,b)과 제2선택수단(50)으로부터 인가되는 두 입력신호(a,b)의 논리곱신호(Co)를 입력하여 선택신호(sel) 및 반전선택신호(selb)를 출력한다. 따라서, 출력선택수단(70)의 제1멀티플렉서(71)는 캐리입력(Cin)과 반전 캐리입력(Cinb)을 두 입력으로 하고, 상기 선택신호 발생수단(60)으로부터 인가되는 선택신호(sel) 및 반전선택신호(selb)에 따라서 두 입력신호중 하나를 합출력(sum)으로서 출력한다. 이때, 제2멀티플렉서(71)에서는 캐리입력(Cin)과 제2논리수단(50)으로부터 인가되는 신호(Co)를 두 입력으로 하고, 선택신호(sel) 및 반전선택신호(selb)에 따라서 두 입력신호중 하나를 캐리출력(Cout)으로 선택하여 출력한다.
이러한 동작을 예를 들어 설명하면 두 입력(a,b)이 모두 0 일 때, 제2논리수단(50)의 출력신호(Co)는 로우상태로 되고, 선택신호 발생수단(60)으로부터 출력되는 선택신호(sel) 및 반전선택신호(selb)는 각각 로우 및 하이상태로 된다. 따라서, 출력선택수단(70)의 제1멀티플렉서(71)에서는 제1전달게이트(72)가 선택되어 합출력(sum)은 상기의 표 1에 도시된 바와 같이 제2전달 게이트(72)의 입력신호로 인가되는 캐리입력(Cin)과 동일한 레벨을 갖게 된다. 한편, 제2멀티플렉서(74)에서는 제3전달 게이트(75)가 선택되어 캐리출력(Cout)은 제3전달 게이트(75)의 입력신호로 인가되는 제2논리수단(50)의 출력신호(Co)가 된다. 즉, 캐리출력(Cout)은 모두 0인 입력신호(a,b)의 논리곱신호(Co)인 0이 된다.
입력(a,b)이 0, 1 또는 1, 0 일 경우에도 제2논리수단(50)의 출력신호(Co)는 로우상태로 되고, 선택신호 발생수단(60)으로부터 출력되는 선택신호(sel) 및 반전선택신호(selb)는 각각 하이 및 로우상태로 되어 출력선택수단(70)의 제1멀티플렉서(71)에서는 제2전달게이트(73)가 선택되고 제2멀티플렉서(74)에서는 제4전달게이트(76)가 선택된다. 따라서, 합출력(sum)은 상기의 표1에 도시된 바와 같이 제2전달 게이트(73)의 입력신호로 인가되는 캐리입력(Cin)과 반대의 레벨을 갖고, 캐리출력(Cout)은 제4전달 게이트(76)의 입력신호로 인가되는 캐리입력(Cin)과 동일한 레벨을 갖는다.
두 입력(a,b)이 모두 1인 경우, 제2논리수단(50)의 출력신호(Co)는 하이상태로 되고, 선택신호 발생수단(60)으로부터 출력되는 선택신호(sel) 및 반전선택신호(selb)는 각각 로우 및 하이상태로 되어 출력선택수단(70)의 제1멀티플렉서(71)에서는 제1전달게이트(72)가 선택되고 제2멀티플렉서(74)에서는 제4전달게이트(75)가 선택된다. 따라서, 합출력(sum)은 상기의 표1에 도시된 바와 같이 제1전달 게이트(72)의 입력신호로 인가되는 캐리입력(Cin)과 동일한 레벨을 갖고, 캐리출력(Cout)은 제3전달 게이트(75)의 입력신호로 인가되는 제2논리수단(50)의 출력신호(Co)와 동일한 레벨을 갖는다. 즉, 캐리출력(Cout)은 1로 된다.
제4도는 본 발명의 실시예에 따른 4비트 가산기의 상세도를 도시한 것이다. 제4도의 4비트 가산기에 있어서, 각단의 가산기(30A, 30B, 30C, 30D)의 동작은 제3도의 가산기와 동일하게 동작한다.
입력 A가 a0a1a2a3=1101, 다른 입력 B가 b0b1b2b3=0011, 캐리입력 Cin= 0 이라 가정하면, 제1단의 가산기에서는 두입력(a0, b0)과 캐리입력(Cin0)이 모두 동시에 인가되므로 합출력(sum0)과 캐리출력(Cout0)이 각각 sum0=0, Cout0=1로 동시에 계산되어 출력된다.
본 발명에서는 제2단의 가산기(30B)에 두 입력(a1, b1)이 제1단의 가산기로 두입력(a0, b0)과 캐리입력(Cin0)이 인가됨과 동시에 인가되지만, 두 입력(a,b)은 제2단의 가산기(30B)의 합출력(sum1)과 캐리출력(Cout1)의 발생에는 영향을 미치지 않고 합출력(sum1)과 캐리출력(Cout1)을 발생하기 위한 패스만을 형성하여 준다.
즉, 두 입력(a,b)은 선택신호 발생수단(60)으로 인가되어 제1단의 가산기가 연산동작을 수행하는 동안에 두 입력신호의 상태에 따라 제1 및 제2멀티플렉서(71,74)의 해당 전달 게이트만을 선택하도록 한다. 따라서, 제1단의 가산기(30A)의 연산동작이 완료되어 캐리출력(Cout0)이 제2단의 가산기(30B)의 캐리입력(Cin1)이 입력이 인가되면, 그 때에 선택된 전달 게이트를 통해 합출력(sum1)과 캐리출력(Cout1)으로 각각 sum1=1, Cout1=1을 출력하게 된다.
제3단의 가산기(30C) 및 제4단의 가산기(30D)에서도 마찬가지로 두 입력(a2, b2) 및 (a3, b3)이 인가되어 합출력(sum)과 캐리출력(Cout)인 sum2, Cout2 및 sum3, Cout3에 영향을 미치지 않고 합출력(sum)과 캐리출력(Cout)을 위한 출력선택수단(70)의 멀티플렉서의 전달게이트만을 선택하고 제2단의 가산기(30B) 및 제3단의 가산기(30C)로부터의 캐리출력(Cout)이 캐리입력(Cin)으로 인가되는 시점에서 합출력(sum)과 캐리출력(Cout)을 출력하게 된다.
따라서, 본 발명의 멀티플렉서를 이용한 가산기는 캐리입력(Cin)의 연산없이 바로 다음단의 가산기의 입력으로 인가된다. 즉, 제1단의 가산기(30A)에서 두 입력(a0, b0) 및 캐리입력(Cin0)에 대한 연산동작을 수행하는 동안 제2단 내지 제4단의 가산기(30B-30D)에서는 두 입력(a,b)이 캐리입력(Cin)에 대한 패스만을 선택하여 대기하고 있으므로, 제1단의 가산기(30A)에서 리플되는 캐리를 연산없이 바로 제2단 내지 제4단까지 바로 전달시켜 준다.
그러므로, 8비트 가산기가 아닌 8비트 가산기에 제3도의 가산기를 적용하는 경우에는 제5도에 도시된 바와 같이 종래의 가산기에서는 25nsec 부근에서 제7단의 가산기의 캐리출력이 제8단의 가산기의 캐리입력으로 전달됨에 반하여, 본 발명의 가산기에서는 제6도에 도시된 바와 같이, 20nsec에서 제7단의 캐리출력이 제8단의 캐리입력으로 전달됨을 알 수 있다. 이와 같이 제7단의 가산기의 캐리출력이 제8단의 가산기의 캐리입력으로 전달되는 시간의 딜레이는 8비트 이상의 가산기에서는 더욱 더 커질 것으로 예상되고, 본 발명의 가산기는 연산처리속도를 크게 줄이게 된다.
[발명의 효과]
상기한 바와 같은 본 발명에 따르면, 두 입력신호가 합출력과 캐리출력을 선택하기 위한 선택신호로서 작용하고, 캐리입력이 합출력과 캐리출력을 위한 입력신호로서 작용하여 상기 두 입력신호에 따른 선택신호에 의해 합출력과 캐리출력을 선택하여 출력함으로써, 본 발명의 가산기를 다수 비트의 가산기에 적용하는 경우 제1단의 가산기가 두 입력 및 캐리입력에 대한 가산동작을 수행하는 동안 나머지 단의 가산기에서는 두 입력신호가 선택신호로 작용하여 전단의 가산기로부터의 캐리출력에 대한 패스를 미리 설정함으로써, 전단의 가산기로부터 리플되는 캐리출력을 연산없이 곧바로 다음단의 가산기로 전달되어 가산동작을 수행한다. 따라서, 다수의 비트의 가산기의 출력이 캐리의 리플현상에 의해 변하는 것을 방지할 수 있으며, 캐리출력이 다음단의 캐리입력으로 리플되는 시간을 최대한으로 단축시킴으로써 출력이 안정화되기까지의 시간을 단축시킬 수 있는 이점이 있다.
Claims (7)
- 두 입력신호(a,b)와 캐리입력(Cin)을 가산하여 합출력(sum)과 캐리출력(Cout)을 발생하는 가산기에 있어서, 상기 캐리입력(Cin)을 입력하여 반전된 캐리입력(Cinb)을 발생하기 위한 제1논리수단(40)과, 상기 두 입력신호(a,b)를 입력하여 논리곱신호(Co)를 발생하기 위한 제2논리수단(50)과, 상기 두 입력신호(a,b) 및 상기 제2논리수단(50)으로부터 인가되는 두 입력신호(a,b)의 논리곱신호(Co)를 입력하여 선택신호(sel) 및 반전 선택신호(selb)를 출력하는 선택신호발생수단(60)과, 상기 캐리입력(Cin), 제1논리수단(40)으로부터 인가되는 반전캐리입력(Cinb) 및 제2논리수단(50)으로부터 인가되는 두 입력신호(a,b)의 논리곱신호(Co)를 각각 입력신호로서 입력하고, 상기 입력신호들중 선택신호발생수단(60)으로부터 인가되는 선택신호(sel) 및 반전선택신호(selb)에 따라 해당하는 입력신호를 각각 선택하여 두 입력신호(a,b)의 합신호(sum) 및 캐리출력(Cout)으로서 출력하는 출력선택수단(70)을 포함하는 것을 특징으로 하는 가산기.
- 제1항에 있어서, 상기 제1논리수단(40)은 상기 캐리입력(Cin)을 반전시켜 반전된 상기 캐리입력(Cinb)을 발생하는 인버터(41)로 구성되는 것을 특징으로 하는 가산기.
- 제1항에 있어서, 상기 제2논리수단(50)은 상기 두 입력신호(a,b)를 논리곱하여 논리곱신호(Co)를 발생하는 앤드 게이트(51)로 구성되는 것을 특징으로 하는 가산기.
- 제1항에 있어서, 상기 선택신호 발생수단(60)은, 상기 두 입력신호(a,b)를 부정 논리합하는 제1노아 게이트(61)와, 상기 제1노아 게이트(61)로부터 출력되는 두 입력신호(a, b)의 부정 논리합신호와 상기 제2논리수단(50)으로부터 인가되는 두 입력신호(a, b)의 논리곱신호(Co)를 입력하고, 부정 논리합하여 선택신호(sel)를 발생하는 제2노아 게이트(62)와, 상기 제2노아 게이트(62)로부터 출력되는 선택신호(sel)를 입력하고 반전시켜 반전 선택신호(selb)를 출력하는 인버터(63)로 구성되는 것을 특징으로 하는 가산기.
- 제1항에 있어서, 상기 출력선택수단(70)은, 상기 캐리입력(Cin)과 상기 제1논리수단(40)으로부터 인가되는 반전 캐리입력(Cinb)을 두 입력신호로 하고, 선택신호 발생수단(60)으로부터 인가되는 선택신호(sel) 및 반전선택신호(selb)에 따라서 두 입력신호중 하나를 선택하여 합출력(sum)으로 출력하기 위한 제1멀티플렉서(71)와, 상기 캐리입력(Cin)과 상기 제2논리수단(50)으로부터 인가되는 두 입력신호(a, b)의 논리곱신호(Co)를 두 입력신호로서 입력하고, 선택신호 발생수단(60)으로부터 인가되는 선택신호(sel) 및 반전선택신호(selb)에 따라서 두 입력신호중 하나를 선택하여 상기 캐리출력(Cout)으로 출력하기 위한 제2멀티플렉서(74)로 구성되는 것을 특징으로 하는 가산기.
- 제5항에 있어서, 상기 제1멀티플렉서(71)는, 상기 선택신호발생수단(60)으로부터 인가되는 선택신호(sel) 및 반전선택신호(selb)에 따라 상기 캐리입력(Cin)을 합출력(sum)으로 출력하기 위한 제1전달 게이트(72)와, 상기 선택신호발생수단(60)으로부터 인가되는 선택신호(sel) 및 반전선택신호(selb)에 따라 상기 반전 캐리입력(Cinb)을 합출력(sum)으로 출력하기 위한 제2전달 게이트(73)로 구성되는 것을 특징으로 하는 가산기.
- 제5항에 있어서, 상기 제2멀티플렉서(74)는, 상기 선택신호발생수단(60)으로부터 인가되는 선택신호(sel) 및 반전선택신호(selb)에 따라 제2논리수단(50)으로부터 인가되는 두 입력신호(a,b)의 논리곱신호(Co)를 캐리출력(Cout)으로 출력하기 위한 제3전달 게이트(75)와, 상기 선택신호발생수단(60)으로부터 인가되는 선택신호(sel) 및 반전선택신호(selb)에 따라 상기 캐리입력(Cin)을 캐리출력(Cout)으로 출력하기 위한 제4전달 게이트(76)로 구성되는 것을 특징으로 하는 가산기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960016911A KR100203742B1 (ko) | 1996-05-20 | 1996-05-20 | 멀티플렉스를 이용한 가산기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960016911A KR100203742B1 (ko) | 1996-05-20 | 1996-05-20 | 멀티플렉스를 이용한 가산기 |
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| KR970076242A KR970076242A (ko) | 1997-12-12 |
| KR100203742B1 true KR100203742B1 (ko) | 1999-06-15 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180053314A (ko) * | 2015-09-11 | 2018-05-21 | 자일링크스 인코포레이티드 | 캐스케이드 룩업테이블(lut) 자리올림 논리 회로 |
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1996
- 1996-05-20 KR KR1019960016911A patent/KR100203742B1/ko not_active IP Right Cessation
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| KR102561988B1 (ko) | 2015-09-11 | 2023-07-31 | 자일링크스 인코포레이티드 | 캐스케이드 룩업테이블(lut) 자리올림 논리 회로 |
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| KR970076242A (ko) | 1997-12-12 |
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