KR100206119B1 - 가산기 - Google Patents

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Abstract

본 발명은 가산기를 공개한다. 그 회로는 제 1 및 2 입력신호들의 최하위 비트신호를 입력하고 합신호 및 캐리신호를 발생하고 비트신호가 동일한 경우에는 합신호를, 동일하지 않은 경우에는 캐리 입력신호를 캐리 출력신호로 발생하고, 캐리 입력신호에 응답하여 합신호나 반전된 합신호를 합 출력신호로 출력하고, 캐리신호의 반전된 신호를 합 제어신호로 출력하기 위한 최하위 비트 가산수단, 제 1 및 2 입력신호들의 최하위 및 최상위 비트를 제외한 나머지 비트들을 각각 가산하여 각각의 합신호 및 캐리신호를 발생하고 각각은 해당 비트신호가 동일한 경우에는 합신호를, 동일하지 않은 경우에는 캐리 입력신호를 캐리 출력신호로 발생하고, 전단의 합 제어신호에 응답하여 합신호나 반전된 합신호를 합 출력신호로 출력하고, 합신호 및 전단의 캐리신호를 논리합한 신호와 캐리신호를 비논리합한 신호를 합 제어신호로 출력하기 위한 복수개의 비트 가산수단, 및 제 1 및 2 입력신호들의 최상위 비트신호를 가산하여 합신호 및 캐리신호를 발생하고 전단의 합 제어신호에 응답하여 합신호나 반전된 합신호를 합 출력신호로 출력하고 전단의 캐리 입력신호 및 합신호를 논리곱한 신호와 캐리신호를 논리합하여 최종 캐리 출력신호를 발생하기 위한 최상위 비트 가산수단으로 구성되어 있다.

Description

가산기
본 발명은 가산기에 관한 것으로, 특히 전송 지연시간을 줄이고 전력소모를 줄일 수 있는 가산기에 관한 것이다.
종래의 부스 알고리즘(BOOTH algorithm)을 사용하는 승산기의 경우 부분곱을 발생하는 블럭에 사용되는 가산기는 리플 캐리 가산기이다. 이와 같은 리플 캐리 가산기를 사용할 경우 캐리 전송 지연시간이 길어지고 승산시에 8번의 부분곱을 통해서 리플 캐리 가산기의 천이가 많아져 전력 소모가 많다는 단점이 있었다.
도 1 은 종래의 1비트 리플 캐리 가산기의 회로도로서, NAND게이트들(10, 14, 18, 22), OR게이트(12, 20), 인버터(16, 28, 30), 및 CMOS전송 게이트들(24, 26)로 구성되어 있다.
캐리 입력신호(Ci)가 0인 경우에, 입력신호들(Ai, Bi)가 각각 0, 0이면 NAND게이트(10)의 출력신호가 1이고 OR게이트(12)의 출력신호는 0이고 NAND게이트(14)의 출력신호는 1이 된다. 그리고 OR게이트(20)의 출력신호는 0이 되고 NAND게이트(18)의 출력신호는 1이 되고, NAND게이트(22)의 출력신호(CO)는 0가 된다. 그리고 인버터(28)의 출력신호는 0이 되고 전송 게이트(26)이 온되어 인버터(16)의 출력신호인 1의 신호가 전송되고 이 신호가 인버터(30)에 의해서 반전되어 0의 합신호(SO)를 발생한다. 그리고, 입력신호들(Ai, Bi)가 각각 0, 1 또는 1, 0인 경우에는 캐리 신호(CO)가 0가 되고 합신호(SO)가 1이 된다. 입력신호들(Ai, Bi)가 모두 1인 경우에는 캐리신호(CO)가 1이 되고 합신호(SO)가 0이 된다.
캐리 입력신호(Ci)가 1인 경우에 입력신호들(Ai, Bi)이 모두 0이라면 캐리 신호(CO)가 0이 되고, 합신호(SO)는 1이 된다. 그리고 입력신호들(Ai, Bi)이 각각 0, 1 또는 1, 0이라면 캐리신호(CO)가 1이 되고 합신호(SO)는 0이 된다. 그리고 입력신호들(Ai, Bi)이 모두 1이라면 캐리신호(CO)가 1이 되고 합신호(SO)는 1이 된다.
이와 같이 동작하는 종래의 리플 캐리 가산기의 지연은 캐리 전송(carry propagation)에 의해 결정되며 각 비트당 3개의 게이트 지연을 가진다. 즉, 도 1 에 나타낸 바와 같이 캐리신호를 발생하기 위하여 OR게이트(12), NAND게이트들(14, 22)을 통과하여야만 된다. 이것을 n비트로 확장할 경우에 입력신호에 의한 최하위 비트로 부터의 캐리 전송으로 인해 각 비트의 캐리 게이트단의 빈번한 천이로 동작 전류가 증가하게 된다는 문제점이 있었다.
본 발명의 목적은 캐리 전송 지연을 줄일 수 있으며 동작 전류를 감소할 수 있는 가산기를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 가산기는 제 1 및 2 입력신호들의 최하위 비트신호를 입력하고 합신호 및 캐리신호를 발생하고 상기 최하위 비트신호가 동일한 경우에는 상기 합신호를, 동일하지 않은 경우에는 캐리 입력신호를 캐리 출력신호로 발생하고, 상기 캐리 입력신호의 반전된 신호의 제 1 상태에 응답하여 상기 합신호를, 제 2 상태에 응답하여 상기 합신호의 반전된 신호를 최하위 합 출력신호로 출력하고, 상기 캐리신호의 반전된 신호를 합 제어신호로 출력하기 위한 최하위 비트 가산수단, 상기 제 1 및 2 입력신호들의 최하위 및 최상위 비트를 제외한 나머지 비트들을 각각 가산하여 각각의 합신호 및 캐리신호를 발생하고 각각은 해당 비트신호가 동일한 경우에는 상기 합신호를, 동일하지 않은 경우에는 캐리 입력신호를 캐리 출력신호로 발생하고, 전단의 합 제어신호의 제 1 상태에 응답하여 상기 합신호를, 제 2 상태에 응답하여 상기 합신호의 반전된 신호를 합 출력신호로 출력하고, 상기 합신호 및 전단의 캐리신호를 논리합한 신호와 상기 캐리신호를 비논리합한 신호를 합 제어신호로 출력하기 위한 복수개의 비트 가산수단, 및 제 1 및 2 입력신호들의 최상위 비트신호를 가산하여 합신호 및 캐리신호를 발생하고 전단의 합 제어신호의 제 1 상태에 응답하여 상기 합신호를, 제 2 상태에 응답하여 상기 합신호의 반전된 신호를 합 출력신호로 출력하고 전단의 캐리 입력신호 및 상기 합신호를 논리곱한 신호와 상기 캐리신호를 논리합하여 최종 캐리 출력신호를 발생하기 위한 최상위 비트 가산수단을 구비한 것을 특징으로 한다.
도 1 은 종래의 1비트 리플 캐리 가산기의 회로도이다.
도 2a, b, 및 c는 8비트의 입력신호들(An, Bn)의 패턴별 가산과정을 나타내는 것이다.
도 3a, b, 및 c는 본 발명의 가산기의 회로도이다.
도 4 는 본 발명의 일실시예의 4비트 가산기의 블럭도이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 가산기를 설명하면 다음과 같다.
일반적으로 가산은 아래의 표에 나타낸 것과 같은 15가지 경우의 조합으로 이루어진다.
[표]
An An-1Bn Bn-1 0 00 0(경우0) 0 00 1(경우1) 0 01 0(경우2) 0 01 1(경우3)
An an-1Bn Bn-1 0 10 0( 경우4) 0 10 1(경우5) 0 11 0(경우6) 0 11 1(경우7)
An an-1Bn Bn-1 1 00 0(경우8) 1 00 1(경우9) 1 01 0(경우10) 1 01 1(경우11)
An an-1Bn Bn-1 1 10 0( 경우 12) 1 10 1(경우13) 1 11 0(경우14) 1 11 1(경우15)
그런데 상기 15가지의 경우중 경우1과 경우4, 경우2와 경우8, 경우6과 경우9, 경우7과 경우 13, 경우3과 경우 12, 및 경우11과 경우14는 공통되는 경우로서 제외하면 총 10가지 경우의 조합으로 이루어지게 된다.
1비트 가산의 경우에 출력으로 합, 캐리신호가 1비트씩 나온다. 즉 입력신호들(An, Bn)을 배타논리합한 값이 합(Sn)이 되고, 입력신호들(An, Bn)을 논리곱한 값이 캐리(Cn)가 된다.
도 2a는 8비트의 입력신호들(An, Bn)의 가산과정을 나타내는 것으로, 입력신호(An)가 00000001이고 입력신호(Bn)가 11111111인 경우에 각 비트당 발생하는 캐리신호는 00000001이 되고 각 비트당 발생하는 합신호는 11111110이 된다. 그래서 최종적인 출력 합신호는 00000000이 되고 캐리신호는 1이 된다.
가산결과로 부터 최하위 비트(캐리가 처음 발생하는 비트)의 캐리가 최상위 비트(최하위비트로 부터 캐리가 마지막으로 발생하지 않는 비트)로 전송되어져야 하며 그때 합신호는 최하위비트를 제외하고 반전되어져야 한다. 즉, 상기 표의 경우3과 경우 6의 패턴이 상술한 바와 같은 조합을 가질 경우에 해당한다.
도 2b는 8비트의 입력신호들(An, Bn)의 가산과정을 나타내는 것으로, 입력신호(An)가 010001101이고 입력신호(Bn)가 10010010인 경우에 각 비트당 발생하는 캐리신호는 10000000이 되고 각 비트당 발생하는 합신호는 00011111이 된다. 그래서 최종적인 출력 합신호는 00011111이 되고 캐리신호는 1이 된다.
도 2b에 나타낸 것과 같이 인접한 2비트에서 동시에 캐리가 발생하지 않는 경우에는 캐리 전송이 한번 이루어지거나 그렇지 않은 경우가 발생한다. 이 경우에는 전단의 캐리신호만 검출하여 가산하면된다. 따라서, 상기 표의 경우0, 1, 5, 10의 패턴을 가질 경우에 위와같은 연산을 시켜주면 된다.
도 2c는 8비트의 입력신호들(An, Bn)의 가산과정을 나타내는 것으로, 입력신호(An)가 11111111이고 입력신호(Bn)가 11110111인 경우에 각 비트당 발생하는 캐리신호는 11110111이 되고 각 비트당 발생하는 합신호는 00001000이 된다. 그래서 최종적인 출력 합신호는 11110110이 되고 캐리신호는 1이 된다.
도 2c에 나타낸 것과 같이 두 입력 비트가 각각 1, 1을 가질 경우에는 캐리신호가 발생하며 이때 각 비트당 발생한 합신호를 반전시켜주면 최종 출력값을 얻을 수 있다.
결과적으로 두 입력신호의 임의의 각 비트를 각각 An, Bn이라 하고 이때 이들신호의 논리곱한 신호에 의해서 발생된 값을 캐리신호(Cn)이라 하고, 배타곱하여 발생된 값을 합신호(Sn)라고 할 경우에, Cn=0이면 Sn은 Cn-1값에 의해서 결정된다. 즉, Cn-1이 0이면 Sn은 Sn이고, Cn-1이 1이면 Sn은 Sn'(Sn을 반전한 값)을 갖는다. 또, Cn=1이면 Sn은 Cn=0일 때와 같은 동작을 하고 Cn+1을 1로 설정하여 준다. 따라서, Cn은 Sn+1의 값을 결정하는 인자로 사용된다.
도 3a, b, 및 c는 본 발명의 가산기의 회로도로서, 도 3a는 가산기의 최상위 비트 발생회로의 회로도이고, 도 3b는 가산기의 최상위 및 최하위 비트를 제외한 나머지 비트들을 발생하기 위한 회로도이고, 도 3c는 가산기의 최하위 비트 발생회로를 나타내는 것이다.
우선, 도 3c의 회로도는 입력신호들(Ai, Bi)을 가산하여 합 및 캐리신호를 발생하는 반가산기(70), 반가산기(70)의 캐리신호를 반전하기 위한 인버터(72), 반가산기(70)의 합신호 및 인버터(72)의 출력신호를 비논리곱하기 위한 NAND게이트(74), NANA게이트(74)의 하이레벨의 출력신호에 응답하여 인버터(72)의 출력신호를 반전하여 캐리제어신호(CCo)로 발생하기 위한 3상태 인버터(76), NAND게이트(74)의 로우레벨의 출력신호에 응답하여 입력 캐리신호(Ci)를 캐리 신호(CCo)로 발생하기 위한 3상태 버퍼(78), 반가산기(70)의 캐리 출력신호를 반전하여 합 제어신호(SCo)로 발생하기 위한 인버터(82), 입력 캐리신호(Ci)를 반전하기 위한 인버터(80), 인버터(80)의 하이레벨의 출력신호에 응답하여 반가산기(70)의 합신호를 버퍼하여 출력하기 위한 3상태 버퍼(84), 및 인버터(80)의 로우레벨의 출력신호에 응답하여 반가산기(70)의 합신호를 반전하여 출력하기 위한 3상태 인버터(86)로 구성되어 있다.
상술한 구성의 동작을 설명하면 다음과 같다.
입력신호들(Ai, Bi)이 각각 0, 11인 경우에 반가산기(70)의 캐리 및 합신호는 각각 0, 10가 된다. 캐리 및 합신호가 0인 경우에는 NAND게이트(74)의 출력신호는 1이 되고 이때, 3상태 인버터(76)가 온되어 인버터(76)의 출력신호인 0가 캐리 신호(CCo)로 출력된다. 그리고 입력 캐리신호(Ci)가 1인 경우에는 3상태 인버터(86)가 온되어 반가산기(70)의 합신호의 반전된 신호인 1이 출력 합신호(So)로 발생되고 입력 캐리신호가 0인 경우에는 3상태 버퍼(84)가 온되어 합신호인 0가 출력 합신호(So)로 출력된다. 캐리 및 합신호가 10인 경우에는 NAND게이트(74)의 출력신호가 1이 되고 3상태 인버터(76)가 온되어 인버터(76)의 출력신호인 1이 캐리 신호(CCo)로 출력된다. 그리고, 입력 캐리신호(Ci)가 1인 경우에는 1이 출력 합신호(So)로 발생되고 입력 캐리신호(Ci)가 0인 경우에는 0이 출력 합신호(So)로 발생된다. 그리고 반가산기(70)의 캐리신호는 인버터(82)에 의해서 반전되어 합 제어신호(SCi)로 된다.
입력신호들(Ai, Bi)이 각각 1, 10인 경우에 반가산기(70)의 캐리 및 합신호는 모두 1이 된다. 캐리 및 합신호가 1인 경우에는 NAND게이트(74)의 출력신호는 0이 되고 이때, 3상태 버퍼(78)가 온되어 입력 캐리신호(Ci)가 캐리 신호(CCo)로 발생된다. 입력 캐리신호(Ci)가 1인 경우에는 3상태 인버터(86)가 온되어 반가산기(70)의 합신호의 반전된 신호인 0이 출력 합신호(So)로 발생되고 입력 캐리신호가 0인 경우에는 3상태 버퍼(84)가 온되어 합신호인 1이 출력 합신호(So)로 출력된다.
도 3b에 나타낸 회로도는 입력신호들(Ai, Bi)을 가산하여 합과 캐리신호를 발생하기 위한 반가산기(50), 반가산기(50)의 캐리신호를 반전하기 위한 인버터(54), 반가산기(50)의 합신호와 인버터(54)의 출력신호를 비논리곱하기 위한 NAND게이트(52), NAND게이트(52)의 하이레벨의 출력신호에 응답하여 인버터(54)의 출력신호를 반전하여 캐리신호(CCo)로 출력하기 위한 3상태 인버터(56), NAND게이트(52)의 로우레벨의 출력신호에 응답하여 캐리 입력신호(CCi)를 캐리신호(CCo)로 출력하는 3상태 버퍼(58), 반가산기(50)의 합신호와 캐리 입력신호(CCi)를 논리곱하기 위한 AND게이트(60), AND게이트(60)의 출력신호와 반가산기(50)의 캐리신호를 비논리합하여 합 제어신호(SCo)를 출력하는 NOR게이트(62), 하이레벨의 합 제어신호(SCi)에 응답하여 반가산기(50)의 합신호를 합신호(So)로 출력하기 위한 3상태 버퍼(64), 및 로우레벨의 합 제어신호(SCi)에 응답하여 반가산기(50)의 합신호를 반전하여 합신호(So)로 출력하기 위한 3상태 인버터(66)로 구성되어 있다.
상술한 구성의 동작을 설명하면 다음과 같다.
입력신호들(Ai, Bi)이 각각 0, 11인 경우에 반가산기(50)의 캐리 및 합신호는 각각 0, 10가 된다. 캐리 및 합신호가 0인 경우에는 NAND게이트(52)의 출력신호는 1이 되고 이때, 3상태 인버터(56)가 온되어 인버터(56)의 출력신호인 0가 캐리 신호(CCo)로 출력된다. 그리고 입력 캐리신호(CCi)가 1인 경우에는 3상태 인버터(66)가 온되어 반가산기(70)의 합신호의 반전된 신호인 1이 출력 합신호(So)로 발생되고 AND게이트(60)의 출력신호가 0가 되고 NOR게이트(62)의 출력신호가 1이 되어 1이 합 제어신호(SCo)로 출력된다. 입력 캐리신호(CCi)가 0인 경우에는 3상태 버퍼(64)가 온되어 합신호인 0가 출력 합신호(So)로 출력되고 AND게이트(60)의 출력신호가 0가 되고 NOR게이트(62)의 출력신호가 1이 되어 1이 합 제어신호(SCo)로 출력된다. 캐리 및 합신호가 10인 경우에는 NAND게이트(52)의 출력신호가 1이 되고 3상태 인버터(56)가 온되어 인버터(56)의 출력신호인 1이 캐리 신호(CCo)로 출력된다. 그리고, 입력 캐리신호(CCi)가 1인 경우에는 0이 출력 합신호(So)로 발생되고 0가 합 제어신호(SCo)로 출력된다. 입력 캐리신호(CCi)가 0인 경우에는 0이 출력 합신호(So)로 발생되고 0이 합 제어신호(SCo)로 출력된다.
입력신호들(Ai, Bi)이 각각 1, 10인 경우에 반가산기(50)의 캐리 및 합신호는 모두 1이 된다. 캐리 및 합신호가 1인 경우에는 NAND게이트(52)의 출력신호는 0이 되고 이때, 3상태 버퍼(58)가 온되어 입력 캐리신호(Ci)가 캐리 신호(CCo)로 발생된다. 입력 캐리신호(Ci)가 1인 경우에는 3상태 인버터(66)가 온되어 반가산기(50)의 합신호의 반전된 신호인 0이 출력 합신호(So)로 발생되고 0가 합 제어신호(SCo)로 출력된다. 입력 캐리신호가 0인 경우에는 3상태 버퍼(64)가 온되어 합신호인 1이 출력 합신호(So)로 출력되고 1이 합 제어신호(SCo)로 출력된다.
즉, 캐리신호(CCo) 및 합신호(So)를 발생하는 회로의 동작은 도 3c에 나타낸 회로의 동작과 동일하고 단지 합 제어신호(SCo)를 발생하는 동작이 상이하다. 즉, 입력신호들(Ai, Bi)이 0, 11인 경우에는 입력 캐리신호(CCi)에 관계없이 합 제어신호(SCo)가 로우레벨이 됨으로 다음 단의 합 출력신호는 반가산기의 합신호의 반전된 신호가 합 출력신호로 출력되고, 입력신호들(Ai, Bi)가 1, 10이고 입력 캐리신호(CCi)가 1이 경우에는 합 제어신호(SCo)가 로우레벨이 되고, 입력 캐리신호(CCi)가 0인 경우에는 합 제어신호(SCo)가 하이레벨이 되어 다음 단의 합 출력신호는 반가산기의 합신호가 합 출력신호로 출력된다.
도 3a는 가산기의 최상위 비트 발생회로도로서, 입력신호들(Ai, Bi)을 가산하기 위한 반가산기(30), 하이레벨의 합 제어신호(SCi)에 응답하여 반가산기(30)의 합신호를 합 출력신호(So)로 출력하기 위한 3상태 버퍼(38), 로우레벨의 합 제어신호(SCi)에 응답하여 반가산기(30)의 합신호를 반전하여 합 출력신호(So)로 출력하기 위한 3상태 인버터(40), 반가산기(30)의 합신호 및 입력 캐리신호(CCi)를 논리곱하기 위한 AND게이트(32), AND게이트(32)의 출력신호와 반가산기(30)의 캐리신호를 비논리합하기 위한 NOR게이트(34), 및 NOR게이트(34)의 출력신호를 반전하여 최종 캐리 출력신호(Cout)를 출력하기 위한 인버터(36)로 구성되어 있다.
상술한 구성의 동작을 설명하면 다음과 같다.
합 제어신호(SCi)가 하이레벨이면 반가산기(30)의 합신호를 합 출력신호(So)로 출력하고 로우레벨이면 3상태 인버터(40)에 의해서 반전된 반가산기(30)의 출력신호를 합 출력신호(So)로 출력한다. 그리고 입력 캐리신호(CCi)가 0이면 AND게이트(32)의 출력신호가 0가 되고 NOR게이트(34)는 반가산기(30)의 캐리신호가 0이면 1의 신호를 1이면 0의 신호를 출력하고 인버터(36)는 NOR게이트(34)의 출력신호를 반전하여 최종 캐리 출력신호(Cout)로 출력한다. 그리고 입력 캐리신호(CCi)가 1이면 반가산기(30)의 합신호를 출력신호로 출력하고 NOR게이트(34)는 반가산기(30)의 합신호 및 캐리신호를 비논리합하고 인버터(36)는 NOR게이트(34)의 출력신호를 반전하여 캐리 출력신호(Cout)로 출력한다.
도 4는 본 발명의 일실시예의 4비트 가산기의 블럭도로서, 1비트 가산기들(90, 92, 94, 96)로 구성되어 있다. 가산기(90)는 도3c의 가산기를, 가산기(96)은 도 3a의 가산기를, 가산기(92, 94)는 도 3b의 가산기를 사용하여 구성한 것이다.
만일 n비트의 가산기를 구성한다고 하면 최하위 비트 가산기는 도 3c의 가산기를, 최상위 비트 가산기는 도 3a의 가산기를, 나머지 비트들의 가산기는 도 3b의 가산기를 이용하여 구성하면 된다.
즉, 본 발명의 가산기는 비트당 하나의 게이트 지연을 갖는 캐리 체인으로 구성되기 때문에 리플 캐리 가산기보다 지연이 감소된다. 즉, 최하위 비트에서 캐리신호가 발생하고 이 캐리신호에 의해서 다음 비트들의 캐리신호가 발생하게 된다. 이때, 지연은 각 비트의 캐리 체인 게이트 지연의 합이 된다. 입력신호들이 0, 11일 경우에는 반가산기의 캐리신호만 검출하여 출력 캐리신호를 발생하고 입력신호들이 1, 10일 경우에는 캐리 체인의 버퍼를 온하여 전단으로 부터 입력되는 캐리 입력신호를 전송시킨다. 따라서, 본 발명의 가산기는 리플 캐리 가산기에서 처럼 입력신호가 들어올 경우 최하위 비트부터 최상위 비트까지 항상 캐리신호가 전송되지 않고 입력 패턴에 따라 캐리 체인에 실릴값을 결정하고 또한, 몇번째 비트까지 전송시킬 것인지를 결정한다. 그러므로, 캐리에 의한 게이트 천이가 최하위 비트부터 최상위 비트까지 항상 일어나지 않기 때문에 리플 캐리 가산기보다 전력 소모가 감소하게 된다.
따라서, 본 발명의 가산기는 캐리 전송 지연시간이 감소되고 동작 전류가 감소하게 됨으로써 전력소모가 줄어들게 된다.

Claims (4)

  1. 제 1 및 2 입력신호들의 최하위 비트신호를 입력하고 합신호 및 캐리신호를 발생하고 상기 최하위 비트신호가 동일한 경우에는 상기 합신호를, 동일하지 않은 경우에는 캐리 입력신호를 캐리 출력신호로 발생하고, 상기 캐리 입력신호의 반전된 신호의 제 1 상태에 응답하여 상기 합신호를, 제 2 상태에 응답하여 상기 합신호의 반전된 신호를 최하위 합 출력신호로 출력하고, 상기 캐리신호의 반전된 신호를 합 제어신호로 출력하기 위한 최하위 비트 가산수단; 상기 제 1 및 2 입력신호들의 최하위 및 최상위 비트를 제외한 나머지 비트들을 각각 가산하여 각각의 합신호 및 캐리신호를 발생하고 각각은 해당 비트신호가 동일한 경우에는 상기 합신호를, 동일하지 않은 경우에는 캐리 입력신호를 캐리 출력신호로 발생하고, 전단의 합 제어신호의 제 1 상태에 응답하여 상기 합신호를, 제 2 상태에 응답하여 상기 합신호의 반전된 신호를 합 출력신호로 출력하고, 상기 합신호 및 전단의 캐리신호를 논리합한 신호와 상기 캐리신호를 비논리합한 신호를 합 제어신호로 출력하기 위한 복수개의 비트 가산수단; 및 제 1 및 2 입력신호들의 최상위 비트신호를 가산하여 합신호 및 캐리신호를 발생하고 전단의 합 제어신호의 제 1 상태에 응답하여 상기 합신호를, 제 2 상태에 응답하여 상기 합신호의 반전된 신호를 합 출력신호로 출력하고 전단의 캐리 입력신호 및 상기 합신호를 논리곱한 신호와 상기 캐리신호를 논리합하여 최종 캐리 출력신호를 발생하기 위한 최상위 비트 가산수단을 구비한 것을 특징으로 하는 가산기.
  2. 제 1 항에 있어서, 상기 최하위 비트 가산수단은 상기 제 1 및 2 입력신호들의 최하위 비트신호를 가산하여 합신호 및 캐리신호를 발생하기 위한 제 1 반가산기; 상기 제 1 반가산기의 합신호 및 반전된 캐리신호를 비논리곱하기 위한 제 1 비논리곱수단; 상기 제 1 비논리곱수단의 제 1 상태의 출력신호에 응답하여 상기 제 1 반가산기의 캐리신호를 제 1 캐리 출력신호로 발생하기 위한 제 1 3상태 인버터; 상기 제 1 비논리곱수단의 제 2 상태의 출력신호에 응답하여 캐리 입력신호를 상기 캐리 출력신호로 발생하기 위한 제 1 3상태 버퍼; 상기 제 1 반가산기의 캐리신호를 반전하여 제 1 합 제어신호로 출력하기 위한 제 1 인버터; 및 상기 캐리 입력신호의 반전된 신호의 제 1 상태에 응답하여 상기 제 1 반가산기의 합신호를 합 출력신호로 출력하기 위한 제 2 3상태 버퍼; 및 상기 캐리 입력신호의 반전된 신호의 제 2 상태에 응답하여 상기 제 1 반가산기의 반전된 신호를 상기 합 출력신호로 발생하기 위한 제 2 3상태 인버터를 구비한 것을 특징으로 하는 가산기.
  3. 제 1 항에 있어서, 상기 복수개의 비트 가산수단의 각각은 상기 제 1 및 제 2 입력신호들의 해당 비트신호를 가산하여 합신호 및 캐리신호를 발생하기 위한 제 2 반가산기; 상기 제 2 반가산기의 합신호 및 반전된 캐리신호를 비논리곱하기 위한 제 2 비논리곱수단; 상기 제 2 비논리곱수단의 제 1 상태의 출력신호에 응답하여 상기 제 2 반가산기의 캐리신호를 캐리 출력신호로 출력하기 위한 제 3 3상태 인버터; 상기 제 2 논리곱수단의 제 2 상태의 출력신호에 응답하여 상기 전단의 캐리 입력신호를 캐리 출력신호로 출력하기 위한 제 3 3상태 버퍼; 상기 전단의 합 제어신호의 제 1 상태에 응답하여 상기 합신호를 상기 합 출력신호로 출력하기 위한 제 4 3상태 버퍼; 상기 전단의 합 제어신호의 제 2 상태에 응답하여 상기 합신호의 반전된 신호를 상기 합 출력신호로 출력하기 위한 제 4 3상태 인버터; 상기 전단의 캐리 입력신호와 상기 합신호를 논리곱하기 위한 제 1 논리곱수단; 상기 논리곱수단의 출력신호와 상기 캐리신호를 비논리합하여 합 제어신호를 발생하기 위한 제 1 비논리합수단을 구비한 것을 특징으로 하는 가산기.
  4. 제 1 항에 있어서, 상기 최상위 비트 가산수단은 상기 제 1 및 2 입력신호들의 최하위 비트신호를 가산하여 합신호 및 캐리신호를 발생하기 위한 제 3 반가산기; 상기 전단의 합 제어신호의 제 1 상태에 응답하여 상기 합신호를 상기 합 출력신호로 출력하기 위한 제 5 3상태 버퍼; 상기 전단의 합 제어신호의 제 2 상태에 응답하여 상기 합신호를 반전한 신호를 상기 합 출력신호로 출력하기 위한 제 5 3상태 인버터; 상기 전단의 캐리 입력신호와 상기 합신호를 논리곱하기 위한 제 2 논리곱수단; 상기 제 2 논리곱수단의 출력신호와 상기 캐리신호를 비논리합하기 위한 제 2 비논리합수단; 및 상기 제 2 비논리합수단의 출력신호를 반전하여 상기 최종 캐리 출력신호를 발생하기 위한 제 2 인버터를 구비한 것을 특징으로 하는 가산기.
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