JPH0818550A - 符号系列発生器 - Google Patents
符号系列発生器Info
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- JPH0818550A JPH0818550A JP7087191A JP8719195A JPH0818550A JP H0818550 A JPH0818550 A JP H0818550A JP 7087191 A JP7087191 A JP 7087191A JP 8719195 A JP8719195 A JP 8719195A JP H0818550 A JPH0818550 A JP H0818550A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J13/00—Code division multiplex systems
- H04J13/10—Code generation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
- H04L9/0656—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher
- H04L9/0662—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher with particular pseudorandom sequence generator
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/12—Details relating to cryptographic hardware or logic circuitry
- H04L2209/125—Parallelization or pipelining, e.g. for accelerating processing of cryptographic operations
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Security & Cryptography (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】
【目的】 周期が非常に長い符号系列であっても、短時
間で所望のレジスタ状態を実現し、かつ発生符号のクロ
ックと同じ速度のクロックにより、符号系列を発生でき
る符号系列発生器。 【構成】 ｎビットの符号を保持するレジスタ（５）
と、該レジスタ（５）に対して行列演算を施す演算回路
（６）とを具え、その演算結果を前記レジスタ（５）に
帰還することにより逐次的に符号系列を発生する符号系
列発生器。演算回路（６）の行列を、メモリ回路（７）
とスイッチ（８）とにより変更して繰り返し用いて所望
の符号系列を発生する。
間で所望のレジスタ状態を実現し、かつ発生符号のクロ
ックと同じ速度のクロックにより、符号系列を発生でき
る符号系列発生器。 【構成】 ｎビットの符号を保持するレジスタ（５）
と、該レジスタ（５）に対して行列演算を施す演算回路
（６）とを具え、その演算結果を前記レジスタ（５）に
帰還することにより逐次的に符号系列を発生する符号系
列発生器。演算回路（６）の行列を、メモリ回路（７）
とスイッチ（８）とにより変更して繰り返し用いて所望
の符号系列を発生する。
Description
【０００１】
【産業上の利用分野】本発明は、最長系列、Ｇｏｌｄ系
列などの符号系列発生器に関する。
列などの符号系列発生器に関する。
【０００２】
【従来の技術】ディジタル符号系列は、ディジタル情報
の秘匿、スペクトラム拡散通信における信号帯域拡大の
ための拡散符号など、広い分野で使用されている。特に
最長系列（Ｍ系列）は、その周期が非常に長く、また自
己相関特性がインパルス的なため、ランダム符号、雑音
源として使用される。
の秘匿、スペクトラム拡散通信における信号帯域拡大の
ための拡散符号など、広い分野で使用されている。特に
最長系列（Ｍ系列）は、その周期が非常に長く、また自
己相関特性がインパルス的なため、ランダム符号、雑音
源として使用される。
【０００３】ディジタル符号は、レジスタと、そのレジ
スタ内容に演算を施す演算回路とを用い、その演算内容
をレジスタに帰還させることにより発生させることがで
きる。
スタ内容に演算を施す演算回路とを用い、その演算内容
をレジスタに帰還させることにより発生させることがで
きる。
【０００４】例えば、周期１５のＭ系列の場合、演算が
排他的論理和１つで実現でき、帰還法も単純なため、図
１に示すような単純な構成とすることができる。
排他的論理和１つで実現でき、帰還法も単純なため、図
１に示すような単純な構成とすることができる。
【０００５】図１において、１は４つのレジスタＲ１〜
Ｒ４から成るシフトレジスタ回路、２はレジスタＲ１と
Ｒ４の排他的論理和をとる排他的論理和回路であり、そ
の出力をレジスタＲ１に帰還する。レジスタＲ１〜Ｒ４
の各々に初期値を設定し（すべてのレジスタの内容が０
の場合を除く）、これらレジスタＲ１〜Ｒ４にクロック
を与えて、その内容を当該クロックでシフトさせること
により、周期１５のＭ系列符号が発生する。
Ｒ４から成るシフトレジスタ回路、２はレジスタＲ１と
Ｒ４の排他的論理和をとる排他的論理和回路であり、そ
の出力をレジスタＲ１に帰還する。レジスタＲ１〜Ｒ４
の各々に初期値を設定し（すべてのレジスタの内容が０
の場合を除く）、これらレジスタＲ１〜Ｒ４にクロック
を与えて、その内容を当該クロックでシフトさせること
により、周期１５のＭ系列符号が発生する。
【０００６】図２は、図１の構成を一般化したもので、
シフトレジスタ１の代りに各１ビットの４つのレジスタ
を用いた周期１５のＭ系列発生器の一例を示す。図２に
おいて、３は、各１ビットの４つのレジスタＲＥＧ１〜
ＲＥＧ４からなるレジスタ回路、４はレジスタ３の内容
を受けて演算を施す演算回路であり、その演算結果をレ
ジスタ回路３に帰還させる。Ｍ系列符号の出力はレジス
タＲＥＧ４の出力端から得られる。
シフトレジスタ１の代りに各１ビットの４つのレジスタ
を用いた周期１５のＭ系列発生器の一例を示す。図２に
おいて、３は、各１ビットの４つのレジスタＲＥＧ１〜
ＲＥＧ４からなるレジスタ回路、４はレジスタ３の内容
を受けて演算を施す演算回路であり、その演算結果をレ
ジスタ回路３に帰還させる。Ｍ系列符号の出力はレジス
タＲＥＧ４の出力端から得られる。
【０００７】これらのＭ系列符号発生器において、ある
レジスタ状態にある時に、任意個数のクロックを与え
て、そのレジスタ状態を変化させ、その後から符号を発
生させる場合を考える。たとえば、５クロック後から符
号を発生させるためには、５クロック分の高速なクロッ
クを与えることにより、スタート時のレジスタ状態にす
ることができる。この場合に、周期１５程度のＭ系列
を、任意の位相から発生させることは容易であるが、周
期が非常に長い系列の任意の状態から符号を発生させる
場合、該当する個数のクロックにより、希望するレジス
タ状態を実現するためには、非常に長い時間が必要とな
る場合がある。
レジスタ状態にある時に、任意個数のクロックを与え
て、そのレジスタ状態を変化させ、その後から符号を発
生させる場合を考える。たとえば、５クロック後から符
号を発生させるためには、５クロック分の高速なクロッ
クを与えることにより、スタート時のレジスタ状態にす
ることができる。この場合に、周期１５程度のＭ系列
を、任意の位相から発生させることは容易であるが、周
期が非常に長い系列の任意の状態から符号を発生させる
場合、該当する個数のクロックにより、希望するレジス
タ状態を実現するためには、非常に長い時間が必要とな
る場合がある。
【０００８】さらに、生成される符号系列から、１符号
おきの符号系列を発生させる場合、従来の技術によれ
ば、２倍のクロックにて符号系列発生器を動作させ、そ
こで得られる符号のうちの１つおきの符号を選択する必
要がある。したがって、ｍ符号ごとの符号系列を発生さ
せる場合には、ｍ倍のより高速のクロックにて符号系列
発生器を動作させる必要がある。このように、従来例で
は、発生させる符号のクロックよりも高速なクロックが
必要である。
おきの符号系列を発生させる場合、従来の技術によれ
ば、２倍のクロックにて符号系列発生器を動作させ、そ
こで得られる符号のうちの１つおきの符号を選択する必
要がある。したがって、ｍ符号ごとの符号系列を発生さ
せる場合には、ｍ倍のより高速のクロックにて符号系列
発生器を動作させる必要がある。このように、従来例で
は、発生させる符号のクロックよりも高速なクロックが
必要である。
【０００９】
【発明が解決しようとする課題】このように、従来の技
術では、周期が非常に長い符号系列を扱う場合、任意の
状態から符号を発生させるためには、非常に長い時間が
必要となる。さらにまた、任意の符号ごとの符号系列を
発生させる場合には、高速なクロックが必要となる。
術では、周期が非常に長い符号系列を扱う場合、任意の
状態から符号を発生させるためには、非常に長い時間が
必要となる。さらにまた、任意の符号ごとの符号系列を
発生させる場合には、高速なクロックが必要となる。
【００１０】本発明はこのような場合でも短時間で任意
所望のレジスタ状態を実現し、しかも、発生させる符号
のクロックと同じ速度のクロックにより、任意の符号間
隔で符号系列を発生させることのできる符号系列発生器
を提供することを目的とする。
所望のレジスタ状態を実現し、しかも、発生させる符号
のクロックと同じ速度のクロックにより、任意の符号間
隔で符号系列を発生させることのできる符号系列発生器
を提供することを目的とする。
【００１１】
【課題を解決するための手段】このような課題を解決す
るために請求項１記載の発明は、レジスタに格納された
ｎビット長のデータＸに、ｎ×ｎ行列Ａで規定された線
形変換を繰り返して実行し、符号系列Ｙ＝Ａm Ｘ（ｍは
正の整数）を発生する符号系列発生器において、予め定
めたｔ＋１個の正の整数ｐj （ｊ＝０，１，２，…，
ｔ）のそれぞれについて、
るために請求項１記載の発明は、レジスタに格納された
ｎビット長のデータＸに、ｎ×ｎ行列Ａで規定された線
形変換を繰り返して実行し、符号系列Ｙ＝Ａm Ｘ（ｍは
正の整数）を発生する符号系列発生器において、予め定
めたｔ＋１個の正の整数ｐj （ｊ＝０，１，２，…，
ｔ）のそれぞれについて、
【００１２】
【外５】
【００１３】前記整数ｍを、前記整数ｐj の１次式、ｍ
＝ｋ0 ＋ｋ1 ｐ1 ＋ｋ2 ｐ2 ＋…ｋt ｐt （ｋ0 ，ｋ
1 ，ｋ2 ，…，ｋt は０または正の整数）の形に分解す
る手段と、前記ｋ0 ，ｋ1 ，ｋ2 ，…，ｋt の内でゼロ
でないものについて、
＝ｋ0 ＋ｋ1 ｐ1 ＋ｋ2 ｐ2 ＋…ｋt ｐt （ｋ0 ，ｋ
1 ，ｋ2 ，…，ｋt は０または正の整数）の形に分解す
る手段と、前記ｋ0 ，ｋ1 ，ｋ2 ，…，ｋt の内でゼロ
でないものについて、
【００１４】
【外６】
【００１５】前記ｋ0 ，ｋ1 ，ｋ2 ，…，ｋt の内でゼ
ロでないものについて、
ロでないものについて、
【００１６】
【外７】
【００１７】を具備することを特徴とする。
【００１８】請求項２に記載の発明は、請求項１に記載
の符号系列発生器において、前記整数ｐj は、ｐ0 ＝
１，ｐ1 ＝ｎ／２，ｐ2 ＝ｎ／２2 ，ｐ3 ＝ｎ／２3 ，
…，ｐt ＝ｎ／２t （ただし、小数点以下は切り捨てて
ｐj が正の整数となるようにする）であることを特徴と
する。
の符号系列発生器において、前記整数ｐj は、ｐ0 ＝
１，ｐ1 ＝ｎ／２，ｐ2 ＝ｎ／２2 ，ｐ3 ＝ｎ／２3 ，
…，ｐt ＝ｎ／２t （ただし、小数点以下は切り捨てて
ｐj が正の整数となるようにする）であることを特徴と
する。
【００１９】請求項３に記載の発明は、請求項２に記載
の符号系列発生器において、前記選択手段は、並列動作
するｎ個のｔ＋１／１マルチプレクサを備えたことを特
徴とする。
の符号系列発生器において、前記選択手段は、並列動作
するｎ個のｔ＋１／１マルチプレクサを備えたことを特
徴とする。
【００２０】請求項４に記載の発明は、請求項２に記載
の符号系列発生器において、前記選択手段は、
の符号系列発生器において、前記選択手段は、
【００２１】
【外８】
【００２２】請求項５に記載の発明は、請求項１に記載
の符号系列発生器において、前記選択手段は、特定の１
行列を選択して前記演算手段に供給することによって、
任意の符号間隔の符号行列を発生させることを特徴とす
る。
の符号系列発生器において、前記選択手段は、特定の１
行列を選択して前記演算手段に供給することによって、
任意の符号間隔の符号行列を発生させることを特徴とす
る。
【００２３】
【作用】本発明によれば、符号系列発生器のレジスタの
状態ベクトルをＸi （ｉは正の整数）とすると、１状態
後のレジスタ状態は
状態ベクトルをＸi （ｉは正の整数）とすると、１状態
後のレジスタ状態は
【００２４】
【数１】Ｘi+1 ＝ＡＸi で表わされる。ここで、行列Ａは演算手順を行列表示し
たものである。従来の技術によれば、ｍ状態後のレジス
タの状態を求めるにはＸi+m ＝Ａm Ｘi 、つまりＡの演
算をｍ回行う必要がある。
たものである。従来の技術によれば、ｍ状態後のレジス
タの状態を求めるにはＸi+m ＝Ａm Ｘi 、つまりＡの演
算をｍ回行う必要がある。
【００２５】本発明における符号系列発生器では、演算
回路における掛算の回数が減少可能である。例えば、ｍ
＝ｋ1 ｐ1 ＋ｋ2 ｐ2 ＋ｋ0 で表わされるとする（ｐお
よびｋは０以上の整数）。
回路における掛算の回数が減少可能である。例えば、ｍ
＝ｋ1 ｐ1 ＋ｋ2 ｐ2 ＋ｋ0 で表わされるとする（ｐお
よびｋは０以上の整数）。
【００２６】
【外９】
【００２７】
【数２】
【００２８】で求めることができる。
【００２９】ここで、掛算回数はｋ1 ＋ｋ2 ＋ｋ0 とな
り、掛算回数を大幅に減少させることができる。たとえ
ばｍ＝１２７の場合、ｐ1 ＝１００，ｐ2 ＝１０とする
と、ｋ1 ＝１，ｋ2 ＝２，ｋ0 ＝７となり演算回数は１
０となる。ｍの値が大きくなるほど、演算回数が減少す
る効果は大きくなる。
り、掛算回数を大幅に減少させることができる。たとえ
ばｍ＝１２７の場合、ｐ1 ＝１００，ｐ2 ＝１０とする
と、ｋ1 ＝１，ｋ2 ＝２，ｋ0 ＝７となり演算回数は１
０となる。ｍの値が大きくなるほど、演算回数が減少す
る効果は大きくなる。
【００３０】本発明では、このように、複数の行列を組
み合わせて使用することにより、高速にレジスタ状態を
設定し、任意の符号系列位相から符号系列を発生させる
ことができる。本発明は、逐次的に次の状態を求めるの
ではなく、離散的に離れたレジスタ状態への演算手順を
表わす行列をあらかじめ求めておく点が従来の技術と異
なる。
み合わせて使用することにより、高速にレジスタ状態を
設定し、任意の符号系列位相から符号系列を発生させる
ことができる。本発明は、逐次的に次の状態を求めるの
ではなく、離散的に離れたレジスタ状態への演算手順を
表わす行列をあらかじめ求めておく点が従来の技術と異
なる。
【００３１】さらにまた、本発明によれば、クロック速
度を変えずに任意の符号間隔の符号系列を発生させるこ
とができる。
度を変えずに任意の符号間隔の符号系列を発生させるこ
とができる。
【００３２】従って、本発明は、符号系列長が長く、大
きく離れたレジスタ状態の設定の場合に特に大きな効果
がある。
きく離れたレジスタ状態の設定の場合に特に大きな効果
がある。
【００３３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００３４】図３は、本発明による符号系列発生器の一
実施例を示すブロック図である。図３において、参照符
号５は、ｎビットのレジスタであり、ｎ個の１ビットレ
ジスタＲＥＧ１，ＲＥＧ２，…，ＲＥＧｎから構成され
ている。レジスタ５は、ｎビットの状態ベクトルＸi
（ｉは０または正の整数）を保持するもので、このＸi
が演算回路６に供給される。
実施例を示すブロック図である。図３において、参照符
号５は、ｎビットのレジスタであり、ｎ個の１ビットレ
ジスタＲＥＧ１，ＲＥＧ２，…，ＲＥＧｎから構成され
ている。レジスタ５は、ｎビットの状態ベクトルＸi
（ｉは０または正の整数）を保持するもので、このＸi
が演算回路６に供給される。
【００３５】一方、参照符号７は、メモリ回路であり、
【００３６】
【外１０】
【００３７】ここで、値ｔは、メモリ回路７の容量と、
演算の簡単化の程度とを考慮して定められる。たとえ
ば、ｔ＝４，ｎ＝１００とした場合、ｐj （ｊ＝０，
１，２，…，ｔ（＝４））は、次のように定められる。
まず、行列Ａは不可欠であるから、ｐ0 ＝１とする。つ
いで、値ｎを順次２で割って、ｐ1 ＝ｎ／２＝５０，ｐ
2 ＝ｎ／２2 ＝２５，ｐ3 ＝ｎ／２3 ＝１２，ｐ4 ＝ｐ
t ＝ｎ／２4 ＝６と決定される。ただし、小数点以下は
切り捨てて、ｐj が正の整数となるようにしている。
演算の簡単化の程度とを考慮して定められる。たとえ
ば、ｔ＝４，ｎ＝１００とした場合、ｐj （ｊ＝０，
１，２，…，ｔ（＝４））は、次のように定められる。
まず、行列Ａは不可欠であるから、ｐ0 ＝１とする。つ
いで、値ｎを順次２で割って、ｐ1 ＝ｎ／２＝５０，ｐ
2 ＝ｎ／２2 ＝２５，ｐ3 ＝ｎ／２3 ＝１２，ｐ4 ＝ｐ
t ＝ｎ／２4 ＝６と決定される。ただし、小数点以下は
切り捨てて、ｐj が正の整数となるようにしている。
【００３８】メモリ回路７のデータ出力は、ｎビット単
位で、選択スイッチ８のｔ＋１個の入力接点に、それぞ
れ供給される。選択スイッチ８は、例えば、並列動作す
るｎ個のｔ＋１／１マルチプレクサからなり、
位で、選択スイッチ８のｔ＋１個の入力接点に、それぞ
れ供給される。選択スイッチ８は、例えば、並列動作す
るｎ個のｔ＋１／１マルチプレクサからなり、
【００３９】
【外１１】
【００４０】さて、状態ベクトルＸi の１状態後のレジ
スタ状態Ｘ1+1 は、
スタ状態Ｘ1+1 は、
【００４１】
【数３】 Ｘi+1 ＝ＡＸi （１） で与えられ、ｍ状態後のレジスタ状態Ｘi+m は、
【００４２】
【数４】 Ｘi+m ＝Ａm Ｘi （２） で与えられる。
【００４３】制御回路９は、このｍをｐj の一次式に分
解する。すなわち、
解する。すなわち、
【００４４】
【数５】 ｍ＝ｋ0 ＋ｋ1 ｐ1 ＋ｋ2 ｐ2 ＋…ｋt ｐt （３） という形に、ｍを分解する。たとえば、上述したｎ＝１
００，ｔ＝４の場合、ｍ＝８１は、
００，ｔ＝４の場合、ｍ＝８１は、
【００４５】
【数６】 ｍ＝１×５０＋１×２５＋６ （４） と分解される。この分解は、ｍを２で順次割ることによ
って、容易に行われる。この分解に基づき、制御回路９
は、
って、容易に行われる。この分解に基づき、制御回路９
は、
【００４６】
【外１２】
【００４７】選択スイッチ８を介して、演算回路６に供
給される。制御回路９は、また、演算回路６に対して、
演算回数ｋj を指示する。
給される。制御回路９は、また、演算回路６に対して、
演算回数ｋj を指示する。
【００４８】このような構成によれば、（３）式より、
【００４９】
【数７】
【００５０】と表すことができる。この場合、
【００５１】
【外１３】
【００５２】すなわち、（５）式の演算は、Ｍ＝ｋ0 ＋
ｋ1 ＋…＋ｋt 回の乗算によって得られる。得られた演
算結果は、レジスタ５に格納され、出力される。
ｋ1 ＋…＋ｋt 回の乗算によって得られる。得られた演
算結果は、レジスタ５に格納され、出力される。
【００５３】従来は、行列Ａの乗算をｍ回繰り返してい
たことを考慮すれば、演算を大幅に減らせることが分か
る。例えば、上述したｍ＝８１の場合、（４）式より、
１＋１＋６＝８であるから、８回の乗算で所望の結果が
得られることとなる。
たことを考慮すれば、演算を大幅に減らせることが分か
る。例えば、上述したｍ＝８１の場合、（４）式より、
１＋１＋６＝８であるから、８回の乗算で所望の結果が
得られることとなる。
【００５４】本実施例では、
【００５５】
【外１４】
【００５６】制御回路９からメモリ回路７にアドレス情
報を供給して、この行列を選ぶようにすれば、選択スイ
ッチ８は不要となる。この場合は、制御回路９が選択手
段としての機能ももつこととなる。
報を供給して、この行列を選ぶようにすれば、選択スイ
ッチ８は不要となる。この場合は、制御回路９が選択手
段としての機能ももつこととなる。
【００５７】また、本実施例では、ｔの値を増やすこと
によって、演算をより高速にすることができる。しか
し、その場合には、予め計算する行列の個数が多くな
り、メモリ回路７の容量を増やすことが必要である。な
お、メモリ回路７から演算回路６に供給する行列を、
によって、演算をより高速にすることができる。しか
し、その場合には、予め計算する行列の個数が多くな
り、メモリ回路７の容量を増やすことが必要である。な
お、メモリ回路７から演算回路６に供給する行列を、
【００５８】
【外１５】
【００５９】また、本実施例では演算回路６を１つと
し、各種の行列の中の１つをメモリ回路７から読み出し
てセットするようにしたが、各種の行列に対応する複数
の演算回路をあらかじめ用意し、それらを組み合わせて
演算を行うことも可能である。
し、各種の行列の中の１つをメモリ回路７から読み出し
てセットするようにしたが、各種の行列に対応する複数
の演算回路をあらかじめ用意し、それらを組み合わせて
演算を行うことも可能である。
【００６０】さらに、本実施例によれば、レジスタ状態
を任意の状態に高速に設定できる。したがって、短時間
で任意の符号系列位相を実現し、その位相から符号系列
を発生させることができる。また、選択スイッチ８を特
定の行列に固定すれば、通常周波数のクロック信号によ
って、任意の符号間隔の符号系列を発生することができ
る。したがって、本発明は、符号系列長が長く、大きく
離れたレジスタ状態を設定する場合に特に有効である。
を任意の状態に高速に設定できる。したがって、短時間
で任意の符号系列位相を実現し、その位相から符号系列
を発生させることができる。また、選択スイッチ８を特
定の行列に固定すれば、通常周波数のクロック信号によ
って、任意の符号間隔の符号系列を発生することができ
る。したがって、本発明は、符号系列長が長く、大きく
離れたレジスタ状態を設定する場合に特に有効である。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
符号の状態を保持するレジスタと、このレジスタに対し
て演算を施す演算回路と、その演算結果をレジスタに帰
還することにより逐次的に符号系列を発生する符号系列
発生器において、演算回路の演算手順を変更しながら繰
り返し使用することにより、高速にレジスタ状態を設定
し、任意の符号系列位相から符号系列を発生させること
ができる。
符号の状態を保持するレジスタと、このレジスタに対し
て演算を施す演算回路と、その演算結果をレジスタに帰
還することにより逐次的に符号系列を発生する符号系列
発生器において、演算回路の演算手順を変更しながら繰
り返し使用することにより、高速にレジスタ状態を設定
し、任意の符号系列位相から符号系列を発生させること
ができる。
【００６２】さらに、本発明によれば、クロック速度を
変えずに任意の符号間隔の符号系列を発生させることが
できる。
変えずに任意の符号間隔の符号系列を発生させることが
できる。
【００６３】従って、本発明は、符号系列長が長く、大
きく離れたレジスタ状態の設定の場合に特に大きな効果
がある。
きく離れたレジスタ状態の設定の場合に特に大きな効果
がある。
【図１】従来の周期１５のＭ系列発生器の具体例を示す
ブロック図である。
ブロック図である。
【図２】従来の周期１５のＭ系列発生器の一般的構成を
示すブロック図である。
示すブロック図である。
【図３】本発明による符号系列発生器の一実施例を示す
ブロック図である。
ブロック図である。
１ シフトレジスタ回路 ２ 排他的論理和回路 ３ レジスタ ４ 演算回路 ５ レジスタ ６ 演算回路 ７ メモリ回路 ８ 選択スイッチ ９ 制御回路
Claims (5)
- 【請求項１】 レジスタに格納されたｎビット長のデー
タＸに、ｎ×ｎ行列Ａで規定された線形変換を繰り返し
て実行し、符号系列Ｙ＝Ａm Ｘ（ｍは正の整数）を発生
する符号系列発生器において、 予め定めたｔ＋１個の正の整数ｐj （ｊ＝０，１，２，
…，ｔ）のそれぞれについて、 【外１】 前記整数ｍを、前記整数ｐj の１次式、ｍ＝ｋ0 ＋ｋ1
ｐ1 ＋ｋ2 ｐ2 ＋…ｋt ｐt （ｋ0 ，ｋ1 ，ｋ2 ，…，
ｋt は０または正の整数）の形に分解する手段と、 前記ｋ0 ，ｋ1 ，ｋ2 ，…，ｋt の内でゼロでないもの
について、 【外２】 前記ｋ0 ，ｋ1 ，ｋ2 ，…，ｋt の内でゼロでないもの
について、 【外３】 を具備することを特徴とする符号系列発生器。 - 【請求項２】 前記整数ｐj は、ｐ0 ＝１，ｐ1 ＝ｎ／
２，ｐ2 ＝ｎ／２2，ｐ3 ＝ｎ／２3 ，…，ｐt ＝ｎ／
２t （ただし、小数点以下は切り捨ててｐjが正の整数
となるようにする）であることを特徴とする請求項１に
記載の符号系列発生器。 - 【請求項３】 前記選択手段は、並列動作するｎ個のｔ
＋１／１マルチプレクサを備えたことを特徴とする請求
項２に記載の符号系列発生器。 - 【請求項４】 前記選択手段は、 【外４】 ことを特徴とする請求項２に記載の符号系列発生器。
- 【請求項５】 前記選択手段は、特定の１行列を選択し
て前記演算手段に供給することによって、任意の符号間
隔の符号行列を発生させることを特徴とする請求項１に
記載の符号系列発生器。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003508953A (ja) * | 1999-08-31 | 2003-03-04 | クゥアルコム・インコーポレイテッド | ビットを並列に計算することにより各クロックパルスで疑似雑音シーケンスの多数のビットを発生する方法および装置 |
| US6697384B2 (en) | 1997-09-02 | 2004-02-24 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for calculating a state of starting a PN code generating operation |
| WO2004031941A1 (ja) * | 2002-09-30 | 2004-04-15 | Fdk Corporation | 物理乱数の一様化手法と物理乱数発生装置 |
| US6731670B1 (en) | 1999-02-25 | 2004-05-04 | Matsushita Electric Industrial Co., Ltd. | Method and circuit for generating spreading codes |
| US7319712B2 (en) | 2000-07-05 | 2008-01-15 | Sanyo Electric Co., Ltd. | Orthogonal code generation apparatus, scrambling code generation apparatus and portable radio terminal using such apparatus |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100250466B1 (ko) * | 1997-12-27 | 2000-04-01 | 정선종 | 난수기의 효율적 구현방법 |
| US6141669A (en) * | 1998-05-06 | 2000-10-31 | Nortel Networks Corporation | Pseudorandom binary sequence block shifter |
| CN1331866A (zh) * | 1998-10-19 | 2002-01-16 | 高通股份有限公司 | Cdma通信系统中的伪随机扩展方法和设备 |
| US6636553B1 (en) * | 1998-12-29 | 2003-10-21 | Texas Instruments Incorporated | Pseudorandom noise generator for WCDMA |
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| FI107094B (fi) * | 1999-05-10 | 2001-05-31 | Nokia Mobile Phones Ltd | Menetelmä päivittää koodigeneraattorin lineaarinen palautesiirtorekisteri |
| US6909783B2 (en) * | 1999-10-29 | 2005-06-21 | Joseph Samuel Incarnato | Alphabet soup cryptography |
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| JP2620069B2 (ja) * | 1986-10-09 | 1997-06-11 | クラリオン株式会社 | スペクトラム拡散通信方式 |
| JPH0457407A (ja) * | 1990-06-27 | 1992-02-25 | Fujitsu Ltd | 直列ｐｎパターン並列発生回路、および、該回路の構成方法 |
| US5444645A (en) * | 1992-02-14 | 1995-08-22 | Advantest Corporation | Multi-channel pseudo random pattern generating device |
| JP2845308B2 (ja) * | 1993-04-02 | 1999-01-13 | 株式会社アドバンテスト | 並列疑似ランダムパターン発生器 |
| US5515307A (en) * | 1994-08-04 | 1996-05-07 | Bell Communications Research, Inc. | Pseudo-random generator |
-
1995
- 1995-04-12 JP JP7087191A patent/JPH0818550A/ja active Pending
- 1995-04-25 US US08/428,389 patent/US5596516A/en not_active Expired - Fee Related
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6697384B2 (en) | 1997-09-02 | 2004-02-24 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for calculating a state of starting a PN code generating operation |
| US6731670B1 (en) | 1999-02-25 | 2004-05-04 | Matsushita Electric Industrial Co., Ltd. | Method and circuit for generating spreading codes |
| JP2003508953A (ja) * | 1999-08-31 | 2003-03-04 | クゥアルコム・インコーポレイテッド | ビットを並列に計算することにより各クロックパルスで疑似雑音シーケンスの多数のビットを発生する方法および装置 |
| US7319712B2 (en) | 2000-07-05 | 2008-01-15 | Sanyo Electric Co., Ltd. | Orthogonal code generation apparatus, scrambling code generation apparatus and portable radio terminal using such apparatus |
| WO2004031941A1 (ja) * | 2002-09-30 | 2004-04-15 | Fdk Corporation | 物理乱数の一様化手法と物理乱数発生装置 |
| US7461111B2 (en) | 2002-09-30 | 2008-12-02 | Fdk Corporation | Method of uniforming physical random number and physical number generation device |
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