KR100319789B1 - 복수 부호계열 동시 생성기 및 그것을 사용한 ｃｄｍａ 무선수신장치 - Google Patents

복수 부호계열 동시 생성기 및 그것을 사용한 ｃｄｍａ 무선수신장치 Download PDF

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Abstract

M 계열생성기(31A)의 복수의 시프트단(S1, S2, S4)의 출력 EOR(XR11, XR12) 를 취하고, 생성기(31A)의 출력부호에 대하여 원하는 지연, 이 예에서는, 3 비트 지연한 M 계열을 얻고, 동일하게 복수의 시프트단의 출력을 조합하여 EOR를 취하고, 다른 지연 M 계열을 얻는다. 동시 지연부호생성기(31)의 각 출력과, 다른 M 계열생성기(32)의 출력과의 EOR을 취하여, 복수의 골드부호계열을 동시에 얻는다.

Description

복수 부호계열 동시 생성기 및 그것을 사용한 ＣＤＭＡ 무선 수신 장치 {SIMULTANEOUS PLURAL CODE SERIES GENERATOR AND CDMA RADIO RECEIVER USING SAME}
이러한 종류의 부호계열 생성기는 통신의 분야에서 여러가지 목적으로 사용된다. 예를 들면, 무선통신에서 전송정보의 비닉(秘匿)을 위해, 송신측의 디지털 데이터에 스크램블 회로에 따라 비닉코드(부호)라 불리우는 부호계열을 곱하고, 수신측의 디스크램블 회로에서는 수신데이터에 송신측의 비닉코드와 같은 종류로 같은 위상의 비닉코드를 곱한다. 또, CDMA무선통신에서는, 확산부호라고 불리우는 부호계열을 이용해서 다원접속을 행하고 있다. 송신측에서는 데이터에 확산부호를 곱해서 송신하고, 수신측에서는, 수신신호에 확산코드(부호)를 곱한 뒤에 데이터를 추출한다. 다른 코드(부호)는 직교하고, 송신측과 수신측에서 동일 종류로 동위상의 확산부호를 이용하여 통신한다.
비닉 무선통신이나 CDMA 무선통신에 있어서, 송신측에서 사용하고 있는 부호계열이 미지의 경우, 수신측에서는 송신측의 부호계열의 종류를 검색할 필요가 있다. 사용되는 부호계열의 종류 수는 정해져 있으므로, 그 검색할 때, 복수의 부호계열을 이용해서 병렬로 검색하면 검색 시간을 단축할 수 있다. 또, CDMA 무선통신에 있어서, 한 명의 이용자가 복수의 부호계열을 동시에 이용하면(멀티 코드), 고속전송이 가능하기 때문에, 다종다양의 서비스를 제공할 수 있다.
도 1에, 종래의 CDMA 무선통신의 이동기 수신장치 구성의 일예를 나타낸다. 이 구성에서의 수신신호의 흐름을 설명하면, 안테나(11)에서 수신된 신호는 무선부(12)에 의해 복조되고, 베이스 밴드 신호로 변환된다. 이 베이스 밴드 신호는 A/D 변환기(13)에 의해 디지털 신호로 변환된다. 부호생성기(141∼ 144)는 멀티패스검색기(15)에서 검출한 확산부호정보와 프레임 타이밍이 주어진다. 그 때문에, 부호생성기(141∼ 144)에서는 송신측의 확산부호에 동기 부호가 생성된다. 따라서, 상관기(161∼ 164)에서 A/D 변환기(13)에 의한 베이스 밴드 신호와 부호생성기(141∼ 144)로부터의 확산부호가 각각 승산되어 역확산되고, 이것에 의해 원래의 신호가 추출된다. 그 후, 역확산된 신호는 검파기(171∼ 174)에서 각각 검파되어 RAKE 합성기(18)에서 합성된 후, 신호처리부(19)로 전송된다. 여기에서, 상관기(161∼ 164)에서의 역확산처리에 있어서는, 수신신호에 포함되어 있는 다른 전달경로(멀티패스)로부터의 신호분리가 가능하기 때문에, 수신처리는 경로분배 효과가 있는 RAKE수신이다.
이 부호계열로서는 부호간의 직교성이 뛰어난 예를 들면 골드부호계열이 이용된다. 골드부호 계열 생성기는, 도 2A에 도시된 바와 같이, 제 1 M 계열 생성기(14A)와, 제 2 M 계열 생성기(14B)와, 이들 M 계열생성기(14A, 14B)의 망출력의 배타적 논리합을 계산하는 배타적 논리합산기(14X)로 이루어진다. 또, 이하 모든 표에서 원 가운데에 '+' 로 표시하는 기호는 배타적 논리합을 나타낸 것이다. 제 1, 제 2 M 계열생성기(14A, 14B)는 서로 다른 M 계열, 즉 어떠한 위상관계에서 비교해도 서로 다른 부호를 생성한다.
M 계열생성기(14A)는 시프트 레지스터(SR)와 배타적 논리합산기(XR)로 구성되어 있고, 시프트 클록마다에 각 시프트단의 값이 종단(S5)측에 1단 시프트되고, 시프트 레지스터(SR)의 종단(S5)에 의해 M 계열이 출력됨과 함께 그 출력과, 도중의 시프트단의 출력과의 배타적 논리합이 배타적 논리합산기(XR)로 취해지고, 그 출력이 시프트 레지스터(SR)의 초단(S1)으로 귀환된다. 제 2 M 계열생성기(14B)는 예를 들면, 그 시프트 레지스터의 복수 시프트단에 배타적 논리합산기(XR)를 각각 접속하고, 출력과의 배타적 논리합을 취해 초단으로 귀환한다. 결국, 배타적 논리합산기를 접속하는 시프트단의 위치 및/또는 수를 다르게 함으로써, 서로 다른 M 계열을 생성한다. M 계열을 구성하는 하나의 시프트 레지스터(SR)내의 레지스터값은 클록마다 변화하지만 주기성이 있고, 레지스터값이 취할 수 있는 모든 조합이 종료되면 원래의 초기치로 돌아간다. 시프트 레지스터(SR)의 시프트단 수를 n 으로 하면 주기 길이는 2ⁿ-1칩이다. 두 개의 다른 M 계열을 배타적 논리합산기(XR)에서 서로 가산(배타적 논리합)함으로써, M 계열과 같은 주기의 골드 부호계열을 얻을 수 있다.
다른 골드 부호계열은 M 계열을 구성하는 시프트 레지스터에 설정하는 초기치를 변화시켜 생성할 수 있다. 이용자는 다른 복수의 골드부호계열을 동시에 사용하는 것으로, 송신측의 골드부호 계열 동정시간의 단축이나 고속 데이터전송을 실현한다.
종래에 있어서, 무선통신분야에서는 다른 복수의 부호계열을 동시에 생성하기 위해서는 각 부호계열마다에 부호생성기를 사용하고 있다. 이 때문에, 생성부호계열의 수가 많으면, 회로 규모나 소비전력이 증대한다.
일본 특허출원공개 제 7-264098 호에는 스펙트럼 확산통신방식에 있어서, 복수의 확산부호를 동시에 생성하는 부호생성으로서 도 2B에 나타낸 것이 나타나 있다. 결국, M 계열생성기(14)의 출력을 말미 비트 부가기(14CO)에 공급함과 동시에 시프트 레지스터(14SR)로 공급하고, 시프트 레지스터(14SR)의 각 시프트단의 출력을 각각 말미(末尾) 비트 부가기(14C1∼14Cn)에 공급하고, 말미 비트 부가기(14CO∼14Cn)로부터 각각 서로 거의 직교한 부호계열을 출력한다. M 계열 생성기(14), 시프트 레지스터(14SR), 말미 비트 부가기(14CO ∼ 14Cn)는 동일 클록에 의해 동작시킬 수 있다. 이렇게 해서 n + 1개의 확산부호를 생성한다.
도 2B에 나타난 부호생성기에 의하면, 각 부호계열마다에 부호생성기를 이용하는 경우보다 회로규모 및 소비전력이 함께 작아진다.
그러나, 도 2B에 나타난 부호생성기에서, 말미 비트 부가기(14CO ∼14Cn)에서 각각 입력된 부호계열, 결국 위상이 1비트씩 순차적으로 이동한 부호의 각 말미(부호주기의 끝)에 1 비트를 부가하여 상호 직교성을 주지만, 1 비트 벗어나는것만으로, 부호간에 큰 상호상관이 생긴다. 말미 비트 부가기(14CO, 14C1)의 출력부호가 예를 들면 도 2C에 나타나는 부호(1), 부호(2)로 하는(각 부호(1), (2)의 말미에는 각각 '1'이 부가되어 있다). 부호(1)가 예를 들면, 전송로 지연으로 1 비트 우측으로 시프트하면, 이 1 비트 우측 시프트부호(1)와, 부호(2)는 최초의 1 비트와, 말미의 1 비트의 2 비트밖에 다르지 않고, 양 부호의 상호상관은 현저하게 크게 되고, 다른 부호로서 취급할 수 없게 된다.
이처럼 도 2B에 나타낸 부호발생기에서 생성된 복수의 부호는 이동통신과 같은 전송지연이 변동하는 통신에 사용하면, 채널간 간섭이 생길 우려가 있다.
상술한 바와 같이, M 계열생성기(14A)의 생성 부호계열의 주기 길이는 2ⁿ-1칩이다. M 계열생성기(14A)의 시프트 레지스터(SR)의 각 시프트단으로부터 각각 부호계열을 추출하면, 서로 지연양이 다른 부호계열을 얻을 수 있다. 그러나 이렇게 해서 얻어지는 부호계열은 주기 길이는 2ⁿ-1칩이기 때문에, 부호계열의 지연은 2ⁿ-1개가 존재하지만, 시프트 레지스터(SR)의 각단에서 얻을 수 있는 부호계열은 n개에 지나지 않는다. 또한, 이것들은 위상이 순차적으로 1칩씩 벗어나 있을 뿐이다. 2ⁿ-1개의 부호계열에서 위상이 충분히 떨어진 임의의 부호계열을 선택하기 위해서는, 예를 들면, 2ⁿ-1비트의 시프트 레지스터를 M 계열 부호생성기(14A)의 출력측에 접속하고, 그 시프트 레지스터의 임의의 시프트단으로부터 부호계열을 추출하는 것이 좋다. 그러나, 2ⁿ-1비트의 시프트 레지스터는 회로규모가 커진다. 혹은 상호 원하는 지연을 갖는 각 부호계열을 각각 생성하는 부호생성기를 이용하게 되고, 이 경우도 부호계열의 수가 많아지면 전체의 회로규모가 커진다.
따라서, 본 발명의 제 1의 목적은 작은 회로규모에서, 원하는 지연을 서로 갖는 복수의 부호계열을 얻을 수 있는 복수부호계열 동시생성기를 제공하는 것에 있다.
본 발명의 제 2의 목적은 회로규모가 작고, 소비전력도 작고, 또한 부호상호간에 위상차가 생겨도 항상 상호상관이 작고, 결국 항상 직교성을 얻을 수 있는 복수의 부호를 동시에 생성하는 부호생성기를 제공하는 것에 있다.
본 발명의 제 3목적은 복수부호계열 생성기를 적용하고, 단시간에 셀검색 및/ 또는 멀티패스검색을 행하는 CDMA 수신장치를 제공하는 것에 있다.
발명의 개시
본 발명의 제 1의 관점에 의하면, 부호생성수단의 생성부호계열에 대하여, 지연된 적어도 한개의 부호계열을 생성하고, 지연되지 않은 부호계열과 지연된 부호계열과의 배타적 논리합의 연산이 이루어져 원하는 지연을 갖는 부호계열을 얻을 수 있다. 이 배타적 논리합산에 의해 원하는 지연을 갖는 부호계열을 출력하는 수단이 복수로 만들어진다.
본 발명의 제 2의 관점에 의하면, 제 1의 관점에서 복수부호계열 동시생성기와, 그 내부의 부호계열 생성수단의 생성부호계열과는 거의 직교관계에 있는 부호계열이 제 2 부호계열 생성수단에 의해 생성되고, 이 부호계열과, 상기 복수부호계열 동시생성기로부터의 복수부호계열과의 배타적 논리합산이 각각 이루어져 서로 거의 직교관계에 있는 복수의 부호계열이 동시에 얻어진다.
본 발명의 제 3의 관점에 의하면, 임의의 확산부호를 한개의 수단에 의해,복수·동시에 생성하고, 그것들의 확산부호와 수신된 신호와의 임의의 조합 승산을 행하고, 그 상관치를 구하는 것으로 범위내 셀이나 주변셀을 검색한다.
상기 한개의 확산부호 생성수단에 있어서, 각각 동일양씩 지연을 준 부호계열을 복수생성하고, 이것들의 동일지연한 것의 배타적 논리합을 연산하는 것으로 위상차가 있는 동일부호의 확산부호계열을 동시에 생성한다.
상기 지연이 다른 복수의 부호계열을 생성하는 수단의 하나의 부호계열과, 그것과는 다른 부호생성초기치의 부호계열과의 배타적 논리합을 연산하는 것으로 다른 부호의 확산부호를 동시에 생성한다.
본 발명은 서로 거의 직교관계에 있는 복수의 부호계열을 동시에 생성하는 부호생성기 및 그것을 사용한 CDMA 무선수신장치에 관한 것이다.
도 1A는 종래의 CDMA 무선수신장치를 나타내는 블록도,
도 1B는 도 1A에 있어서의 멀티패스검색기(15)의 구성을 나타내는 도면,
도 2A는 종래의 골드부호계열 생성기를 나타내는 블록도
도 2B는 한개의 부호생성기에서 동시에 복수의 부호계열을 생성하는 종래 기술을 나타내는 블록도,
도 2C는 도 2B의 구성의 문제점을 설명하기 위한 부호열의 예를 나타내는 도면,
도 3은 본 발명의 원리를 설명하기 위한 M 계열발생기를 나타내는 도면,
도 4는 본 발명을 직접확산법 CDMA 방식무선기의 역확산부에 적용한 예를 나타내는 블록도,
도 5는 본 발명에 의한 복수부호계열 생성기의 실시예를 나타내는 블록도,
도 6는 본 발명에 의한 복수부호계열 생성기의 다른 실시예를 나타내는 블록도,
도 7은 본 발명의 복수부호계열 생성기가 사용되는 CDMA 수신장치의 실시예를 나타내는 블록도,
도 8은 도 7의 실시예에 있어서의 범위내의 셀검색시의 처리순서를 나타내는 흐름도,
도 9는 도 7중의 확산부호생성기(30)의 일예를 나타내는 도면,
도 10은 부호생성초기치와 확산부호번호와의 대응을 기억한 메모리 내용의 예를 나타내는 도면,
도 11은 도 9에 도시된 확산부호생성기를, 한 개의 확산부호에 대하여, 위상이 다른 부호를 복수생성하는 구성으로 변경한 예를 나타내는 도면,
도 12는 동일부호에서 위상이 다른 복수의 확산부호를 생성하는 확산부호생성기의 다른 예를 나타내는 도면,
도 13는 동일부호에서 위상이 다른 복수의 확산부호의 생성과, 이것과 부호를 달리 하는 확산부호를 동시에 생성하는 확산부호생성기(30)의 구성예를 나타내는 도면,
도 14는 동일부호에서 위상이 다른 복수의 확산부호를 생성하는 다른 구성예를 나타내는 도면.
도 15는 M 계열의 지연을 임의로 변경가능하게 하는 복수부호생성기의 구성예를 나타내는 도면,
도 16는 M 계열의 종류와 지연을 임의로 변경가능하게 하는 확산부호생성기의 구성예를 나타내는 도면.
본 발명의 실시예를 설명하기 전에, 우선 본 발명에 의해 복수의 부호계열을 생성하는 원리를 설명한다. 도 3에 도시된 바와 같이, M 단(여기에서는 M=5)의 지연단(S0 ∼ S4)으로 된 시프트 레지스터(SR)에 있어서의 복수의 원하는 지연단으로부터의 출력의 배타적 논리합을 배타적 논리합산기(XR)에 의해 생성하고, 그 출력을 시프트 레지스터(SR)의 입력단(S4)에 귀환하도록 구성한 M 계열생성기(10)에 있어서, 시프트클록(CLK)에 의해 시프트 동작을 시킴으로써 예를 들면 2M-1칩 길이의 M 계열부호 y(k)를 생성할 수 있는 것은 주지사실이다. 이하에서는 시프트 레지스터(SR)의 입력단에 귀환되는 M 계열을 출력하는 배타적 논리합산기(EXOR)를 귀환 배타적 논리합산기라 부르기로 한다. 시프트 레지스터(SR)에 유지되어 있는 값 S0(k)∼S4(k)(이하, 레지스터값이라 부른다)는 클록(CLK) 마다의 시프트 동작에 의해 변화하지만, 2M-1클록주기에서 그 레지스터값은 반복된다.
도 3에 도시된 바와 같이, k(=0, 1, 2 …)회 시프트한 후의 시프트 레지스터 (SR)의 레지스터값을
로 한다. 단, 여기에서는 시프트단을 최종단측에서부터 S0, S1, S2, S3, S4 로 한다. 또, k회 시프트후의 상태에 있어서,시프트 레지스터(SR)로부터 출력되는 비트를 y(k)로 하면, y(k)는 탭(TO, T3)의 출력 S0(k)와 S3(k)의 배타적 논리합을 연산함으로써 얻을수 있으므로,
즉, y(k)는 시프트 레지스터(SR)의 귀환되는 탭의 위치를 나타내는 벡터와 k회 시프트후의 레지스터 값과의 내적에 따라 나타낼 수 있다. 한편, 도 3에 있어서, 레지스터값은 1동작 클록에서 전체가 왼쪽으로 1칩 시프트하고, 그 결과, 시프트단 (S0, S1, S2, S3, S4)에는 각각
가 유지된다. 레지스터값의 초기치를 S(0)으로 하면, 1회 시프트 했을때의 레지스터값 S(1)은 다음식으로 나타내진다.
단,
으로 한다.
상기 서술한 처리를 반복하면,
로 된다. 결국, n회 시프트후 레지스터 값 S(n)은 초기값에 대해서 행렬 Aa n을 작용함으로써 얻을 수 있다. 식 (1), (2)로부터, n회 시프트후에 출력되는 비트 y(n)은 다음 식으로 나타낼수 있다.
단, Tan은 1행 5열의 행렬(횡벡터)이고,
로 나타내진다. 이상은 예를 들면 미국 특허 제 5,596,516 호에 나타나 있다.
n회 시프트후의 출력 y(n)을 나타내는 식(3)은 초기치 S(0)가 설정된 시프트 레지스터에 대해, Tan으로 표현되는 탭의 출력의 배타적 논리합와 같은 것을 의미한다. 그래서, 시프트 레지스터(SR)의 탭벡터 Tan중의 요소 '1'의 위치에 대응하는 모든 탭의 출력의 배타적 논리합을 취하는 또 하나의 배타적 논리합산기(제 2의 배타적 논리합산기라 불리운다)를 설치하면, 시프트 레지스터에 설정된 현재의 값 S(0)에 대해, 귀환 배타적 논리합산기로부터 출력 y(0)을 얻을 수 있는 동시에, 제 2의 배타적 논리합산기로부터 n회 시프트후의 출력 y(n)을 얻을 수 있다.
예를 들면,
식(3)에 적용한 경우,
식(4)로부터, 도 3의 탭(T1, T3, T4)으로부터 신호를 추출하고, 배타적 논리합을 배타적 논리합산기(XR11, XR12)에 의해 취함으로써, 3회 시프트후의 출력 y(k+3)을 현재의 레지스터값으로부터 얻을 수 있다. 귀환 배타적 논리합산기에 접속되는 시프트단의 탭위치를 나타내는 탭벡터를 T라고 나타내면, 일반적으로, n시프트후의 출력y(n)을 현재의 레지스터값으로부터 생성하기 위해서는, 다음 식
로 나타나는 탭위치의 출력의 배타적 논리합을 생성하면 좋다
본 발명의 실시 형태를 직접 확산법의 CDMA 방식 무선기의 역확산부에 적용한 경우에 관하여 설명한다. 이러한 종류의 무선기의 역확산부는 도 4에 도시한 바와 같이, 제어부(40)로부터의 정보에 근거하여, 복수의 확산부호가 본 발명에 의한 확산부호생성기(30)에서 생성되고, 수신신호는 복수의 역확산기(16)에 있어서 상기 복수의 확산부호가 대응하는 것에 의해 각각 역확산되고, 역확산된 신호는 복수의 동기검파기(17)에 있어서 각각 동기검파되고, 사용자 데이터로서 출력된다.
도 5에 본 발명의 실시예를 나타내고, 도 2A와 대응하는 부분에 동일부호를 붙이고 있다. 이 실시예에서는 시프트 레지스터(SR1)의 초단(S1), 제 2단(S2), 제 3단(S3), 제 4단(S4), 제 5단(S5), 즉 각 시프트단으로부터 각각 출력이 추출되어, 결국 상호 지연양이 다른 복수의 M 계열이 추출된다. 이 복수의 M 계열을 조합하여 배타적 논리합연산을 행하여 원하는 지연을 갖는 M 계열을 얻는다. 이 예에서는 시프트 레지스터(SR1)의 제 2 및 제 5단(S2, S5)으로부터의 M 계열이 배타적 논리합산기(XR01)에서 배타적 논리합이 취해지고, 초단(S1)으로 귀환된다. 클록 발생기 (39)로부터의 시프트 클록(CLK)은 동기해서 시프트 레지스터(SR1)의 시프트동작을 행하게 함으로써, 제 1의 M 계열이 배타적 논리합산기(XR01)로부터 생성된다. 제 2단(S2)의 M 계열과 제 4단(S4)의 M 계열이 배타적 논리합산기(XR11)로 공급되고,배타적 논리합산기(XR11)의 출력과 초단(S1)의 M 계열이 배타적 논리합산기(XR12)로 공급되어 그 출력으로 하여, 원하는 지연이 주어진 제 2의 M 계열을 얻는다. 또, 제 3단(S3)의 부호계열과 제 5단(S5)의 부호계열이 배타적 논리합산기 (XR13)로 공급되고, 그 출력으로 다른 원하는 지연의 제 3의 M 계열을 얻는다.
동일하게 시프트 레지스터(SR2)의 시프트단(S2, S3, S4, S5)의 출력이 배타적 논리합산기(XR21, XR22, XR23)에 의해 배타적 논리합이 취해지고, 제 1 M 계열로서 초단(S1)으로 귀환된다. 클록발생기(39)로부터의 클록(CLK)에 동기해서 시프트 레지스터(SR2)가 시프트동작함으로써, 배타적 논리합산기(XR23)로부터 제 1의 M 계열과는 다른 종류의 M 계열이 생성된다. 또, 이하의 다른 실시예에 있어서는, 특별한 설명이 필요없는 한 도면에는 클록발생기(39)를 도시하지 않는다.
이렇게 해서 임의의 m 비트 지연의 M 계열을 생성하기 위해서는, 상술한 본 발명의 원리에 따라서, 다음과 같이 서로 배타적 논리합연산을 취할만한 시프트단의 위치를 구하면 좋다.
현재 도 5에 도시한 바와 같이, M 계열생성기(31A)의 시프트 레지스터(SR1)의 제 2단(S2)과 제 5단(S5)이 귀환 배타적 논리합산기(XR01)의 입력에 접속되고, 그 출력측이 시프트 레지스터의 초단(S1)에 접속되어 M 계열생성기가 구성되어 있는 경우, 그 각 시프트단 중의 배타적 논리합산기에 접속되어 있는 것을 '1', 접속되어 있지 않는 것을 '0'으로 나타내면, 이 열에서는 탭벡터는 (10010)으로 된다. 이 M 계열생성기(31A)의 귀환 배타적 논리합산기로부터 출력되는 M 계열에 대하여, m 칩 진행한 M 계열을 얻기 위해서는 식(4)로부터 다음식을 계산하면 좋다는 것을알 수 있다. 단, 합은 배타적 논리합을 취하는 것으로 한다.
예를 들면 m = 3 의 경우
가 된다. 이 연산 결과인 벡터(01011)중의 요소 '1'과 대응하는 시프트단( S1, S2, S4)의 출력측을 도 3과 동일하게 도 5에 도시한 바와 같이 배타적 논리합산기 (XR11, XR12)에 접속해서, 시프트단(S1, S2, S4)의 출력 M 계열의 배타적 논리합연산을 행하면, 시프트 레지스터(SR1)의 현재의 레지스터값 S(0)에 대하여, 항상 3회 시프트후의 레지스터값 S(3)에서의 귀환 배타적 논리합산기(XR01)의 출력 y(3)와 같은 값이 배타적 논리합산기(XR12)의 출력으로 얻어진다. 즉, 배타적 논리합산기 (XR12)의 출력에는 귀환 배타적 논리합산기(XR01)의 출력에 대해, 항상 3칩 앞선 M 계열을 얻을 수 있다. M 계열의 반복주기를 2M-1칩으로 하면, 3칩 앞선 M 계열은 2M-4칩 늦은 M 계열과 같으므로, 이하에 있어서는 귀환 배타적 논리합산기 (XR01)의 출력 M 계열에 대해, 다른 임의 조의 지연단의 배타적 논리합에 의해 얻어지는 M 계열을 지연 M 계열이라고 부르는 것도 있다.
이처럼, 도 5의 실시예에 의하면, 원하는 시프트 회수 m후의 M 계열과 동일 위상의 M 계열을 생성하도록, 시프트 레지스터(SR1)에 있어서의 시프트단의 조를 정하고, 그 조의 시프트단의 배타적 논리합을 생성하는 배타적 논리합산기를 설치함으로써, m비트 위상 앞선 M 계열을 생성할 수 있다. 이러한 시프트단의 조를 복수결정하고, 각각의 조에 대한 배타적 논리합산기를 설치함으로써, 위상이 다른 복수의 M 계열을 얻을 수 있다. 결국 도 5의 예에서는 M 계열생성기(31A)와 세 개의 배타적 논리합산기(XR11∼XR13)에 의해, 서로 원하는 지연을 갖는 세 개의 M 계열이 동시에 얻어진다.
도 5의 예에서는, 본 발명에 의한 복수부호계열 동시생성기(31) 이외에, M 계열생성기(31A)의 생성부호와 다른 M 계열을 생성하는 M 계열생성기(32)를 설치하고, 한 개의 M 계열생성기(32)로부터의 M 계열과, 복수부호계열 생성기(31)로부터의 세 개의 M 계열이 각각 배타적 논리합산기(X1, X2, X3)에서 연산되고, 서로 거의 직교관계인 세개의 골드부호계열을 출력하는 경우를 나타내고 있다. M 계열 생성기(32)에는 시프트 레지스터(SR2)의 복수의 시프트단으로부터의 출력의 배타적 논리합을 배타적 논리합산기(XR21, XR22, XR23)에 의해 생성하고, 시프트 레지스터 (SR2)의 초단(S1)으로 귀환함과 함께 M 계열로서 출력한다. M 계열생성기(32), 복수부호계열 동시생성기(31), 배타적 논리합산기(X1, X2, X3)는 클록발생기(39)에 의한 공통의 클록(CLK)에 의해 동작된다. 또, 시프트 레지스터(SR2)에 모든 시프트단에 '0'을 설정하면 부호생성기(32)는 '0'만의 계열을 출력하고, 따라서, 배타적논리합산기(X1, X2, X3)는 간단하게 부호계열 생성기(31)가 생성한 세개의 M 계열을 그대로 출력하게 된다.
도 6은 복수의 M 계열생성기가 생성하는 M 계열을 여러가지로 조합하여 각각 배타적 논리합을 취함으로써 다수의 다른 부호계열을 생성할 경우의 실시예를 나타내고, 도 5와 대응하는 부분에 동일부호를 붙이고 있다. 이 예에서는 도 5중의 부호생성기(32), 복수부호계열 동시생성기(31) 이외에, 다시 복수부호계열 동시 생성기(33)가 설치되어 있다. 복수부호계열 동시생성기(33)는 이 예에서는 M 계열생성기(31A, 32)와 다른 M 계열생성기(33A)와, 그 복수 시프트단으로부터 추출한 지연부호계열을 조합하여 배타적 논리합산기(XR31∼XR34)에 의해 배타적 논리연산을 행하고, 전체로서, 서로 원하는 지연을 갖는 세개의 부호계열을 얻는다.
M 계열생성기(33A)의 출력부호계열과 동시생성기(31)의 세개의 부호계열과의 배타적 논리연산을 연산기(X1, X2, X3)에서 행하고, 또 M 계열생성기(31A)의 출력부호계열과 배타적 논리합산기(XR32, XR34)의 각 출력부호와의 배타적 논리합산을 연산기(X4, X5)에서 행하고, 또한 연산기(X1∼X5)의 각 출력부호계열과 M 계열생성기(32)의 출력부호계열과 배타적 논리합연산을 연산기(X6∼X10)에서 각각 행하고, 다섯개가 서로 거의 직교관계인 부호계열을 얻는다. 단 이 경우, 출력되는 부호계열은 골드계열이 아니다.
상술한 실시예에 있어서는 M 계열생성기를 이용했지만 이들 M 계열생성기의 적어도 한개 또는 전부를 다른 부호생성기를 이용해도 좋다. 그 경우, 각 부호생성기로부터 발생하는 부호계열은 서로 거의 직교관계에 있으면 좋다. 또, 부호계열생성을 위해 내장된 지연소자를 이용해서, 복수지연 부호계열을 추출하고, 이들을 조합하여 배타적 논리합연산을 행함으로써, 서로 원하는 지연을 가진 부호계열을 생성했지만, 부호계열생성기의 외부에 적은 시프트단의 시프트 레지스터를 접속하고, 이것을 합쳐 이용해서, 원하는 지연부호계열이나, 이것을 얻기 위한 배타적논리연산에 이용하는 것을 얻어도 좋다.
도 6에 나타낸 수법에서, 복수부호계열 동시생성기, 부호계열생성기를 또한 많이 설치하고, 그 출력을 서로 배타적 논리합 연산해도 좋다. 또 위의 서술에서는 골드부호 또는 M 계열부호를 복수동시에 생성하는 것을 기본으로 하고 있지만 동시에 생성되는 복수의 부호계열은 서로 거의 직교관계에 있으면 좋다.
CDMA 수신장치에 적용한 실시예
종래의 CDMA를 이용한 무선통신방식의 수신장치에 있어서, 예를 들면 이동기에서는 전원투입시나 수신 대기상태등에 자신이 존재해야 하는 셀의 판정, 자신이 존재하고 있는 주변셀의 검색, 혹은 자신이 수신하는 멀티패스의 검색을 전용 검색기라 불리우는 수단으로 행하고 있다. 종래의 구성에서는 도 1A, 1B를 참조해서 설명한 바와 같이, 이동기 수신장치에는 부호발생기(14i), 상관기(16i), 검파기(17i)로 이루어진 수신신호의 역확산·검파를 행하는 수신핑거 Fni(i=1, 2, 3, 4)와 그것과는 독립된 수신채널 멀티패스검색을 전용으로 행하는 멀티패스 검색기(15)가 설치되어 있다. 이 종래 구성에서 이동기의 전원투입시 일어서는 동작, 즉 자신의 범위내 셀판정으로부터 신호수신개시까지의 동작의 개략을 이하에 설명한다.
이동기의 전원이 들어오면, 이동기는 우선 멀티패스검색기(15)에 따라 A/D 변환기(13)으로부터의 베이스 밴드 신호를 수신하고, 자신이 존재해야 하는 셀을 검색한다. 멀티패스검색기(15)의 구성은 도 1B 에 나타나 있는 바와 같다. 생성부호번호지정기(23)는 메모리(24)로부터 후보가 되는 기지국의 확산부호를 판독하고, 부호생성기(25)에 생성할 확산부호를 지정한다. 부호생성기(25)는 그 지정된 확산부호를 생성하고, 승산기(26)에서 그 확산부호와 A/D 변환기(13)에서의 입력신호를 승산한다. 상관치판정(27)은 그 곱해진 결과로부터, 입력신호와 부호발생기(25)에서 생성된 확산부호와의 상관치를 계산한다. 검출된 상관치가 소정의 한계치보다 높은지 여부를 판정하고, 입력신호의 확산부호를 특정하고, 범위내의 셀을 판정한다. 여기에서 셀을 식별하는 확산부호에는, 통상 반복주기의 비정상적으로 긴 확산부호가 이용된다. 이때문에, 모든 장주기 확산부호 (간단하게 롱코트라고도 부른다)에 대하여 입력신호와의 상관을 하나씩 취해, 자신셀의 확산부호의 판정을 행하기 위하여는 상당히 시간이 걸린다.
이러한 고속의 셀검색을 가능하게 하고, 보다 유연한 수신장치를 구성하기 위하여, 복수의 확산코드 생성기가 필요하기 때문에, 동일 경로규모나 소비전류가 증대하게 되는 결점이 있었다.
그래서, 상술한 본 발명에 의한 복수부호 동시생성기를 사용하면, 복수의 확산부호생성기를 동시에 이용할 것 없이, 적은 회로규모, 소비전류로 다른 복수의 확산코드를 동시에 생성하고, 고속 셀검색을 가능하게 하는 CDMA 수신장치를 제공할 수 있다.
도 7은 본 발명을 CDMA 이동기의 수신장치에 적용한 경우의 예이고, 도 1A와 대응하는 부분에 동일부호를 붙이고 있다. 이 실시예에서는 복수의 확산부호를 동시에 발생하는 확산부호 생성기(30)가 설치되고, 서로 다른 확산부호는 상관기(161∼164)에서 구해진 상관치가 셀검색 제어기(40)에 제공되고, 셀검색 제어기(40)는 그 입력된 각 상관치에 근거하여 셀검색 제어를 행한다.
도 7, 도 8을 이용하여, 이 구성의 이동기의 동작 상승시의 개략을 설명한다.
이동기에 전원이 투입되면, 우선 자신이 존재하는 셀의 판정을 행한다. 셀검색 제어기(40)는 후보가 되는 복수의 확산부호를 메모리(24)로부터 수신 핑거의 수만큼 판독하고, 확산부호 생성기(30)에 대하여 설정한다(단계S1). 확산부호 생성기(30)는 설정된 복수의 확산부호를 동시에 생성하고, 각 상관기(161∼164)에 공급한다(단계 S2). 각 상관기(161∼164)에서는 확산부호생성기(30)로부터의 각각 별개인 확산부호에서 입력신호에 대한 상관치를 구한다 (S3). 셀검색 제어기(40)는 각 상관기(161∼164)에서 각각 산출된 상관치와 타이밍을 기억한다(S4). 셀검색제어기(40)은 산출된 상관치와 한계치를 비교하고(단계 S5), 그것을 넘는 확산부호가 없는 경우는 각 상관기(161∼164)에 대하여, 새로운 후보가 되는 확산부호를 지정해서, 단계 S2로 돌아가고(단계 S6), 확산부호생성기(30)에 설정하여 동시에 한계치를 넘는 확산부호가 나올때까지 반복한다. 한계치를 넘는 확산부호가 검출된 경우,그것을 범위내의 셀의 확산부호라고 판정하고(단계 S7), 확산부호생성기(30)에 대하여 판정한 범위내의 셀의 확산부호를 통지한다(단계 S8). 또한 셀검색 제어기(40)는 그 판정한 확산부호에 따라 상관치가 얻어지는 복수의 타이밍을 멀티패스 수신신호라고 판정하고, 복수의 타이밍가운데 상관치가 가장 높은 타이밍을 확산부호생성기(30)로 통지한다(단계 S8). 이것에 의해 확산부호생성기(30)는 통지된 확산부호의 복수의 타이밍에서 역확산으로 사용할수 있도록 위상을 바꿔 동시에 복수 생성하고, 상관기(161∼164)에 설정한다. 셀검색 제어기(40)는 확산부호 생성기(30)와 각 상관기(161∼164)에 대하여 수신신호와 승산을 행하는 확산부호를 지정한다. 이것에 의해 각 수신핑거는 주어진 위상의 확산부호에 의해 수신 베이스밴드신호를 역확산함으로써, 범위내에 있다고 판정한 셀의 신호의 수신을 개시한다(단계 S9).
다음으로, 통화중 동작의 개략을 설명한다. 통화중은 수신 핑거중 몇 개의 핑거를 이용하고, 수신신호의 역확산을 이용함과 아울러, 나머지 핑거에 따라 주변 셀 검색을 행한다. 예를 들면, 수신신호 레벨이 충분히 크면 하나의 핑거만을 사용해서 수신신호의 경로 확산을 행하고, 다른 모든 핑거를 주변셀 검색에 사용하면, 셀검색을 위해 1 도에 설정할수 있는 확산부호의 수를 최대로 설정할 수 있으므로, 검색 시간이 최대로 단축된다. 역으로, 수신신호 레벨이 상당히 낮은 경우는 하나의 핑거를 주변 셀검색에 사용하고, 다른 모든 핑거를 수신신호의 역확산에 사용하고, 수신된 신호를 RAKE 수신함으로써, 최대의 분배효과를 얻을 수 있다.
우선, 셀검색 제어기(40)는 확산부호생성기(30)에 대해, 수신신호용 확산부호와 그 역확산 타이밍에 맞춘 위상, 및 주변셀 검색용 확산부호를 지정하고, 확산부호를 생성시킨다. 또한, 여기에서는 수신신호의 역확산을 위해, 예를 들면 하나의 핑거를 제외한 다른 모든 수신핑거에 확산부호생성기(30)으로부터 생성된 확산부호를 지정한다. 통화중은, 남는 하나의 핑거에 대해, 기지국으로부터 전송된 주변셀 정보에 근거하고, 주기적으로 설정하는 롱코트를 전환하여 주변셀을 검색하고, 레벨을 측정한다. 이 측정한 레벨시보는 수신신호의 품질저하로 인해 밴드오버가 필요한 경우에 이용된다. 또, 여기에서는 셀검색용 핑거를 1로 했지만, 앞에 서술했듯이 수신신호레벨에 의해 그 핑거수를 가변으로 하고, 주변셀 검색의 효율을 올릴수도 있다.
상기 실시예에 있어서의 확산부호생성기(30)에서의 확산부호생성의 실시예를 이하에 나타낸다. 이 실시예에서는, 확산부호는 골드부호계열을 이용한다. 다른 골드부호계열은 M 계열을 구성하는 시프트 레지스터의 초기치를 변화시키는 것으로 생성할수 있다. 도 9를 이용하여 이 실시예에 있어서의 확산부호 생성기(30)의 동작을 설명한다. 이 실시예에서는 M 계열생성기(31, 32)의 시프트 레지스터(SR1, SR2)로부터 배타적 논리합산기로는 임의의 시프트단에서 신호를 추출하는 것이 가능한 구조로 되어 있다.
M 계열생성기(31)는 도 1A와 동일하게 시프트 레지스터(SR1)의 원하는 시프트단(S5) 출력과, 중간 시프트단(S2)의 출력과의 배타적 논리합을 배타적 논리합산기(XR01)에 의해 연산하고, 그 출력을 제 1의 M 계열로서 출력함과 동시에, 제 1시프트단(S1)에 귀환하는 구성으로 되어 있다. 제 1의 M 계열과는 위상이 다른 제 2, 제 3의 M 계열은 시프트 레지스터(SR1)의 복수의 시프트단으로부터의 출력의 배타적 논리합에 의해 생성한다. 이 예에서는 제 1시프트단(S1)과 제 4 시프트단(S4) 출력의 배타적 논리합을 배타적 논리합산기(XR12)에서 연산하고, 제 1 M 계열로부터 1 비트 앞선 제 2 M 계열로서 출력한다. 또, 제 2 시프트단(S2)과 제 3 시프트단(S3)과 제 5 시프트단(S5)의 출력의 배타적 논리합을 배타적 논리합산기(XR13, XR14)에서 생성하고, 제 3 M 계열로서 출력한다. 한편, M 계열생성기(32)도 도 1A와 동일하게 시프트 레지스터(SR2)의 제 2, 제 3, 제 4, 제 5 시프트단의 출력의 모든 배타적 논리합을 배타적 논리합산기(XR21, XR22, XR23)에 의해 연산하고, 그 출력을 시프트 레지스터(SR2)의 입력에 귀환함과 함께 하나의 M 계열로서 출력하도록 구성되어 있다.
도 9의 M 계열생성기(31)로부터는 위상이 다른 세 개의 M 계열이 생성되고, M 계열생성기(32)로부터의 M 계열과 배타적 논리합이 각각 취해짐으로써 서로 거의 직교하는 세 개의 골드부호를 얻을 수 있다. 귀환 배타적 논리합산기(XRO1)에 주는 선택한 시프트단의 조에 의해 결정되는 위상의 M 계열에 대해 다른 위상의 M 계열을 생성하기에 배타적 논리합산기(XR12, XR13, XR14)에 주는 시프트단의 조합을 전술한 발명의 원리에 따라 결정함으로써, 원하는 위상의 M 계열을 생성할 수 있다. 예를 들면, 도 9의 M 계열생성기(31)의 경우, 시프트단 수는 5 이므로, 25-1 = 31 대로 위상을 설정하는 시프트단의 조합이 존재한다. 따라서, 31 종류의 골드 부호를 생성하는 것이 가능하다. 원하는 위상의 M 계열을 얻기 위하여, M 계열생성기 (31)의 배타적 논리합을 취해야 하는 시프트단의 조를 바꾸는 경우를 설명했지만, M 계열생성기(32)의 배타적 논리합산기(XR21, XR22, XR23)에 주는 시프트단의 조를 선택함으로써 M 계열생성기(32)가 발생하는 M 계열의 위상을 변화시켜도 골드부호를 바꿀 수 있다. 또한, M 계열생성기(31, 32)의 양쪽에 있어서 M 계열의 위상을 바꿈으로써, 생성되는 골드부호의 위상을 임의로 바꿀 수 있다.
배타적 논리합산기(XR01, XR12, XR14)로부터의 서로 위상이 다른 M 계열은 배타적 논리합산기(XR1, XR2, XR3)에 있어서, 배타적 논리합산기(XR23)로부터의 다른 M 계열과 배타적 논리합이 취해진다. 배타적 논리합산기(XR12 및 XR14)의 출력으로부터는 배타적 논리합산기(XR01)로부터의 M 계열에서 각각 1비트 및 2비트 진행한 M 계열이 생성되기 때문에, 배타적 논리합산기(X1, X2, X3)로부터 다른 3종류의 골드부호가 동시에 출력된다.
예를 들면, 이동기의 전원투입시의 셀검색에는, 확산부호생성기(30)의 M 계열생성기(31)의 시프트 레지스터(SR1)에는 부호생성 초기치가 설정되고, M 계열생성기(32)의 시프트 레지스터(SR2)에는 미리 결정된 초기치가 설정된다. 이동기내 메모리에는, 부호생성 초기치와 그것에 의해 생성되는 세개의 골드부호인 확산부호의 번호(역확산을 행하는 확산부호에 대응한 번호)가 도 10에 도시한 바와 같이 대응되어 있다. 따라서 존재하는 부호생성 초기치를 시프트 레지스터에 설정하고, 그것에 따라 확산부호를 생성한다. 그 부호생성 초기치로부터 생성된 확산부호의 수신 베이스 밴드수신에 대한 상관치에 전술한 한계치를 넘는 피크가 없었던 경우는, 다음의 부호생성기 초기치가 시프트 레지스터에 설정되고, 세개의 다른 확산부호(골드부호)를 생성한다. 시프트 레지스터(SR1)의 초기치를 일정하게 하고, 시프트 레지스터(SR2)에 대한 초기치를 변경해도 동일 동작을 행할 수 있다.
발명의 원리에서 설명한 바와 같이, M 계열생성기에 있어서, 시프트 레지스터에 설정하는 초기치를 변화시키는 것은, 발생시키는 M 계열의 위상을 바꾸는 것이다.
도 9에서 간단하게 알수 있듯이 두개의 M 계열생성기(31,32)의 시프트 레지스터(SR1, SR2)에 설정하는 초기치를 동시에 변경함으로써, 생성되는 세개의 골드부호의 위상을 동시에 변경할 수 있다.
도 11은 다른 위상의 세개의 같은 골드부호를 생성하는 확산부호생성기(30)의 구성예를 나타낸다. 이 구성에서는 접속된 귀환 배타적 논리합산기(XR01)의 입력에 접속된 두개의 시프트단, 여기에서는 S2와 S5의 상대위치관계를 유지하고 1단 후단측으로 벗어난 두개의 시프트단(S3, S6)이 배타적 논리합산기(SR12)에 접속되고, 또한 1단후단측으로 어긋난 시프트단(S4, S7)이 배타적 논리합산기(XR13)에 접속되어 있다. 따라서, 이들 서로 어긋나 세조의 시프트단에 접속된 배타적 논리합산기(XR01, XR12, XR13)로부터는 1칩씩 순차가 늦은 동일 M 계열이 출력된다.
한편, M 계열생성기(32)에 있어서는 네개의 시프트단(S2∼S5)으로부터의 출력의 배타적 논리합이 배타적 논리합산기(XR21, XR22, XR23)에 의해 생성되고, 시프트 레지스터(SR2)의 입력단으로 귀환되는 구성은 도 9의 경우와 같은 모양이지만, 또한 이들 네개의 시프트단의 상대위치관계를 유지하여 1단 후단측으로 벗어난 시프트단(S3 ∼ S6)의 출력의 배타적 논리합을 생성하는 세개의 배타적 논리합산기(XR24, XR25, XR26)와, 또한 1단 후단측으로 벗어난 시프트단(S4∼S7)의 출력의 배타적 논리합을 생성하는 세개의 배타적 논리합산기(XR27, XR28, XR29)가 만들어져 있다. 따라서, 배타적 논리합산기(XR26, XR29)로부터는 배타적 논리합산기(XR23)로부터 출력되는 M 계열에 대해 동일 M 계열로 위상이 순차적으로 1칩씩 늦은 M 계열이 출력된다.
M 계열생성기(31)로부터의 이들 1칩씩 벗어난 세개의 M 계열은, M 계열생성기(32)로부터의 1칩씩 벗어난 세개의 M 계열이 대응하는 것과 서로 배타적 논리합이 각각 배타적 논리합산기(X1, X2, X3)에 의해 취해진다. 그 결과, 배타적 논리합산기(X1, X2, X3)로부터는 위상이 1칩씩 순차적으로 지연된 같은 골드부호가 각각 출력된다.
도 11의 구성에 있어서도, M 계열생성기(31, 32)의 한쪽의 시프트 레지스터에 설정하는 초기치를 변경함으로써, 생성되는 위상이 다른 골드부호를 변경할 수 있다. 또, 양쪽의 시프트 레지스터(SR1, SR2)에 설정하는 초기치를 변경함으로써, 생성되는 세개의 골드부호의 위상을 동시에 변경할 수 있다.
도 11의 구성의 확산부호생성기(30)에 의해 생성되는 1칩씩 위상이 벗어난 복수의 골드부호를, 이동기의 멀티패스검색에 확산부호로서 사용할 경우, 1도에 복수의 위상에 의한 역확산을 행할 수 있으므로, 단시간에 각각의 멀티패스에 동기한 위상(상관이 최대가 되는 타이밍)을 검출할 수 있다. 그 경우, 셀검색시에 도 8중의 단계 S8에서 얻어진 상관치 피크간격에 상당하는 위상차가 배타적 논리합산기 (X1, X2, X3)로부터의 각 확산부호에 주어지도록, 시프트 레지스터(SR1, SR2)에 대해 접속하는 배타적 논리합산기의 접속시프트단의 각각의 조를 서로 어긋나게 하면 좋다.
도 12는 위상이 다른 동일 골드부호를 확산부호로서 복수생성하는 확산부호생성기(30)의 다른 구성예를 나타낸다. 이 예에서는, 도 11의 경우처럼 두개의 시프트 레지스터(SR1, SR2)의 시프트단에 대한 접속위치를 같도록 비켜 놓고 복수의 배타적 논리합산기를 설치하는 것이 아니고, 도 9에 나타낸 구성에 있어서, 배타적 논리합산기(X1)의 출력측에 시프트 레지스터(35)를 접속하고, 시프트 레지스터(35)의 출력을 추출하는 시프트단을 선정해서, 원하는 상대위상의 확산부호(여기에서는 골드부호)를 복수생성하도록 한 것이다. 도면에 파선으로 도시한 바와 같이, 배타적 논리합산기(X2, X3)에 관해서도 같은 모양으로 출력을 시프트 레지스터(36, 37)를 접속하고, 원하는 시프트단으로부터 다른 골드부호를 원하는 위상에서 출력하도록 해도 좋다.
도 13은 복수의 다른 종류의 골드부호를 생성하고. 그 가운데 적어도 하나의 종류에 관해서는 다른 위상에서 복수의 골드부호를 생성하도록 구성한 확산부호 생성기(30)의 예이다. 여기에서는 세개의 M 계열생성기(31, 32, 33)가 설치되고, 그 가운데 두 개 31, 32는 도 11과 같은 수법으로 시프트 레지스터(SR1, SR2)에 대한 배타적 논리합산기의 접속 시프트단의 위치를 동일하도록 비키어 놓고, 두개의 다른 위상에서 같은 골드부호를 배타적 논리합산기(X1, X2)로부터 생성하고 있다. 제3의 M 계열생성기(33)는 시프트 레지스터(SR3)의 다른 두개의 시프트단(S2, S5)을 귀환 배타적 논리합산기(XR03)에 접속하고, 그 배타적 논리합 출력을 시프트 레지스터(SR3)의 입력단으로 귀환함과 함께, M 계열로서 출력하고 있다. M 계열생성기 (32, 33)가 생성한 M 계열은 배타적 논리합산기(X3)에서 배타적 논리합이 취해지고, 골드계열이 생성된다. 단, 도 13의 구성예에서는 귀환배타적 논리합산기 (XR01)에 접속하는 시프트 레지스터(SR1)의 시프트단 위치와, 귀환배타적 논리합산기 (XR03)에 접속하는 시프트 레지스터(SR3)의 시프트단 위치가 동일하게 되어 있으므로, 배타적 논리합산기(X1, X3)로부터 다른 골드부호를 출력하기 위하여는, 시프트 레지스터 (SR1, SR3)에 설정하는 초기치를 서로 다르게 할 필요가 있다.
또한, 상기 실시예에서는 세개의 확산 코드를 생성하고 있지만, 같은 방법으로 도 7의 수신장치에 적용할수 있게 4개의 코드를 생성하는 것도 가능하다. 상기 서술에 있어서 예를 들면 도 9의 상태로부터 도 11의 상태로의 변화는 시프트 레지스터와, DSP (디지털신호프로세서)와의 조합으로, 그 배타적 논리합산을 행하는 시프트단의 조합을 소프트웨어에 의해 간단하게 변경할 수 있다. 상기 서술에 있어서 복수의 부호계열 생성수단으로서 M 계열을 이용하기도 하고 다른 부호계열생성수단을 이용해도 좋다.
앞에 서술한 도 11에서는, 귀환배타적 논리합산기(XR01)의 출력인 M 계열에 대해 원하는 칩수, 여기에서는 1칩과 2칩 지연된 M 계열을 생성하기 위해, 귀환배타적 논리합산기(XRO1)에 접속하는 시프트단(S2, S5)의 조에 대해, 각각 1단 및 2단, 후단측에 어긋난 위치인 시프트단의 조(S3, S6)및(S4, S7)로부터 각각 배타적 논리합산기(XR12, XR13)에 접속하고 있다. 이것에 따라, 시프트 레지스터(SR2)에 있어서도, 귀환배타적 논리합산기(XR23)로부터 출력되는 M 계열에 대해, 각각 1칩, 및 2칩 지연된 M 계열을 생성하도록, 시프트단(S2, S3, S4)의 조에 대해, 시프트단(S3, S4, S5)의 조 및 시프트단(S4, S5, S6)의 조는 각각 1단 및 2단 어긋나 있고, 그 조 마다 배타적 논리합이 취해지고 있다.
이러한 원하는 지연을 갖는 M 계열을 얻기 위하여, 시프트 레지스터는 M 계열생성을 위해 필요한 가장 짧은 시프트단수(기본 시프트단수), 여기에서는 5단보다 더 후단측에 시프트단수가 확장되어 있다. 이러한 시프트단수의 확장을 행하지 않아도 앞에 서술한 식(6)의 계산을 행하는 것으로, M 계열생성을 위한 기본 시프트 단수로 구성되는 M 계열 생성기(예를 들면 도3)에서 임의의 지연(또는 진행)을 갖는 M 계열을 생성하기 위한 배타적 논리합을 취해야 하는 시프트단의 위치를 계산에 의해 구할수 있다
도 14는 도 11과 같은 모양으로 서로 위상이 다른 골드부호를 생성하는 다른 실시예이고, 여기에서는 두개의 M 계열생성기(31, 32)는 각각 이용되는 시프트 단수가 기본 시프트단수인 시프트 레지스터(SR1,SR2)를 이용하고 있다. M 계열생성기(31)의 구성은 도 9의 경우와 같고, 귀환 배타적 논리합산기(XR01)로부터 출력되는 M 계열에 대해, 각각 1칩 및 2칩 앞선 M 계열이 생성되는 시프트단의 위치의 조가 상기 식 (6)의 계산에 의해 결정되고, 도면에 도시한 바와 같이, 시프트단(S1, S4)의 조의 배타적 논리합과 시프트단(S2, S3, S5)의 조의 배타적 논리합이 취해진다. M 계열생성기(32)에 있어서도 귀환 배타적 논리합산기(XR23)의 출력 M 계열에 대해, 각각 1칩 및 2칩 앞선 M 계열을 생성하도록, 시프트단(S1, S2, S3, S4)의 조 및(S1, S4, S5)의 조가 계산에 의해 정해지고, (S1, S2, S3, S4)조의 시프트단 출력의 배타적 논리합의 배타적 논리합산기(XR24, XR25, XR26)에 따라 생성되고, (S1, S4, S5)의 조의 시프트단 출력의 배타적 논리합이 배타적 논리합산기(XR27, XR28)에 따라 생성된다. M 계열생성기(32)로부터의 세개의 M 계열은, M 계열생성기(31)로부터의 세개의 M 계열과 대응하는 지연의 것이 배타적 논리합산기(X1, X2, X3)에서 배타적 논리합이 취해져, 위상이 다른 세개의 골드부호로서 출력된다.
도 14의 설명에 있어서, 귀환배타적 논리합출력인 M 계열에 대해, 원하는 지연이 주어진 M 계열을 생성하는 시프트단의 조를 계산에 의해 구할수 있으므로, 그러한 임의의 지연을 갖는 M 계열의 생성을 행하도록 시프트단의 조를 선택설정가능한 것에 대해 서술했다. 도 15는 그러한 임의의 지연을 주는 설정이 가능한 구체적인 구성예를 나타낸다. 이 실시예에서는 생성하는 M 계열의 종류는 고정되어 있는 예이고, 도 14와 같은 모양으로 M 계열생성기(31)를 구성하는 시프트 레지스터 (SR1)의 복수의 시프트단(S2, S5)의 배타적 논리합이 귀환배타적 논리합산기(XR01)에 의해 생성되고, 하나의 M 계열로서 M 계열생성기로부터 출력됨과 동시에, 시프트 레지스터(SR1)의 초단으로 귀환된다.
M 계열생성기(31)는, 이 실시예에서는 또한 두개의 M 계열을 생성하기 위해, 승산회로(MP11, MP12)와, 그 승산결과의 배타적 논리합을 생성하는 배타적 논리합회로(X11, X12)를 갖고 있다. 승산회로(MP11, MP12)에는 각각 시프트 레지스터 (SR1)의 모든 시프트단수와 동등한 비트수의 시프트단 선택신호(B1, B2)가 각각 주어지고, 각각 대응하는 것이 승산된다. 따라서, 예를들면 시프트단선택신호(B1)의 비트가 '1'에 대응하는 시프트단 출력은 그대로 배타적 논리합회로(X11)에 주어지지만, 비트가 '0'이면 승산결과 '0'이 배타적 논리합회로(X11)에 주어진다. 따라서, 어느 시프트단의 조의 배타적 논리합에 의해 M 계열을 생성하는지를 정하고, 시프트단 선택신호의 대응하는 비트가 '1'로 되도록 정하면 좋다. 제 1의 부호계열 (귀환배타적 논리합산기(XR01)의 출력)에 대해, 생성하는 제 2의 부호계열에 얼마 만큼 지연을 주는지를 정하면 연산제어부(50)는 식(6)을 연산해서 선택해야 하는 시프트단의 조를 결정할 수 있다. 승산회로(MP12)와 배타적 논리합회로(X12)에 관하여도 같다.
M 계열생성기(32)에도 같은 두개의 승산회로(MP21, MP22)와 두개의 배타적 논리합회로(X21, X22)가 설치되고, 귀환배타적 논리합산기(XR23)로부터 생성되는 부호계열에 대해, 원하는 지연이 주어진 두개의 부호계열을 같은 모양으로 생성한다.
도 15의 구성에 의하면, 승산회로에 주는 시프트단 선택신호에 의해 임의의 시프트단의 조의 배타적 논리합을 생성하는 것이 가능하고, 따라서, 임의의 지연이 주어진 M 계열을 생성할수 있다. 연산제어부(50)는 시프트 레지스터(SR1, SR2)에 초기치(IN1, IN2)를 설정하고, 시프트클록(CLK)을 주어 시프트동작을 행하게 함으로써 각각의 M 계열생성기(31, 32)로부터 세개의 다른 위상의 M 계열을 생성할 수 있다. M 계열생성기(31)로부터의 세개의 M 계열과, M 계열생성기(32)로부터의 세개의 M 계열은 지연의 대응하는것끼리 출력배타적 논리합산기(X1, X2, X3)에 의해 각각 배타적 논리합이 취해져, 위상이 다른 세개의 골드부호를 확산부호로서 출력된다.
도 15에서는 M 계열생성기(31, 32)가 생성하는 M 계열의 종류가 고정되어 있는 경우를 나타냈지만. 귀환배타적 논리합을 취하는 시프트단의 조에 대하여도 승산회로를 사용하여 임의의 시프트단의 조를 선택하고, 배타적 논리합을 취하는 구성으로 해도 좋고, 그 예를 도 16에 나타낸다. 이 예에서는 M 계열생성기(31)에 있어서는 도 15에 있어서의 배타적 논리합산기(XR01)의 고정된 접속 대신에, 시프트 레지스터(SR1)의 모든 탭과 시프트단 선택신호(B0)와 승산하는 승산회로 (MP10)와, 모든 시프트단에 관한 승산결과의 배타적 논리합을 생성하는 배타적 논리합회로(X10)가 추가되어 있다. 배타적 논리합회로(X10)로부터의 부호계열은 시프트 레지스터(SR1)의 초단으로 귀환된다. M 계열생성기(32)에 관하여도 같은 모양으로 구성되고, 승산회로(MP20)와 배타적 논리합회로(X20)가 추가되어 있다. 승산회로 (MP20)는 연산제어부(50)에 의해 전송된 시프트단 선택신호(B5)와 시프트 레지스터 (SR2)의 모든 시프트단으로부터의 출력과의 승산을 행함으로써 지정된 시프트단을 선택하고, 배타적 논리합회로(X20)에 주고, 그 배타적 논리합출력은 시프트 레지스터(SR2)의 초단에 귀환된다.
도 16의 구성에 의하면, M 계열생성기(31, 32)에 있어서의 승산회로(MP10, MP20)에 주는 시프트단 선택신호를 변경함으로써 각각 생성하는 M 계열의 종류를 변경할수 있다. 물론, 승산회로(MP11, MP12, MP21, MP22)에 주는 시프트단 선택신호(B1, B2, B3, B4)를 변경함으로써, 생성되는 M 계열의 지연을 변경할수 있는 것은 도 15의 경우와 같다.
도 16에서는 두개의 M 계열생성기(31, 32) 둘다 M 계열의 종류를 변경할수 있도록 한 경우를 나타냈지만, 예를들면 M 계열생성기(31)에 있어서의 귀환 M 계열을 생성하는 구성은 도 15와 같은 모양으로 소정의 시프트단의 조를 귀환배타적 논리합산기(XR01)에 고정적으로 접속한 구성으로 해도 좋다. 역으로, M 계열생성기 (32)측에서 생성하는 M 계열의 종류를 고정하도록 해도 좋다. 도 15, 16 에서 나타낸 승산회로와 배타적 논리합회로의 조합에 의해 임의의 시프트단의 조의 배타적 논리합을 생성하는 구성은, 도 3, 5, 6, 9, 11의 어느 구성에도 적용할 수 있다.
이상 상술한 바와 같이, 본 발명의 복수부호계열생성기에 의하면, 부호계열생성기와 배타적 논리합산기를 이용하여, 원하는 지연의 부호계열을 동시에 복수생성할 수 있고, 2ⁿ-1비트의 시프트 레지스터를 준비하기도 하고, 각 열의 부호생성기를 이용하는 경우보다, 회로규모를 작게 할수 있고, 소비전력도 적게 된다.
또, 각 부호열마다 부호생성기를 설치하는 것이 아니고, 거의 직교관계의 부호계열을 동시에 복수생성할 수 있고, 소형으로 구성할 수 있고, 소비전력이 작을 때, 휴대전화기처럼 복수의 전송지연이 생기는 경우라도, 각 부호계열을 확실하게 분리할 수 있다.
본 발명의 복수부호 계열생성기를 CDMA수신장치에 적용하면, 확산부호생성기를 복수사용하는 것이 아니고, 간이 수단에서 부호계열을 복수·동시생성하는 것으로 무선수신장치에 있어서 범위내 셀검색, 주변셀검색의 고속화가 가능하게 되고, 회로규모나 소비전력을 작게 할 수 있다.

Claims (33)

  1. 복수의 시프트단을 갖고, 제 1의 초기치가 설정되고, 클록에 동기해서 시프트동작을 행하는 시프트 레지스터,
    상기 시프트 레지스터의 미리 정해진 제 1 조의 복수 시프트단으로부터의 출력의 배타적 논리합을 제 1 부호계열로서 출력함과 동시에, 그 제 1 부호계열을 상기 시프트 레지스터의 입력에 귀환하는 제 1 부호생성 배타적 논리합수단,
    상기 제 1 조와 다른 제 2 조의 시프트단의 출력의 배타적 논리합을 상기 제 1 부호계열에 대하여 소정의 칩수만큼 지연한 제 2 부호계열로서 출력하는 제 2부호생성 배타적 논리합수단, 및
    상기 시프트 레지스터의 시프트동작을 행하게 하는 클록을 공급하는 클록수단을 포함하는 것을 특징으로 하는 복수부호계열 생성기.
  2. 제 1 항에 있어서, 또한
    복수의 시프트단을 갖고, 상기 제 1 초기치와는 다른 제 2 초기치가 설정되고, 상기 클록에 동기해서 시프트동작을 행하는 제 2 시프트 레지스터,
    상기 제 2 시프트 레지스터의 미리 정해진 제 3 조의 복수 시프트단의 출력의 배타적 논리합을 생성하고, 제 3 부호계열로서 출력함과 동시에, 그 제 3 부호계열을 상기 제 2 시프트 레지스터의 입력에 귀환하는 제 3 부호생성 배타적 논리합수단, 및
    상기 제 1 및 제 2 부호계열과 상기 제 3 부호계열과의 배타적 논리합을 각각 생성하고, 서로 거의 직교하는 복수의 확산부호로서 출력하는 복수의 출력 배타적 논리합수단을 포함하는 것을 특징으로 하는 복수 부호계열 생성기.
  3. 제 1 항에 있어서, 또한,
    복수의 시프트단을 갖고, 상기 제 1 초기치와는 다른 제 2 초기치가 설정되고, 상기 클록에 동기해서 시프트동작을 행하는 제 2 시프트 레지스터,
    상기 제 2 시프트 레지스터의 미리 정해진 제 3 조의 복수 시프트단의 출력의 배타적 논리합을 생성하고, 제 3 부호계열로서 출력함과 동시에, 그 제 3 부호계열을 상기 제 2 시프트 레지스터의 입력에 귀환하는 제 3 부호생성 배타적 논리합수단,
    복수의 시프트단을 갖고, 상기 제 1 및 제 2 초기치와는 다른 제 3 초기치가 설정되고, 상기 클록에 동기해서 시프트동작을 행하는 제 3 시프트 레지스터,
    상기 제 3 시프트 레지스터의 소정의 제 4 조의 복수 시프트단의 출력의 배타적 논리합을 제 4 부호계열로서 출력함과 동시에, 상기 제 3 시프트 레지스터의 입력에 귀환하는 제 4 부호생성 배타적 논리합수단,
    상기 제 3 시프트 레지스터의 상기 제 4 조와 다른 제 5 조의 복수 시프트단의 출력의 배타적 논리합을 제 5 부호계열로서 출력하는 제 5 부호생성 배타적 논리합수단, 및
    상기 제 1, 제 2, 제 3, 제 4 및 제 5 부호계열 가운데 각각 적어도 세개의 부호계열을 포함하는 소정의 복수 조합에 대해 각각 배타적 논리합을 생성하고, 각각 서로 거의 직교하는 복수의 확산부호로서 출력하는 복수의 출력 배타적 논리합수단을 포함하는 것을 특징으로 하는 복수 부호계열 생성기.
  4. 제 1 항에 있어서, 상기 제 1 조와 제 2 조의 시프트단 수는 같고, 또한 조내의 복수의 시프트단 간의 상대위치는 같고, 상기 제 1 시프트 레지스터에 있어서의 상기 제 2 조의 복수 시프트단의 위치는 상기 제 1 조의 복수 시프트단 간의 상대위치를 유지하여 1이상의 소정단수 어긋난 위치이고, 또한,
    복수의 시프트단을 갖고, 상기 제 1 초기치와는 다른 제 2 초기치가 설정되고, 상기 클록에 동기해서 시프트동작을 행하는 제 2 시프트 레지스터,
    상기 제 2 시프트 레지스터의 미리 정해진 제 3 조의 복수 시프트단의 출력의 배타적 논리합을 생성하고, 제 3 부호계열로서 출력함과 동시에, 그 제 3 부호계열을 상기 제 2 시프트 레지스터의 입력에 귀환하는 제 3 부호생성 배타적 논리합수단,
    상기 제 2 시프트 레지스터의 상기 제 3 조와는 다른 제 4 조의 복수 시프트단의 출력의 배타적 논리합을 생성하고, 제 4 부호계열로서 출력하는 제 4 부호생성 배타적 논리합수단, 및
    상기 제 1 및 제 2 부호계열과 상기 제 3 및 제 4 부호계열의 배타적 논리합을 각각 생성하고, 서로 소정칩 수 위상이 어긋난 제 1 및 제 2 확산부호로서 출력하는 제 1 및 제 2 출력 배타적 논리합수단을 포함하며,
    상기 제 3 조와 상기 제 4 조의 시프트단 수는 같고, 또한 조내의 복수의 시프트단간의 상대위치는 같고, 상기 제 2 시프트 레지스터에 있어서의 상기 제 4 조의 복수 시프트단 위치는 상기 제 3 조의 위치를 상기 소정단 수만큼 상기 제 2 조의 시프트단과 같은 방향으로 어긋난 위치인 것을 특징으로 하는 복수 부호계열 생성기.
  5. 제 1 항에 있어서, 또한,
    복수의 시프트단을 갖고, 상기 제 1 초기치와는 다른 제 2 초기치가 설정되고, 상기 클록에 동기해서 시프트동작을 행하는 제 2 시프트 레지스터,
    상기 제 2 시프트 레지스터의 미리 정해진 제 3 조의 복수 시프트단의 출력의 배타적 논리합을 생성하고, 제 3 부호계열로서 출력함과 동시에, 그 제 3 부호계열을 상기 제 2 시프트 레지스터의 입력에 귀환하는 제 3 부호생성 배타적 논리합수단,
    상기 제 1 및 제 2 부호계열중의 한쪽과 상기 제 3 부호계열과의 배타적 논리합을 출력하는 제 1 출력 배타적 논리합 수단, 및
    상기 제 1 출력 배타적 논리합수단의 출력에 접속되고, 복수의 시프트단을 갖는 지연용 시프트 레지스터를 포함하며,
    상기 지연용 시프트 레지스터의 입력과, 시프트단의 미리 정해진 복수 위치로부터, 서로 소정의 칩수의 지연이 주어진 복수의 부호계열이 확산부호로서 각각 출력되는 것을 특징으로 하는 복수 부호계열 생성기.
  6. 제 5 항에 있어서, 또한,
    상기 제 1 및 제 2 부호계열의 다른 방향과 상기 제 3 부호계열과의 배타적논리합을 출력하는 제 2 출력 배타적 논리합 수단, 및
    상기 제 2 출력 배타적 논리합 수단의 출력에 접속되고, 복수의 시프트단을 갖는 제 2 지연용 시프트 레지스터를 포함하며,
    상기 제 2 지연용 시프트 레지스터의 입력과, 시프트단의 소정의 복수 위치로부터, 서로 소정의 칩수의 지연이 주어진 복수의 부호계열이 확산부호로서 각각 출력되는 것을 특징으로 하는 복수 부호계열 생성기.
  7. 제 4 항에 있어서, 또한,
    복수의 시프트단을 갖고, 상기 제 2 초기치와는 다른 제 3 초기치가 설정되고, 상기 클록에 동기해서 시프트동작을 행하는 제 3 시프트 레지스터,
    상기 제 3 시프트 레지스터의 미리 정해진 제 5 조의 복수 시프트단의 출력의 배타적 논리합을 생성하고, 제 5 부호계열로서 출력함과 동시에, 그 제 5 부호계열을 상기 제 3 시프트 레지스터의 입력에 귀환하는 제 5 부호생성 배타적 논리합 수단, 및
    상기 제 3 및 제 4 부호계열중의 한쪽과 상기 제 5 부호계열과의 배타적 논리합을 생성하고, 상기 제 1 및 제 2 확산부호와 직교하는 제 3 확산부호로서 출력하는 제 3 출력 배타적 논리합 수단을 포함하는 것을 특징으로 하는 복수 부호계열 생성기,
  8. 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 상기 제 2 부호생성 배타적 논리합 수단은,
    상기 시프트 레지스터의 모든 시프트단의 탭출력이 각각 입력되어 시프트단선택신호에 따라 원하는 시프트단의 출력을 선택출력하는 적어도 하나의 시프트단 선택수단,
    상기 시프트단 선택수단에 의해 각각 선택된 시프트단의 출력의 배타적 논리합을 생성하는 배타적 논리합 회로, 및
    상기 소정의 칩수의 지연을 주는 시프트단의 조를 연산에 의해 구하고, 그 시프트단의 조를 지정하는 시프트단 선택신호를 각각 생성하여, 상기 시프트단 선택수단에 주는 연산제어수단을 포함하는 것을 특징으로 하는 복수 부호계열 생성기.
  9. 제 8 항에 있어서, 상기 시프트단 선택신호는 상기 시프트 레지스터의 모든 시프트단 수와 같은 수의 비트를 갖고, 상기 시프트단 선택수단은 상기 시프트단의 출력과 상기 시프트단 선택신호의 대응하는 비트를 승산하고 승산결과를 출력하는 승산회로를 포함하고, 상기 제 1 배타적 논리합 수단은 상기 승산회로의 모든 상기 승산결과의 배타적 논리합을 생성하고, 상기 M 계열로서 출력하는 것을 특징으로 하는 복수 부호계열 생성기.
  10. 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 상기 제 1 부호생성 배타적 논리합 수단은,
    상기 시프트 레지스터의 모든 시프트단의 탭출력이 각각 입력되어 시프트단선택신호에 따라 원하는 시프트단의 출력을 선택출력하는 시프트단 선택수단,
    상기 시프트단 선택수단에 의해 선택된 시프트단의 출력의 배타적 논리합을 생성하는 배타적 논리합 회로,
    상기 원하는 부호계열을 생성하는 시프트단의 조를 지정하는 시프트단 선택신호를 생성하여, 상기 시프트단 선택수단에 주는 연산제어수단을 포함하는 것을 특징으로 하는 복수 부호계열 생성기.
  11. 제 8 항에 있어서, 상기 제 1 부호생성 배타적 논리합 수단은,
    상기 시프트 레지스터의 모든 시프트단의 탭출력이 각각 입력되어 시프트단 선택신호에 따라 원하는 시프트단의 출력을 선택출력하는 시프트단 선택수단,
    상기 시프트단 선택수단에 의해 선택된 시프트단의 출력의 배타적 논리합을 생성하는 배타적 논리합 회로, 및
    상기 원하는 부호계열을 생성하는 시프트단의 조를 지정하는 시프트단 선택신호를 생성하여, 상기 시프트단 선택수단에 주는 연산제어수단을 포함하는 것을 특징으로 하는 복수 부호계열 생성기.
  12. 제 10 항에 있어서, 각 상기 시프트단 선택신호는 상기 시프트 레지스터의 모든 시프트단의 수와 같은 수의 비트로 구성되고, 각 상기 제 1 배타적 논리합 회로는 모든 상기 승산 결과의 배타적 논리합을 생성하고, 상기 M 계열로서 출력하는것을 특징으로 하는 복수 부호계열 생성기.
  13. 제 1 항 내지 제 5 항중 어느 한 항에 있어서, 상기 소정 칩수를 n 으로 하면, 상기 제 2 조의 복수의 시프트단의 위치는 다음식
    으로 주어지는 벡터에 의해 미리 정해져 있고, T는 상기 제 1 조의 복수 시프트단의 위치를 나타내는 탭벡터를 나타내고, Aa는 상기 제 1 시프트 레지스터를 1회 시프트했을 때의 레지스터값의 성분을 나타내는 매트릭스인 것을 특징으로 하는 복수 부호계열 생성기.
  14. 복수의 확산부호에서 수신신호를 각각 역확산해서 수신 데이터를 추출하는 복수의 수신핑거를 갖는 CDMA 무선수신장치에 있어서, 상기 복수의 수신핑거로 각각 확산부호를 동시에 생성공급하는 복수 부호계열 생성기와, 상기 복수 부호계열 생성기에 대해 발생하는 복수의 확산부호를 지정하고, 어느 핑거에 부여할 지를 지정하는 제어부를 포함하며,
    상기 복수 부호계열 생성기는 복수의 시프트단을 갖고, 상기 제어부에 의해 제 1 초기치가 설정되고, 클록에 동기해서 시프트동작을 행하는 시프트 레지스터와, 상기 시프트 레지스터의 미리 정해진 제 1 조의 시프트단으로부터의 출력의 배타적 논리합을 제 1 부호계열로서 출력함과 동시에, 그 제 1 부호계열을 상기 시프트 레지스터의 입력에 귀환하는 제 1 부호생성 배타적 논리합 수단과, 상기 제 1 조와는 다르고, 또한 서로 다른 복수의 제 2 조의 시프트단의 출력 조마다의 배타적 논리합을 상기 제 1 부호계열에 대해 각각 소정의 칩수 만큼 지연한 복수의 제 2 부호계열로서 각각 출력하는 복수의 제 2 부호생성 배타적 논리합수단을 포함하고, 상기 제 1 부호계열과 복수의 상기 제 2 부호계열은 확산부호로서 상기 제어부의 지정에 의해 상기 복수의 수신 핑거에 공급되는 것을 특징으로 하는 CDMA 무선 수신장치.
  15. 제 14 항에 있어서, 상기 복수 부호계열 생성기는 또한,
    복수의 시프트단을 갖고, 상기 제 1 초기치와는 다른 제 2 초기치가 설정되고, 상기 클록에 동기해서 시프트동작을 행하는 제 2 시프트 레지스터,
    상기 제 2 시프트 레지스터의 미리 정해진 제 3 조의 복수 시프트단의 출력의 배타적 논리합을 생성하고, 제 3 부호계열로서 출력함과 동시에, 그 제 3 부호계열을 상기 제 2 시프트 레지스터의 입력에 귀환하는 제 3 부호생성 배타적 논리합 수단, 및
    상기 제 1 및 각 제 2 부호계열과 상기 제 3 부호계열과의 배타적 논리합을 각각 생성하고, 서로 거의 직교하는 복수의 확산부호로서 각각 출력하는 복수의 출력 배타적 논리합 수단을 포함하는 것을 특징으로 하는 CDMA 무선 수신장치.
  16. 제 14 항에 있어서, 상기 복수 부호계열 생성기는 또한,
    복수의 시프트단을 갖고, 상기 제 1 초기치와는 다른 제 2 초기치가 설정되고, 상기 클록에 동기해서 시프트동작을 행하는 제 2 시프트 레지스터,
    상기 제 2 시프트 레지스터의 미리 정해진 제 3 조의 복수 시프트단의 출력의 배타적 논리합을 생성하고, 제 3 부호계열로서 출력함과 동시에, 그 제 3 부호계열을 상기 제 2 시프트 레지스터의 입력에 귀환하는 제 3 부호생성 배타적 논리합 수단,
    복수의 시프트단을 갖고, 상기 제 1 및 제 2 초기치와 다른 제 3 초기치가 설정되고, 상기 클록에 동기해서 시프트동작을 행하는 제 3 시프트 레지스터,
    상기 제 3 시프트 레지스터의 미리 정해진 제 4 조의 복수 시프트단의 출력의 배타적 논리합을 제 4 부호계열로서 출력함과 동시에, 상기 제 3 시프트 레지스터의 입력에 귀환하는 제 4 부호생성 배타적 논리합 수단,
    상기 제 3 시프트 레지스터의 상기 제 4 조와는 다르고, 또한 서로 다른 복수의 제 5 조의 시프트단의 출력의 조마다의 배타적 논리합을 복수의 제 5 부호계열로서 각각 출력하는 복수의 제 5 부호생성 배타적 논리합 수단, 및
    상기 제 1, 제 2, 제 3, 제 4 및 제 5 부호계열 가운데 각각 적어도 세 개의 부호계열을 포함하는 소정의 복수 조합에 대해 각각 배타적 논리합을 생성하고, 각각 서로 거의 직교하는 복수의 확산부호로서 출력하는 복수의 출력 배타적 논리합 수단을 포함하는 것을 특징으로 하는 CDMA 무선 수신장치.
  17. 제 14 항에 있어서, 상기 복수 부호계열 생성기는 상기 제 1 조와 각 상기 제 2 조의 시프트단 수는 같고 또한 조내의 복수의 시프트단 간의 상대위치는 같고, 상기 제 1 시프트 레지스터에 있어서의 상기 복수의 제 2 조의 위치는 상기 제 1 조의 위치를 1단 이상 각각 다른 단수만큼 어긋난 위치이고, 또한,
    복수의 시프트단을 갖고, 상기 제 1 초기치와는 다른 제 2 초기치가 설정되고, 상기 클록에 동기해서 시프트동작을 행하는 제 2 시프트 레지스터,
    상기 제 2 시프트 레지스터의 미리 정해진 제 3 조의 복수 시프트단의 출력의 배타적 논리합을 생성하고, 제 3 부호계열로서 출력함과 동시에, 그 제 3 부호계열을 상기 제 2 시프트 레지스터의 입력에 귀환하는 제 3 부호생성 배타적 논리합 수단,
    상기 제 2 시프트 레지스터의 상기 제 3 조와는 다르고, 또한 서로 다른 복수의 제 4 조의 시프트단 출력의 조마다의 배타적 논리합을 복수의 제 4 부호계열로서 각각 출력하는 복수의 제 4 부호생성 배타적 논리합 수단과, 상기 제 3 조와 각 상기 제 4 조의 시프트단 수는 같고 또한 조내의 복수의 시프트단 간의 상대위치도 같고, 상기 제 2 시프트 레지스터에 있어서의 상기 제 4 조의 위치는, 상기 제 3 조의 위치를 상기 각각 다른 단수만큼 상기 복수의 제 2 조와 같은 방향으로 어긋난 위치이고,
    상기 제 1 및 제 2 부호계열과 상기 제 3 및 제 4 부호계열의 배타적 논리합을 각각 생성하고, 서로 소정칩 수 위상이 어긋난 복수의 확산부호로서 출력하는 복수의 출력 배타적 논리합 수단을 포함하는 것을 특징으로 하는 CDMA 무선 수신장치.
  18. 제 14 항에 있어서, 상기 복수 부호계열 생성기는 또한,
    복수의 시프트단을 갖고, 상기 제 1 초기치와는 다른 제 2 초기치가 설정되고, 상기 클록에 동기해서 시프트동작을 행하는 제 2 시프트 레지스터,
    상기 제 2 시프트 레지스터의 미리 정해진 제 3 조의 복수 시프트단의 출력의 배타적 논리합을 생성하고, 제 3 부호계열로서 출력함과 동시에, 그 제 3 부호계열을 상기 제 2 시프트 레지스터의 입력에 귀환하는 제 3 부호생성 배타적 논리합 수단,
    상기 제 1 부호계열 및 상기 복수의 제 2 부호계열의 적어도 한개와 상기 제 3 부호계열과의 배타적 논리합을 출력하는 제 1 출력 배타적 논리합 수단, 및
    상기 제 1 출력 배타적 논리합 수단의 출력에 접속되고, 복수의 시프트단을 갖는 지연용 시프트 레지스터를 포함하며,
    상기 지연용 시프트 레지스터의 입력과, 시프트단의 소정의 복수 위치로부터, 서로 미리 정해진 칩수의 지연이 주어진 복수의 부호계열이 확산부호로서 각각 출력되는 것을 특징으로 하는 CDMA 무선 수신장치.
  19. 제 18 항에 있어서, 상기 복수 부호계열 생성기는 또한,
    상기 제 1 부호계열 및 상기 복수의 제 2 부호계열 외의 적어도 한 개와 상기 제 3 부호계열과의 배타적 논리합을 출력하는 제 2 출력 배타적 논리합 수단, 및
    상기 제 2 출력 배타적 논리합 수단의 출력에 접속되고, 복수의 시프트단을 갖는 제 2 지연용 시프트 레지스터를 포함하며,
    상기 제 2 지연용 시프트 레지스터의 입력과, 시프트단의 소정의 복수 위치로부터, 서로 소정 칩수의 지연이 주어진 복수의 부호계열이 확산부호로서 각각 출력되는 것을 특징으로 하는 CDMA 무선 수신장치.
  20. 제 17 항에 있어서, 상기 복수 부호계열 생성기는 또한,
    복수의 시프트단을 갖고, 상기 제 2 초기치와는 다른 제 3 초기치가 설정되고, 상기 클록에 동기해서 시프트동작을 행하는 제 3 시프트 레지스터,
    상기 제 3 시프트 레지스터의 미리 정해진 제 5 조의 복수 시프트단의 출력의 배타적 논리합을 제 5 부호계열로서 출력함과 동시에, 그 제 5 부호계열을 상기 제 3 시프트 레지스터의 입력에 귀환하는 제 5 부호생성 배타적 논리합 수단, 및
    상기 제 3 및 제 4 부호계열중 한 개와 상기 제 5 부호계열과의 배타적 논리합을 생성하고, 상기 제 1 및 제 2 확산부호와 직교하는 제 3 확산부호로서 출력하는 제 3 출력 배타적 논리합 수단을 포함하는 것을 특징으로 하는 CDMA 무선 수신장치.
  21. 제 14 항에 있어서, 상기 복수 부호계열 생성기의 상기 제 2 부호생성 배타적 논리합 수단은,
    상기 시프트 레지스터의 모든 시프트단의 탭출력이 각각 입력되어 시프트단선택신호에 따라 원하는 시프트단의 출력을 선택출력하는 복수의 시프트단 선택수단,
    상기 복수의 시프트단 선택수단에 의해 각각 선택된 시프트단의 출력의 배타적 논리합을 생성하는 배타적 논리합 회로, 및
    상기 소정의 칩수의 지연을 각각 주는 시프트단의 조를 연산에 의해 각각 구하고, 그 시프트단의 조를 각각 지정하는 시프트단 선택신호를 각각 생성하고, 상기 복수의 시프트단 선택수단에 주는 연산제어수단을 포함하는 것을 특징으로 하는 CDMA 무선 수신장치.
  22. 제 21 항에 있어서, 각 상기 시프트단 선택신호는 시프트 레지스터의 모든 시프트단 수와 같은 수의 비트를 갖고, 각 상기 시프트단 선택수단은 상기 모든 시프트단의 출력과 상기 시프트단 선택신호의 대응하는 비트를 승산하고, 승산결과를 출력하는 승산회로를 포함하고, 상기 제 1 배타적 논리합 수단은 모든 상기 승산결과의 배타적 논리합을 생성하고, 상기 M 계열로서 출력하는 것을 특징으로 하는 CDMA 무선 수신장치.
  23. 제 14 항에 있어서, 상기 복수 부호계열 생성기의 상기 제 1 부호 생성 배타적 논리합 수단은,
    상기 시프트 레지스터의 모든 시프트단의 탭출력이 각각 입력되어 시프트단 선택신호에 따라 원하는 시프트단의 출력을 선택출력하는 복수의 시프트단 선택수단,
    상기 복수의 시프트단 선택수단에 의해 각각 선택된 시프트단의 출력의 배타적 논리합을 생성하는 복수의 배타적 논리합 회로, 및
    상기 소정의 칩수의 지연을 각각 주는 시프트단의 조를 연산에 의해 각각 구하고, 그 시프트단의 조를 각각 지정하는 시프트단 선택신호를 각각 생성하고, 상기 복수의 시프트단 선택수단에 주는 연산제어수단을 포함하는 것을 특징으로 하는 CDMA 무선 수신장치.
  24. 제 23 항에 있어서, 상기 시프트단 선택신호는 상기 시프트 레지스터의 모든시프트단 수와 같은 수의 비트를 갖고, 상기 시프트단 선택수단은 상기 모든 시프트단의 출력과 상기 시프트단 선택신호의 대응하는 비트를 승산하고, 승산결과를 출력하는 승산회로를 포함하고, 상기 제 1 배타적 논리합 수단은 상기 승산회로의 모든 상기 승산결과의 배타적 논리합을 생성하고, 상기 M 계열로서 출력하는 것을 특징으로 하는 CDMA 무선 수신장치.
  25. 제 14 항에 있어서, 상기 제 1 부호생성 배타적 논리합 수단은,
    상기 시프트 레지스터의 모든 시프트단의 탭출력이 각각 입력되어 시프트단 선택신호에 따라 원하는 시프트단의 출력을 선택출력하는 시프트단 선택수단,
    상기 시프트단 선택수단에 의해 선택된 시프트단의 출력의 배타적 논리합을 생성하는 배타적 논리합 회로, 및
    상기 원하는 부호계열을 생성하는 시프트단의 조를 지정하는 시프트단 선택신호를 각각 생성하고, 상기 시프트단 선택수단에 주는 연산제어수단을 포함하는 것을 특징으로 하는 CDMA 무선 수신장치.
  26. 제 25 항에 있어서, 상기 제 1 부호생성 배타적 논리합 수단은,
    상기 시프트 레지스터의 모든 시프트단의 탭출력이 각각 입력되어 시프트단 선택신호에 따라 원하는 시프트단의 출력을 선택출력하는 시프트단 선택수단,
    상기 시프트단 선택수단에 의해 선택된 시프트단의 출력의 배타적 논리합을 생성하는 배타적 논리합 회로, 및
    상기 원하는 부호계열을 생성하는 시프트단의 조를 각각 지정하는 시프트단 선택신호를 생성하고, 상기 시프트단 선택수단에 주는 연산제어수단을 포함하는 것을 특징으로 하는 CDMA 무선 수신장치.
  27. 제 25 항에 있어서, 각 상기 시프트단 선택신호는 상기 시프트 레지스터의 모든 시프트단의 수와 같은 수의 비트로 구성되고, 각 상기 제 1 배타적 논리합 회로는 모든 상기 승산결과의 배타적 논리합을 생성하고, 상기 M 계열로서 출력하는 것을 특징으로 하는 CDMA 무선 수신장치.
  28. 제 14 항에 있어서, 상기 소정의 칩수를 n으로 하면, 상기 제 2 조의 복수 시프트단의 위치는 다음식
    에서 주어지는 벡터에 의해 미리 정해져 있고, T는 상기 제 1 조의 복수의 시프트단의 위치를 나타내는 탭벡터를 나타내고, Aa는 상기 제 1 시프트 레지스터를 1회 시프트했을 때의 레지스터값의 성분을 나타내는 매트릭스인 것을 특징으로 하는 CDMA 무선 수신장치.
  29. 제 14 항에 있어서, 상기 복수 부호계열 생성기의 상기 제 2 시프트 레지스터에 설정하는 부호생성 초기치와 상기 서로 다른 복수의 확산부호와의 대응을 기억한 기억수단,
    셀 검색시에 상기 기억수단의 기억을 이용하여 상기 복수 부호계열 생성기의 상기 시프트 레지스터에 설정하는 부호생성 초기치를 변경하는 수단이 설치되어 있는 것을 특징으로 하는 CDMA 무선 수신장치.
  30. 제 14 항 또는 제 29 항에 있어서, 상기 복수 부호계열 생성기는, 동일 확산부호이고, 또한 서로 위상이 벗어난 것을 생성해서 상기 복수의 수신핑거로 공급하는 수단을 포함하는 것을 특징으로 하는 CDMA 무선 수신장치.
  31. 제 14 항 또는 제 29 항에 있어서, 상기 확산부호 생성수단은, 시프트 레지스터와 배타적 논리합 연산수단으로 이루어진 부호계열 발생수단을 적어도 두개 구비하고,
    적어도 한 개의 부호계열 발생수단은 부호생성 초기치가 고정되고, 적어도 다른 하나의 부호계열 생성수단의 부호생성 초기치가 가변인 것을 특징으로 하는 CDMA 무선 수신장치.
  32. 제 14 항 또는 제 29 항에 있어서, 셀 검색중은 상기 부호생성 초기치의 변경에 의해, 상기 다른 복수의 확산부호를 동시에 발생하고, 통화중은 상기 적어도 두 개의 부호 발생수단에 대해 그 시프트 레지스터와 배타적 논리합 연산수단의 접속이, 동일접속에서 시프트단이 동일단수만큼 각각 어긋나서 복수개 설치되고, 이들의 어긋남이 동일 배타적 논리합 연산수단의 출력이 각각 서로 배타적 논리합연산되어 동일부호에서 위상이 서로 어긋난 확산부호를 출력하는 상태로 변경가능하게 되어 있는 것을 특징으로 하는 CDMA 무선 수신장치.
  33. 제 31 항에 있어서, 상기 부호계열 발생수단은 적어도 세 개이고, 적어도 2개의 부호계열 발생수단은 부호생성 초기치가 고정되고, 동일 확산부호이고 또한 위상이 서로 다른 복수의 확산부호를 그대로 상기 복수의 수신 핑거로 공급하고, 상기 부호계열 발생수단의 적어도 한 개는 부호생성 초기치가 변경되고, 그 부호계열 발생수단의 출력부호와, 상기 부호생성 초기치가 고정된 부호계열 발생수단의 적어도 한 개의 부호계열과의 배타적 논리합산을 행하는 연산기를 갖는 것을 특징으로 하는 CDMA 무선 수신장치.
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