JP3302021B2 - 複数符号系列同時生成器及びそれを使用したｃｄｍａ無線受信装置 - Google Patents
複数符号系列同時生成器及びそれを使用したｃｄｍａ無線受信装置Info
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- Circuits Of Receivers In General (AREA)
Description
【発明の詳細な説明】 技術分野 この発明は、複数の互いにほぼ直交関係にある符号系
列を同時に生成する符号生成器及びそれを使用したCDMA
無線受信装置に関する。
列を同時に生成する符号生成器及びそれを使用したCDMA
無線受信装置に関する。
従来の技術 この種の符号系列生成器は、通信の分野においてさま
ざまな目的に使用される。例えば、無線通信で伝送情報
の秘匿のために、送信側のディジタルデータにスクラン
ブル回路によって秘匿コード（符号）と呼ばれる符号系
列の掛け合わせ、受信側のデスクランブル回路では、受
信データに送信側の秘匿コードと同じ種類で同じ位相の
秘匿コードを掛け合わせる。また、CDMA無線通信では、
拡散符号と呼ばれる符号系列を用いて多元接続を行って
いる。送信側では、データに拡散符号を掛け合わせて送
信を行い、受信側では、受信信号に拡散コード（符号）
を掛け合わせた後にデータを取り出す。異なるコード
（符号）は直交しており、送信側と受信側で同じ種類で
同じ位相の拡散符号を用いる事で通信を行う。
ざまな目的に使用される。例えば、無線通信で伝送情報
の秘匿のために、送信側のディジタルデータにスクラン
ブル回路によって秘匿コード（符号）と呼ばれる符号系
列の掛け合わせ、受信側のデスクランブル回路では、受
信データに送信側の秘匿コードと同じ種類で同じ位相の
秘匿コードを掛け合わせる。また、CDMA無線通信では、
拡散符号と呼ばれる符号系列を用いて多元接続を行って
いる。送信側では、データに拡散符号を掛け合わせて送
信を行い、受信側では、受信信号に拡散コード（符号）
を掛け合わせた後にデータを取り出す。異なるコード
（符号）は直交しており、送信側と受信側で同じ種類で
同じ位相の拡散符号を用いる事で通信を行う。
秘匿無線通信やCDMA無線通信において、送信側で使用
している符号系列が未知の場合、受信側では送信側の符
号系列の種類を検索する必要がある。使用される符号系
列の種類の数は決まっているので、その検索の際、複数
の符号系列を用いて並列に行えば、検索の時間を短縮す
ることができる。また、CDMA無線通信において、１ユー
ザ（利用者）が複数の符号系列を同時に用いれば（マル
チコード）、高速伝送が可能となるため、多種多様なサ
ービスを提供することができる。
している符号系列が未知の場合、受信側では送信側の符
号系列の種類を検索する必要がある。使用される符号系
列の種類の数は決まっているので、その検索の際、複数
の符号系列を用いて並列に行えば、検索の時間を短縮す
ることができる。また、CDMA無線通信において、１ユー
ザ（利用者）が複数の符号系列を同時に用いれば（マル
チコード）、高速伝送が可能となるため、多種多様なサ
ービスを提供することができる。
図１に、従来のCDMA無線通信の移動機の受信装置の構
成の一例を示す。この構成での受信信号の流れを説明す
ると、アンテナ11にて受信された信号は、無線部12によ
って復調され、ベースバンド信号に変換される。このベ
ースバンド信号は、A/D変換器13によりデジタル信号に
変換される。符号発生器141〜144は、マルチパスサーチ
ャ15にて検出した拡散符号情報とフレームタイミングが
与えられている。そのため、符号発生器141〜144では送
信側の拡散符号に同期した符号が生成される。よって、
相関器161〜164においてA/D変換器13よりのベースバン
ド信号と符号発生器141〜144からの拡散符号とがそれぞ
れ乗算されて逆拡散され、これによって元の信号が取り
出せる。その後、これら逆拡散された信号は検波器171
〜174でそれぞれ検波されRAKE合成器18で合成された
後、信号処理部19へ渡される。ここで、相関器161〜164
での逆拡散処理においては、受信信号に含まれている異
なる伝達経路（マルチパス）からの信号の分離が可能で
あるので、この受信処理はパスタイバーシチ効果のある
RAKE受信である。
成の一例を示す。この構成での受信信号の流れを説明す
ると、アンテナ11にて受信された信号は、無線部12によ
って復調され、ベースバンド信号に変換される。このベ
ースバンド信号は、A/D変換器13によりデジタル信号に
変換される。符号発生器141〜144は、マルチパスサーチ
ャ15にて検出した拡散符号情報とフレームタイミングが
与えられている。そのため、符号発生器141〜144では送
信側の拡散符号に同期した符号が生成される。よって、
相関器161〜164においてA/D変換器13よりのベースバン
ド信号と符号発生器141〜144からの拡散符号とがそれぞ
れ乗算されて逆拡散され、これによって元の信号が取り
出せる。その後、これら逆拡散された信号は検波器171
〜174でそれぞれ検波されRAKE合成器18で合成された
後、信号処理部19へ渡される。ここで、相関器161〜164
での逆拡散処理においては、受信信号に含まれている異
なる伝達経路（マルチパス）からの信号の分離が可能で
あるので、この受信処理はパスタイバーシチ効果のある
RAKE受信である。
この符号系列としては符号間の直交性が優れた例えば
ゴールド符号系列が用いられる。ゴールド符号系列生成
器は図2Aに示すように、第1M系列生成器14Aと、第2M系
列生成器14Bと、これらＭ系列生成器14A,14Bの両出力の
排他的論理和を計算する排他的論理和算器14Xとよりな
る。なお、以下の全ての図において、円の中に“＋”で
示す記号は排他的論理和を表すものとする。第１、第2M
系列生成器14A,14Bは互いに異なるＭ系列、つまりどの
ような位相関係で比較しても互いに異なる符号を生成す
る。
ゴールド符号系列が用いられる。ゴールド符号系列生成
器は図2Aに示すように、第1M系列生成器14Aと、第2M系
列生成器14Bと、これらＭ系列生成器14A,14Bの両出力の
排他的論理和を計算する排他的論理和算器14Xとよりな
る。なお、以下の全ての図において、円の中に“＋”で
示す記号は排他的論理和を表すものとする。第１、第2M
系列生成器14A,14Bは互いに異なるＭ系列、つまりどの
ような位相関係で比較しても互いに異なる符号を生成す
る。
Ｍ系列生成器14AはシフトレジスタSRと排他的論理和
算器XRにより構成されていて、シフトクロックごとに各
シフト段の値が終段S5側に１段シフトされ、シフトレジ
スタSRの終段S5よりＭ系列が出力されると共にその出力
と、途中のシフト段の出力との排他的論理和が排他的論
理和算器XRでとられ、その出力がシフトレジスタSRの初
段S1に帰還される。第2M系列生成器14Bは例えばそのシ
フトレジスタの複数シフト段に排他的論理和算器XRをそ
れぞれ接続し、出力との排他的論理和をとり初段に帰還
している。つまり、排他的論理和算器を接続するシフト
段の位置又は／及び数を異ならせることにより、互いに
異なるＭ系列を生成する。Ｍ系列を構成する１シフトレ
ジスタSR内のレジスタ値はクロック毎に変化するが周期
性があり、レジスタ値の取りうるすべての組み合わせが
終了すれぱもとの初期値に戻る。シフトレジスタSRのシ
フト段数をｎとすれは周期長は2n−１チップである。こ
の様な２つの異なるＭ系列を排他的論理和算器XRで互い
に加算（排他的論理和）することにより、Ｍ系列と同じ
周期のゴールド符号系列が得られる。
算器XRにより構成されていて、シフトクロックごとに各
シフト段の値が終段S5側に１段シフトされ、シフトレジ
スタSRの終段S5よりＭ系列が出力されると共にその出力
と、途中のシフト段の出力との排他的論理和が排他的論
理和算器XRでとられ、その出力がシフトレジスタSRの初
段S1に帰還される。第2M系列生成器14Bは例えばそのシ
フトレジスタの複数シフト段に排他的論理和算器XRをそ
れぞれ接続し、出力との排他的論理和をとり初段に帰還
している。つまり、排他的論理和算器を接続するシフト
段の位置又は／及び数を異ならせることにより、互いに
異なるＭ系列を生成する。Ｍ系列を構成する１シフトレ
ジスタSR内のレジスタ値はクロック毎に変化するが周期
性があり、レジスタ値の取りうるすべての組み合わせが
終了すれぱもとの初期値に戻る。シフトレジスタSRのシ
フト段数をｎとすれは周期長は2n−１チップである。こ
の様な２つの異なるＭ系列を排他的論理和算器XRで互い
に加算（排他的論理和）することにより、Ｍ系列と同じ
周期のゴールド符号系列が得られる。
異なるゴールド符号系列は、Ｍ系列を構成するシフト
レジスタに設定する初期値を変化させることで生成する
ことが出来る。ユーザは異なる複数のゴールド符号系列
を同時に使用することで、送信側のゴールド符号系列同
定時間の短縮や、高速データ伝送を実現する。
レジスタに設定する初期値を変化させることで生成する
ことが出来る。ユーザは異なる複数のゴールド符号系列
を同時に使用することで、送信側のゴールド符号系列同
定時間の短縮や、高速データ伝送を実現する。
従来において、無線通信分野においては異なる複数の
符号系列を同時に生成するためには、各符号系列ごとに
符号生成器を用いていた。このため、生成符号系列の数
が多いと、回路規模や消費電力が増大する。
符号系列を同時に生成するためには、各符号系列ごとに
符号生成器を用いていた。このため、生成符号系列の数
が多いと、回路規模や消費電力が増大する。
日本国特許出願公開７−264098にはスペクトル拡散通
信方式において、複数の拡散符号を同時に生成する符号
生成器として図2Bに示すものが示されている。つまりＭ
系列生成器14の出力を末尾ビット付加器14C0へ供給する
と共にシフトレジスタ14SRへ供給し、シフトレジスタ14
SRの各シフト段の出力をそれぞれ末尾ビット付加器14C1
〜14Cnへ供給し、末尾ビット付加器14C0〜14Cnよりそれ
ぞれ互いにほぼ直交した符号系列を出力する。Ｍ系列生
成器14、シフトレジスタ14SR、末尾ビット付加器14C0〜
14Cnは、同一のクロックにより動作させられる。このよ
うにしてｎ＋１個の拡散符号を生成する。
信方式において、複数の拡散符号を同時に生成する符号
生成器として図2Bに示すものが示されている。つまりＭ
系列生成器14の出力を末尾ビット付加器14C0へ供給する
と共にシフトレジスタ14SRへ供給し、シフトレジスタ14
SRの各シフト段の出力をそれぞれ末尾ビット付加器14C1
〜14Cnへ供給し、末尾ビット付加器14C0〜14Cnよりそれ
ぞれ互いにほぼ直交した符号系列を出力する。Ｍ系列生
成器14、シフトレジスタ14SR、末尾ビット付加器14C0〜
14Cnは、同一のクロックにより動作させられる。このよ
うにしてｎ＋１個の拡散符号を生成する。
図2Bに示した符号生成器によれば、各符号系列ごとに
符号生成器を用いる場合より回路規模及び消費電力が共
に小さくなる。
符号生成器を用いる場合より回路規模及び消費電力が共
に小さくなる。
しかし図2Bに示した符号生成器において、末尾ビット
付加器14C0〜14Cnで各入力された符号系列、つまり位相
が１ビットずつ順次ずれた符号の各末尾（符号周期の終
り）に１ビットを付加して相互の直交性を与えている
が、１ビットずれるだけで、符号間に大きな相互相関が
生じてしまう。末尾ビット付加器14C0,14C1の出力符号
が例えば図2Cに示す符号１、符号２とする（各符号1,2
の末尾にはそれぞれ“1"が付加されている）。符号１が
例えば伝送路遅延で１ビット右へシフトすると、この１
ビット右シフト符号１と、符号２とは最初の１ビット
と、末尾の１ビットの２ビットしか異なっておらず、両
符号の相互相関は著しく大きくなり、異なる符号として
扱えなくなる。
付加器14C0〜14Cnで各入力された符号系列、つまり位相
が１ビットずつ順次ずれた符号の各末尾（符号周期の終
り）に１ビットを付加して相互の直交性を与えている
が、１ビットずれるだけで、符号間に大きな相互相関が
生じてしまう。末尾ビット付加器14C0,14C1の出力符号
が例えば図2Cに示す符号１、符号２とする（各符号1,2
の末尾にはそれぞれ“1"が付加されている）。符号１が
例えば伝送路遅延で１ビット右へシフトすると、この１
ビット右シフト符号１と、符号２とは最初の１ビット
と、末尾の１ビットの２ビットしか異なっておらず、両
符号の相互相関は著しく大きくなり、異なる符号として
扱えなくなる。
このように図2Bに示した符号発生器で生成された複数
の符号は移動通信のような伝搬遅延が変動している通信
に使用すると、チャネル間干渉が生じるおそれがある。
の符号は移動通信のような伝搬遅延が変動している通信
に使用すると、チャネル間干渉が生じるおそれがある。
先に述べたようにＭ系列生成器14Aの生成符号系列の
周期長は2n−１チップである。Ｍ系列生成器14Aのシフ
トレジスタSRの各シフト段よりそれぞれ符号系列を取り
出せば、互いに遅延量が異なる符号系列が得られる。し
かし、このようにして得られる符号系列は、周期長が2n
−１チップであるから、符号系列の遅延は2n−１通り存
在するが、シフトレジスタSRの各段から取り得る符号系
列はｎ個に過ぎない。しかも、これらは位相が順次１チ
ップずれているだけである。2n−１個の符号系列から位
相が十分離れた任意の符号系列を選択しようとするに
は、例えば2n−１ビットのシフトレジスタをＭ系列符号
生成器14Aの出力側に接続し、そのシフトレジスタの任
意のシフト段より符号系列を取出すようにすればよい。
しかし、2n−１ビットのシフトレジスタは回路規模が大
きくなる。あるいは相互に所望の遅延を有する各符号系
列をそれぞれ生成する符号生成器を用いることとなり、
この場合も符号系列の数が多くなると全体の回路規模が
大となる。
周期長は2n−１チップである。Ｍ系列生成器14Aのシフ
トレジスタSRの各シフト段よりそれぞれ符号系列を取り
出せば、互いに遅延量が異なる符号系列が得られる。し
かし、このようにして得られる符号系列は、周期長が2n
−１チップであるから、符号系列の遅延は2n−１通り存
在するが、シフトレジスタSRの各段から取り得る符号系
列はｎ個に過ぎない。しかも、これらは位相が順次１チ
ップずれているだけである。2n−１個の符号系列から位
相が十分離れた任意の符号系列を選択しようとするに
は、例えば2n−１ビットのシフトレジスタをＭ系列符号
生成器14Aの出力側に接続し、そのシフトレジスタの任
意のシフト段より符号系列を取出すようにすればよい。
しかし、2n−１ビットのシフトレジスタは回路規模が大
きくなる。あるいは相互に所望の遅延を有する各符号系
列をそれぞれ生成する符号生成器を用いることとなり、
この場合も符号系列の数が多くなると全体の回路規模が
大となる。
従ってこの発明の第１の目的は、小さな回路規模で、
所望の遅延を相互に有する複数の符号系列を得ることが
できる複数符号系列同時生成器を提供することにある。
所望の遅延を相互に有する複数の符号系列を得ることが
できる複数符号系列同時生成器を提供することにある。
この発明の第２の目的は回路規模が小さく、消費電力
も小さく、しかも符号相互間に位相ずれが生じても常に
相互相関が小さい、つまり常に直交性が得られる複数の
符号を同時に生成する符号生成器を提供することにあ
る。
も小さく、しかも符号相互間に位相ずれが生じても常に
相互相関が小さい、つまり常に直交性が得られる複数の
符号を同時に生成する符号生成器を提供することにあ
る。
この発明の第３の目的は、複数符号系列生成器を適用
し、短時間でセルサーチ及び／又はマルチパスサーチを
行えるCDMA受信装置を提供することである。
し、短時間でセルサーチ及び／又はマルチパスサーチを
行えるCDMA受信装置を提供することである。
発明の開示 この発明の第１の観点によれば、符号生成手段の生成
符号系列に対し、遅延した少なくとも１つの符号系列を
生成し、遅延されない符号系列と、遅延された符号系列
との排他的論理和の演算がなされて所望の遅延をもつ符
号系列が得られる。この排他的論理和算により所望の遅
延をもつ符号系列を出力する手段が複数設けられる。
符号系列に対し、遅延した少なくとも１つの符号系列を
生成し、遅延されない符号系列と、遅延された符号系列
との排他的論理和の演算がなされて所望の遅延をもつ符
号系列が得られる。この排他的論理和算により所望の遅
延をもつ符号系列を出力する手段が複数設けられる。
この発明第２の観点によれば、第１の観点において複
数符号系列同時生成器と、その内部の符号系列生成手段
の生成符号系列とはほぼ直交関係にある符号系列が第２
符号系列生成手段により生成され、この符号系列と、上
記複数符号系列同時生成器よりの複数の符号系列との排
他的論理和算がそれぞれなされて互いにほぼ直交関係に
ある複数の符号系列が同時に得られる。
数符号系列同時生成器と、その内部の符号系列生成手段
の生成符号系列とはほぼ直交関係にある符号系列が第２
符号系列生成手段により生成され、この符号系列と、上
記複数符号系列同時生成器よりの複数の符号系列との排
他的論理和算がそれぞれなされて互いにほぼ直交関係に
ある複数の符号系列が同時に得られる。
この発明の第３の観点によれば、任意の拡散符号を１
つの手段により、複数・同時に生成し、それらの拡散符
号と受信された信号との任意な組み合わせの乗算を行
い、その相関値を求めることで、在圏セルや周辺セルの
サーチを行う。
つの手段により、複数・同時に生成し、それらの拡散符
号と受信された信号との任意な組み合わせの乗算を行
い、その相関値を求めることで、在圏セルや周辺セルの
サーチを行う。
前記１つの拡散符号生成手段において、それぞれ同一
量ずつ遅延を与えた符号系列を複数生成し、これらの同
一遅延のものの排他的論理和を演算することで、位相が
ずれた同一符号の拡散符号系列を同時に生成する。
量ずつ遅延を与えた符号系列を複数生成し、これらの同
一遅延のものの排他的論理和を演算することで、位相が
ずれた同一符号の拡散符号系列を同時に生成する。
前記遅延が異なる複数の符号系列を生成する手段の１
つの符号系列と、それとは異なる符号生成初期値の符号
系列との排他的論理和を演算することで、異なる符号の
拡散符号を同時に生成する。
つの符号系列と、それとは異なる符号生成初期値の符号
系列との排他的論理和を演算することで、異なる符号の
拡散符号を同時に生成する。
図面の簡単な説明 図1Aは従来のCDMA無線受信装置を示すブロック図。
図1Bは図1Aにおけるマルチパスサーチャ15の構成を示
す図。
す図。
図2Aは従来のゴールド符号系列生成器を示すブロック
図。
図。
図2Bは１個の符号生成器で同時に複数の符号系列を生
成する従来技術を示すブロック図。
成する従来技術を示すブロック図。
図2Cは図2Bの構成の問題点を説明するための符号列の
例を示す図。
例を示す図。
図３はこの発明の原理を説明するためのＭ系列発生器
を示す図。
を示す図。
図４はこの発明を直接拡散法CDMA方式無線機の逆拡散
部に適用した例を示すブロック図。
部に適用した例を示すブロック図。
図５はこの発明による複数符号系列発生器の実施例を
示すブロック図。
示すブロック図。
図６はこの発明による複数符号系列発生器の他の実施
例を示すブロック図。
例を示すブロック図。
図７はこの発明の複数符号系列生成器が使用されるCD
MA受信装置の実施例を示すブロック図。
MA受信装置の実施例を示すブロック図。
図８は図７の実施例における在圏セルサーチの際の処
理手順を示す流れ図。
理手順を示す流れ図。
図９は図７中の拡散符号生成器30の一例を示す図。
図10は符号生成初期値と拡散符号番号との対応を格納
したメモリの内容の例を示す図。
したメモリの内容の例を示す図。
図11は図９に示す拡散符号発生器を、その１つの拡散
符号に対し、位相の異なる符号を複数生成する構成に変
更した例を示す図。
符号に対し、位相の異なる符号を複数生成する構成に変
更した例を示す図。
図12は同一符号で位相が異なる複数の拡散符号を生成
する拡散符号生成器の他の例を示す図。
する拡散符号生成器の他の例を示す図。
図13は同一符号で位相が異なる複数の拡散符号の生成
と、これと符号を異にする拡散符号とを同時に生成する
拡散符号生成器30の構成例を示す図。
と、これと符号を異にする拡散符号とを同時に生成する
拡散符号生成器30の構成例を示す図。
図14は同一符号で位相が異なる複数の拡散符号を生成
する他の構成例を示す図。
する他の構成例を示す図。
図15はＭ系列の遅延を任意に変更可能とする複数符号
生成器の構成例を示す図。
生成器の構成例を示す図。
図16はＭ系列の種類と遅延を任意に変更可能とする拡
散符号生成器の構成例を示す図。
散符号生成器の構成例を示す図。
発明を実施するための最良の形態 この発明の実施例を説明する前に、まず、この発明に
より複数の符号系列を生成する原理を説明する。図３に
示すように、Ｍ段（ここではＭ＝５）の遅延段S0〜S4か
らなるシフトレジスタSRにおける複数の所望の遅延段か
らの出力の排他的論理和を排他的論理和算器XRにより生
成し、その出力をシフトレジスタSRの入力段S4に帰還す
るよう構成したＭ系列生成器10において、シフトクロッ
クCLKによりシフト動作をさせることにより例えば2M−
１チップ長のＭ系列符号ｙ（ｋ）を生成することができ
ることは周知である。以下では、シフトレジスタSRの入
力段に帰還されるＭ系列を出力するこの排他的論理和算
器EXORを帰還排他的論理和算器と呼ぶことにする。シフ
トレジスタSRに保持されている値S0（ｋ）〜S4（ｋ）
（以下これをレジスタ値と呼）は、クロックCLK毎のシ
フト動作により変化していくが、2M−１クロック周期で
そのレジスタ値は繰り返される。
より複数の符号系列を生成する原理を説明する。図３に
示すように、Ｍ段（ここではＭ＝５）の遅延段S0〜S4か
らなるシフトレジスタSRにおける複数の所望の遅延段か
らの出力の排他的論理和を排他的論理和算器XRにより生
成し、その出力をシフトレジスタSRの入力段S4に帰還す
るよう構成したＭ系列生成器10において、シフトクロッ
クCLKによりシフト動作をさせることにより例えば2M−
１チップ長のＭ系列符号ｙ（ｋ）を生成することができ
ることは周知である。以下では、シフトレジスタSRの入
力段に帰還されるＭ系列を出力するこの排他的論理和算
器EXORを帰還排他的論理和算器と呼ぶことにする。シフ
トレジスタSRに保持されている値S0（ｋ）〜S4（ｋ）
（以下これをレジスタ値と呼）は、クロックCLK毎のシ
フト動作により変化していくが、2M−１クロック周期で
そのレジスタ値は繰り返される。
図３に示すように、ｋ（＝0,1,2,…）回シフトした後
のシフトレジスタSRのレジスタ値を とする。ただし、ここではシフト段を最終段側からS0,S
1,S2,S3,S4とする。また、ｋ回シフト後の状態におい
て、シフトレジスタSRから出力されるビットをｙ（ｋ）
とすると、ｙ（ｋ）はタップT0とT3の出力S0（ｋ）とS3
（ｋ）の排他的論理和を演算することにより得ることが
できるので、 即ち、ｙ（ｋ）は、シフトレジスタSRの帰還されるタッ
プの位置を表すベクトルとｋ回シフト後のレジスタ値と
の内積によって表すことができる。一方、図３におい
て、レジスタ値は１動作クロックで全体が左に１チップ
シフトし、その結果、シフト段S0,S1,S2,S3,S4にはそれ
ぞれ S0（ｋ＋１）＝S1（ｋ） S1（ｋ＋１）＝S2（ｋ） S2（ｋ＋１）＝S3（ｋ） S3（ｋ＋１）＝S1（ｋ） S1（ｋ＋１）＝S0（ｋ）＋S3（ｋ） が保持される。レジスタ値の初期値をＳ（０）とれば、
１回シフトしたときのレジスタ値Ｓ（１）は次式で表さ
れる。
のシフトレジスタSRのレジスタ値を とする。ただし、ここではシフト段を最終段側からS0,S
1,S2,S3,S4とする。また、ｋ回シフト後の状態におい
て、シフトレジスタSRから出力されるビットをｙ（ｋ）
とすると、ｙ（ｋ）はタップT0とT3の出力S0（ｋ）とS3
（ｋ）の排他的論理和を演算することにより得ることが
できるので、 即ち、ｙ（ｋ）は、シフトレジスタSRの帰還されるタッ
プの位置を表すベクトルとｋ回シフト後のレジスタ値と
の内積によって表すことができる。一方、図３におい
て、レジスタ値は１動作クロックで全体が左に１チップ
シフトし、その結果、シフト段S0,S1,S2,S3,S4にはそれ
ぞれ S0（ｋ＋１）＝S1（ｋ） S1（ｋ＋１）＝S2（ｋ） S2（ｋ＋１）＝S3（ｋ） S3（ｋ＋１）＝S1（ｋ） S1（ｋ＋１）＝S0（ｋ）＋S3（ｋ） が保持される。レジスタ値の初期値をＳ（０）とれば、
１回シフトしたときのレジスタ値Ｓ（１）は次式で表さ
れる。
ただし、 とする。
上述の処理を繰り返せば、 となる。つまり、ｎ回シフト後のレジスタ値Ｓ（ｎ）
は、初期値に対して行列Aa nを作用することにより得ら
れる。式（１），（２）より、ｎ回シフト後に出力され
るビットｙ（ｎ）は次式で表される。
は、初期値に対して行列Aa nを作用することにより得ら
れる。式（１），（２）より、ｎ回シフト後に出力され
るビットｙ（ｎ）は次式で表される。
ｙ（ｎ）＝（10010）Aa nS（０）＝TanS（０） （３） ただし、Tanは１行５列の行列（横ベクトル）であ
り、 Tan＝（10010）Aa n （４） と表される。以上のことは例えばU.S.Patent No.5,596,
516に示されている。
り、 Tan＝（10010）Aa n （４） と表される。以上のことは例えばU.S.Patent No.5,596,
516に示されている。
ｎ回シフト後の出力ｙ（ｎ）を表す式（３）は、初期
値Ｓ（０）が設定されたシフトレジスタに対し、Tanで
表現されるタップの出力の排他的論理和と同じであるこ
とを意味している。そこで、シフトレジスタSRの、タッ
プベクトルTan中の要素“1"の位置に対応する全てのタ
ップの出力の排他的論理和をとるもう１つの排他的論理
和算器（第２の排他的論理和算器と呼ぶ）を設ければ、
シフトレジスタに設定された現在の値Ｓ（０）に対し、
帰還排他的論理和算器から出力ｙ（０）が得られると同
時に、第２の排他的論理和算器からｎ回シフト後の出力
ｙ（ｎ）が得られる。
値Ｓ（０）が設定されたシフトレジスタに対し、Tanで
表現されるタップの出力の排他的論理和と同じであるこ
とを意味している。そこで、シフトレジスタSRの、タッ
プベクトルTan中の要素“1"の位置に対応する全てのタ
ップの出力の排他的論理和をとるもう１つの排他的論理
和算器（第２の排他的論理和算器と呼ぶ）を設ければ、
シフトレジスタに設定された現在の値Ｓ（０）に対し、
帰還排他的論理和算器から出力ｙ（０）が得られると同
時に、第２の排他的論理和算器からｎ回シフト後の出力
ｙ（ｎ）が得られる。
例えば、 を式（３）に適用した場合、 式（４）より、図３のタップT1,T3,T4から信号を取り出
し、排他的論理和を排他的論理和算器XR11とXR12により
とることにより、３回シフト後の出力ｙ（ｋ＋３）を現
在のレジスタ値から得ることができる。帰還排他的論理
和算器に接続されるシフト段のタップ位置を表すタップ
ベクトルをＴと表すと、一般に、ｎシフト後の出力ｙ
（ｎ）を現在のレジスタ値から生成するためには、次式 Tan＝TAa n （６） で表されるタップ位置の出力の排他的論理和を生成れば
よい。
し、排他的論理和を排他的論理和算器XR11とXR12により
とることにより、３回シフト後の出力ｙ（ｋ＋３）を現
在のレジスタ値から得ることができる。帰還排他的論理
和算器に接続されるシフト段のタップ位置を表すタップ
ベクトルをＴと表すと、一般に、ｎシフト後の出力ｙ
（ｎ）を現在のレジスタ値から生成するためには、次式 Tan＝TAa n （６） で表されるタップ位置の出力の排他的論理和を生成れば
よい。
この発明の実施の形態を直接拡散法のCDMA方式無線機
の逆拡散部に適用した場合について説明する。この種の
無線機の逆拡散部は、図４に示すように、制御部40から
の情報に基づき、複数の種類の拡散符号がこの発明によ
る拡散符号生成器30において生成され、受信信号は複数
の逆拡散器16において前記複数の拡散符号の対応するも
のによってそれぞれ逆拡散され、逆拡散された信号は複
数の同期検波器17においてそれぞれ同期検波され、ユー
ザデータとして出力される。
の逆拡散部に適用した場合について説明する。この種の
無線機の逆拡散部は、図４に示すように、制御部40から
の情報に基づき、複数の種類の拡散符号がこの発明によ
る拡散符号生成器30において生成され、受信信号は複数
の逆拡散器16において前記複数の拡散符号の対応するも
のによってそれぞれ逆拡散され、逆拡散された信号は複
数の同期検波器17においてそれぞれ同期検波され、ユー
ザデータとして出力される。
図５にこの発明の実施例を示し、図2Aと対応する部分
に同一符号を付けてある。この実施例ではシフトレジス
タSR1の初段S1、第２段S2、第３段S3、第４段S4、第５
段S5、つまり各シフト段からそれぞれ出力が取出され、
つまり相互に遅延量が異なる複数のＭ系列が取出され
る。これら複数のＭ系列を組合せて排他的論理和演算を
行って所望の遅延をもつＭ系列を得る。この例ではシフ
トレジスタSR1の第２及び第５段S2,S5からのＭ系列が排
他的論理和算器XR01で排他的論理和がとられ、初段S1に
帰還される。クロック発生器39からのシフトクロックCL
Kは同期してシフトレジスタSR1のシフト動作を行わせる
ことにより、第１のＭ系列が排他的論理和算器XR01から
生成される。第２段S2のＭ系列と第４段S4のＭ系列とが
排他的論理和算器XR11へ供給され、その排他的論理和算
器XR11の出力と初段S1のＭ系列とが排他的論理和算器XR
12へ供給されてその出力として所望の遅延が与えられた
第２のＭ系列を得る。また第３段S3の符号系列と第５段
S5の符号系列とが排他的論理和算器XR13へ供給され、そ
の出力として他の所望の遅延が与えられた第３のＭ系列
を得る。
に同一符号を付けてある。この実施例ではシフトレジス
タSR1の初段S1、第２段S2、第３段S3、第４段S4、第５
段S5、つまり各シフト段からそれぞれ出力が取出され、
つまり相互に遅延量が異なる複数のＭ系列が取出され
る。これら複数のＭ系列を組合せて排他的論理和演算を
行って所望の遅延をもつＭ系列を得る。この例ではシフ
トレジスタSR1の第２及び第５段S2,S5からのＭ系列が排
他的論理和算器XR01で排他的論理和がとられ、初段S1に
帰還される。クロック発生器39からのシフトクロックCL
Kは同期してシフトレジスタSR1のシフト動作を行わせる
ことにより、第１のＭ系列が排他的論理和算器XR01から
生成される。第２段S2のＭ系列と第４段S4のＭ系列とが
排他的論理和算器XR11へ供給され、その排他的論理和算
器XR11の出力と初段S1のＭ系列とが排他的論理和算器XR
12へ供給されてその出力として所望の遅延が与えられた
第２のＭ系列を得る。また第３段S3の符号系列と第５段
S5の符号系列とが排他的論理和算器XR13へ供給され、そ
の出力として他の所望の遅延が与えられた第３のＭ系列
を得る。
同様にしてシフトレジスタSR2のシフト段S2,S3,S4,S5
の出力が排他的論理和算器XR21,XR22,XR23により排他的
論理和がとられ、第1M系列として初段S1に帰還される。
クロック発生器39からのクロックCLKに同期してシフト
レジスタSR2がシフト動作を行うことにより、排他的論
理和算器XR23から第１のＭ系列とは異なる種類のＭ系列
が生成される。なお、以下の他の実施例においては、特
に説明の必要がない限り、図にはクロック発生器39を示
さない。
の出力が排他的論理和算器XR21,XR22,XR23により排他的
論理和がとられ、第1M系列として初段S1に帰還される。
クロック発生器39からのクロックCLKに同期してシフト
レジスタSR2がシフト動作を行うことにより、排他的論
理和算器XR23から第１のＭ系列とは異なる種類のＭ系列
が生成される。なお、以下の他の実施例においては、特
に説明の必要がない限り、図にはクロック発生器39を示
さない。
このようにして任意のｍビット遅延のＭ系列を生成す
るには前述したこの発明の原理に従って、次のようにし
て、互いに排他的論理和演算をとるべきシフト段の位置
を求めればよい。
るには前述したこの発明の原理に従って、次のようにし
て、互いに排他的論理和演算をとるべきシフト段の位置
を求めればよい。
いま図５に示したようにＭ系列生成器31Aのシフトレ
ジスタSR1の第２段S2と第５段S5とが帰還排他的論理和
算器XR01の入力に接続され、その出力側がシフトレジス
タの初段S1に接続されてＭ系列生成器が構成されている
場合、その各シフト段中の排他的論理和算器に接続され
ているものを“1"、接続されていないものを“0"で表わ
すと、この例ではタップベクトルは（10010）となる。
このＭ系列生成器31Aの帰還排他的論理和算器から出力
されるＭ系列に対し、ｍチップ進んだＭ系列を得るには
式（４）から次式を計算すればよいことがわかる。ただ
し、和は排他的論理和をとるものとする。
ジスタSR1の第２段S2と第５段S5とが帰還排他的論理和
算器XR01の入力に接続され、その出力側がシフトレジス
タの初段S1に接続されてＭ系列生成器が構成されている
場合、その各シフト段中の排他的論理和算器に接続され
ているものを“1"、接続されていないものを“0"で表わ
すと、この例ではタップベクトルは（10010）となる。
このＭ系列生成器31Aの帰還排他的論理和算器から出力
されるＭ系列に対し、ｍチップ進んだＭ系列を得るには
式（４）から次式を計算すればよいことがわかる。ただ
し、和は排他的論理和をとるものとする。
例えばｍ＝３の場合、 となる。この演算結果であるベクトル（01011）中の要
素“1"と対応するシフト段、S1,S2,S4の出力側を図３と
同様に図５に示すように排他的論理和算器XR11,XR12に
接続して、これらシフト段S1,S2,S4の出力Ｍ系列の排他
的論理和演算を行えば、シフトレジスタSR1の現在のレ
ジスタ値Ｓ（０）に対し、常に３回シフト後のレジスタ
値Ｓ（３）での帰還排他的論理和算器XR01の出力ｙ
（３）と同じ値が排他的論理和算器XR12の出力に得られ
る。即ち、排他的論理和算器XR12の出力には帰還排他的
論理和算器XR01の出力に対し、常に３チップ進んだＭ系
列が得られる。Ｍ系列の繰り返し周期を2M−１チップと
すれば、３チップ進んだＭ系列は2M−４チップ遅れたＭ
系列と同じなので、以下においては帰還排他的論理和算
器XR01の出力Ｍ系列に対し、他の任意の組の遅延段の排
他的論理和により得られるＭ系列を遅延Ｍ系列と呼ぶこ
ともある。
素“1"と対応するシフト段、S1,S2,S4の出力側を図３と
同様に図５に示すように排他的論理和算器XR11,XR12に
接続して、これらシフト段S1,S2,S4の出力Ｍ系列の排他
的論理和演算を行えば、シフトレジスタSR1の現在のレ
ジスタ値Ｓ（０）に対し、常に３回シフト後のレジスタ
値Ｓ（３）での帰還排他的論理和算器XR01の出力ｙ
（３）と同じ値が排他的論理和算器XR12の出力に得られ
る。即ち、排他的論理和算器XR12の出力には帰還排他的
論理和算器XR01の出力に対し、常に３チップ進んだＭ系
列が得られる。Ｍ系列の繰り返し周期を2M−１チップと
すれば、３チップ進んだＭ系列は2M−４チップ遅れたＭ
系列と同じなので、以下においては帰還排他的論理和算
器XR01の出力Ｍ系列に対し、他の任意の組の遅延段の排
他的論理和により得られるＭ系列を遅延Ｍ系列と呼ぶこ
ともある。
このように、図５の実施例によれば、所望のシフト回
数ｍ後のＭ系列と同じ位相のＭ系列を生成するよう、シ
フトレジスタSR1におけるシフト段の組を決め、その組
のシフト段の排他的論理和を生成する排他的論理和算器
を設けることにより、ｍビット位相の進んだＭ系列を生
成することができる。この様なシフト段の組を複数決
め、それぞれの組に対する排他的論理和算器を設けるこ
とにより、位相の異なる複数のＭ系列を得ることができ
る。つまり図５の例ではＭ系列生成器31Aと３つの排他
的論理和算器XR11〜XR13とにより、互いに所望の遅延を
もつ３つのＭ系列が同時に得られる。
数ｍ後のＭ系列と同じ位相のＭ系列を生成するよう、シ
フトレジスタSR1におけるシフト段の組を決め、その組
のシフト段の排他的論理和を生成する排他的論理和算器
を設けることにより、ｍビット位相の進んだＭ系列を生
成することができる。この様なシフト段の組を複数決
め、それぞれの組に対する排他的論理和算器を設けるこ
とにより、位相の異なる複数のＭ系列を得ることができ
る。つまり図５の例ではＭ系列生成器31Aと３つの排他
的論理和算器XR11〜XR13とにより、互いに所望の遅延を
もつ３つのＭ系列が同時に得られる。
この図５の例では、この発明による複数符号系列同時
生成器31の他に、Ｍ系列生成器31Aの生成符号と異なる
Ｍ系列を生成するＭ系列生成器32を設け、１個のＭ系列
生成器32よりのＭ系列と、複数符号系列生成器31よりの
３つのＭ系列とがそれぞれ排他的論理和算器X1,X2,X3で
演算されて、互いにほぼ直交関係の３つのゴールド符号
系列を出力する場合を示している。Ｍ系列生成器32に
は、シフトレジスタSR2の複数のシフト段からの出力の
排他的論理和を排他的論理和算器XR21,XR22,XR23により
生成し、シフトレジスタSR2の初段S1に帰還すると共に
Ｍ系列として出力する。Ｍ系列生成器32、複数符号系列
同時生成器31、排他的論理和算器X1,X2,X3はクロック発
生器39よりの共通のクロックCLKにより動作される。な
お、シフトレジスタSR2に全シフト段に“0"を設定する
と符号生成器32は“0"のみの系列を出力し、従って、排
他的論理和算器X1,X2,X3は単に符号系列生成器31の生成
した３つのＭ系列をそのまま出力することになる。
生成器31の他に、Ｍ系列生成器31Aの生成符号と異なる
Ｍ系列を生成するＭ系列生成器32を設け、１個のＭ系列
生成器32よりのＭ系列と、複数符号系列生成器31よりの
３つのＭ系列とがそれぞれ排他的論理和算器X1,X2,X3で
演算されて、互いにほぼ直交関係の３つのゴールド符号
系列を出力する場合を示している。Ｍ系列生成器32に
は、シフトレジスタSR2の複数のシフト段からの出力の
排他的論理和を排他的論理和算器XR21,XR22,XR23により
生成し、シフトレジスタSR2の初段S1に帰還すると共に
Ｍ系列として出力する。Ｍ系列生成器32、複数符号系列
同時生成器31、排他的論理和算器X1,X2,X3はクロック発
生器39よりの共通のクロックCLKにより動作される。な
お、シフトレジスタSR2に全シフト段に“0"を設定する
と符号生成器32は“0"のみの系列を出力し、従って、排
他的論理和算器X1,X2,X3は単に符号系列生成器31の生成
した３つのＭ系列をそのまま出力することになる。
図６は複数のＭ系列生成器が生成するＭ系列を様々に
組み合わせてそれぞれ排他的論理和をとることにより多
数の異なる符号系列を生成する場合の実施例を示し、図
５と対応する部分に同一符号を付けてある。この例では
図５中の符号生成器32、複数符号系列同時生成器31の他
に、更に複数符号系列同時生成器33が設けられる。この
複数符号系列同時生成器33はこの例ではＭ系列生成器31
A,32と異なるＭ系列生成器33Aと、その複数シフト段か
ら取り出した遅延符号系列を組合せて排他的論理和算器
XR31〜XR34により排他的論理和演算を行い、全体とし
て、相互に所望の遅延をもつ３つの符号系列を得てい
る。
組み合わせてそれぞれ排他的論理和をとることにより多
数の異なる符号系列を生成する場合の実施例を示し、図
５と対応する部分に同一符号を付けてある。この例では
図５中の符号生成器32、複数符号系列同時生成器31の他
に、更に複数符号系列同時生成器33が設けられる。この
複数符号系列同時生成器33はこの例ではＭ系列生成器31
A,32と異なるＭ系列生成器33Aと、その複数シフト段か
ら取り出した遅延符号系列を組合せて排他的論理和算器
XR31〜XR34により排他的論理和演算を行い、全体とし
て、相互に所望の遅延をもつ３つの符号系列を得てい
る。
Ｍ系列生成器33Aの出力符号系列と同時生成器31の３
つの符号系列との排他的論理和演算を演算器X1,X2,X3で
行い、またＭ系列生成器31Aの出力符号系列と排他的論
理和算器XR32,XR34の各出力符号系列との排他的論理和
演算を演算器X4,X5で行い、更に演算器X1〜X5の各出力
符号系列とＭ系列生成器32の出力符号系列と排他的論理
和演算を演算器X6〜X10でそれぞれ行って、５つの互い
にほぼ直交関係の符号系列を得る。ただしこの場合、出
力される符号系列はゴールド系列ではない。
つの符号系列との排他的論理和演算を演算器X1,X2,X3で
行い、またＭ系列生成器31Aの出力符号系列と排他的論
理和算器XR32,XR34の各出力符号系列との排他的論理和
演算を演算器X4,X5で行い、更に演算器X1〜X5の各出力
符号系列とＭ系列生成器32の出力符号系列と排他的論理
和演算を演算器X6〜X10でそれぞれ行って、５つの互い
にほぼ直交関係の符号系列を得る。ただしこの場合、出
力される符号系列はゴールド系列ではない。
上述の実施例においてはＭ系列生成器を用いたが、こ
れらＭ系列生成器の少くとも１つ、あるいは全部を他の
符号生成器を用いてもよい。その場合、各符号生成器か
ら発生する符号系列は相互にほぼ直交関係にあればよ
い。また符号系列生成のために内蔵された遅延素子を利
用して、複数遅延符号系列を取出し、これらを組合せて
排他的論理和演算を行うことにより、相互に所望の遅延
をもった複数の符号系列を生成したが、符号系列生成器
の外部に少ないシフト段のシフトレジスタを接続し、こ
れを合せ利用して、所望の遅延符号系列や、これを得る
ための排他的論理演算に用いるものを得てもよい。
れらＭ系列生成器の少くとも１つ、あるいは全部を他の
符号生成器を用いてもよい。その場合、各符号生成器か
ら発生する符号系列は相互にほぼ直交関係にあればよ
い。また符号系列生成のために内蔵された遅延素子を利
用して、複数遅延符号系列を取出し、これらを組合せて
排他的論理和演算を行うことにより、相互に所望の遅延
をもった複数の符号系列を生成したが、符号系列生成器
の外部に少ないシフト段のシフトレジスタを接続し、こ
れを合せ利用して、所望の遅延符号系列や、これを得る
ための排他的論理演算に用いるものを得てもよい。
図６に示した手法で、複数符号系列同時生成器、符号
系列生成器を更に多く設け、その出力を相互に排他的論
理和演算してもよい。また上述ではゴールド符号又はＭ
系列符号を複数同時に生成することを基本としたが同時
に生成される複数の符号系列は互にほぼ直交関係にあれ
ばよい。
系列生成器を更に多く設け、その出力を相互に排他的論
理和演算してもよい。また上述ではゴールド符号又はＭ
系列符号を複数同時に生成することを基本としたが同時
に生成される複数の符号系列は互にほぼ直交関係にあれ
ばよい。
CDMA受信装置に適用した実施例 従来のCDMAを用いた無線通信方式における受信装置に
おいて、例えば移動機では電源投入時や待ち受け状態時
などに自分の在圏すべきセル判定、自分の在圏している
周辺セルのサーチ、もしくは自分が受信するマルチパス
のサーチを専用のサーチャと呼ばれる手段で行ってい
た。従来の構成では、図1A,1Bを参照して説明したよう
に、移動機受信装置には符号発生器14i、相関器16i、検
波器17i、からなる受信信号の逆拡散・検波を行う受信
フィンガFni（ｉ＝1,2,3,4）と、それとは独立した受信
チャネルのマルチパスサーチを専用に行うマルチパスサ
ーチャ15とが設けられている。この従来構成において移
動機の電源投入時の立ち上がり動作、即ち自分の在圏セ
ル判定から信号受信開始までの動作の概略を以下に説明
する。
おいて、例えば移動機では電源投入時や待ち受け状態時
などに自分の在圏すべきセル判定、自分の在圏している
周辺セルのサーチ、もしくは自分が受信するマルチパス
のサーチを専用のサーチャと呼ばれる手段で行ってい
た。従来の構成では、図1A,1Bを参照して説明したよう
に、移動機受信装置には符号発生器14i、相関器16i、検
波器17i、からなる受信信号の逆拡散・検波を行う受信
フィンガFni（ｉ＝1,2,3,4）と、それとは独立した受信
チャネルのマルチパスサーチを専用に行うマルチパスサ
ーチャ15とが設けられている。この従来構成において移
動機の電源投入時の立ち上がり動作、即ち自分の在圏セ
ル判定から信号受信開始までの動作の概略を以下に説明
する。
移動機の電源が入ると、移動機はまずマルチパスサー
チャ15によってA/D変換器13よりのベースバンド信号を
取込み、自分が在圏すべきセルをサーチする。マルチパ
スサーチャ15の構成は図1Bに示すとおりである。生成符
号番号指定器23は、メモリ24から候補となる基地局の拡
散符号を読み出し、符号発生器25に生成すべき拡散符号
を指定する。符号発生器25はその指定された拡散符号を
生成し、乗算器26でその拡散符号とA/D変換器13よりの
入力信号と掛け合わせる。相関値判定27はその掛け合わ
された結果より、入力信号と符号発生器25で生成された
拡散符号との相関値を計算する。算出された相関値が所
定の閾値より高いかどうか判定し、入力信号の拡散符号
を特定し、在圏するセルを判定する。ここでセルを識別
する拡散符号には、通常繰り返し周期の非常に長い拡散
符号が用いられる。このため、全ての長周期拡散符号
（単にロングコートとも呼ぶ）について入力信号との相
関を１つずつとって、自セルの拡散符号の判定を行うに
は非常に時間がかかる。
チャ15によってA/D変換器13よりのベースバンド信号を
取込み、自分が在圏すべきセルをサーチする。マルチパ
スサーチャ15の構成は図1Bに示すとおりである。生成符
号番号指定器23は、メモリ24から候補となる基地局の拡
散符号を読み出し、符号発生器25に生成すべき拡散符号
を指定する。符号発生器25はその指定された拡散符号を
生成し、乗算器26でその拡散符号とA/D変換器13よりの
入力信号と掛け合わせる。相関値判定27はその掛け合わ
された結果より、入力信号と符号発生器25で生成された
拡散符号との相関値を計算する。算出された相関値が所
定の閾値より高いかどうか判定し、入力信号の拡散符号
を特定し、在圏するセルを判定する。ここでセルを識別
する拡散符号には、通常繰り返し周期の非常に長い拡散
符号が用いられる。このため、全ての長周期拡散符号
（単にロングコートとも呼ぶ）について入力信号との相
関を１つずつとって、自セルの拡散符号の判定を行うに
は非常に時間がかかる。
このように高速なセルサーチを可能とし、より柔軟な
受信装置を構成するためには、複数の拡散コード生成器
が必要なため、同路規模や消費電流が増大してしまう欠
点があった。
受信装置を構成するためには、複数の拡散コード生成器
が必要なため、同路規模や消費電流が増大してしまう欠
点があった。
そこで、前述したこの発明による複数符号同時発生器
を使用すれば、複数の拡散符号生成器を同時に用いるこ
となく、少ない回路規模、消費電流で、異なる複数の拡
散コードを同時に生成し、高速なセルサーチを可能とす
るCDMA受信装置を提供することができる。
を使用すれば、複数の拡散符号生成器を同時に用いるこ
となく、少ない回路規模、消費電流で、異なる複数の拡
散コードを同時に生成し、高速なセルサーチを可能とす
るCDMA受信装置を提供することができる。
図７はこの発明をCDMA移動機の受信装置に適用した場
合の例であり、図1Aと対応する部分に同一符号を付けて
ある。この実施例では複数の拡散符号を同時に発生する
拡散符号生成器30が設けられ、これら互いに異なる拡散
符号は相関器161〜164へ供給され、それぞれA/D変換器1
3よりのベースバンド入力信号との相関が求められる。
またこの実施例では、これら相関器161〜164で求めた相
関値がセルサーチ制御器40へ供給され、セルサーチ制御
器40はその入力された各相関値に基づき、セルサーチ制
御を行う。
合の例であり、図1Aと対応する部分に同一符号を付けて
ある。この実施例では複数の拡散符号を同時に発生する
拡散符号生成器30が設けられ、これら互いに異なる拡散
符号は相関器161〜164へ供給され、それぞれA/D変換器1
3よりのベースバンド入力信号との相関が求められる。
またこの実施例では、これら相関器161〜164で求めた相
関値がセルサーチ制御器40へ供給され、セルサーチ制御
器40はその入力された各相関値に基づき、セルサーチ制
御を行う。
図７、図８を用いて、この構成の移動機の立ち上がり
動作時の概略を説明する。移動機に電源が投入される
と、まず自分の在圏するセルの判定を行う。セルサーチ
制御器40は候補となる複数の拡散符号をメモリ24から受
信フィンガの数だけ読み出し、拡散符号生成器30に対し
設定する（ステップS1）。拡散符号生成器30は、設定さ
れた複数の拡散符号を同時に生成し、各相関器161〜164
へ供給する（ステップS2）。各相関器161〜164では、拡
散符号生成器30からのそれぞれ別々な拡散符号で入力信
号に対する相関値を求める（ステップS3）。セルサーチ
制御器40は、各相関器161〜164でそれぞれ算出された相
関値とそれが得られたタイミングを記憶する（S4）。セ
ルサーチ制御器40は、算出された相関値とある閾値と比
較し（ステップS5）、それを越える拡散符号が無い場合
は各相関器161〜164に対し、新たな候補となる拡散符号
を指定して、ステップS2に戻り（ステップS6）、拡散符
号生成器30に設定し同時に閾値を越える拡散符号がでる
まで繰り返す。閾値を越える拡散符号が検出された場
合、それを在圏するセルの拡散符号と判定し（ステップ
S7）、拡散符号生成器30に対し判定した在圏セルの拡散
符号を通知する（ステップS8）。更にセルサーチ制御器
40は、その判定した拡散符号によって相関値が得られる
複数のタイミングを、マルチパス受信信号と判断し、こ
れらのタイミングのうち相関値の最も高いタイミングを
拡散符号生成器30に通知する（ステップS8）。これによ
り拡散符号生成器30は、通知された拡散符号の複数のタ
イミングで逆拡散に使用できるように位相を変えて複数
同時に生成し、相関器161〜164に設定する。セルサーチ
制御器40は拡散符号生成器30と各相関器161〜164に対し
て受信信号と乗算を行う拡散符号を指定する。これによ
り各受信フィンガは与えられた位相の拡散符号により受
信ベースバンド信号を逆拡散することにより、在圏する
と判定したセルの信号の受信を開始する（ステップS
9）。
動作時の概略を説明する。移動機に電源が投入される
と、まず自分の在圏するセルの判定を行う。セルサーチ
制御器40は候補となる複数の拡散符号をメモリ24から受
信フィンガの数だけ読み出し、拡散符号生成器30に対し
設定する（ステップS1）。拡散符号生成器30は、設定さ
れた複数の拡散符号を同時に生成し、各相関器161〜164
へ供給する（ステップS2）。各相関器161〜164では、拡
散符号生成器30からのそれぞれ別々な拡散符号で入力信
号に対する相関値を求める（ステップS3）。セルサーチ
制御器40は、各相関器161〜164でそれぞれ算出された相
関値とそれが得られたタイミングを記憶する（S4）。セ
ルサーチ制御器40は、算出された相関値とある閾値と比
較し（ステップS5）、それを越える拡散符号が無い場合
は各相関器161〜164に対し、新たな候補となる拡散符号
を指定して、ステップS2に戻り（ステップS6）、拡散符
号生成器30に設定し同時に閾値を越える拡散符号がでる
まで繰り返す。閾値を越える拡散符号が検出された場
合、それを在圏するセルの拡散符号と判定し（ステップ
S7）、拡散符号生成器30に対し判定した在圏セルの拡散
符号を通知する（ステップS8）。更にセルサーチ制御器
40は、その判定した拡散符号によって相関値が得られる
複数のタイミングを、マルチパス受信信号と判断し、こ
れらのタイミングのうち相関値の最も高いタイミングを
拡散符号生成器30に通知する（ステップS8）。これによ
り拡散符号生成器30は、通知された拡散符号の複数のタ
イミングで逆拡散に使用できるように位相を変えて複数
同時に生成し、相関器161〜164に設定する。セルサーチ
制御器40は拡散符号生成器30と各相関器161〜164に対し
て受信信号と乗算を行う拡散符号を指定する。これによ
り各受信フィンガは与えられた位相の拡散符号により受
信ベースバンド信号を逆拡散することにより、在圏する
と判定したセルの信号の受信を開始する（ステップS
9）。
次に、通話中の動作の概略を説明する。通話中は受信
フィンガのうち幾つかのフィンガを用いて、受信信号の
逆拡散を行うとともに、残りのフィンガによって周辺セ
ルサーチを行う。例えば、受信信号レベルが十分大きけ
れば１つのフィンガのみを使って受信信号の逆拡散を行
い、他の全てのフィンガを周辺セルサーチに使用すれ
ば、セルサーチのために１度に設定できる拡散符号の数
を最大にできるので、サーチ時間が最も短縮される。逆
に、受信信号レベルが非常に低い場合は、１つのフィン
ガを周辺セルサーチに使用し、他の全てのフィンガを受
信信号の逆拡散に使用し、得られた信号をRAKE受信する
ことにより、最大のダイバーシティ効果を得ることがで
きる。
フィンガのうち幾つかのフィンガを用いて、受信信号の
逆拡散を行うとともに、残りのフィンガによって周辺セ
ルサーチを行う。例えば、受信信号レベルが十分大きけ
れば１つのフィンガのみを使って受信信号の逆拡散を行
い、他の全てのフィンガを周辺セルサーチに使用すれ
ば、セルサーチのために１度に設定できる拡散符号の数
を最大にできるので、サーチ時間が最も短縮される。逆
に、受信信号レベルが非常に低い場合は、１つのフィン
ガを周辺セルサーチに使用し、他の全てのフィンガを受
信信号の逆拡散に使用し、得られた信号をRAKE受信する
ことにより、最大のダイバーシティ効果を得ることがで
きる。
まずセルサーチ制御器40は、拡散符号生成器30に対
し、受信信号用の拡散符号とその逆拡散タイミングに合
わせた位相、及び周辺セルサーチのための拡散符号を指
定し、拡散符号を生成させる。更に、ここでは、受信信
号の逆拡散のために、例えば１フィンガをのぞいて他の
全ての受信フィンガに拡散符号生成器30から生成された
拡散符号を指定する。通話中は、残る１フィンガに対
し、基地局から報知される周辺セル情報に基づき、周期
的に設定するロングコートを切り換え周辺セルをサーチ
し、レベルを測定する。この測定したレベル時報は、受
信信号の品質低下によりハンドオーバーが必要になった
場合に用いられる。なお、ここでは周辺セルサーチ用の
フィンガを１としたが、前述のように受信信号レベルに
よりそのフィンガ数を可変として、周辺セルサーチの効
率を上げることもできる。
し、受信信号用の拡散符号とその逆拡散タイミングに合
わせた位相、及び周辺セルサーチのための拡散符号を指
定し、拡散符号を生成させる。更に、ここでは、受信信
号の逆拡散のために、例えば１フィンガをのぞいて他の
全ての受信フィンガに拡散符号生成器30から生成された
拡散符号を指定する。通話中は、残る１フィンガに対
し、基地局から報知される周辺セル情報に基づき、周期
的に設定するロングコートを切り換え周辺セルをサーチ
し、レベルを測定する。この測定したレベル時報は、受
信信号の品質低下によりハンドオーバーが必要になった
場合に用いられる。なお、ここでは周辺セルサーチ用の
フィンガを１としたが、前述のように受信信号レベルに
よりそのフィンガ数を可変として、周辺セルサーチの効
率を上げることもできる。
上記実施例における拡散符号生成器30での拡散符号生
成の実施例を以下に示す。この実施例では、拡散符号は
ゴールド符号系列を用いる。異なるゴールド符号系列
は、Ｍ系列を構成するシフトレジスタの初期値を変化さ
せることで生成することが出来る。図９を用いてこの実
施例における拡散符号生成器30の動作を説明する。この
実施例では、Ｍ系列生成器31,32のシフトレジスタSR1,S
R2から排他的論理和算器へは任意のシフト段で信号を取
り出すことが可能な構成とされている。
成の実施例を以下に示す。この実施例では、拡散符号は
ゴールド符号系列を用いる。異なるゴールド符号系列
は、Ｍ系列を構成するシフトレジスタの初期値を変化さ
せることで生成することが出来る。図９を用いてこの実
施例における拡散符号生成器30の動作を説明する。この
実施例では、Ｍ系列生成器31,32のシフトレジスタSR1,S
R2から排他的論理和算器へは任意のシフト段で信号を取
り出すことが可能な構成とされている。
Ｍ系列生成器31は図1Aと同様にシフトレジスタSR1の
所望のシフト段、ここではS5、の出力と、中間シフト
段、ここではS2の出力、との排他的論理和を排他的論理
和算器XR01により演算し、その出力を第１のＭ系列とし
て出力すると共に、第１シフト段S1に帰還する構成とな
っている。第１のＭ系列とは位相が異なる第２、第３の
Ｍ系列は、シフトレジスタSR1の複数のシフト段からの
出力の排他的論理和により生成する。この例では、第１
シフト段S1と第４シフト段S4の出力の排他的論理和を排
他的論理和算器XR12で演算し、第1M系列より１ビット進
んだ第2M系列として出力する。また、第２シフト段S2と
第３シフト段S3と第５シフト段S5の出力の排他的論理和
を排他的論理和算器XR13,XR14で生成し、第3M系列とし
て出力している。一方、Ｍ系列生成器32も図1Aと同様
に、シフトレジスタSR2の第２、第３、第４、第５シフ
ト段の出力の全ての排他的論理和を排他的論理和算器XR
21,XR22,XR23により演算し、その出力をシフトレジスタ
SR2の入力に帰還するとともに、１つのＭ系列として出
力するように構成されている。
所望のシフト段、ここではS5、の出力と、中間シフト
段、ここではS2の出力、との排他的論理和を排他的論理
和算器XR01により演算し、その出力を第１のＭ系列とし
て出力すると共に、第１シフト段S1に帰還する構成とな
っている。第１のＭ系列とは位相が異なる第２、第３の
Ｍ系列は、シフトレジスタSR1の複数のシフト段からの
出力の排他的論理和により生成する。この例では、第１
シフト段S1と第４シフト段S4の出力の排他的論理和を排
他的論理和算器XR12で演算し、第1M系列より１ビット進
んだ第2M系列として出力する。また、第２シフト段S2と
第３シフト段S3と第５シフト段S5の出力の排他的論理和
を排他的論理和算器XR13,XR14で生成し、第3M系列とし
て出力している。一方、Ｍ系列生成器32も図1Aと同様
に、シフトレジスタSR2の第２、第３、第４、第５シフ
ト段の出力の全ての排他的論理和を排他的論理和算器XR
21,XR22,XR23により演算し、その出力をシフトレジスタ
SR2の入力に帰還するとともに、１つのＭ系列として出
力するように構成されている。
図９のＭ系列生成器31からは位相の異なる３つのＭ系
列が生成され、これらがＭ系列生成器32からのＭ系列と
排他的論理和がそれぞれとられることにより、互いにほ
ぼ直交する３つのゴールド符号が得られる。帰還排他的
論理和算器XR01に与える選択したシフト段の組により決
まる位相のＭ系列に対し、他の位相のＭ系列を生成する
に排他的論理和算器XR12,XR13,XR14の与えるシフト段の
組み合わせを前述の発明の原理に従って決めることによ
り、所望の位相のＭ系列を生成することができる。例え
ば図９のＭ系列生成器31の場合、シフト段数は５なの
で、25−１＝31通りの位相を設定するシフト段の組み合
わせが存在する。従って、31種類のゴールド符号を生成
することが可能である。所望の位相のＭ系列得るために
Ｍ系列生成器31の排他的論理和をとるべきシフト段の組
を変える場合を説明したが、Ｍ系列生成器32の排他的論
理和算器XR21,XR22,XR23に与えるシフト段の組を選ぶこ
とによりＭ系列生成器32の発生するＭ系列の位相を変え
てもゴールド符号を変えることができる。更に、Ｍ系列
生成器31,32の両方においてＭ系列の位相を変えること
により、生成されるゴールド符号の位相を任意に変える
ことができる。
列が生成され、これらがＭ系列生成器32からのＭ系列と
排他的論理和がそれぞれとられることにより、互いにほ
ぼ直交する３つのゴールド符号が得られる。帰還排他的
論理和算器XR01に与える選択したシフト段の組により決
まる位相のＭ系列に対し、他の位相のＭ系列を生成する
に排他的論理和算器XR12,XR13,XR14の与えるシフト段の
組み合わせを前述の発明の原理に従って決めることによ
り、所望の位相のＭ系列を生成することができる。例え
ば図９のＭ系列生成器31の場合、シフト段数は５なの
で、25−１＝31通りの位相を設定するシフト段の組み合
わせが存在する。従って、31種類のゴールド符号を生成
することが可能である。所望の位相のＭ系列得るために
Ｍ系列生成器31の排他的論理和をとるべきシフト段の組
を変える場合を説明したが、Ｍ系列生成器32の排他的論
理和算器XR21,XR22,XR23に与えるシフト段の組を選ぶこ
とによりＭ系列生成器32の発生するＭ系列の位相を変え
てもゴールド符号を変えることができる。更に、Ｍ系列
生成器31,32の両方においてＭ系列の位相を変えること
により、生成されるゴールド符号の位相を任意に変える
ことができる。
排他的論理和算器XR01,XR12,XR14からの互いに位相の
異なるＭ系列は、排他的論理和算器X1,X2,X3において、
排他的論理和算器XR23からの異なるＭ系列と排他的論理
和がとられる。排他的論理和算器XR12及びXR14の出力か
らは、排他的論理和算器XR01からのＭ系列よりそれぞれ
１ビット及び２ビット遊んだＭ系列が生成されるため、
排他的論理和算器X1,X2,X3から異なる３種類のゴールド
符号が同時に出力される。
異なるＭ系列は、排他的論理和算器X1,X2,X3において、
排他的論理和算器XR23からの異なるＭ系列と排他的論理
和がとられる。排他的論理和算器XR12及びXR14の出力か
らは、排他的論理和算器XR01からのＭ系列よりそれぞれ
１ビット及び２ビット遊んだＭ系列が生成されるため、
排他的論理和算器X1,X2,X3から異なる３種類のゴールド
符号が同時に出力される。
例えば、移動機の電源投入時のセルサーチ時には、こ
の拡散符号生成器30のＭ系列生成器31のシフトレジスタ
SR1には符号生成初期値が設定され、Ｍ系列生成器32の
シフトレジスタSR2には予め決めた初期値が設定され
る。移動機内メモリには、符号生成初期値とそれによっ
て生成される３つのゴールド符号である拡散符号の番号
（逆拡散を行う拡散符号に対応した番号）が、図10に示
すように対応づけられている。よってある符号生成初期
値をシフトレジスタに設定し、それによって拡散符号を
生成する。その符号生成初期値から生成された拡散符号
の、受信ベースバンド信号に対する相関値に前述の閾値
を超えるピークが無かった場合は、次の符号生成初期値
がシフトレジスタに設定され、３つの更に異なる拡散符
号（ゴールド符号）を生成する。シフトレジスタSR1の
初期値を一定とし、シフトレジスタSR2に対する初期値
を変更しても同様の動作を行うことができる。
の拡散符号生成器30のＭ系列生成器31のシフトレジスタ
SR1には符号生成初期値が設定され、Ｍ系列生成器32の
シフトレジスタSR2には予め決めた初期値が設定され
る。移動機内メモリには、符号生成初期値とそれによっ
て生成される３つのゴールド符号である拡散符号の番号
（逆拡散を行う拡散符号に対応した番号）が、図10に示
すように対応づけられている。よってある符号生成初期
値をシフトレジスタに設定し、それによって拡散符号を
生成する。その符号生成初期値から生成された拡散符号
の、受信ベースバンド信号に対する相関値に前述の閾値
を超えるピークが無かった場合は、次の符号生成初期値
がシフトレジスタに設定され、３つの更に異なる拡散符
号（ゴールド符号）を生成する。シフトレジスタSR1の
初期値を一定とし、シフトレジスタSR2に対する初期値
を変更しても同様の動作を行うことができる。
発明の原理で説明したように、Ｍ系列生成器におい
て、シフトレジスタに設定する初期値を変化させること
は、発生させるＭ系列の位相を変えることである。図９
で簡単に触れたように、２つのＭ系列生成器31,32のシ
フトレジスタSR1,SR2に設定する初期値を同時に変更す
ることにより、生成される３つのゴールド符号の位相を
同時に変更することができる。
て、シフトレジスタに設定する初期値を変化させること
は、発生させるＭ系列の位相を変えることである。図９
で簡単に触れたように、２つのＭ系列生成器31,32のシ
フトレジスタSR1,SR2に設定する初期値を同時に変更す
ることにより、生成される３つのゴールド符号の位相を
同時に変更することができる。
図11は異なる位相の３つの同じゴールド符号を生成す
る拡散符号生成器30の構成例を示す。この構成では、接
続された帰還排他的論理和算器XR01の入力に接続された
２つのシフト段、ここではS2とS5の相対位置関係を保っ
て１段後段側にずれた２つのシフト段S3,S6が排他的論
理和算器XR12に接続され、更に１段後段側にずれたシフ
ト段S4,S7が排他的論理和算器XR13に接続されている。
従って、これら互いにずれた３つの組のシフト段に接続
された排他的論理和算器XR01,XR12,XR13からは１チップ
ずつ順次遅れた同じＭ系列が出力される。
る拡散符号生成器30の構成例を示す。この構成では、接
続された帰還排他的論理和算器XR01の入力に接続された
２つのシフト段、ここではS2とS5の相対位置関係を保っ
て１段後段側にずれた２つのシフト段S3,S6が排他的論
理和算器XR12に接続され、更に１段後段側にずれたシフ
ト段S4,S7が排他的論理和算器XR13に接続されている。
従って、これら互いにずれた３つの組のシフト段に接続
された排他的論理和算器XR01,XR12,XR13からは１チップ
ずつ順次遅れた同じＭ系列が出力される。
一方、Ｍ系列生成器32においては、４つのシフト段S2
〜S5からの出力の排他的論理和が排他的論理和算器XR2
1,XR22,XR23によら生成され、シフトレジスタSR2の入力
段に帰還される構成は図９の場合と同様であるが、更
に、これら４つのシフト段の相対位置関係を保って１段
後段側にずれたシフト段S3〜S6の出力の排他的論理和を
生成する３つの排他的論理和算器XR24,XR25,XR26と、更
に１段後段側にずれたシフト段S4〜S7の出力の排他的論
理和を生成する３つの排他的論理和算器XR27,XR28,XR29
が設けられている。従って、これら排他的論理和算器XR
26,XR29からは、排他的論理和算器XR23から出力される
Ｍ系列に対し同じＭ系列で位相が順次１チップずつ遅れ
たＭ系列が出力される。
〜S5からの出力の排他的論理和が排他的論理和算器XR2
1,XR22,XR23によら生成され、シフトレジスタSR2の入力
段に帰還される構成は図９の場合と同様であるが、更
に、これら４つのシフト段の相対位置関係を保って１段
後段側にずれたシフト段S3〜S6の出力の排他的論理和を
生成する３つの排他的論理和算器XR24,XR25,XR26と、更
に１段後段側にずれたシフト段S4〜S7の出力の排他的論
理和を生成する３つの排他的論理和算器XR27,XR28,XR29
が設けられている。従って、これら排他的論理和算器XR
26,XR29からは、排他的論理和算器XR23から出力される
Ｍ系列に対し同じＭ系列で位相が順次１チップずつ遅れ
たＭ系列が出力される。
Ｍ系列生成器31からのこれら１チップずつずれた３つ
のＭ系列は、Ｍ系列生成器32からの１チップずつずれた
３つのＭ系列の対応するものと互いに排他的論理和がそ
れぞれ排他的論理和算器X1,X2,X3によりとられる。その
結果、排他的論理和算．器X1,X2,X3からは位相が１チッ
プずつ順次遅れた同じゴールド符号がそれぞれ出力され
る。
のＭ系列は、Ｍ系列生成器32からの１チップずつずれた
３つのＭ系列の対応するものと互いに排他的論理和がそ
れぞれ排他的論理和算器X1,X2,X3によりとられる。その
結果、排他的論理和算．器X1,X2,X3からは位相が１チッ
プずつ順次遅れた同じゴールド符号がそれぞれ出力され
る。
図11の構成においても、Ｍ系列生成器31,32の一方の
シフトレジスタに設定する初期値を変更することによ
り、生成される位相の異なるゴールド符号を変更するこ
とができる。また、両方のシフトレジスタSR1,SR2に設
定する初期値を変更することにより、生成される３つの
ゴールド符号の位相を同時に変更することができる。
シフトレジスタに設定する初期値を変更することによ
り、生成される位相の異なるゴールド符号を変更するこ
とができる。また、両方のシフトレジスタSR1,SR2に設
定する初期値を変更することにより、生成される３つの
ゴールド符号の位相を同時に変更することができる。
図11の構成の拡散符号生成器30により生成される１チ
ップずつ位相がずれた複数のゴールド符号を、移動機の
マルチパスサーチ時に拡散符号として使用する場合は、
１度に複数の位相による逆拡散を行うことができるの
で、短時間にそれぞれのマルチパスに同期した位相（相
関が最大となるタイミング）を検出することができる。
その場合、セルサーチ時に図８中のステップS8で得られ
た相関値ピーク間隔に相当する位相差が、排他的論理和
算器X1,X2,X3からの各拡散符号に与えられるように、シ
フトレジスタSR1,SR2に対し接続する排他的論理和算器
の接続シフト段のそれぞれの組を互いにずらせぱよい。
ップずつ位相がずれた複数のゴールド符号を、移動機の
マルチパスサーチ時に拡散符号として使用する場合は、
１度に複数の位相による逆拡散を行うことができるの
で、短時間にそれぞれのマルチパスに同期した位相（相
関が最大となるタイミング）を検出することができる。
その場合、セルサーチ時に図８中のステップS8で得られ
た相関値ピーク間隔に相当する位相差が、排他的論理和
算器X1,X2,X3からの各拡散符号に与えられるように、シ
フトレジスタSR1,SR2に対し接続する排他的論理和算器
の接続シフト段のそれぞれの組を互いにずらせぱよい。
図12は位相の異なる同じゴールド符号を拡散符号とし
て複数生成する拡散符号生成器30の他の構成例を示す。
この例では、図11の場合のような２つのシフトレジスタ
SR1,SR2のシフト段に対する接続位置を同じようにずら
して複数の排他的論理和算器を設けるのではなく、図９
に示した構成において、排他的論理和算器X1の出力側に
シフトレジスタ35を接続し、シフトレジスタ35の出力を
取出すシフト段を選定して、所望の相対位相の拡散符号
（ここではゴールド符号）を複数生成するようにしたも
のである。図に破線で示すように、排他的論理和算器X
2,X3についても同様にそれらの出力をシフトレジスタ3
6,37を接続し、それらの所望のシフト段から他のゴール
ド符号を所望に位相で出力するようにしてもよい。
て複数生成する拡散符号生成器30の他の構成例を示す。
この例では、図11の場合のような２つのシフトレジスタ
SR1,SR2のシフト段に対する接続位置を同じようにずら
して複数の排他的論理和算器を設けるのではなく、図９
に示した構成において、排他的論理和算器X1の出力側に
シフトレジスタ35を接続し、シフトレジスタ35の出力を
取出すシフト段を選定して、所望の相対位相の拡散符号
（ここではゴールド符号）を複数生成するようにしたも
のである。図に破線で示すように、排他的論理和算器X
2,X3についても同様にそれらの出力をシフトレジスタ3
6,37を接続し、それらの所望のシフト段から他のゴール
ド符号を所望に位相で出力するようにしてもよい。
図13は複数の異なる種類のゴールド符号を生成し、そ
のうち少なくとも１つの種類については異なる位相で複
数のゴールド符号を生成するように構成した拡散符号生
成器30の例である。ここでは、３つのＭ系列生成器31,3
2,33が設けられ、そのうち２つ31,32は図11と同じ手法
でシフトレジスタSR1,SR2に対する排他的論理和算器の
接続シフト段の位置を同じようにずらし、２つの異なる
位相で同じゴールド符号を排他的論理和算器X1,X2から
生成している。第３のＭ系列生成器33はシフトレジスタ
SR3の異なる２つのシフト段S2,S5を帰還排他的論理和算
器XR03に接続し、その排他的論琴和出力をシフトレジス
タSR3の入力段に帰還すると共に、Ｍ系列として出力し
ている。Ｍ系列生成器32,33の生成したＭ系列は排他的
論理和算器X3で排他的論理和がとられ、ゴールド系列が
生成される。ただし、図13の構成例では帰還排他的論理
和算器XR01に接続するシフトレジスタSR1のシフト段位
置と、帰還排他的論理和算器XR03に接続するシフトレジ
スタSR3のシフト段位置とが同じになっているので、排
他的論理和算器X1とX3から異なるゴールド符号を出力す
るためには、シフトレジスタSR1とSR3に設定する初期値
を互いに異ならせる必要がある。
のうち少なくとも１つの種類については異なる位相で複
数のゴールド符号を生成するように構成した拡散符号生
成器30の例である。ここでは、３つのＭ系列生成器31,3
2,33が設けられ、そのうち２つ31,32は図11と同じ手法
でシフトレジスタSR1,SR2に対する排他的論理和算器の
接続シフト段の位置を同じようにずらし、２つの異なる
位相で同じゴールド符号を排他的論理和算器X1,X2から
生成している。第３のＭ系列生成器33はシフトレジスタ
SR3の異なる２つのシフト段S2,S5を帰還排他的論理和算
器XR03に接続し、その排他的論琴和出力をシフトレジス
タSR3の入力段に帰還すると共に、Ｍ系列として出力し
ている。Ｍ系列生成器32,33の生成したＭ系列は排他的
論理和算器X3で排他的論理和がとられ、ゴールド系列が
生成される。ただし、図13の構成例では帰還排他的論理
和算器XR01に接続するシフトレジスタSR1のシフト段位
置と、帰還排他的論理和算器XR03に接続するシフトレジ
スタSR3のシフト段位置とが同じになっているので、排
他的論理和算器X1とX3から異なるゴールド符号を出力す
るためには、シフトレジスタSR1とSR3に設定する初期値
を互いに異ならせる必要がある。
なお、上記実施例では３つの拡散コード生成している
が、同様な方法で図７の受信装置に適用できるような４
コードを生成することも可能である。上述において例え
ば図９の状態から図11への状態への変換はシフトレジス
タと、DSP（ディジタルシグナルプロセッサ）との組合
せで、その排他的論理和算を行うシフト段の組合せをソ
フトウェアにより簡単に変更することができる。上述に
おいて複数の符号系列生成手段としてＭ系列を用いたり
他の符号系列発生手段を用いてもよい。
が、同様な方法で図７の受信装置に適用できるような４
コードを生成することも可能である。上述において例え
ば図９の状態から図11への状態への変換はシフトレジス
タと、DSP（ディジタルシグナルプロセッサ）との組合
せで、その排他的論理和算を行うシフト段の組合せをソ
フトウェアにより簡単に変更することができる。上述に
おいて複数の符号系列生成手段としてＭ系列を用いたり
他の符号系列発生手段を用いてもよい。
前述の図11では、帰還排他的論理和算器XR01の出力で
あるＭ系列に対し、所望のチップ数、ここでは１チップ
と２チップ遅れたＭ系列を生成するため、帰還排他的論
理和算器XR01に接続するシフト段S2,S5の組に対し、そ
れぞれ１段及び２段、後段側にずらした位置であるシフ
ト段の組S3,S6及びS4,S7からそれぞれ排他的論理和算器
XR12,XR13に接続している。これにともない、シフトレ
ジスタSR2においても、帰還排他的論理和算器XR23から
出力されるＭ系列に対し、それぞれ１チップ、及び２チ
ップ遅れたＭ系列を生成するように、シフト段S2,S3,S4
の組に対し、シフト段S3,S4,S5の組及びシフト段S4,S5,
S6の組はそれぞれ１段及び２段ずらされており、それら
の組毎に排他的論理和がとられている。
あるＭ系列に対し、所望のチップ数、ここでは１チップ
と２チップ遅れたＭ系列を生成するため、帰還排他的論
理和算器XR01に接続するシフト段S2,S5の組に対し、そ
れぞれ１段及び２段、後段側にずらした位置であるシフ
ト段の組S3,S6及びS4,S7からそれぞれ排他的論理和算器
XR12,XR13に接続している。これにともない、シフトレ
ジスタSR2においても、帰還排他的論理和算器XR23から
出力されるＭ系列に対し、それぞれ１チップ、及び２チ
ップ遅れたＭ系列を生成するように、シフト段S2,S3,S4
の組に対し、シフト段S3,S4,S5の組及びシフト段S4,S5,
S6の組はそれぞれ１段及び２段ずらされており、それら
の組毎に排他的論理和がとられている。
この様に所望の遅延を有するＭ系列を得るためには、
シフトレジスタはＭ系列生成のために必要な最も短いシ
フト段数（基本シフト段数）、ここでは５段より更に後
段側にシフト段数が拡張されている。この様なシフト段
数の拡張を行わないでも前述の式（６）の計算を行うこ
とで、Ｍ系列生成のための基本シフト段数で構成される
Ｍ系列生成器（例えば図３）において任意の遅延（又は
進み）を有するＭ系列を生成するために排他的論理和を
とるべきシフト段の位置を計算により求めることができ
る。
シフトレジスタはＭ系列生成のために必要な最も短いシ
フト段数（基本シフト段数）、ここでは５段より更に後
段側にシフト段数が拡張されている。この様なシフト段
数の拡張を行わないでも前述の式（６）の計算を行うこ
とで、Ｍ系列生成のための基本シフト段数で構成される
Ｍ系列生成器（例えば図３）において任意の遅延（又は
進み）を有するＭ系列を生成するために排他的論理和を
とるべきシフト段の位置を計算により求めることができ
る。
図14は図11と同様に互いに位相の異なるゴールド符号
を生成する他の実施例であり、ここでは２つのＭ系列生
成器31,32はそれぞれ利用されるシフト段数が基本シフ
ト段数であるシフトレジスタSR1,SR2を使用している。
Ｍ系列生成器31の構成は図９の場合と同じであり、帰還
排他的論理和算器XR01から出力されるＭ系列に対し、そ
れぞれ１チップ及び２チップ進んだＭ系列が生成される
シフト段の位置の組が前述の式（６）の計算により決定
され、図に示すようにシフト段S1,S4の組の排他的論理
和とシフト段S2,S3,S5の組の排他的論理和がとられてい
る。Ｍ系列生成器32においても帰還排他的論理和算器XR
23の出力Ｍ系列に対し、それぞれ１チップ及び２チップ
進んだＭ系列を生成するように、シフト段S1,S2,S3,S4
の組及びS1,S4,S5の組が計算により決められており、前
者の組のシフト段出力の排他的論理和が排他的論理和算
器XR24,XR25,XR26によって生成され、後者の組のシフト
段出力の排他的論理和が排他的論理和算器XR27,XR28に
よって生成されている。これらＭ系列生成器32からの３
つのＭ系列は、Ｍ系列生成器31からの３つのＭ系列と対
応する遅延のものが排他的論理和算器X1,X2,X3で排他的
論理和がとられ、位相の異なる３つのゴールド符号とし
て出力される。
を生成する他の実施例であり、ここでは２つのＭ系列生
成器31,32はそれぞれ利用されるシフト段数が基本シフ
ト段数であるシフトレジスタSR1,SR2を使用している。
Ｍ系列生成器31の構成は図９の場合と同じであり、帰還
排他的論理和算器XR01から出力されるＭ系列に対し、そ
れぞれ１チップ及び２チップ進んだＭ系列が生成される
シフト段の位置の組が前述の式（６）の計算により決定
され、図に示すようにシフト段S1,S4の組の排他的論理
和とシフト段S2,S3,S5の組の排他的論理和がとられてい
る。Ｍ系列生成器32においても帰還排他的論理和算器XR
23の出力Ｍ系列に対し、それぞれ１チップ及び２チップ
進んだＭ系列を生成するように、シフト段S1,S2,S3,S4
の組及びS1,S4,S5の組が計算により決められており、前
者の組のシフト段出力の排他的論理和が排他的論理和算
器XR24,XR25,XR26によって生成され、後者の組のシフト
段出力の排他的論理和が排他的論理和算器XR27,XR28に
よって生成されている。これらＭ系列生成器32からの３
つのＭ系列は、Ｍ系列生成器31からの３つのＭ系列と対
応する遅延のものが排他的論理和算器X1,X2,X3で排他的
論理和がとられ、位相の異なる３つのゴールド符号とし
て出力される。
図14の説明においては、帰還排他的論理和出力である
Ｍ系列に対し、所望の遅延が与えられたＭ系列を生成す
るようなシフト段の組を計算により求めることができる
ので、そのような任意の遅延を有するＭ系列の生成を行
うようにシフト段の組を選択設定可能なことについて述
べた。図15はそのような任意の遅延を与える設定が可能
な具体的構成例を示す。この実施例では、生成するＭ系
列の種類は固定されている例であり、図14と同様にＭ系
列生成器31を構成するシフトレジスタSR1の複数のシフ
ト段S2,S5の排他的論理和が帰還排他的論理和算器XR01
により生成され、１つのＭ系列としてＭ系列生成器から
出力されると共に、シフトレジスタSR1の初段に帰還さ
れる。
Ｍ系列に対し、所望の遅延が与えられたＭ系列を生成す
るようなシフト段の組を計算により求めることができる
ので、そのような任意の遅延を有するＭ系列の生成を行
うようにシフト段の組を選択設定可能なことについて述
べた。図15はそのような任意の遅延を与える設定が可能
な具体的構成例を示す。この実施例では、生成するＭ系
列の種類は固定されている例であり、図14と同様にＭ系
列生成器31を構成するシフトレジスタSR1の複数のシフ
ト段S2,S5の排他的論理和が帰還排他的論理和算器XR01
により生成され、１つのＭ系列としてＭ系列生成器から
出力されると共に、シフトレジスタSR1の初段に帰還さ
れる。
Ｍ系列生成器31は、この実施例では更に２つのＭ系列
を生成するため、乗算回路MP11,MP12と、その乗算結果
の排他的論理和を生成する排他的論理和回路X11,X12を
有している。乗算回路MP11,MP12にはそれぞれシフトレ
ジスタSR1の全シフト段のタップ出力が与えられてい
る。乗算回路MP11,MP12にはシフトレジスタSR1の全シフ
ト段数と等しいビット数のシフト段選択信号B1,B2がそ
れぞれ与えられ、それぞれ対応するものが乗算される。
従って、例えばシフト段選択信号B1のビットが“1"に対
応するシフト段出力はそのまま排他的論理和回路X11に
与えられるが、ビットが“0"であれば乗算結果“0"が排
他的論理和回路X11に与えられる。従って、どのシフト
段の組の排他的論理和によりＭ系列を生成するかを決
め、シフト段選択信号の対応するビットが“1"となるよ
うに決めればよい。第１の符号系列（帰還排他的論理和
算器XR01の出力）に対し、生成する第２の符号系列にど
れだけの遅延を与えるかを決めれば、演算制御部50は式
（６）を演算して選択すべきシフト段の組を決定するこ
とができる。乗算回路MP12と排他的論理和回路X12につ
いても同様である。
を生成するため、乗算回路MP11,MP12と、その乗算結果
の排他的論理和を生成する排他的論理和回路X11,X12を
有している。乗算回路MP11,MP12にはそれぞれシフトレ
ジスタSR1の全シフト段のタップ出力が与えられてい
る。乗算回路MP11,MP12にはシフトレジスタSR1の全シフ
ト段数と等しいビット数のシフト段選択信号B1,B2がそ
れぞれ与えられ、それぞれ対応するものが乗算される。
従って、例えばシフト段選択信号B1のビットが“1"に対
応するシフト段出力はそのまま排他的論理和回路X11に
与えられるが、ビットが“0"であれば乗算結果“0"が排
他的論理和回路X11に与えられる。従って、どのシフト
段の組の排他的論理和によりＭ系列を生成するかを決
め、シフト段選択信号の対応するビットが“1"となるよ
うに決めればよい。第１の符号系列（帰還排他的論理和
算器XR01の出力）に対し、生成する第２の符号系列にど
れだけの遅延を与えるかを決めれば、演算制御部50は式
（６）を演算して選択すべきシフト段の組を決定するこ
とができる。乗算回路MP12と排他的論理和回路X12につ
いても同様である。
Ｍ系列生成器32にも同様の２つの乗算回路MP21,MP22
と２つの排他的論理和回路X21,X22が設けられ、帰還排
他的論理和算器XR23から生成される符号系列に対し、所
望の遅延が与えられた２つの符号系列を同様に生成す
る。
と２つの排他的論理和回路X21,X22が設けられ、帰還排
他的論理和算器XR23から生成される符号系列に対し、所
望の遅延が与えられた２つの符号系列を同様に生成す
る。
図15の構成によれば、乗算回路に与えるシフト段選択
信号により任意のシフト段の組の排他的論理和を生成す
ることが可能であり、従って、任意の遅延が与えられた
Ｍ系列を生成することができる。演算制御部50はシフト
レジスタSR1,SR2に初期値IN1,IN2を設定し、シフトクロ
ックCLKを与えてシフト動作を行わせることによりそれ
ぞれのＭ系列生成器31,32から３つの異なる位相のＭ系
列を生成することができる。これらＭ系列生成器31から
の３つのＭ系列と、Ｍ系列生成器32からの３つのＭ系列
は、遅延の対応するもの同士で出力排他的論理和算器X
1,X2,X3によりそれぞれ排他的論理和がとられ、位相の
異なる３つのゴールド符号を拡散符号として出力され
る。
信号により任意のシフト段の組の排他的論理和を生成す
ることが可能であり、従って、任意の遅延が与えられた
Ｍ系列を生成することができる。演算制御部50はシフト
レジスタSR1,SR2に初期値IN1,IN2を設定し、シフトクロ
ックCLKを与えてシフト動作を行わせることによりそれ
ぞれのＭ系列生成器31,32から３つの異なる位相のＭ系
列を生成することができる。これらＭ系列生成器31から
の３つのＭ系列と、Ｍ系列生成器32からの３つのＭ系列
は、遅延の対応するもの同士で出力排他的論理和算器X
1,X2,X3によりそれぞれ排他的論理和がとられ、位相の
異なる３つのゴールド符号を拡散符号として出力され
る。
図15ではＭ系列生成器31及び32の生成するＭ系列の種
類が固定されている場合を示したが、帰還排他的論理和
をとるシフト段の組についても乗算回路を使って任意の
シフト段の組を選択し、排他的論理和をとる構成として
もよく、その例を図16に示す。この例では、Ｍ系列生成
器31においては図15における排他的論理和算器XR01の固
定された接続の代わりに、シフトレジスタSR1の全タッ
プとシフト段選択信号B0との乗算を行う乗算回路MP10
と、全てのシフト段についての乗算結果の排他的論理和
を生成する排他的論理和回路X10が追加されている。排
他的論理和回路X10からの符号系列はシフトレジスタSR1
の初段に帰還される。Ｍ系列生成器32についても同様の
構成とされ、乗算回路MP20と排他的論理和回路X20が追
加されている。乗算回路M20は演算制御部50により与え
られたシフト段選択信号B5とシフトレジスタSR2の全シ
フト段からの出力との乗算を行うことにより指定された
シフト段を選択し、排他的論理和回路X20に与え、その
排他的論理和出力はシフトレジスタSR2の初段に帰還さ
れる。
類が固定されている場合を示したが、帰還排他的論理和
をとるシフト段の組についても乗算回路を使って任意の
シフト段の組を選択し、排他的論理和をとる構成として
もよく、その例を図16に示す。この例では、Ｍ系列生成
器31においては図15における排他的論理和算器XR01の固
定された接続の代わりに、シフトレジスタSR1の全タッ
プとシフト段選択信号B0との乗算を行う乗算回路MP10
と、全てのシフト段についての乗算結果の排他的論理和
を生成する排他的論理和回路X10が追加されている。排
他的論理和回路X10からの符号系列はシフトレジスタSR1
の初段に帰還される。Ｍ系列生成器32についても同様の
構成とされ、乗算回路MP20と排他的論理和回路X20が追
加されている。乗算回路M20は演算制御部50により与え
られたシフト段選択信号B5とシフトレジスタSR2の全シ
フト段からの出力との乗算を行うことにより指定された
シフト段を選択し、排他的論理和回路X20に与え、その
排他的論理和出力はシフトレジスタSR2の初段に帰還さ
れる。
図16の構成によれば、Ｍ系列生成器31、32における乗
算回路MP10、MP20に与えるシフト段選択信号を変更する
ことによりそれぞれ生成するＭ系列の種類を変更するこ
とができる。勿論、乗算回路MP11,MP12,MP21,MP22に与
えるシフト段選択信号B1,B2,B3,B4を変更することによ
り、生成されるＭ系列の遅延を変更できることは図15の
場合と同様である。
算回路MP10、MP20に与えるシフト段選択信号を変更する
ことによりそれぞれ生成するＭ系列の種類を変更するこ
とができる。勿論、乗算回路MP11,MP12,MP21,MP22に与
えるシフト段選択信号B1,B2,B3,B4を変更することによ
り、生成されるＭ系列の遅延を変更できることは図15の
場合と同様である。
図16では２つのＭ系列生成器31,32ともＭ系列の種類
を変更できるようにした場合を示したが、例えばＭ系列
生成器31における帰還Ｍ系列を生成する構成は図15と同
様に予め決めたシフト段の組を帰還排他的論理和算器XR
01に固定的に接続した構成としてもよい。逆に、Ｍ系列
生成器32側で生成するＭ系列の種類を固定するようにし
てもよい。図15,16で示した乗算回路と排他的論理和回
路の組合せにより任意のシフト段の組の排他的論理和を
生成する構成は、図3,5,6,9,11のどの構成にも適用する
ことができる。
を変更できるようにした場合を示したが、例えばＭ系列
生成器31における帰還Ｍ系列を生成する構成は図15と同
様に予め決めたシフト段の組を帰還排他的論理和算器XR
01に固定的に接続した構成としてもよい。逆に、Ｍ系列
生成器32側で生成するＭ系列の種類を固定するようにし
てもよい。図15,16で示した乗算回路と排他的論理和回
路の組合せにより任意のシフト段の組の排他的論理和を
生成する構成は、図3,5,6,9,11のどの構成にも適用する
ことができる。
発明の効果 以上述べたようにこの発明の複数符号系列生成器によ
れば、符号系列生成器と、排他的論理和算器とを用い
て、所望の遅延の符号系列を複数同時に生成することが
でき、2n−１ビットのシフトレジスタを用意したり、各
列の符号生成器を用いる場合より、回路規模を小さなも
のとすることができ、一消費電力も少ないものとなる。
れば、符号系列生成器と、排他的論理和算器とを用い
て、所望の遅延の符号系列を複数同時に生成することが
でき、2n−１ビットのシフトレジスタを用意したり、各
列の符号生成器を用いる場合より、回路規模を小さなも
のとすることができ、一消費電力も少ないものとなる。
また、各符号列ごとの符号生成器を設けることなく、
ほぼ直交関係の符号系列を複数同時に生成でき、小形に
構成でき、消費電力も小さくて済み、携帯電話機のよう
に複数の伝搬遅延が生じる場合でも、各符号系列を確実
に分離することができる。
ほぼ直交関係の符号系列を複数同時に生成でき、小形に
構成でき、消費電力も小さくて済み、携帯電話機のよう
に複数の伝搬遅延が生じる場合でも、各符号系列を確実
に分離することができる。
この発明の複数符号系列生成器をCDMA受信装置に適用す
れば、拡散符号生成器を複数使用することなく、簡易な
手段で符号系列を複数・同時生成することで無線受信装
置における在圏セルサーチ、周辺セルサーチの高速化が
可能となり、回路規模や消費電流を少なくすることが出
来る。
れば、拡散符号生成器を複数使用することなく、簡易な
手段で符号系列を複数・同時生成することで無線受信装
置における在圏セルサーチ、周辺セルサーチの高速化が
可能となり、回路規模や消費電流を少なくすることが出
来る。
フロントページの続き (56)参考文献 特開 昭59−47833（ＪＰ，Ａ) 特開 昭60−177719（ＪＰ，Ａ) 特開 平９−181704（ＪＰ，Ａ) 特開 平11−136101（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 13/00 - 13/06 H04B 1/69 - 1/713
Claims (20)
- 【請求項１】複数のシフト段を有し、第１の初期値が設
定され、クロックに同期してシフト動作を行うシフトレ
ジスタと、 上記シフトレジスタの予め決めた第１の組の複数のシフ
ト段からの出力の排他的論理和を第１符号系列として出
力すると共に、その第１符号系列を上記シフトレジスタ
の入力に帰還する第１符号生成排他的論理和手段と、 上記第１の組と異なる第２の組のシフト段の出力の排他
的論理和を上記第１符号系列に対し所定のチップ数だけ
遅延した第２の符号系列として出力する第２符号生成排
他的論理和手段と、 上記シフトレジスタのシフト動作を行わせるクロックを
供給するクロック手段と、 複数のシフト段を有し、上記第２初期値とは異なる第２
初期値が設定され、上記クロックに同期してシフト動作
を行う第２シフトレジスタと、 上記第２シフトレジスタの予め決めた第３の組の複数の
シフト段の出力の排他的論理和を生成し、第３符号系列
として出力すると共にその第３符号系列を上記第２シフ
トレジスタの入力に帰還する第３符号生成排他的論理和
手段と、 複数のシフト段を有し、上記第１及び第２初期値と異な
る第３初期値が設定され、上記クロックに同期してシフ
ト動作を行う第３シフトレジスタと、 上記第３シフトレジスタの予め決めた第４の組の複数の
シフト段の出力の排他的論理和を第４符号系列として出
力すると共に、上記第３シフトレジスタの入力に帰還す
る第４符号生成排他的論理和手段と、 上記第３シフトレジスタの上記第４の組と異なる第５の
組の複数のシフト段の出力の排他的論理和を第５符号系
列として出力する第５符号生成排他的論理和手段と、 上記第1,第2,第3,第４及び第５符号系列のうちのそれぞ
れ少なくとも３つの符号系列を含む予め決めた複数の組
合せに対しそれぞれ排他的論理和を生成し、それぞれ互
いに直交する複数の拡散符号として出力する複数の出力
排他的論理和手段、とを含む複数符号系列生成器。 - 【請求項２】請求項１の複数符号系列生成器において、
上記第１の組と第２の組のシフト段数は同じでありかつ
組内の複数のシフト段間の相対位置は同じであり、上記
第１シフトレジスタにおける上記第２の組の複数のシフ
ト段の位置は、上記第１の組の複数のシフト段間の相対
位置を保持して１以上の所定段数ずらした位置であり、
更に、 複数のシフト段を有し、上記第１初期値とは異なる第２
初期値が設定され、上記クロックに同期してシフト動作
を行う第２シフトレジスタと、 上記第２シフトレジスタの予め決めた第３の組の複数の
シフト段の出力の排他的論理和を生成し、第３符号系列
として出力すると共にその第３符号系列を上記第２シフ
トレジスタの入力に帰還する第３符号生成排他的論理和
手段と、 上記第２シフトレジスタの上記第３の組とは異なる第４
の組の複数のシフト段の出力の排他的論理和を生成し、
第４符号系列として出力する第４符号生成排他的論理和
手段と、上記第３の組と上記第４の組のシフト段数は同
じでありかつ組内の複数のシフト段間の相対位置は同じ
であり、上記第２シフトレジスタにおける上記第４の組
の複数のシフト段の位置は、上記第３の組の位置を上記
所定段数だけ上記第２の組のシフト段と同じ方向にずら
した位置であり、 上記第１及び第２符号系列と上記第３及び第４符号系列
の排他的論理和をそれぞれ生成し、互いに所定チップ数
位相がずれた第１及び第２拡散符号として出力する第１
及び第２出力排他的論理和手段、 とを含む。 - 【請求項３】請求項１に記載の複数符号系列生成器にお
いて、更に、複数のシフト段を有し、上記第１初期値と
は異なる第２初期値が設定され、上記クロックに同期し
てシフト動作を行う第２シフトレジスタと、 上記第２シフトレジスタの予め決めた第３の組の複数の
シフト段の出力の排他的論理和を生成し、第３符号系列
として出力すると共にその第３符号系列を上記第２シフ
トレジスタの入力に帰還する第３符号生成排他的論理和
手段と、 上記第１及び第２符号系列の一方と上記第３符号系列と
の排他的論理和を出力する第１出力排他的論理和手段
と、 上記第１出力排他的論理和手段の出力に接続され、複数
のシフト段を有する遅延用シフトレジスタ、 とを含み、上記遅延用シフトレジスタの入力と、シフト
段の予め決めた複数の位置から、互いに予め決めたチッ
プ数の遅延が与えられた複数の符号系列が拡散符号とし
てそれぞれ出力される。 - 【請求項４】請求項３に記載の複数符号系列生成器にお
いて、更に、 上記第１及び第２符号系列の他方と上記第３符号系列と
の排他的論理和を出力する第２出力排他的論理和手段
と、 上記第２出力排他的論理和手段の出力に接続され、複数
のシフト段を有する第２遅延用シフトレジスタ、 とを含み、上記第２遅延用シフトレジスタの入力と、シ
フト段の予め決めた複数の位置から、互いに予め決めた
チップ数の遅延が与えられた複数の符号系列が拡散符号
としてそれぞれ出力される。 - 【請求項５】請求項２に記載の複数符号系列生成器にお
いて、更に、 複数のシフト段を有し、上記第２初期値とは異なる第３
初期値が設定され、上記クロックに同期してシフト動作
を行う第３シフトレジスタと、 上記第３シフトレジスタの予め決めた第５の組の複数の
シフト段の出力の排他的論理和を生成し、第５符号系列
として出力すると共にその第５符号系列を上記第３シフ
トレジスタの入力に帰還する第５符号生成排他的論理和
手段と、 上記第３及び第４符号系列の一方と上記第５符号系列と
の排他的論理和を生成し、上記第１及び第２拡散符号と
直交する第３拡散符号として出力する第３出力排他的論
理和手段、 とを含む。 - 【請求項６】請求項１または２の複数符号系列生成器に
おいて、上記第１符号生成排他的論理和手段は、 上記シフトレジスタの全シフト段のタップ出力がそれぞ
れ入力されシフト段選択信号に従って所望のシフト段の
出力を選択出力するシフト段選択手段と、 上記シフト段選択手段により選択されたシフト段の出力
の排他的論理和を生成する排他的論理和回路と、 上記所望の符号系列を生成するシフト段の組を指定する
シフト段選択信号を生成し、上記シフト段選択手段に与
える演算制御手段、 とを含む。 - 【請求項７】請求項１または２の複数符号系列生成器に
おいて、上記第２符号生成排他的論理和手段は、 上記シフトレジスタの全シフト段のタップ出力がそれぞ
れ入力されシフト段選択信号に従って所望のシフト段の
出力を選択出力する少なくとも１つのシフト段選択手段
と、 上記シフト段選択手段によりそれぞれ選択されたシフト
段の出力の排他的論理和を生成する排他的論理和回路
と、 上記所定のチップ数の遅延を与えるシフト段の組を演算
により求め、そのシフト段の組を指定するシフト段選択
信号をそれぞれ生成し、上記シフト段選択手段に与える
演算制御手段、とを含み、 上記第１符号生成排他的論理和手段は、 上記シフトレジスタの全シフト段のタップ出力がそれぞ
れ入力されシフト段選択信号に従って所望のシフト段の
出力を選択出力するシフト段選択手段と、 上記シフト段選択手段により選択されたシフト段の出力
の排他的論理和を生成する排他的論理和回路と、 上記所望の符号系列を生成するシフト段の組を指定する
シフト段選択信号を生成し、上記シフト段選択手段に与
える演算制御手段、 とを含む。 - 【請求項８】請求項６の複数符号系列生成器において、
各上記シフト段選択信号は上記シフトレジスタの全シフ
ト段の数と同じ数のビットから構成され、各上記排他的
論理和回路は全ての上記乗算結果の排他的論理和を生成
し、上記Ｍ系列として出力する。 - 【請求項９】複数の拡散符号で受信信号をそれぞれ逆拡
散して受信データを取り出す複数の受信フィンガを有す
るCDMA無線受信装置において、上記複数の受信フィンガ
へそれぞれ拡散符号を同時に生成供給する複数符号系列
生成器と、上記複数符号系列生成器に対し発生すべき複
数の拡散符号を指定し、どのフィンガに与えるかを指定
する制御部、とを含み、 上記複数符号系列生成器は、複数のシフト段を有し、上
記制御部により第１の初期値が設定され、クロックに同
期してシフト動作を行うシフトレジスタと、上記シフト
レジスタの予め決めた第１の組のシフト段からの出力の
排他的論理和を第１符号系列として出力すると共に、そ
の第１符号系列を上記シフトレジスタの入力に帰還する
第１符号生成排他的論理和手段と、上記第１の組とは異
なり、かつ互いに異なる複数の第２の組のシフト段の出
力の組ごとの排他的論理和を上記第１符号系列に対しそ
れぞれ所定のチップ数だけ遅延した複数の第２の符号系
列としてそれぞれ出力する複数の第２符号生成排他的論
理和手段、とを含み、上記第１符号系列と複数の上記第
２符号系列は拡散符号として上記制御部の指定により上
記複数の受信フィンガに供給され、 更に、複数のシフト段を有し、上記第１初期値とは異な
る第２初期値が設定され、上記クロックに同期してシフ
ト動作を行う第２シフトレジスタと、 上記第２シフトレジスタの予め決めた第３の組の複数の
シフト段の出力を排他的論理和を生成し、第３符号系列
として出力すると共にその第３符号系列を上記第２シフ
トレジスタの入力に帰還する第３符号生成排他的論理和
手段と、 複数のシフト段を有し、上記第１及び第２初期値と異な
る第３初期値が設定され、上記クロックに同期してシフ
ト動作を行う第３シフトレジスタと、 上記第３シフトレジスタの予め決めた第４の組の複数の
シフト段の出力の排他的論理和を第４符号系列として出
力すると共に、上記第３シフトレジスタの入力に帰還す
る第４符号生成排他的論理和手段と、 上記第３シフトレジスタの上記第４の組とは異なり、か
つ互いに異なる複数の第５の組のシフト段の出力の組ご
との排他的論理和を複数の第５符号系列としてそれぞれ
出力する複数の第５符号生成排他的論理和手段と、 上記第1,第2,第3,第４及び第５符号系列のうちのそれぞ
れ少なくとも３つの符号系列を含む予め決めた複数の組
合せに対しそれぞれ排他的論理和を生成し、それぞれ互
いに直交する複数の拡散符号として出力する複数の出力
排他的論理和手段、 とを含む。 - 【請求項１０】複数の拡散符号で受信信号をそれぞれ逆
拡散して受信データを取り出す複数の受信フィンガを有
するCDMA無線受信装置において、上記複数の受信フィン
ガへそれぞれ拡散符号を同時に生成供給する複数符号系
列生成器と、上記複数符号系列生成器に対し発生すべき
複数の拡散符号を指定し、どのフィンガに与えるかを指
定する制御部、とを含み、 上記複数符号系列生成器は、複数のシフト段を有し、上
記制御部により第１の初期値が設定され、クロックに同
期してシフト動作を行うシフトレジスタと、上記シフト
レジスタの予め決めた第１の組のシフト段からの出力の
排他的論理和を第１符号系列として出力すると共に、そ
の第１符号系列を上記シフトレジスタの入力に帰還する
第１符号生成排他的論理和手段と、上記第１の組とは異
なり、かつ互いに異なる複数の第２の組のシフト段の出
力の組ごとの排他的論理和を上記第１符号系列に対しそ
れぞれ所定のチップ数だけ遅延した複数の第２の符号系
列としてそれぞれ出力する複数の第２符号生成排他的論
理和手段、とを含み、上記第１符号系列と複数の上記第
２符号系列は拡散符号として上記制御部の指定により上
記複数の受信フィンガに供給され、 上記第１の組と各上記第２の組のシフト段数は同じであ
りかつ組内のシフト段間の相対位置も同じであり、上記
第１シフトレジスタにおける上記複数の第２の組の位置
は、上記第１の組の位置を１段以上それぞれ異なる段数
ずらした位置であり、更に、 複数のシフト段を有し、上記第１初期値とは異なる第２
初期値が設定され、上記クロックに同期してシフト動作
を行う第２シフトレジスタと、 上記第２シフトレジスタの予め決めた第３の組の複数の
シフト段の出力の排他的論理和を生成し、第３符号系列
として出力すると共にその第３符号系列を上記第２シフ
トレジスタの入力に帰還する第３符号生成排他的論理和
手段と、 上記第２シフトレジスタの上記第３の組とは異なり、か
つ互いに異なる複数の第４の組のシフト段の出力の組ご
との排他的論理和を複数の第４の符号系列としてそれぞ
れ出力する複数の第４符号生成排他的論理和手段と、上
記第３の組と各上記第４の組のシフト段数は同じであり
かつ組内の複数のシフト段間の相対位置も同じであり、
上記第２シフトレジスタにおける上記複数の第４の組の
位置は、上記第３の組の位置を上記それぞれ異なる段数
だけ上記複数の第２の組と同じ方向にずらした位置であ
り、 上記第１及び第２符号系列と上記第３及び第４符号系列
の排他的論理和をそれぞれ生成し、互いに所定チップ数
位相がずれた複数の拡散符号として出力する複数の出力
排他的論理和手段、 とを含む。 - 【請求項１１】複数の拡散符号で受信信号をそれぞれ逆
拡散して受信データを取り出す複数の受信フィンガを有
するCDMA無線受信装置において、上記複数の受信フィン
ガへそれぞれ拡散符号を同時に生成供給する複数符号系
列生成器と、上記複数符号系列生成器に対し発生すべき
複数の拡散符号を指定し、どのフィンガに与えるかを指
定する制御部、とを含み、 上記複数符号系列生成器は、複数のシフト段を有し、上
記制御部により第１の初期値が設定され、クロックに同
期してシフト動作を行うシフトレジスタと、上記シフト
レジスタの予め決めた第１の組のシフト段からの出力の
排他的論理和を第１符号系列として出力すると共に、そ
の第１符号系列を上記シフトレジスタの入力に帰還する
第１符号生成排他的論理和手段と、上記第１の組とは異
なり、かつ互いに異なる複数の第２の組のシフト段の出
力の組ごとの排他的論理和を上記第１符号系列に対しそ
れぞれ所定のチップ数だけ遅延した複数の第２の符号系
列としてそれぞれ出力する複数の第２符号生成排他的論
理和手段、とを含み、上記第１符号系列と複数の上記第
２符号系列は拡散符号として上記制御部の指定により上
記複数の受信フィンガに供給され、更に、 複数のシフト段を有し、上記第１初期値とは異なる第２
初期値が設定され、上記クロックに同期してシフト動作
を行う第２シフトレジスタと、 上記第２シフトレジスタの予め決めた第３の組の複数の
シフト段の出力の排他的論理和を生成し、第３符号系列
として出力すると共にその第３符号系列を上記第２シフ
トレジスタの入力に帰還する第３符号生成排他的論理和
手段と、 上記第１符号系列及び上記複数の第２符号系列の少なく
とも１つと上記第３符号系列と排他的論理和を出力する
第１出力排他的論理和手段と、 上記第１出力排他的論理和手段の出力に接続され、複数
のシフト段を有する遅延用シフトレジスタ、 とを含み、上記遅延用シフトレジスタの入力と、シフト
段の予め決めた複数の位置から、互いに予め決めたチッ
プ数の遅延が与えられた複数の符号系列が拡散符号とし
てそれぞれ出力される。 - 【請求項１２】請求項11に記載のCDMA無線受信装置にお
いて、上記複数符号系列生成器は、更に、 上記第１符号系列及び上記複数の第２符号系列の他の少
なくとも１つと上記第３符号系列との排他的論理和を出
力する第２出力排他的論理和手段と、 上記第２出力排他的論理和手段の出力に接続され、複数
のシフト段を有する第２遅延用シフトレジスタ、 とを含み、上記第２遅延用シフトレジスタの入力と、シ
フト段の予め決めた複数の位置から、互いに予め決めた
チップ数の遅延が与えられた複数の符号系列が拡散符号
としてそれぞれ出力される。 - 【請求項１３】請求項10に記載のCDMA無線受信装置にお
いて、上記複数符号系列生成器は、更に、 複数のシフト段を有し、上記第２初期値とは異なる第３
初期値が設定され、上記クロックに同期してシフト動作
を行う第３シフトレジスタと、 上記第３シフトレジスタの予め決めた第５の組の複数の
シフト段の出力の排他的論理和を第５符号系列として出
力すると共にその第５符号系列を上記第３シフトレジス
タの入力に帰還する第５符号生成排他的論理和手段と、 上記第３及び第４符号系列の１つと上記第５符号系列と
の排他的論理和を生成し、上記第１及び第２拡散符号と
直交する第３拡散符号として出力する第３出力排他的論
理和手段、 とを含む。 - 【請求項１４】複数の拡散符号で受信信号をそれぞれ逆
拡散して受信データを取り出す複数の受信フィンガを有
するCDMA無線受信装置において、上記複数の受信フィン
ガへそれぞれ拡散符号を同時に生成供給する複数符号系
列生成器と、上記複数符号系列生成器に対し発生すべき
複数の拡散符号を指定し、どのフィンガに与えるかを指
定する制御部、とを含み、 上記複数符号系列生成器は、複数のシフト段を有し、上
記制御部により第１の初期値が設定され、クロックに同
期してシフト動作を行うシフトレジスタと、上記シフト
レジスタの予め決めた第１の組のシフト段からの出力の
排他的論理和を第１符号系列として出力すると共に、そ
の第１符号系列を上記シフトレジスタの入力に帰還する
第１符号生成排他的論理和手段と、上記第１の組とは異
なり、かつ互いに異なる複数の第２の組のシフト段の出
力の組ごとの排他的論理和を上記第１符号系列に対しそ
れぞれ所定のチップ数だけ遅延した複数の第２の符号系
列としてそれぞれ出力する複数の第２符号生成排他的論
理和手段、とを含み、上記第１符号系列と複数の上記第
２符号系列は拡散符号として上記制御部の指定により上
記複数の受信フィンガに供給され、 上記各符号生成排他的論理和手段は、 上記シフトレジスタの全シフト段のタップ出力がそれぞ
れ入力されシフト段選択信号に従って所望のシフト段の
出力を選択出力するシフト段選択手段と、 上記シフト段選択手段によりそれぞれ選択されたシフト
段の出力の排他的論理和を生成する排他的論理和回路
と、 上記所定のチップ数の遅延をそれぞれ与えるシフト段の
組を演算によりそれぞれ求め、それらのシフト段の組を
それぞれ指定するシフト段選択信号をそれぞれ生成し、
上記シフト段選択手段に与える演算制御手段、 とを含む。 - 【請求項１５】請求項14に記載のCDMA無線受信装置にお
いて、上記シフト段選択信号は上記シフトレジスタの全
シフト段数と同じ数のビットを有し、上記シフト段選択
手段は、上記全シフト段の出力と上記シフト段選択信号
の対応するビットとを乗算し、乗算結果を出力する乗算
回路を含み、上記第２排他的論理和手段は上記乗算回路
の全ての上記乗算結果の排他的論理和を生成し、上記Ｍ
系列として出力する。 - 【請求項１６】複数の拡散符号で受信信号をそれぞれ逆
拡散して受信データを取り出す複数の受信フィンガを有
するCDMA無線受信装置において、上記複数の受信フィン
ガへそれぞれ拡散符号を同時に生成供給する複数符号系
列生成器と、上記複数符号系列生成器に対し発生すべき
複数の拡散符号を指定し、どのフィンガに与えるかを指
定する制御部、とを含み、 上記複数符号系列生成器は、複数のシフト段を有し、上
記制御部により第１の初期値が設定され、クロックに同
期してシフト動作を行うシフトレジスタと、上記シフト
レジスタの予め決めた第１の組のシフト段からの出力の
排他的論理和を第１符号系列として出力すると共に、そ
の第１符号系列を上記シフトレジスタの入力に帰還する
第１符号生成排他的論理和手段と、上記第１の組とは異
なり、かつ互いに異なる複数の第２の組のシフト段の出
力の組ごとの排他的論理和を上記第１符号系列に対しそ
れぞれ所定のチップ数だけ遅延した複数の第２の符号系
列としてそれぞれ出力する複数の第２符号生成排他的論
理和手段、とを含み、上記第１符号系列と複数の上記第
２符号系列は拡散符号として上記制御部の指定により上
記複数の受信フィンガに供給され、 上記第１符号生成排他的論理和手段は、 上記シフトレジスタの全シフト段のタップ出力がそれぞ
れ入力されシフト段選択信号に従って所望のシフト段の
出力を選択出力するシフト段選択手段と、 上記シフト段選択手段により選択されたシフト段の出力
の排他的論理和を生成する排他的論理和回路と、 上記所望の符号系列を生成するシフト段の組を指定する
シフト段選択信号を生成し、上記シフト段選択手段に与
える演算制御手段、 とを含む。 - 【請求項１７】請求項16に記載のCDMA無線受信装置にお
いて、各上記シフト段選択信号は上記シフトレジスタの
全シフト段の数と同じ数のビットから構成され、各上記
排他的論理和回路は全ての上記乗算結果の排他的論理和
を生成し、上記Ｍ系列として出力する。 - 【請求項１８】複数の拡散符号で受信信号をそれぞれ逆
拡散して受信データを取り出す複数の受信フィンガを有
するCDMA無線受信装置において、上記複数の受信フィン
ガへそれぞれ拡散符号を同時に生成供給する複数符号系
列生成器と、上記複数符号系列生成器に対し発生すべき
複数の拡散符号を指定し、どのフィンガに与えるかを指
定する制御部、とを含み、 上記複数符号系列生成器は、複数のシフト段を有し、上
記制御部により第１の初期値が設定され、クロックに同
期してシフト動作を行うシフトレジスタと、上記シフト
レジスタの予め決めた第１の組のシフト段からの出力の
排他的論理和を第１符号系列として出力すると共に、そ
の第１符号系列を上記シフトレジスタの入力に帰還する
第１符号生成排他的論理和手段と、上記第１の組とは異
なり、かつ互いに異なる複数の第２の組のシフト段の出
力の組ごとの排他的論理和を上記第１符号系列に対しそ
れぞれ所定のチップ数だけ遅延した複数の第２の符号系
列としてそれぞれ出力する複数の第２符号生成排他的論
理和手段、とを含み、上記第１符号系列と複数の上記第
２符号系列は拡散符号として上記制御部の指定により上
記複数の受信フィンガに供給され、 シフトレジスタと排他的論理和演算手段とよりなる符号
系列発生手段を少なくとも２つ備え、 その少なくとも１つの符号系列発生手段は符号生成初期
値が固定とされ、少なくとも他の１つの符号系列発生手
段の符号生成初期値が可変とされるものである。 - 【請求項１９】複数の拡散符号で受信信号をそれぞれ逆
拡散して受信データを取り出す複数の受信フィンガを有
するCDMA無線受信装置において、上記複数の受信フィン
ガへそれぞれ拡散符号を同時に生成供給する複数符号系
列生成器と、上記複数符号系列生成器に対し発生すべき
複数の拡散符号を指定し、どのフィンガに与えるかを指
定する制御部、とを含み、 上記複数符号系列生成器は、複数のシフト段を有し、上
記制御部により第１の初期値が設定され、クロックに同
期してシフト動作を行うシフトレジスタと、上記シフト
レジスタの予め決めた第１の組のシフト段からの出力の
排他的論理和を第１符号系列として出力すると共に、そ
の第１符号系列を上記シフトレジスタの入力に帰還する
第１符号生成排他的論理和手段と、上記第１の組とは異
なり、かつ互いに異なる複数の第２の組のシフト段の出
力の組ごとの排他的論理和を上記第１符号系列に対しそ
れぞれ所定のチップ数だけ遅延した複数の第２の符号系
列としてそれぞれ出力する複数の第２符号生成排他的論
理和手段、とを含み、上記第１符号系列と複数の上記第
２符号系列は拡散符号として上記制御部の指定により上
記複数の受信フィンガに供給され、 セルサーチ中は上記符号生成初期値の変更により、上記
異なる複数の拡散信号を同時に発生し、通話中はそれぞ
れの符号系列のレジスタと排他的論理和演算手段との接
続は同一、かつ、シフト段が同一段数だけずらされ、こ
れら複数の拡散符号の排他的論理和演算手段の出力が排
他的論理和演算手段の出力がそれぞれ互いに排他的論理
和演算されて同一符号で位相が互いにずれた拡散符号を
出す状態に変更可能とされている。 - 【請求項２０】請求項18に記載のCDMA無線受信装置にお
いて、上記符号系列発生手段は少なくとも３つであり、
その少なくとも２つの符号系列発生手段は符号生成初期
値が固定され、同一拡散符号でかつ位相が互いに異なる
複数の拡散符号を生成して上記複数受信フィンガへ供給
し、上記符号系列発生手段の少なくとも１つは符号生成
初期値が変更され、その符号系列発生手段の出力符号
と、上記符号生成初期値が固定とされた符号系列発生手
段の少なくとも１つの符号系列との排他的論理和演算を
とる演算器を有する。
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