JPS5947833A - Ｍ系列発生装置 - Google Patents
Ｍ系列発生装置Info
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- JPS5947833A JPS5947833A JP57156719A JP15671982A JPS5947833A JP S5947833 A JPS5947833 A JP S5947833A JP 57156719 A JP57156719 A JP 57156719A JP 15671982 A JP15671982 A JP 15671982A JP S5947833 A JPS5947833 A JP S5947833A
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- Japan
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- series
- circuit
- delay
- vector
- delay time
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J13/00—Code division multiplex systems
- H04J13/0007—Code type
- H04J13/0022—PN, e.g. Kronecker
- H04J13/0025—M-sequences
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J13/00—Code division multiplex systems
- H04J13/10—Code generation
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は多ｊ１（通信ゾスデノ、にｌｊ＋４用するｆ
そ似雑音符号（ＰｓＱｕ（ｌｏ Ｎｏ１ｓｅ符号、１．
１ ト−ｊｉｉ、にｐＮｌ；ｊ号という）の中で、％−
にＭ系列（Ｍａｘｉ＋ｎｕｍ ｌｅｎｇｔｈ ＊ｅｑｕ
ｅｎｃｅ 、最大長系列）を発生さ−１１４るＭ系列発
生装置ｄに関するもので＠ ｆ’ｊｌ（品点数を増やす
ことなく効率的に任意の遅延特性を有するＭ系列を発生
させることのできる装置に係る。
そ似雑音符号（ＰｓＱｕ（ｌｏ Ｎｏ１ｓｅ符号、１．
１ ト−ｊｉｉ、にｐＮｌ；ｊ号という）の中で、％−
にＭ系列（Ｍａｘｉ＋ｎｕｍ ｌｅｎｇｔｈ ＊ｅｑｕ
ｅｎｃｅ 、最大長系列）を発生さ−１１４るＭ系列発
生装置ｄに関するもので＠ ｆ’ｊｌ（品点数を増やす
ことなく効率的に任意の遅延特性を有するＭ系列を発生
させることのできる装置に係る。
１斤年ＰＮ符号を用いた多Ｊ１ｊ ’３ｉｊ″１信シス
デムの研究が盛に行なわれてきている。このよりなｐＮ
ｉ（１＞ｊの系列としては現在４神類程度知らシ１でい
るが、これらの系列のうちＭ系列はシフト１／ジスタを
用いて容易に生成できるので実用上最も重要、睨され−
Ｃいる。ところで多重通信システムで用いるＭ系列を７
８定するためには、予め多数個のＭ系列間の相開特性を
試ｙ１合し、特性の良好なものを〕′ぺぶ必要がある。
デムの研究が盛に行なわれてきている。このよりなｐＮ
ｉ（１＞ｊの系列としては現在４神類程度知らシ１でい
るが、これらの系列のうちＭ系列はシフト１／ジスタを
用いて容易に生成できるので実用上最も重要、睨され−
Ｃいる。ところで多重通信システムで用いるＭ系列を７
８定するためには、予め多数個のＭ系列間の相開特性を
試ｙ１合し、特性の良好なものを〕′ぺぶ必要がある。
このだめにはまず基準となるＭ系列（以下基準系列とい
う）に対して任λ＼の遅延値付を有するＭ系列（以−Ｆ
遅延系列といり）を生ル２することが必要とされ／二・
。
う）に対して任λ＼の遅延値付を有するＭ系列（以−Ｆ
遅延系列といり）を生ル２することが必要とされ／二・
。
そしてこのような遅延系列を発生させる従来の装置１・
ｔとしては、複数個の７７トレジスタ社例段かカスケー
ドに接続して所望の遅延１１８間（（泪当するタッグか
ら遅延系列を取り出すようｌｔｉ ｊ−、；’ｃものが
ある。
ｔとしては、複数個の７７トレジスタ社例段かカスケー
ドに接続して所望の遅延１１８間（（泪当するタッグか
ら遅延系列を取り出すようｌｔｉ ｊ−、；’ｃものが
ある。
しかしながらこのような従来の装置１１′にあ−）又は
、遅ｊｊ＋： ）Ｌ’７間が長くなるにつれて必要とす
るノットレジスタの数がか々シ増大してしまうだめ装置
１１．−￥成上実用的とは月えないという問題点があっ
た。まだ遅延時間を変υ１するだめには遅延系列出力端
子をそのＮ５１４尤入れ換えなければならず操作性が悪
いという問題点があった。
、遅ｊｊ＋： ）Ｌ’７間が長くなるにつれて必要とす
るノットレジスタの数がか々シ増大してしまうだめ装置
１１．−￥成上実用的とは月えないという問題点があっ
た。まだ遅延時間を変υ１するだめには遅延系列出力端
子をそのＮ５１４尤入れ換えなければならず操作性が悪
いという問題点があった。
この発明はこのような従来の問題点を解決することを１
］的としている。
］的としている。
世、下この発明を図面に基づいて１兎明する。第１図〜
９ｒ’ｉ ４１ｔｌはこの発明の実施例を示す図である
３、１ずケ体４１’を成を説明す句と、 ；４３１１．
・１にボずよりにｉＨ％ ）ｉＡ系列ｍ （ｋ ）を発
生する−）、ｊｊ １：、”ｊ糸・クリ４’１″５生回
路ＵＩ＋所要の遅クル１１．５間（ｄ）労の設定１゛１
）作毛二阿ないこのｄ’、４ ｊｊ：Ｌ時間値（ｄ）に
対応し／ζ後辻の＋１次元ベクトルＯを（１イ３′ンず
ル演’）”１ 回路Ｕ２、基」（ｉ ｙ”６ 列ｍ（ｋ
） ニｋ ＆Ｊ” ；４−、 状１・；、”＋ ヘク；
・ルｘ（ｋ）ならびに演り′芝１回路（１２＆月（゛１
カベクトルＱの内イ」’を演算をしてプ１ユ延系列１ｒ
ｒｔ髪’７ ｍ （ｋ−ｄ）を出力する内４；を回路Ｕ
３、および基準系列ｍ （ｋ ）ならびに遅延系列ｍ
（ｋ −ｄ ）の両信号をＣＬＯＣＫに四囲さ一１！−
でとり出ずノこめの同期回路Ｕ４を主体と（〜で（１１
成さｉしている。
９ｒ’ｉ ４１ｔｌはこの発明の実施例を示す図である
３、１ずケ体４１’を成を説明す句と、 ；４３１１．
・１にボずよりにｉＨ％ ）ｉＡ系列ｍ （ｋ ）を発
生する−）、ｊｊ １：、”ｊ糸・クリ４’１″５生回
路ＵＩ＋所要の遅クル１１．５間（ｄ）労の設定１゛１
）作毛二阿ないこのｄ’、４ ｊｊ：Ｌ時間値（ｄ）に
対応し／ζ後辻の＋１次元ベクトルＯを（１イ３′ンず
ル演’）”１ 回路Ｕ２、基」（ｉ ｙ”６ 列ｍ（ｋ
） ニｋ ＆Ｊ” ；４−、 状１・；、”＋ ヘク；
・ルｘ（ｋ）ならびに演り′芝１回路（１２＆月（゛１
カベクトルＱの内イ」’を演算をしてプ１ユ延系列１ｒ
ｒｔ髪’７ ｍ （ｋ−ｄ）を出力する内４；を回路Ｕ
３、および基準系列ｍ （ｋ ）ならびに遅延系列ｍ
（ｋ −ｄ ）の両信号をＣＬＯＣＫに四囲さ一１！−
でとり出ずノこめの同期回路Ｕ４を主体と（〜で（１１
成さｉしている。
同図中（２）はＲＥＳＥＴ信月入力信子入力端子はＣ１
，０ＣＴ（信号入力端子、（４）は基準系列イー１−号
出力端ｒ−１（！ｉｌｆよ；ｉｊ％ ｌｊｐ系列信号出
力τ；、“１子である。
，０ＣＴ（信号入力端子、（４）は基準系列イー１−号
出力端ｒ−１（！ｉｌｆよ；ｉｊ％ ｌｊｐ系列信号出
力τ；、“１子である。
そして夕：’、； 、ｊＬ（系列発生回路ＩＪ、にｔ；
１１、第２図に示ず３Ｌう（これｌ：４．ｌ：］／（Ｘ
Ｘ： １７ ；、二”ｌ“ｉ７”ｔＭ 個）７７ ）
レジｙ、 夕５１７１〜Ｓｕｎと、名／ノドレジスタ別
肖−ＳＲｎの出力に初段のノットレジスタＳＲ，に帰還
する／こめの帰つ゛弘糸回路が並設されている。帰ｊ’
ｈｔ系回路ｔよ、：ｌ７１１＋ｒ＋的オア回路ＥＯＲ１
−ＥＯＲｎ−１およびアントゲ−） ＡＮＤ＋〜ＡＮＴ
）ｎにより（１・Ｉ成される。ｈ１〜ｈｎはアンドゲー
トＡＮＤＩ＝ ＡＮＩ）ｎの１ｙト１閉を制御するだめ
の入力端子で演−（１回路Ｕ２に接続される１、Ｔ、〜
１゛ｎはこの基準系列発生回路Ｕ、における各出力端子
で、基準系列出力（よこれｒ、＋の出力端子′Ｉ゛１〜
ＴｎのいずれからでもＩＩＶ、Ｉ）出すことができる。
１１、第２図に示ず３Ｌう（これｌ：４．ｌ：］／（Ｘ
Ｘ： １７ ；、二”ｌ“ｉ７”ｔＭ 個）７７ ）
レジｙ、 夕５１７１〜Ｓｕｎと、名／ノドレジスタ別
肖−ＳＲｎの出力に初段のノットレジスタＳＲ，に帰還
する／こめの帰つ゛弘糸回路が並設されている。帰ｊ’
ｈｔ系回路ｔよ、：ｌ７１１＋ｒ＋的オア回路ＥＯＲ１
−ＥＯＲｎ−１およびアントゲ−） ＡＮＤ＋〜ＡＮＴ
）ｎにより（１・Ｉ成される。ｈ１〜ｈｎはアンドゲー
トＡＮＤＩ＝ ＡＮＩ）ｎの１ｙト１閉を制御するだめ
の入力端子で演−（１回路Ｕ２に接続される１、Ｔ、〜
１゛ｎはこの基準系列発生回路Ｕ、における各出力端子
で、基準系列出力（よこれｒ、＋の出力端子′Ｉ゛１〜
ＴｎのいずれからでもＩＩＶ、Ｉ）出すことができる。
またγ１トラ′−回路Ｕ２には第４１ン１に示すように
人力手段／こるキーボードに１°マイクロプロセツサＵ
２ａおよびインターフェース回路Ｕ２ｂが備えられてい
る。
人力手段／こるキーボードに１°マイクロプロセツサＵ
２ａおよびインターフェース回路Ｕ２ｂが備えられてい
る。
キーボードＩ（は所要の基準系列を発生さぜるために必
要とするノットレジスタの段数ｎの設定およびツ％）還
系回路の制御端子１１１〜ｈｎのレベルの設定を行ない
、これらの設定信号を基準系列発生回路Ｕ１に向けて送
出する。またキーボードには所要の遅延系列を発生させ
るだめの遅延時間ｃ１の設定を行なう。マイクログロ士
ツサＵＺａはこの設定された遅延時間ｄ ＩｆＣ基づい
て後述のベクトル。を演Ｊ？′する。
要とするノットレジスタの段数ｎの設定およびツ％）還
系回路の制御端子１１１〜ｈｎのレベルの設定を行ない
、これらの設定信号を基準系列発生回路Ｕ１に向けて送
出する。またキーボードには所要の遅延系列を発生させ
るだめの遅延時間ｃ１の設定を行なう。マイクログロ士
ツサＵＺａはこの設定された遅延時間ｄ ＩｆＣ基づい
て後述のベクトル。を演Ｊ？′する。
次いで内積回路Ｕ３には第３図に示すように乗算用のア
ンドゲートＡｐｒｖ１′〜ΔＮ１）７． 、 ｍｌすよ
び加−善用の排他的オアゲートＥＯＲ≦・〜ＥＯ酩が一
介れぞｉシ所・）２の１１数個備えられている。名アン
ドゲートＡＮＤ、′〜ＡＮＤ４における入力南−トには
、Ｊ、（。・−′Ｘ系列各Ｉ−生回路Ｕ１における対応
した出力端子′１１〜’Ｉ’＋ｔ 、 および演算回路
における出力ベクトルＱ０．）各出力端子がそれぞれ導
ひかれている。
ンドゲートＡｐｒｖ１′〜ΔＮ１）７． 、 ｍｌすよ
び加−善用の排他的オアゲートＥＯＲ≦・〜ＥＯ酩が一
介れぞｉシ所・）２の１１数個備えられている。名アン
ドゲートＡＮＤ、′〜ＡＮＤ４における入力南−トには
、Ｊ、（。・−′Ｘ系列各Ｉ−生回路Ｕ１における対応
した出力端子′１１〜’Ｉ’＋ｔ 、 および演算回路
における出力ベクトルＱ０．）各出力端子がそれぞれ導
ひかれている。
次に各４１・７成回路の原理作用灸肩ｄ明することに、
しり、そのシイ９成をさらに、詳細に説明す／）１、ま
ず第２図によシシ、い′（へ系列生成回ｉ”？ｆ Ｌ＋
＋を説１ν］する。同図において１１ノｌｌ ｐＨ入力
喘子１１ｊ（ｊ−１，・・、１１）は、基準系列のパタ
ーンイτ−との」、うに］・°１ぶかに」２ｐギーボー
ドＫからの設定１１１号に、１ニーＬ、て” ＩＩ ”
ｌ／−ペルオたハＩＩ Ｌ ″レベルに設定）（７シ
るものＣ１ここ−Ｃは ただしり、、＝１（帛に” １１ ”レペルンと定Ｅす
る。なおｎはシフトレジスタＳＪ −ＳＲｎの姑を表わ
している、基′ｆ（ｉＸ系列出力は、前記のように出力
端子１１〜ｉ’ｎのいずれから取り出してもよい（付和
が異なるのみで符号］（ターンは同じ）が、ここでは出
力端子〕゛ｌから取り出すものとする。
しり、そのシイ９成をさらに、詳細に説明す／）１、ま
ず第２図によシシ、い′（へ系列生成回ｉ”？ｆ Ｌ＋
＋を説１ν］する。同図において１１ノｌｌ ｐＨ入力
喘子１１ｊ（ｊ−１，・・、１１）は、基準系列のパタ
ーンイτ−との」、うに］・°１ぶかに」２ｐギーボー
ドＫからの設定１１１号に、１ニーＬ、て” ＩＩ ”
ｌ／−ペルオたハＩＩ Ｌ ″レベルに設定）（７シ
るものＣ１ここ−Ｃは ただしり、、＝１（帛に” １１ ”レペルンと定Ｅす
る。なおｎはシフトレジスタＳＪ −ＳＲｎの姑を表わ
している、基′ｆ（ｉＸ系列出力は、前記のように出力
端子１１〜ｉ’ｎのいずれから取り出してもよい（付和
が異なるのみで符号］（ターンは同じ）が、ここでは出
力端子〕゛ｌから取り出すものとする。
さて、各シフトレジスタＳＲ４−５ｉｔｎは１ヒ゛・ソ
トの、（Ｉ！？！’： ＊ｉ！と考えることができるの
で、第１のノフトレジスタＳＲ，への入カイｅｉ号をｘ
（Ｉｃ） （ｋはＰ１ｆ１時間を表わ−ノ）とずれば、
各シフトレジスタＳ１り１〜・ＳＲ，の出力信号は、 Ｓｌり１の出力イ＾号＝ ｘ （ｋ−１）ｓ＋＜、、の
出力信号＝ｘ（ｋ ２）ＳＲｎの出力信号＝ ｘ （
ｋ −ｎ ）となる。したがってｘ （ｋ）は ｘ（ｌｃ）：＝ｂ＋ｘ（ｋ １）＋ｈ２ｘ（ｌｃ
２）＋−−１−ｈｌ、ｘ（ｋ−ｎ）＝ ’ｉ ｂ
ｊｘ（Ｉｃ−ｊ、ｌ ・・・■ｊ＝ま た）とし、ｌＩｎ−：１ と表現することができる。イーＣ−（゛い寸法のような
変数変換を行なう。
トの、（Ｉ！？！’： ＊ｉ！と考えることができるの
で、第１のノフトレジスタＳＲ，への入カイｅｉ号をｘ
（Ｉｃ） （ｋはＰ１ｆ１時間を表わ−ノ）とずれば、
各シフトレジスタＳ１り１〜・ＳＲ，の出力信号は、 Ｓｌり１の出力イ＾号＝ ｘ （ｋ−１）ｓ＋＜、、の
出力信号＝ｘ（ｋ ２）ＳＲｎの出力信号＝ ｘ （
ｋ −ｎ ）となる。したがってｘ （ｋ）は ｘ（ｌｃ）：＝ｂ＋ｘ（ｋ １）＋ｈ２ｘ（ｌｃ
２）＋−−１−ｈｌ、ｘ（ｋ−ｎ）＝ ’ｉ ｂ
ｊｘ（Ｉｃ−ｊ、ｌ ・・・■ｊ＝ま た）とし、ｌＩｎ−：１ と表現することができる。イーＣ−（゛い寸法のような
変数変換を行なう。
Ｘ（ｋ −１） ｅ ｘｌ（Ｉｃ）
ｘ（ｋ−２）◇Ｘ２（１０
ｘ（ｋ ｎ） Ｑ ｘｎ（Ｉｃ）
即ち、
ｘ（ｋ ｊ）’２ ｘ・（ｋ） （ｊ”１． ・・
、ｎ） ・＝Ｉ３）とする。このとき前記■式は ｘ（ｋ）＝ｘ１（ｋ−ｌ−］、） ＝、−じ Ｉ＋ｊｘ
４ （ｋ） ””Ａ）Ｊ−ま ただし−１１＝１ となり、また Ｘ、ｌ （ｋ＋ＩＪ−Ｘ１１−１ （、ｋ）ノなる関係
のあることが分る。−ｔ−して上記（υ（５〕式をペク
］・ルと行列を用いて表現ずれは次式ｔ−ｆ’Ｊる。
、ｎ） ・＝Ｉ３）とする。このとき前記■式は ｘ（ｋ）＝ｘ１（ｋ−ｌ−］、） ＝、−じ Ｉ＋ｊｘ
４ （ｋ） ””Ａ）Ｊ−ま ただし−１１＝１ となり、また Ｘ、ｌ （ｋ＋ＩＪ−Ｘ１１−１ （、ｋ）ノなる関係
のあることが分る。−ｔ−して上記（υ（５〕式をペク
］・ルと行列を用いて表現ずれは次式ｔ−ｆ’Ｊる。
Ｘ（１【−ト１） ＝Ａ Ｘ（Ｉｃ）
・・−
■だ７Ｉニし ・・・■ である（Ｉｎ−＋ ｌ’Ｊ、’ （ｎ Ｉ）Ｘ （ｎ
Ｉ）の学位行列）。
・・−
■だ７Ｉニし ・・・■ である（Ｉｎ−＋ ｌ’Ｊ、’ （ｎ Ｉ）Ｘ （ｎ
Ｉ）の学位行列）。
上記０式は、基ｊい系列に関する状態方程式イＩ？表わ
しておＬＸ（ｋ）は状態ベクトル、Ａは状態選移行列で
ちる。
しておＬＸ（ｋ）は状態ベクトル、Ａは状態選移行列で
ちる。
基ｊ（へ系列を生成する場合、状態ベクトルＸ（ＩＣ）
が＼ベクトルとなることはないので、０式を次のように
書き改める。
が＼ベクトルとなることはないので、０式を次のように
書き改める。
Ｘ（ｋ＋１）−ＡＸ（ｋ） 、 ＸＣ′ｆ（）４”Ｑ
、 ”’■′さて、ここで（・よ前記のよ
うに基準系ダリ出力を４（２図の出力端子Ｔ、から取り
出すこととしているから、次のようなｎ次元定数ベクト
ルＰ を用いて、基準系列出力ｎ＋（Ｊ （”・ｘｌ（ｋ月は
ｍ（ｋ） ＝ ｘ＋（ｋ） ＝ＰＩＩＸ（１（） ・・・■と）
Ｉｌ：き表わすことができ（Ｔは私的′を表わす）、基
（い系列生成回路Ｕ、からはとの０式で表わされる」：
うな基準系列信号、、（ｋ）を出力する。
、 ”’■′さて、ここで（・よ前記のよ
うに基準系ダリ出力を４（２図の出力端子Ｔ、から取り
出すこととしているから、次のようなｎ次元定数ベクト
ルＰ を用いて、基準系列出力ｎ＋（Ｊ （”・ｘｌ（ｋ月は
ｍ（ｋ） ＝ ｘ＋（ｋ） ＝ＰＩＩＸ（１（） ・・・■と）
Ｉｌ：き表わすことができ（Ｔは私的′を表わす）、基
（い系列生成回路Ｕ、からはとの０式で表わされる」：
うな基準系列信号、、（ｋ）を出力する。
次に第３図により内積回路Ｕ３を説明する。
基３い系列ｍ （ｋ）をｄピッドブどけ、ｌＥ、、ｊ列
；さぜだ遅タル系列ｍ （ｋ −ｄ ）は０式より ｍ （ｋ ｄ） ：＝ｘｌ（Ｉｃ ｄ）＝ Ｐ” −Ｘ
（ｋ−ｄ） ・・・θＱと書くことがで
きる１、ところで（（す７式よりＸ（ｋ−ｄ）ＩＪ： ｘ（ｋ−ｄ） ＝ Ａ−ｃｌ−ｘ （ｋ）
−ａ、ａとなるから、前記０式は ｍ（ｋ−ｄ）＝Ｐ”Ａ ’ ＠Ｘ（ｋ）＝ｔ（Ａ
’）”・ｐ）Ｔ・Ｘ（ｋ） ・・ｄ）となる
即し ” （（） １ □、ｌ Ｑ←２ ニーｃＡ功１・Ｐｏ １．、ｏＪ Ｑはｎ次元ベクトル とおけ多−ｔ： Ｉｌｌ （ｋ ｄ ）はｏ＋（ｋ
ｄ） ”” ＱＴ ｅ Ｘ （ｋ）
−（Ｊイ１と表わされ１
．ｉ、ｌ； Ｉｆ／′一系列ｍ（ｋ）をｄビットだけ遅
延さぜた；ｆ５ｉ延系列ｍ （ｋ−ｄ ）を得るには、
２」１（準系列の状態ベクトルＸ（ＩＣ）と０式で定義
されるｎ次元ベクトルＱの内４債をとればよいことがわ
かる。内Ａｆｔ回路Ｕ３はこの人うな内積操作をするも
ので、αイ）式に示ず内イ１Ｃ操作のうら、乗１゛ｒ操
作を各アンドゲートＡＮｘ）ｆ〜ＡＮＩ）；、で行ない
、加ＩＩ操作を各排他的オアゲーｔ−ＥｏＲ；〜Ｅ０１
べで行なわぜている。
；さぜだ遅タル系列ｍ （ｋ −ｄ ）は０式より ｍ （ｋ ｄ） ：＝ｘｌ（Ｉｃ ｄ）＝ Ｐ” −Ｘ
（ｋ−ｄ） ・・・θＱと書くことがで
きる１、ところで（（す７式よりＸ（ｋ−ｄ）ＩＪ： ｘ（ｋ−ｄ） ＝ Ａ−ｃｌ−ｘ （ｋ）
−ａ、ａとなるから、前記０式は ｍ（ｋ−ｄ）＝Ｐ”Ａ ’ ＠Ｘ（ｋ）＝ｔ（Ａ
’）”・ｐ）Ｔ・Ｘ（ｋ） ・・ｄ）となる
即し ” （（） １ □、ｌ Ｑ←２ ニーｃＡ功１・Ｐｏ １．、ｏＪ Ｑはｎ次元ベクトル とおけ多−ｔ： Ｉｌｌ （ｋ ｄ ）はｏ＋（ｋ
ｄ） ”” ＱＴ ｅ Ｘ （ｋ）
−（Ｊイ１と表わされ１
．ｉ、ｌ； Ｉｆ／′一系列ｍ（ｋ）をｄビットだけ遅
延さぜた；ｆ５ｉ延系列ｍ （ｋ−ｄ ）を得るには、
２」１（準系列の状態ベクトルＸ（ＩＣ）と０式で定義
されるｎ次元ベクトルＱの内４債をとればよいことがわ
かる。内Ａｆｔ回路Ｕ３はこの人うな内積操作をするも
ので、αイ）式に示ず内イ１Ｃ操作のうら、乗１゛ｒ操
作を各アンドゲートＡＮｘ）ｆ〜ＡＮＩ）；、で行ない
、加ＩＩ操作を各排他的オアゲーｔ−ＥｏＲ；〜Ｅ０１
べで行なわぜている。
次いで第４図により演３１回路Ｕ２を説明する。
演算回路Ｕ２にＦりるキーボー１何（１：、＋１、基１
（１（系列生成回路Ｕ百でおりる７ノト１／ジスクＳＲ
，〜ＳＲ１のうぢ必要とするＥ Ｑ、’Ｌ ｎす、１・
ごシ〆、ｊｌｉｌｌ １ｉ１１１人カ、’、ニア４子ｈ
ｊのレベルの設定、および出力されン旨コｔｊ〔系列の
遅何一時間（１等の諸設定を行なう１、そしてこの、Ｌ
うな遅延時間ｄの設定に伴ってマイクＩＪ ／’ Ｉｆ
ｆ−ｊ−ノザＵ２ａで１ｉｉＪ記Ｑ式で示されるベクト
ルＱのｉｉ”、−＜１を行なう。
（１（系列生成回路Ｕ百でおりる７ノト１／ジスクＳＲ
，〜ＳＲ１のうぢ必要とするＥ Ｑ、’Ｌ ｎす、１・
ごシ〆、ｊｌｉｌｌ １ｉ１１１人カ、’、ニア４子ｈ
ｊのレベルの設定、および出力されン旨コｔｊ〔系列の
遅何一時間（１等の諸設定を行なう１、そしてこの、Ｌ
うな遅延時間ｄの設定に伴ってマイクＩＪ ／’ Ｉｆ
ｆ−ｊ−ノザＵ２ａで１ｉｉＪ記Ｑ式で示されるベクト
ルＱのｉｉ”、−＜１を行なう。
以下において−、クトルＱを演豹する７゛ζめの方法を
２例示す。
２例示す。
くｊベクトルＱの濱２″ｐ方法（Ｉ）〉Ｍ系列の性質よ
り次式が成り）ン、 ７）。
り次式が成り）ン、 ７）。
Ａ −Ａ ・・Ｉ１１
ルノζｉυし、ＮはＭ系列の打号長で Ｎ ＝ ２ ｎ−１−ａｆ） である。
ルノζｉυし、ＮはＭ系列の打号長で Ｎ ＝ ２ ｎ−１−ａｆ） である。
よって、０式のＱはΦ（）式より
Ｑ＝＝ （ＡＮ ｄ ） Ｔ・Ｐ
となシ、次のようなアルゴリズムで計ηできるへただし
、ｍ””２，３．・・・、Ｎ−ｄＳＴＥＰ （１）−２
； ＱのｉＮ算 Ｑ＝ （ＡＮ （Ｉの第１行） ｓｒＥｐ （１）利のＡＮ−ｄの計算アルゴリズムｔフ
ローチャートで第５図に示す。
、ｍ””２，３．・・・、Ｎ−ｄＳＴＥＰ （１）−２
； ＱのｉＮ算 Ｑ＝ （ＡＮ （Ｉの第１行） ｓｒＥｐ （１）利のＡＮ−ｄの計算アルゴリズムｔフ
ローチャートで第５図に示す。
〈ベクトルＱの演算方法（■）〉
今、■式の行列Ａに対して次のような関係にある行列■
３を考える。
３を考える。
ｎ ＝ （Ａ ”）” ”’■ｑ
ａ式の関係を満たすような行列Ｂは、Ａが同伴形式とな
っ−でいることから容易に求めることかでき Ｆ’（ｌ ＋、＋ −ｏ １〕 □ し １・・・−一
・ １ｊとなる。
ａ式の関係を満たすような行列Ｂは、Ａが同伴形式とな
っ−でいることから容易に求めることかでき Ｆ’（ｌ ＋、＋ −ｏ １〕 □ し １・・・−一
・ １ｊとなる。
さて、［相］式より
Ａｄ ＝（１３Ｔ ） （１
＝（Ｂ） ・・９）が成立するか
ら、０式のＱ ＆；ｔ Ｑ＝Ｂ＠Ｐ ・・・（２０と
な９次のようなアルコ゛リズムでＭｌ”ｌ”できる。
ら、０式のＱ ＆；ｔ Ｑ＝Ｂ＠Ｐ ・・・（２０と
な９次のようなアルコ゛リズムでＭｌ”ｌ”できる。
（イ） Ｂｍｎ１列〜２Ｂ （ｎ−Ｄ 列に＆ｔ、 Ｂ
” ’ ｏ第 １□ ２列〜第ｎ列がそのま寸／ノー・、、１（ＩＪ） Ｂ
” （７）ｍ ｎ Ｎ ｌｄ ？Ｘ （’）ｍ ２’
ｌ’、Ｋ ′？Ｌ ’） Ｑ ｌただし、ｍ
＝ ２．３．−、 Ｎ−ｄ ｌｓＴｇｐ
（Ｉｆ）−２； Ｑの計算 Ｑ−（Ｂｄの第１列） ５ＴＥｐ（ｎ）−１のＢのＨ１算アルゴリズムをフロー
チャー１・で第６図に示す。
” ’ ｏ第 １□ ２列〜第ｎ列がそのま寸／ノー・、、１（ＩＪ） Ｂ
” （７）ｍ ｎ Ｎ ｌｄ ？Ｘ （’）ｍ ２’
ｌ’、Ｋ ′？Ｌ ’） Ｑ ｌただし、ｍ
＝ ２．３．−、 Ｎ−ｄ ｌｓＴｇｐ
（Ｉｆ）−２； Ｑの計算 Ｑ−（Ｂｄの第１列） ５ＴＥｐ（ｎ）−１のＢのＨ１算アルゴリズムをフロー
チャー１・で第６図に示す。
ベクトルＱの演算時間を短縮するためには、ｄの値が大
きい時にｉｌ、ｌ：演智一方法（１）が、そしてｄの値
が小さい時には演算方法（ＩＩ）が有利である。
きい時にｉｌ、ｌ：演智一方法（１）が、そしてｄの値
が小さい時には演算方法（ＩＩ）が有利である。
そこで本実施例においては次のようにｄの値に応じて両
者ケノノト的に切りかえて使うようにしている。
者ケノノト的に切りかえて使うようにしている。
この結果、演算時間を半減できる。
なおｉ：！’ ５図および第６図のフローチー）・−ト
中変数ベクトルＥは単に演算用に漕、大したｎ次元ベク
トルである。
中変数ベクトルＥは単に演算用に漕、大したｎ次元ベク
トルである。
而して基準系列生成回路Ｕ１からの基準系列ｍ（ｋ）（
前記０式）、および内積回路Ｕ１〃・らのこの基準系列
ｍ（ｋ）に対して所要時間遅延した遅延系列ｒｎ（ｋ
ｄ）が、同期回路Ｕ４を経て、それぞれの出力端子（４
）（５１からとり出される。
前記０式）、および内積回路Ｕ１〃・らのこの基準系列
ｍ（ｋ）に対して所要時間遅延した遅延系列ｒｎ（ｋ
ｄ）が、同期回路Ｕ４を経て、それぞれの出力端子（４
）（５１からとり出される。
以上詳述したようにこの発明によれば、遅延系列を発生
するための回路としては、人力手段およびマイクロクロ
七ノサを（ｉｉｆｆえた渋り回路と、乗ｎ用および加メ
？、用の各ゲート回路をＬ繕数個備えだ内積回路とを具
備し、前記人力手段で所要のりへ（延時間ｄを設定して
これに対応したベクトルＱをマイクロプロセツサで演算
し、内積回路でこのベクトルＱと基準系列の状態ベクト
ルＸ （ｋ ）により所安の内積演算をさせることによ
り遅延系ダ（月−１号ｍ （ｋ −ｄ）を出力させるよ
うにしだから、部、餉の遅１）＋＋：、 １庁性を有す
る遅延系列をす■作性よく効率的に発生さぜる仁とがで
きるという効果が１１）られる。才だ複数個のシフトレ
ジスタを何段かカスケードに接続して構成した従来のも
のと比４１（シてＴ＜１５品点数の削減を図ることがで
きるという効果が・１＜）られる、。
するための回路としては、人力手段およびマイクロクロ
七ノサを（ｉｉｆｆえた渋り回路と、乗ｎ用および加メ
？、用の各ゲート回路をＬ繕数個備えだ内積回路とを具
備し、前記人力手段で所要のりへ（延時間ｄを設定して
これに対応したベクトルＱをマイクロプロセツサで演算
し、内積回路でこのベクトルＱと基準系列の状態ベクト
ルＸ （ｋ ）により所安の内積演算をさせることによ
り遅延系ダ（月−１号ｍ （ｋ −ｄ）を出力させるよ
うにしだから、部、餉の遅１）＋＋：、 １庁性を有す
る遅延系列をす■作性よく効率的に発生さぜる仁とがで
きるという効果が１１）られる。才だ複数個のシフトレ
ジスタを何段かカスケードに接続して構成した従来のも
のと比４１（シてＴ＜１５品点数の削減を図ることがで
きるという効果が・１＜）られる、。
第１図はこの発明に係るＭ系列発生１ノ柑ｌ１゛の実が
ｉＨ例を示すプロノク縮図、２１’ｚ ２ １：イ１〜
・ｌ ４ １？：ｌ ｆ−、１：同上実力１ζ例にツ？
りる各構成回路６〜き叱） （（’− ＋ｊ’Ｎ ｎ鉗
に示すブロノクＦｒＩ図で、第２１・了１ｔよ基ε１１
゛Ｓ系列給生回路、第３１に１仙：内イｌｔ同路、第４
１＞？．ｌ ｉＪυ１｛幻回路、第５図仁１、演．算
回路の作用を説明ずる／ＥめのＡ （／）削初．アル
ゴリズムを示す７ ｒＪ − −７− ヤ− １−、ｇ
Ｂ ６ １，１ ＋：ｔ、同Ｌ； ＜ Ｂｄノｉｔ １
アルゴリズムを示すフローチ！−１・である。 ４、５：出力端子 Ｕｌ ’ ：ｊ；ｉｆ，’ｘ系
列発生回路Ｕ２ ’ Ｍ ’ｊ７回路 Ｕ，二
内債回路Ｕ４：同期回路 Ｕ２ａ ：マイクロゾロ
セシザＵ２１）：インターフェイスｌミニＩ Ｉ’８Ａ
ＮＤ 、 − ＡＮＤｎ１ＡＮＤζ〜ＡＮ幅：アンドゲ
ー トＥＯＲ 、 〜ＥＯ。。−１、ＥＯＲ２′〜ＥＯ
輻： Ｊ！ｉｉ仙的）ｒ−Ｆゲ−１■（：キーボード
ＳＲ，−ＳＲ，、 ：シフ１・レジスタＴ，〜””
ＩＩ ’基準系列生成回路４，一ける出力ｎ１子１月〜
ｈｎ：制御入力端子 クラリオン株式会社 代哩人 芦 １４４ ｉｉＴ 衛第 １
図
ｉＨ例を示すプロノク縮図、２１’ｚ ２ １：イ１〜
・ｌ ４ １？：ｌ ｆ−、１：同上実力１ζ例にツ？
りる各構成回路６〜き叱） （（’− ＋ｊ’Ｎ ｎ鉗
に示すブロノクＦｒＩ図で、第２１・了１ｔよ基ε１１
゛Ｓ系列給生回路、第３１に１仙：内イｌｔ同路、第４
１＞？．ｌ ｉＪυ１｛幻回路、第５図仁１、演．算
回路の作用を説明ずる／ＥめのＡ （／）削初．アル
ゴリズムを示す７ ｒＪ − −７− ヤ− １−、ｇ
Ｂ ６ １，１ ＋：ｔ、同Ｌ； ＜ Ｂｄノｉｔ １
アルゴリズムを示すフローチ！−１・である。 ４、５：出力端子 Ｕｌ ’ ：ｊ；ｉｆ，’ｘ系
列発生回路Ｕ２ ’ Ｍ ’ｊ７回路 Ｕ，二
内債回路Ｕ４：同期回路 Ｕ２ａ ：マイクロゾロ
セシザＵ２１）：インターフェイスｌミニＩ Ｉ’８Ａ
ＮＤ 、 − ＡＮＤｎ１ＡＮＤζ〜ＡＮ幅：アンドゲ
ー トＥＯＲ 、 〜ＥＯ。。−１、ＥＯＲ２′〜ＥＯ
輻： Ｊ！ｉｉ仙的）ｒ−Ｆゲ−１■（：キーボード
ＳＲ，−ＳＲ，、 ：シフ１・レジスタＴ，〜””
ＩＩ ’基準系列生成回路４，一ける出力ｎ１子１月〜
ｈｎ：制御入力端子 クラリオン株式会社 代哩人 芦 １４４ ｉｉＴ 衛第 １
図
Claims (1)
- 【特許請求の範囲】 縦続接続した複数個のシフトレジスタ、および当該各シ
フトレジスタの出力を初段のシフトレジスタに帰１１す
るツ６）還系回路を備えて基ｊ〜・一系列（ｍ（ｋ）”
＝Ｐ −Ｘ（ｋ） 、 Ｘ（Ｉｃ） ：シフトレジス
タの状態ベクトルｒ Ｐ ： １１次元定数ベクトル、
１；転１凸ｊを出力する基堕系列発生回路と、 入力手段およびマイクロプロセノザを４１１ｊえて所要
の遅延時間（ｄ）を設定し、該遅延時間（ｄ）に対応し
たｎ次元ベクトル（Ｑ）を演算する演算回路と、乗ｎ用
および加算用の各ゲート回路を複数個備えて状態ベクト
ルＬ Ｘ （ｋ） ）およびｎ次元ベクトル（ＱＪの内
債演算をして遅延系列信号（ｍ （ｋ −ｄ） ）を出
力する内債回路とを具備して々ることをｌ待機とするＭ
系列発４！゛装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156719A JPS5947833A (ja) | 1982-09-10 | 1982-09-10 | Ｍ系列発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156719A JPS5947833A (ja) | 1982-09-10 | 1982-09-10 | Ｍ系列発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5947833A true JPS5947833A (ja) | 1984-03-17 |
| JPH0255967B2 JPH0255967B2 (ja) | 1990-11-28 |
Family
ID=15633837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57156719A Granted JPS5947833A (ja) | 1982-09-10 | 1982-09-10 | Ｍ系列発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947833A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999026369A1 (fr) * | 1997-11-19 | 1999-05-27 | Ntt Mobile Communications Network Inc. | Generateur a plusieurs series de codes simultanees et recepteur radio amrc equipe de ce dispositif |
| US7362867B1 (en) | 1999-07-07 | 2008-04-22 | Samsung Electronics Co., Ltd | Apparatus and method for generating scrambling code in UMTS mobile communication system |
-
1982
- 1982-09-10 JP JP57156719A patent/JPS5947833A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999026369A1 (fr) * | 1997-11-19 | 1999-05-27 | Ntt Mobile Communications Network Inc. | Generateur a plusieurs series de codes simultanees et recepteur radio amrc equipe de ce dispositif |
| EP0963070A1 (en) * | 1997-11-19 | 1999-12-08 | Ntt Mobile Communications Network Inc. | Device for generating a plurality of code series simultaneously and cdma radio receiver comprising the device |
| EP0963070A4 (en) * | 1997-11-19 | 2002-03-06 | Nippon Telegraph & Telephone | DEVICE FOR SIMULTANEOUSLY GENERATING A NUMBER OF CODE SERIES AND CDMA RECEIVERS INCLUDING THE DEVICE |
| US6728305B2 (en) | 1997-11-19 | 2004-04-27 | Ntt Mobile Communications Network, Inc. | Simultaneous plural code series generator and CDMA radio receiver using same |
| US6738411B1 (en) | 1997-11-19 | 2004-05-18 | Ntt Mobile Communications Network Inc. | Simultaneous plural code series generator and CDMA radio receiver using same |
| US7362867B1 (en) | 1999-07-07 | 2008-04-22 | Samsung Electronics Co., Ltd | Apparatus and method for generating scrambling code in UMTS mobile communication system |
| US7536014B2 (en) | 1999-07-07 | 2009-05-19 | Samsung Electronics Co., Ltd. | Apparatus and method for generating scrambling code in UMTS mobile communication system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0255967B2 (ja) | 1990-11-28 |
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