KR100456494B1 - 수신기 및 역확산 부호 생성 방법 - Google Patents

Abstract

제어부(3)는 역확산 부호의 발생 처리를 제어하는 제어 정보와 역확산 부호의 독출 처리에 필요한 어드레스 정보 및 독출 제어 신호를 출력하고, 원부호 발생부(1)는 제어 신호에 기초하여 역확산 부호를 발생하고, 부호 저장부(2)는 멀티 패스의 각 패스의 지연 시간에 대응한 어드레스 단위로 역확산 부호를 저장한다. 또한, 부호 독출부(4)는 독출 제어 신호로 상기 어드레스에 대응한 역확산 부호를 독출하여 각 패스에 출력하고, 복조부(5)는 각 패스에 대응하여 설치되고 상기 부호 독출부로부터 출력된 어드레스에 대응한 역확산 부호를 이용하여 수신 신호를 복조하고, 심볼 합성부(6)는 각 복조부로부터 출력된 복조 신호를 합성한다.

Description

수신기 및 역확산 부호 생성 방법{RECEIVER AND INVERSE-SPREADING CODE GENERATING METHOD}

이하, 종래의 수신기에 대하여 설명한다. SS 방식 및 CDMA 방식을 채용하는 종래의 수신기로서는 예를 들면, 전자 정보 통신 학회 1995년 소사이어티(society) 대회 B-268 「PN 부호 어드레스 제어에 의한 RAKE 수신기의 구성」에 기재된 수신기가 있다. 도 13은 스펙트럼 직접 확산 통신을 이용한 상기 자료에 기재된 수신기의 구성도이다.

도 13에 있어서, 참조 부호(101)는 A/D 변환부, 참조 부호(102)는 검색 수신기, 참조 부호(103)는 제어부, 참조 부호(104)는 제1 디지털 데이터 복조기, 참조 부호(105)는 제2 디지털 데이터 복조기, 참조 부호(106)는 제3 디지털 데이터 복조기, 참조 부호(107)는 심볼 합성기이다. 또한, 상기 각 디지털 데이터 복조기에있어서, 참조 부호(111)는 위상 보상부, 참조 부호(112)는 PN 부호 발생기, 참조 부호(113)는 승산기, 참조 부호(114)는 적분기이다.

또한, 도 14는 상기 PN 부호 발생기(112)의 구성도이다. 도 14에서, 참조 부호(121)는 카운터, 참조 부호(122)는 합성기, 참조 부호(123)는 래치부, 참조 부호(124)는 PN 부호 ROM이다.

여기서, 상기 종래의 수신기에 있어서의 역확산 부호의 생성 방법을 간단하게 설명한다. 상기 수신기는 역확산 부호로서, PN 부호(=M 계열 부호)를 발생시키는 것으로, 예를 들면, 각 디지털 데이터 복조기 내의 PN 부호 발생기(112)를 데이터(PN 부호) 독출용 회로와 포지셔닝하여, 각 디지털 데이터 복조기에 추종시키는 패스의 지시를 PN 부호의 어드레스 상대치로 행한다.

구체적으로 언급하면, 우선 PN 부호 발생기(112)에서는 항상 칩 클럭에 동기하여 어드레스를 생성하고, 그 어드레스치를 제어부(103)로부터 공급되는 PN 어드레스 상대치에 가산함으로써, PN 부호 어드레스(ROM 어드레스)를 생성한다. 그리고, 각 복조기에 대하여 공통으로 공급되는 PN 체크 신호의 상승 타이밍으로 생성된 PN 부호 어드레스치를 보유/유지한다(즉, PN_ROM 어드레스를 출력함). 이 때, PN 부호는 사전에 PN 부호 ROM(124)에 저장되고, 복조기 단위로 어드레스가 할당되어 있다.

제어부(103)에서는 상기 보유/유지된 PN 부호 어드레스치에 기초하여 독출 시간 다이버시티를 구성하기 위한 PN 어드레스 상대치를 계산하고, 그 계산 결과를 각 복조기에 대하여 공급함으로써, PN 부호의 독출 지시를 행한다. 예를 들면, 검색 수신기(102)에 의한 신호 검색 결과, 디지털 데이터 복조기 1이 선행파 (패스(1))의 추종을 행하고 있는 경우에, 디지털 데이터 복조기 2에 후속의 패스(패스(2))를, 디지털 데이터 복조기(3)에도 후속의 패스(패스(3))를 각각 추종시키기 위한 PN 어드레스 상대치는 다음 식과 같이 표현할 수 있다.

rlv2=mcp2+lad1-lad2

rlv3=mcp3+lad1-lad3

단, rlv_n은 복조기가 출력하는 PN 어드레스 상대치를 나타내고, lad_n은 PN 체크 신호의 상승 타이밍으로 래치한 PN 부호 어드레스이고, mcp_n은 패스(1)로부터의 지연량(칩 간격)이고, n은 패스(복조기)의 번호이다. 또한, 상기 식에 있어서의 가감산은 mod(부호 길이)의 가감산이다.

이와 같이 종래의 수신기에서는 선행파 및 복수의 지연파를 추종하기 위해서 필요한 수의 복조기를 구비하고, 또한 복조기 단위로 PN 부호 발생기를 구비하고, 이 구성을 이용하여 멀티 패스를 독립적으로 복조함으로써, 멀티 패스 통신 환경에서 패스 사이의 지연 시간이 큰 경우, 또는 각 패스 사이에서 지연 시간이 다른 경우에 대응하고 있다.

그러나, 상기 종래의 수신기에 있어서는 PN 부호 발생기가 수신하고자 하는 패스에 대응하는 수만큼 필요하게 되므로, 즉, 각 복조기에 하나씩 필요해지기 때문에, 동일 회로를 복수 탑재하게 되어, 이에 따라 회로 규모 및 소비 전력이 증대한다는 문제가 있었다.

또한, 종래의 수신기에 있어서는 PN 부호를 사전에 PN 부호 ROM에 저장해 둘 필요가 있어, 부호 변경에 대하여 용이하게 대응할 수 없는 문제가 있었다.

따라서, 본 발명은 멀티 패스 통신 환경에서 패스 사이의 지연 시간이 큰 경우의 역확산 부호의 생성 처리, 또는 각 패스 사이에서 지연 시간이 다른 경우의 역확산 부호의 생성 처리에 대하여 용이하게 대응할 수 있고, 또한 회로 규모 및 소비 전력의 삭감을 실현하고, 도중에 발생하는 PN 부호 변경에 대해서도 용이하게 대응할 수 있는 수신기, 및 상기 수신기에 있어서의 최적인 역확산 부호 생성 방법을 제공하는 것을 목적으로 하고 있다.

〈발명의 개시〉

본 발명에 따른 수신기에 있어서는 역확산 부호의 발생 처리를 제어하는 제어 신호와, 역확산 부호의 독출 처리에 필요한 어드레스 정보 및 독출 제어 신호를 출력하는 제어 수단과, 상기 제어 신호에 기초하여 역확산 부호를 연속적으로 발생하는 유일(唯一)의 원부호 발생 수단과, 제어 수단으로부터 멀티 패스의 각 패스의 지연 시간에 대응한 어드레스가 공급되어, 어드레스 단위로 상기 역확산 부호를 저장하는 부호 저장 수단과, 독출 제어 신호로 상기 어드레스에 대응한 역확산 부호를 독출하여 각 패스에 출력하는 부호 독출 수단과, 각 패스에 대응하여 설치되고 부호 독출 수단으로부터 출력된 어드레스에 대응한 역확산 부호를 이용하여 수신 신호를 복조하는 복수의 복조 수단과, 각 복조 수단으로부터 출력된 복조 신호를 합성하는 합성 수단을 포함하는 것을 특징으로 한다.

본 발명에 따른 수신기에 있어서, 상기 부호 저장 수단은 동일 칩 구간에서의 역확산 부호의 기입 처리, 및 동일 칩 구간에서 축적된 부호의 독출 처리를 시분할로 실시하는 것을 특징으로 한다.

본 발명에 따른 역확산 부호 생성 방법에 있어서는, 역확산 부호의 생성 처리를 제어하는 제어 신호에 기초하여 역확산 부호를 연속적으로 발생하는 역확산 부호 발생 단계와, 멀티 패스의 각 패스의 지연 시간에 대응한 어드레스를 공급하고 어드레스 단위로 상기 역확산 부호를 저장하는 부호 저장 단계와, 상기 어드레스에 대응한 역확산 부호를 독출하여 각 패스에 출력하는 부호 독출 단계를 포함하는 것을 특징으로 한다.

본 발명은, 통신 방식으로서, SS(스펙트럼 확산) 방식 및 CDMA(부호 분할 다원 접속) 방식을 채용하는 수신기에 관한 것으로, 특히, 멀티 패스 통신 환경에서 패스 사이의 지연 시간이 큰 경우, 또는 각 패스 사이에서 지연 시간이 다른 경우의, 역확산 부호의 생성에 최적인 수신기, 및 그 역확산 부호 생성 방법에 관한 것이다.

도 1은 본 발명에 따른 수신기의 제1 실시예의 구성도.

도 2는 각 복조기에 대하여 공급하는 역확산 부호의 타이밍도.

도 3은 부호 독출부의 구성 및 제어부에서 부호 독출부로 송신되는 제어 신호를 나타내는 도.

도 4는 부호 축적부의 기입/독출 타이밍 및 부호 독출부의 래치 타이밍도.

도 5는 원부호 발생부의 동작 타이밍 및 부호 축적부의 기입/독출 상태를 나타내는 도.

도 6은 도중에 역확산 부호의 변경이 있었던 경우에 있어서의 원부호 발생부의 동작 타이밍 및 부호 축적부의 기입/독출 상태를 나타내는 도.

도 7은 본 발명에 따른 수신기의 제3 실시예의 구성도.

도 8은 부호 축적부의 기입/독출 타이밍 및 부호 독출부의 래치 타이밍도.

도 9는 본 발명에 따른 수신기의 제4 실시예의 구성도.

도 10은 본 발명에 따른 수신기의 제5 실시예의 구성도.

도 11은 원부호 발생부의 구성도.

도 12는 원부호 발생부의 구성도.

도 13은 종래의 수신기의 구성도.

도 14는 종래의 PN 부호 발생기의 구성도.

〈발명을 실시하기 위한 최량의 형태〉

이하, 본 발명에 따른 수신기 및 역확산 부호 생성 방법의 실시예를 첨부 도면에 기초하여 상세하게 설명한다. 또, 본 실시예에 의해 본 발명이 한정되는 것은 아니다.

〈제1 실시예〉

도 1은 본 발명에 따른 수신기의 제1 실시예의 구성도이다. 도 1에서, 참조 부호(1)는 원부호 발생부, 참조 부호(2)는 부호 축적부, 참조 부호(3)는 제어부, 참조 부호(4)는 부호 독출부, 참조 부호(5)는 복조부, 참조 부호(6)는 심볼 합성부이다. 또한, 부호 독출부(4)에서, 참조 부호(11a)는 제1 독출부, 참조 부호(11b)는 제2 독출부, 참조 부호(11c)는 제N(소정의 패스 수를 나타내는 정수) 독출부이고, 복조부(5)에서, 참조 부호(12a)는 제1 복조기, 참조 부호(12b)는 제2 복조기, 참조 부호(12c)는 제N 복조기이다. 또한, 도 1에서의 파선은 제어용 신호를 나타내고 있다.

이어서, 상기 수신기의 동작 개요를 설명한다. 도 1에 도시한 수신기에서는, 우선 원부호 발생부(1)가 제어부(3)로부터의 제어 신호에 기초하여 수신 처리에 필요한 PN 부호 등의 역확산 부호를 연속적으로 발생한다(도 2 참조). 그리고, 발생한 역확산 부호는 일단, 부호 축적부(2)에 저장된다.

이 상태에서, 제어부(3)에서는 각 패스의 지연 시간에 대응한 어드레스를 부호 축적부(2)에 대하여 공급한다. 이 때, 부호 축적부(2)로부터는 이 어드레스에 대응한 역확산 부호가 독출되고, 이 역확산 부호를 수신한 부호 독출부(4)에서는 소정의 타이밍으로, 그 부호를 복조부(5) 내의 각 복조기에 공급한다. 도 2는 각 복조기에 대하여 공급하는 역확산 부호의 타이밍도이다. 도시한 바와 같이 역확산 부호는 상기 발생 타이밍을 기준 타이밍으로 하고, 이 기준 타이밍으로 각 패스에 대응하는 지연량 D1, D2, …, Dn(n은 복조기의 수를 나타냄)이 부가된 상태로 각 복조기에 입력된다.

그 후, 역확산 부호를 수신한 각 복조기에서는 수신 신호를 역확산 부호를이용하여 복조한다. 마지막으로, 각 복조기로부터 출력된 복조 신호는 심볼 합성부(6)에 의해 합성되어, 원하는 복조 데이터가 된다.

도 3은 부호 독출부(4)의 구성, 및 제어부(3)로부터 부호 독출부(4)로 송신되는 제어 신호를 나타내는 도면이다. 또한, 도 4는 부호 축적부(2)의 기입/독출 타이밍, 및 부호 독출부(4)의 래치 타이밍도이다.

예를 들면, 부호 축적부(2)에의 기입 처리, 및 부호 축적부(2)로부터의 독출 처리는 도 4에 도시한 바와 같이 시분할로 행해진다. 구체적으로 언급하면, 우선, 각 역확산 부호의 1칩의 구간을 기입 타이밍 및 각 독출 타이밍의 개수, 즉, 멀티 패스에 대응한 부호 독출부의 개수+1에 대응한 구간으로 구획한다. 그리고, 부호 독출부(4)가 제1 독출부(11a)의 전단 래치부, 제2 독출부(11b)의 전단 래치부, …, 제N 독출부(11c)의 전단 래치부를 이용하여, 제어부(3)로부터 송신되는 독출용 제어 신호의 상승 타이밍으로 순서대로 각 패스에 대응하는 역확산 부호를 래치한다. 그 후, 전단 래치부에 의해 래치된 모든 역확산 부호는 제어부(3)로부터 송신되는 각 독출부 공통의 출력용 제어 신호의 상승 타이밍으로 리타이밍되고, 동시에 각 복조기로 출력된다.

이와 같이 본 실시예에 있어서는 유일의 원부호 발생부(1)에 의해 생성된 역확산 부호 열을 부호 축적부(2)에 기입하고, 그 역확산 부호를 제어부(3)가 지시하는 지연량에 상당하는 어드레스에 기초하여 적절하게 독출하도록 하고 있기 때문에, 패스 사이의 지연 시간이 큰 경우, 또는 지연 시간이 다른 복수의 역확산 부호를 발생시키도록 한 경우에도, 종래와 같이 복수의 PN 부호 발생기를 갖게 하지 않고 복수의 복조기에 대하여 원하는 역확산 부호를 공급할 수 있다.

또한, 본 실시예에 있어서는 복수의 PN 부호 발생기를 갖게 하는 종래의 구성과는 달리, 유일의 원부호 발생부(1)에 의해 생성된 역확산 부호 열을 부호 축적부(2)에 기입하고, 그 역확산 부호를 제어부(3)가 지시하는 지연량에 상당하는 어드레스에 기초하여 적절하게 독출하는 구성으로 하고 있기 때문에, 회로 규모 및 소비 전력의 삭감을 실현할 수 있다.

또한, 본 실시예에 있어서는 역확산 부호를 발생하면서, 동일 칩 구간에서의 역확산 부호의 기입 처리, 및 동일 칩 구간에서 축적된 부호의 독출 처리를 시분할로 실시하기 때문에, 일단, 모든 부호를 기입하고, 그 후, 순차적으로 독출을 행하는 종래 기술과 비교하여, 역확산 부호의 발생으로부터 각 복조기에 공급하기까지의 지연 시간을 대폭 단축할 수 있다.

〈제2 실시예〉

도 5는 원부호 발생부(1)의 동작 타이밍, 및 부호 축적부(2)의 기입/독출 상태를 나타내는 도면이다. 또, 본 실시예의 수신기에 대해서는 상술한 제1 실시예와 마찬가지의 구성이므로, 동일한 부호를 붙여 그 설명을 생략한다.

본 실시예에서는 원부호 발생부(1)가 제어부(3)로부터 송신되는 제어 신호에 따라 일주기분의 역확산 부호를 출력한 후, 그 동작을 중지한다. 또한, 부호 축적부(2)에의 기입 처리는 출력 중인 역확산 부호의 1주기분으로 행한다.

도 6은 도중에 역확산 부호의 변경이 있었던 경우에 있어서의, 원부호 발생부 (1)의 동작 타이밍, 및 부호 축적부(2)의 기입/독출 상태를 나타내는 도면이다. 도중에 역확산 부호를 변경하는 경우에도, 상기한 바와 같이 변경하는 타이밍으로부터 1주기분만 원부호 발생부(1)를 동작시켜, 그 동안에 부호 축적부(2)에의 기입 처리를 행한다.

이와 같이 본 실시예에서는 역확산 부호의 1주기분에 상당하는 시간 분만큼 원부호 발생부(1)를 동작시켜, 그 동안에 부호 축적부(2)에의 기입을 행하도록 제어함으로써, 소비 전력을 대폭 저감시킬 수 있다. 또한, 상기한 바와 같이 마찬가지의 제어를 행함으로써, 도중에 역확산 부호를 변경하는 경우에도, 용이하게 대응할 수 있다.

〈제3 실시예〉

도 7은 본 발명에 따른 수신기의 제3 실시예의 구성도이다. 도 7에서, 참조 부호(21)는 1비트의 직렬 데이터로부터 복수 비트의 병렬 데이터로의 변환을 행하는 제1 비트 폭 변환부이고, 참조 부호(22)는 복수 비트의 병렬 데이터로부터 1비트의 직렬 데이터로의 변환을 행하는 제2 비트 폭 변환부이다. 또, 상술한 제1 실시예와 마찬가지의 구성에 대해서는 동일한 부호를 붙여 그 설명을 생략한다.

예를 들면, 상술한 제1 실시예에 있어서는 부호 축적부(2)에 대하여 시분할로 1비트씩 역확산 부호를 기입하고, 그 후, 축적된 부호를 1비트씩 독출하도록 하고 있지만, 본 실시예에서는 기입 시에, 1비트의 직렬 데이터로부터 복수 비트의 병렬 데이터로 비트 폭의 변환을 행하고, 변환 후의 병렬 데이터를 동시에 기입하고, 그 후의 독출 시에, 동시에 독출한 복수 비트의 병렬 데이터로부터 1비트의 직렬 데이터로 비트 폭의 변환을 행하고, 변환 후의 직렬 데이터를 순차적으로 부호 독출부(4)로 출력한다.

도 8은 부호 축적부(2)의 기입/독출 타이밍, 및 부호 독출부(2)의 래치 타이밍도이다. 본 실시예에서는, 우선 각 역확산 부호의 x(임의의 정수) 칩의 구간을 기입 타이밍 및 각 독출 타이밍의 개수, 즉, 멀티 패스에 대응한 부호 독출부의 개수+1에 대응한 구간으로 구획한다. 그리고, 부호 독출부(4)가 제1 독출부(11a)의 전단 래치부, 제2 독출부(11b)의 전단 래치부, …, 제N 독출부(11c)의 전단 래치부를 이용하고, 제어부(3)로부터 송신되는 독출용 제어 신호의 상승 타이밍으로 순서대로 각 패스에 대응하는 역확산 부호를 래치한다. 그 후, 전단 래치부에 의해 래치된 모든 역확산 부호는 제어부(3)로부터 송신되는 각 독출부 공통의 출력용 제어 신호의 상승 타이밍으로 리타이밍되고, 동시에 각 복조기로 출력된다.

이와 같이 본 실시예에서는 기입 시에, 1비트의 직렬 데이터로부터 복수 비트의 병렬 데이터로 비트 폭의 변환을 행하고, 변환 후의 병렬 데이터를 동시에 기입하고, 그 후의 독출 시에, 동시에 독출한 복수 비트의 병렬 데이터로부터 1비트의 직렬 데이터로 비트 폭의 변환을 행하고, 변환 후의 직렬 데이터를 순차 부호 독출부(4)로 출력하는 구성으로 함으로써, 기입 처리 시에 필요한 동작 클럭의 속도를 억제할 수 있다. 또한, 동작 클럭의 속도를 억제함으로써, 소비 전력을 더욱 저감시킬 수도 있다.

〈제4 실시예〉

도 9는 본 발명에 따른 수신기의 제4 실시예의 구성도이다. 도 9에서, 참조 부호(31)는 분배부, 참조 부호(32)는 제1 부호 축적부, 참조 부호(33)는 제2 부호 축적부, 참조 부호(34)는 제1 부호 독출부, 참조 부호(35)는 제2 부호 독출부, 참조 부호(36)는 제1 복조부, 참조 부호(37)는 제2 복조부이다. 또, 상술한 제1 실시예와 마찬가지의 구성에 대해서는 동일한 부호를 붙여 그 설명을 생략한다. 또한, 제1 부호 독출부(34) 및 제2 부호 독출부(35)의 내부 구성에 대해서는 상술한 부호 독출부(4)의 내부 구성과 마찬가지이다.

상술한 제1 실시예에서는 하나의 원부호 발생부(1)에 대하여, 각각 하나의 부호 축적부(2), 부호 독출부(4), 및 복조부(5)를 구비하고 있었지만, 본 실시예에서는 분배부(31)가 제어부(3)로부터의 제어 신호에 기초하여 복수의 부호 축적부 중에서 어느 하나를 선택하고, 그 후, 원부호 발생부(1)에서 발생하는 역확산 부호를 기입한다.

이와 같이 본 실시예에 있어서는 하나의 원부호 발생부에 대하여, 복수의 부호 축적부를 구비하고, 역확산 부호를 제어부(3)의 지시로 임의의 부호 축적부에 저장하는 구성으로 하기 때문에, 하나의 부호 발생기로 복수 종류의 역확산 부호에 대응할 수 있다. 또, 본 실시예에서는 하나의 원부호 발생부에 대하여, 각각 두 개의 부호 축적부, 부호 독출부, 복조부를 구비하는 것으로 하고 있지만, 이에 한하지 않고, 예를 들면, 역확산 부호의 종류에 맞춰, 3개 이상의 구성을 구비하는 것으로 해도 좋다.

〈제5 실시예〉

도 10은 본 발명에 따른 수신기의 제5 실시예의 구성도이다. 도 10에서, 참조 부호(41)는 할당부, 참조 부호(51a)는 제1 원부호 발생부, 참조 부호(51b)는제2 원부호 발생부, 참조 부호(52a)는 제1 셀렉터, 참조 부호(52b)는 제2 셀렉터, 참조 부호(52c)는 제N 셀렉터, 참조 부호(53a)는 제1 축적부, 참조 부호(53b)는 제2 축적부, 참조 부호(53c)는 제N 축적부이다. 또, 상술한 제1 실시예와 마찬가지의 구성에 대해서는 동일한 부호를 붙여 그 설명을 생략한다.

상술한 제4 실시예에서는 하나의 원부호 발생부(1)에 대하여, 각각 복수의 부호 축적부, 부호 독출부, 및 복조부를 구비하고 있었지만, 본 실시예에서는 복수의 원부호 발생부를 구비하고, 할당부(41)가 제어부(3)로부터의 제어 신호에 기초하여 복수의 축적부 중에서 어느 하나를 선택하고, 선택한 축적부에 대하여, 각 원부호 발생부에 의해 생성되는 역확산 부호를 출력한다.

이와 같이 본 실시예에서는 복수의 원부호 발생부와 복수의 부호 축적부를 구비하고, 각 원부호 발생부의 출력을 어떤 부호 축적부에 접속할지를 선택할 수 있는 구성으로 함으로써, 복수 종류의 역확산 부호에 용이하게 대응할 수 있음과 함께, 또한 동시에 복수의 역확산 부호를 변경하는 경우에도, 그 변경에 필요한 시간을 대폭 단축할 수 있다. 또, 본 실시예에서는 두 개의 원부호 발생부를 구비하는 것으로 했지만, 이에 한하지 않고, 예를 들면, 역확산 부호의 종류 및 변경 시의 요구 시간에 맞춰, 세 개 이상의 원부호 발생부를 구비하는 것으로 해도 좋다.

〈제6 실시예〉

도 11은 상술한 제1 실시예∼제5 실시예에 나타내는 원부호 발생부의 구성도이다. 도 11에서, 참조 부호(61)는 임의 PN 부호 발생부, 참조 부호(62)는 시프트 레지스터부, 참조 부호(63)는 마스크부, 참조 부호(64)는 가산부이다.

상기 원부호 발생부(1)의 임의 PN 부호 발생부(61)에 있어서는 시프트 레지스터부(62)의 소정의 비트 위치로부터 얻어지는 출력에 대하여, 가산부(64)가 배타적 논리합을 구하고, 그 계산 결과를 시프트 레지스터부(62)의 최상위 비트에 입력하고, 이를 반복함으로써, 순차적으로 PN 부호(M 계열 부호)를 얻는다. 또, 비트 위치에 대해서는 PN 부호의 생성 다항식에 대응한다.

구체적으로 언급하면, 시프트 레지스터부(62) 내의 각 D-FF의 출력에 대하여, 마스크부(63)가 AND 게이트를 이용하여 생성 다항식에 대응한 마스크를 구하고, 그 후, 가산부(64)가 각 마스크 출력의 배타적 논리합을 계산하고, 그 계산 결과를 시프트 레지스터부(62)의 D-FF(n)로 되돌림으로써, 순차적으로 임의의 PN 부호를 생성한다. 예를 들면, 생성 다항식이 X25+X3+1인 경우에는 n=24로 하고, 또한 마스크부(63)의 AND 게이트#(3), #(0)에 공급하는 생성 다항식 패턴을 "1"로 함으로써, 가산부(64)가 D-FF(3), D-FF(0) 출력의 배타적 논리합을 구하고, 그 계산 결과를 D-FF(24)에 입력하는 것을 반복하고, 시프트 레지스터부(62)가 순차적으로 임의의 PN 부호를 생성한다. 그리고, 본 실시예에서는 선택부(65)를 이용하여, 임의의 D-FF의 출력을 선택할 수 있도록 함으로써, 예를 들면, 시프트 레지스터의 단 수 이하의 생성 다항식에 대해서도 대응한다.

한편, 도 12는 상기 도 11과는 다른 원부호 발생부의 구성도이다. 도 12에서, 참조 부호(61a)는 제1 임의 PN 부호 발생부, 참조 부호(61b)는 제2 임의 PN 부호 발생부, 참조 부호(61c)는 제N 임의 PN 부호 발생부, 참조 부호(71)는 가산부이다. 도 12에 도시한 원부호 발생부(1)에서는 임의 PN 부호 발생부를 복수개 구비하고, 각각의 출력의 배타적 논리합을 계산함으로써, 역확산 부호를 생성한다.

이와 같이 본 실시예에서는 원부호 발생부(1)에, 상기 도 11에 도시한 구성을 구비함으로써, 임의의 생성 다항식의 PN 부호가 생성 가능하게 되고, 또한 생성 다항식의 변경에 용이하게 대응할 수 있다. 또, 원부호 발생부(1)에, 상기 도 12에 도시한 구성을 구비함으로써, 골드 부호 등의 다양한 부호를 생성할 수 있다.

이상, 설명한 바와 같이 본 발명에 따르면, 유일의 역확산 부호 발생 수단에 의해 생성된 역확산 부호 열을 부호 저장 수단에 기입하고, 그 역확산 부호를 제어 수단이 지시하는 지연량에 상당하는 어드레스에 기초하여 적절하게 독출하도록 하고 있기 때문에, 패스 사이의 지연 시간이 큰 경우, 또는 지연 시간이 다른 복수의 역확산 부호를 발생시키는 경우에도, 종래와 같이 복수의 PN 부호 발생기를 갖게 하지 않고 복수의 복조 수단에 대하여 원하는 역확산 부호를 공급할 수 있는 수신기를 얻을 수 있는 효과를 발휘한다. 또한, 복수의 PN 부호 발생기를 갖게 하는 종래의 구성과는 달리, 유일의 역확산 부호 발생 수단에 의해 생성된 역확산 부호 열을 부호 저장 수단에 기입하고, 그 역확산 부호를 제어 수단이 지시하는 지연량에 상당하는 어드레스에 기초하여 적절하게 독출하는 구성으로 하고 있기 때문에, 회로 규모 및 소비 전력의 삭감을 실현할 수 있는 수신기를 얻을 수 있는 효과를 발휘한다.

본 발명에 따르면, 동일 칩 구간에서의 역확산 부호의 기입 처리, 및 동일 칩 구간에서 축적된 부호의 독출 처리를 시분할로 실시하기 때문에, 일단, 모든 부호를 기입하고, 그 후, 순차적으로 독출을 행하는 종래 기술과 비교하여 역확산 부호의 발생으로부터 각 복조 수단에 공급하기까지의 지연 시간을 대폭 단축할 수 있는 수신기를 얻을 수 있는 효과를 발휘한다.

본 발명에 따르면, 역확산 부호의 1주기분에 상당하는 시간 분만 역확산 부호 발생 수단을 동작시켜, 그 동안에 부호 저장 수단에의 기입 처리를 행하기 때문에, 소비 전력을 대폭 저감시킬 수 있는 수신기를 얻을 수 있는 효과를 발휘한다.

본 발명에 따르면, 도중에 역확산 부호를 변경하는 경우에도, 용이하게 대응할 수 있는 수신기를 얻을 수 있는 효과를 발휘한다.

본 발명에 따르면, 기입 시에, 1비트의 직렬 데이터를 복수 비트의 병렬 데이터로 변환하고, 변환 후의 병렬 데이터를 동시에 기입하고, 그 후의 독출 시에, 동시에 독출한 복수 비트의 병렬 데이터를 1비트의 직렬 데이터로 변환하고, 변환 후의 직렬 데이터를 순차 부호 독출 수단으로 출력하는 구성으로 하기 때문에, 기입 처리 시에 필요한 동작 클럭의 속도를 억제할 수 있는 수신기를 얻을 수 있는 효과를 발휘한다. 또한, 동작 클럭의 속도를 억제함으로써, 또한 소비 전력을 저감시킬 수 있는 수신기를 얻을 수 있는 효과를 발휘한다.

본 발명에 따르면, 하나의 역확산 부호 발생 수단에 대하여, 복수의 부호 저장 수단을 포함하고, 역확산 부호를 제어 수단의 지시로 임의의 부호 저장 수단에 저장하는 구성으로 하기 때문에, 하나의 역확산 부호 발생 수단으로 복수 종류의 역확산 부호에 대응할 수 있는 수신기를 얻을 수 있는 효과를 발휘한다.

본 발명에 따르면, 복수의 역확산 부호 발생 수단과 복수의 부호 저장 수단을 구비하고, 각 역확산 부호 발생 수단의 출력을 어떤 부호 저장 수단에 접속할지를 선택할 수 있는 구성으로 함으로써, 복수 종류의 역확산 부호에 용이하게 대응할 수 있음과 함께, 또한 동시에 복수의 역확산 부호를 변경하는 경우에도, 그 변경에 필요한 시간을 대폭 단축할 수 있는 수신기를 얻을 수 있는 효과를 발휘한다.

본 발명에 따르면, 임의의 생성 다항식의 PN 부호가 생성 가능하게 되고, 또한 생성 다항식의 변경에 용이하게 대응할 수 있는 수신기를 얻을 수 있는 효과를 발휘한다.

본 발명에 따르면, 골드 부호 등의 다양한 부호를 생성할 수 있는 수신기를 얻을 수 있는 효과를 발휘한다.

본 발명에 따르면, 역확산 부호 발생 단계에 의해 생성된 역확산 부호 열을 저장하고, 그 역확산 부호를 지연량에 상당하는 어드레스에 기초하여 적절하게 독출하도록 하고 있기 때문에, 패스 사이의 지연 시간이 큰 경우, 또는 지연 시간이 다른 복수의 역확산 부호를 발생시키도록 한 경우에도 종래와 같이 복수의 PN 부호 발생기를 갖게 하지 않고 원하는 역확산 부호를 생성할 수 있는 효과를 발휘한다.

본 발명에 따르면, 동일 칩 구간에서의 역확산 부호의 기입 처리, 및 동일 칩 구간에서 축적된 부호의 독출 처리를 시분할로 실시하기 때문에, 일단, 모든 부호를 기입하고, 그 후, 순차적으로 독출을 행하는 종래 기술과 비교하여, 역확산 부호의 발생으로부터 공급까지의 지연 시간을 대폭 단축할 수 있는 효과를 발휘한다.

본 발명에 따르면, 역확산 부호의 1주기분에 상당하는 시간만 역확산 부호 발생 단계를 실시하여, 그 동안에 역확산 부호의 기입 처리를 행하기 때문에, 종래와 비교하여 소비 전력을 대폭 저감할 수 있는 효과를 발휘한다.

본 발명에 따르면, 도중에 역확산 부호를 변경하는 경우에도, 용이하게 역확산 부호의 변경 처리를 실시할 수 있는 효과를 발휘한다.

본 발명에 따르면, 기입 시에, 1비트의 직렬 데이터를 복수 비트의 병렬 데이터로 변환하고, 변환 후의 병렬 데이터를 동시에 기입하고, 그 후의 독출 시에, 동시에 독출한 복수 비트의 병렬 데이터를 1비트의 직렬 데이터로 변환하고, 변환 후의 직렬 데이터를 순차적으로 출력하기 때문에, 기입 처리 시에 필요한 동작 클럭의 속도를 억제할 수 있는 효과를 발휘한다.

본 발명에 따르면, 부호 저장 단계 및 부호 독출 단계의 일련의 공정을 복수 준비하고, 또한 상기 복수의 공정에서 어느 하나의 공정을 선택하는 선택 단계를 포함함으로써, 역확산 부호를 임의의 부호 저장부에 저장할 수 있게 되므로, 용이하게 복수 종류의 역확산 부호를 생성할 수 있는 효과를 발휘한다.

이상과 같이 본 발명에 따른 수신기 및 역확산 부호 생성 방법은, 통신 방식으로서 SS(스펙트럼 확산) 방식 및 CDMA(부호 분할 다원 접속) 방식을 채용하는 수신기에 유용하고, 멀티 패스 통신 환경에서 패스 사이의 지연 시간이 큰 경우, 또는 각 패스 사이에서 지연 시간이 다른 경우의 역확산 부호의 생성에 적합하다.

Claims (15)

1. 역확산 부호의 발생 처리를 제어하는 제어 신호와, 역확산 부호의 독출 처리에 필요한 어드레스 정보 및 독출 제어 신호를 출력하는 제어 수단과,

   상기 제어 신호에 기초하여 역확산 부호를 연속적으로 발생하는 유일(唯一)의 원부호 발생 수단과,

   상기 제어 수단으로부터 멀티 패스의 각 패스의 지연 시간에 대응한 어드레스가 공급되어, 상기 어드레스 단위로 상기 역확산 부호를 저장하는 부호 저장 수단과,

   상기 독출 제어 신호로 상기 어드레스에 대응한 역확산 부호를 독출해서 상기 각 패스에 출력하는 부호 독출 수단과,

   상기 각 패스에 대응하여 설치되고, 상기 부호 독출 수단으로부터 출력된 상기 어드레스에 대응한 역확산 부호를 사용하여 수신 신호를 복조하는 복수의 복조 수단과,

   상기 각 복조 수단으로부터 출력된 복조 신호를 합성하는 합성 수단

   을 포함하는 것을 특징으로 하는 수신기.
2. 제1항에 있어서,

   상기 부호 저장 수단은, 동일 칩 구간에서의 역확산 부호의 기입 처리, 및 동일 칩 구간에서 축적된 부호의 독출 처리를 시분할로 실시하는 것을 특징으로 하는 수신기.
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10. 멀티 패스 통신 환경에서의 수신 신호를 각 패스에 대응하는 역확산 부호를 이용하여 개별적으로 복조하는 수신기의 역확산 부호 생성 방법에 있어서,

    역확산 부호의 생성 처리를 제어하는 제어 신호에 기초하여 역확산 부호를 연속적으로 발생하는 역확산 부호 발생 단계와,

    멀티 패스의 각 패스의 지연 시간에 대응한 어드레스를 공급하여, 상기 어드레스 단위로 상기 역확산 부호를 저장하는 부호 저장 단계와,

    상기 어드레스에 대응한 역확산 부호를 독출하여 상기 각 패스에 출력하는 부호 독출 단계

    를 포함하는 것을 특징으로 하는 역확산 부호 생성 방법.
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