JP3587675B2

JP3587675B2 - 擬似雑音発生装置

Info

Publication number: JP3587675B2
Application number: JP03572698A
Authority: JP
Inventors: 隆治中村; 和生川端; 一央大渕; 一浜田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-02-18
Filing date: 1998-02-18
Publication date: 2004-11-10
Anticipated expiration: 2018-02-18
Also published as: DE69825417D1; US6275520B1; CN1226767A; EP0938192A2; CN1115815C; DE69825417T2; EP0938192B1; JPH11234096A; EP0938192A3

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＤＭＡ（ＣｏｄｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅＡｃｃｅｓｓ）方式の通信システムにおいて伝送信号を拡散変調するために用いられる擬似雑音系列を発生する擬似雑音発生装置に関する。
【０００２】
【従来の技術】
例えば数分にも達する長い周期の拡散符号系列が使用されているＣＤＭＡ通信システムにおいては、通信の相手方が制御チャネルを介して報知する時刻データに基いて決められる位相から拡散符号系列を開始させて速やかに符号同期を達成することが要求される。また、長い周期の符号系列を複数の区間に分割してそれぞれ別の局が使用するシステムにおいては、使用する位相から符号系列を速やかに開始させること、及び互いの干渉を低減するために割り当て変更の要求があったとき割り当てられた位相から速やかに再スタートさせることが要求される。
【０００３】
拡散符号系列として用いられる擬似雑音系列の位相を任意に設定する方法として、それを発生する擬似雑音発生器に通常の速度よりも速いクロックを供給して位相を初期位相から所望の位相までシフトさせることがまず考えられる。しかしこの方法ではシフトのための高速クロックが必要であり、特にシフト量が大きい場合に、短時間で所定のシフト量を得ようとすると、非常に高速のクロックが必要になるという問題がある。
【０００４】
また、擬似雑音系列のシフト加法性を利用して擬似雑音発生器内のシフトレジスタの各段から適当にタップを引き出し、それらの排他的論理和をとることにより位相がシフトした符号系列を生成することも考えられる。しかし、この方法では所望のシフト量を得るためのタップ位置を計算で決定する必要があり、シフトレジスタの段数が多いと多大な計算時間を要するという問題がある。
【０００５】
【発明が解決しようとする課題】
したがって本発明の目的は、短時間で所望の位相から開始できる擬似雑音発生装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明によれば、直列に接続された複数の遅延素子を有する擬似雑音発生器と、位相シフト量に対応する選択パターンを格納する記憶装置と、該記憶装置から出力された選択パターンに従って該擬似雑音発生器の遅延素子の出力を選択するセレクタと、該セレクタが選択した遅延素子の出力を加算して、該擬似雑音発生器が出力する擬似雑音系列の位相をシフトしたものとして出力する加算器とを具備する擬似雑音発生装置が提供される。
【０００７】
前記記憶装置は複数の相異なる位相シフト量にそれぞれ対応する複数の選択パターンを格納しており、該複数の位相シフト量の中の指定された１つに対応する選択パターンを出力することが好適である。
前述の装置は前記加算器が出力する擬似雑音系列を蓄積するシフトレジスタと、前記記憶装置へ位相シフト量の指定を与えるとともに該シフトレジスタに蓄積された擬似雑音系列を前記擬似雑音発生器の各遅延素子に転送することによって、複数の位相シフト量の合計として所望の位相シフトを実現する制御部とをさらに具備することがさらに好適である。
【０００８】
【発明の実施の形態】
以下に説明する実施形態において、同一の構成要素には同一の参照番号が付されている。
図１は本発明の第１の実施例に係る擬似雑音発生装置の回路図である。
図１において、７段のシフトレジスタ１０とその４段目と７段目の出力の排他的論理和（ＥＯＲ）をとって１段目の入力へフィードバックするＥＯＲ回路１２とで周期２^７−１のＭ系列を発生する擬似雑音発生器１４が構成されている。シフトレジスタ１０の各段の出力はそれぞれ７つのＡＮＤゲート１６の一方の入力へ接続される。ＡＮＤゲート１６の他方の入力はＲＯＭ１８の出力に接続される。７つのＡＮＤ回路１６の出力のすべては６つのＥＯＲ回路２０により排他的論理和がとられてこの装置の出力となる。
【０００９】
前述したように、Ｍ系列のシフト加法性によりシフトレジスタの各段から適当にタップを引き出して排他的論理和をとることにより符号系列の位相を任意にシフトしたＭ系列を得ることができる。そこで本発明では、各シフト量を与えるタップ位置の選択パターンを予め計算してＲＯＭ１８のシフト量でアドレスされる格納位置に予め格納する。
【００１０】
シフトレジスタ１０の各段に初期値を与えた後、所望のシフト量をアドレスとしてＲＯＭ１８に与えることによりＲＯＭ１８から所望のシフト量を与えるタップ位置の選択パターンが出力される。ＲＯＭ１８から出力される選択パターンに応じてＡＮＤゲート１６が開いてタップ位置が選択され、選択されたタップ値がＥＯＲ回路２０で排他的論理和がとられて、初期値から所望のシフト量だけシフトしたＭ系列、すなわち、所望の位相のＭ系列が出力される。
【００１１】
図１の実施例では例えば４１段のシフトレジスタを有し周期が２^４１−１のＭ系列を出力する擬似雑音発生器の場合に、任意のシフト量を得るためには（２^４１−２）×４１ビットのＲＯＭ容量が必要とされ、現実的でない。
図２は本発明の第２の実施例に係る擬似雑音発生装置の回路図である。図２およびそれ以降に示す例では理解を容易にするために図１と同様に７段のシフトレジスタ１０を有し周期２^７−１のＭ系列を発生する擬似雑音発生器１４が示されているが、以下に示す実施例では例えば４１段のシフトレジスタを有し２^４１−１といった長い周期のＭ系列を発生する擬似雑音発生器にも同様に適用可能である。
【００１２】
本実施例では、ＥＯＲ回路２０が出力する、位相がシフトされたＭ系列をシフトレジスタ２２へ順次入力し、擬似雑音発生器１４のシフトレジスタ１０の段数分のデータが揃ったところで再度シフトレジスタ１０へ転送する。これによって、複数の位相シフト量の合計として所望の位相シフト量を得ることができる。さらに、ＲＯＭ１８に設定される位相シフト量を擬似雑音系列の周期の１／２、１／４、１／８……とすることにより限られた時間内に効率良く任意のシフト量を得ることができる。さらに特定すればＭ系列の周期を２^ｎ−１とするとき、２^ｎ−１，２^ｎ−２……２，１の位相シフト量に対応するタップ位置選択パターンをＲＯＭ１８に格納し、２進化した所望位相シフト量のビットパターンに応じてシフト量を加算することにより、任意の位相シフト量を得ることができる。この場合に必要なＲＯＭの容量はｎ×ｎビットに過ぎない。初期値を設定した後に上記の操作を行なえば所望の位相のＭ系列を短かい時間内に得ることができる。なお、必要な位相の種類が限られている場合、ＲＯＭ１８にはそれらをその和で表現するに十分な種類だけ用意すれば良い。例えば、発生させたい位相が０，４，１６，６４，６８または８０だったとすると、６４，１６，４の位相シフト量に相当する選択パターンをＲＯＭ１８に格納しておけば必要なすべての位相はこれらの和で表現することができる。
【００１３】
図３のタイミングチャートを参照して、周期１２７（＝２^７−１）のＭ系列を初期値から６８クロックだけ進めた（または遅らせた）位相で出力するときの図２の回路の動作を説明する。なお、周期２^４１−１といった長い周期のＭ系列発生回路の場合でも本質的にこれと同様である。
初期設定パルスＰＲＳＥＴがシフトレジスタ２２に入力されることにより初期値ａ（０）がシフトレジスタ２２に設定される。図３中のＳＢＵＦの欄はシフトレジスタ２２に設定されている値を示す。またＳＲの欄はシフトレジスタ１０に設定されている値を示す。初期設定パルスＰＲＳＥＴは制御器２４にも入力される。それに応じて制御器２４は位相シフト値ＳＦＴＶＡＬを取り込み、後に説明するいずれかの手法により位相シフト値６８を実現する組み合わせを６４＋４と決定し、まず、６４クロックの位相シフト値に相当する選択パターンの格納アドレスａｄ（６４）をＲＯＭ１８に与える（図３のＡＤＤＲの欄参照）。これに応じてＲＯＭ１８からは６４クロックの位相シフトを実現するタップ値の選択パターンｔｐ（６４）が出力される（図３のＴＡＰＩＮＦＯの欄参照）。その後、制御器２４からロードパルスＬＯＡＤが出力されて、シフトレジスタ２２に設定されていた初期値ａ（０）がシフトレジスタ１０に転送される（ＳＢＵＦ，ＳＲの欄参照）。期間Ｔ１において信号ＣＬＫＯＮが７クロックの期間だけＨレベルになるとＡＮＤゲート２６が開いて、シフトレジスタ１０および２２にシフトクロックＣＬＫが７回入力される。７つのシフトクロックにより擬似信号系列発生器１４から７ビットのＭ系列が出力され、同時にシフトレジスタ２２へはそれよりも６４クロックだけ進んだ（または遅れた）値ａ（６４）が設定される（ＳＢＵＦの欄参照）。次に制御器２４から４クロックの位相シフト値に相当するアドレスａｄ（４）が出力され（ＡＤＤＲ）、ＲＯＭ１８からそれに対応するタップ位置選択パターンｔｐ（４）が出力される（ＴＡＰＩＮＦＯ）。この状態でロードパルスＬＯＡＤによりａ（６４）がシフトレジスタ１０に設定され（ＳＢＵＦ，ＳＲ）、期間Ｔ２においてシフトレジスタ１０，２２へ７つのシフトクロックが供給されると、シフトレジスタ２２には初期値ａ（０）よりも６４＋４クロックだけ位相が進んだ（または遅れた）値ａ（６８）が設定される。シフトクロックＣＬＫをこのまま続けて与えることにより、加算器２０の出力を所望の擬似雑音系列として取り出しても良い。図に示した例では、ロードパルスＬＯＡＤで値ａ（６８）をシフトレジスタ１０へ転送し、期間Ｔ３において連続的にシフトクロックＣＬＫを供給することにより擬似雑音系列発生器１４から所望の位相の擬似雑音系列が出力される。
【００１４】
図４は図２の制御器２４の第１の例を示す回路ブロック図である。図４の例は、前述したように、６４，１６，４の位相シフト量に相当する選択パターンをＲＯＭ１８に格納してそれらの和により０，４，１６，６４，６８または８０の位相シフトを実現するものである。図５に、例として６８クロックの位相差を実現するときの動作のタイミングチャートを示す。
【００１５】
初期設定パルスＰＲＳＥＴがタイミング制御部２８へ入力されると、６４クロックの位相シフト量に相当するタップ選択パターンの格納アドレスａｄ（６４）が出力され（ＡＤＤＲ）それとともに値６４が出力される（ＲＥＦＳＦＴ）。また初期設定パルスＰＲＳＥＴにより減算器３０にシフト値６８が取り込まれ出力される（ＳＦＴ）。比較器３２において値６４（ＲＥＦＳＦＴ）と減算器３０が出力する値６８（ＳＦＴ）が比較され、ＳＦＴがＲＥＦＳＦＴより大であるので、シフトオン信号ＳＦＴＯＮはＨレベルになる。ＳＦＴＯＮがＨレベルであると、タイミング制御部２８はロードパルスＬＯＡＤを出し、期間Ｔ１においてＣＬＫＯＮをＨレベルにする。それによって前述したように、シフトレジスタ２２へは初期値ａ（０）から６４クロック分位相シフトしたａ（６４）が設定される。次にタイミング制御部２８から減算パルスＳＵＢＰＬＳが出力され、減算器３０において６８−６４の計算が実行され、結果の４が出力される（ＳＦＴ）。その後、タイミング制御部２８からａｄ（１６）（ＡＤＤＲ）及び値１６（ＲＥＦＳＦＴ）が出力されるが４（ＳＦＴ）＜１６（ＲＥＦＳＦＴ）であるので比較器３２が出力する信号ＳＦＴＯＮはＬレベルになる。この場合にはタイミング制御部２８からはパルスＬＯＡＤは出力されず、次のａｄ（４）（ＡＤＤＲ）及び値４（ＲＥＦＳＦＴ）が出力される。このときはＲＥＦＳＦＴ＝ＳＦＴであるので信号ＳＦＴＯＮはＨレベルとなり、パルスＬＯＡＤと信号ＣＬＫＯＮが出力されて、シフト量４の位相シフトが実行される。ＲＯＭに格納されている３つの選択パターンのすべてについて処理が終了したので、タイミング制御部２８はロードパルスＬＯＡＤをシフトレジスタ１０へ与えて上記の結果を擬似雑音系列発生器１４へロードし、期間Ｔ３においてクロックオン信号をＨレベルにして擬似雑音系列発生器１４の動作を開始させる。
【００１６】
図６は制御器２４の第２の例を示す。この例では周期が２^７−１＝１２７の擬似雑音系列を任意の位相で得るために、６４，３２，１６……２，１の位相シフト量に相当する選択パターンをＲＯＭ１８（図２）に予め格納する。２進数で表わされた所望位相シフト量を最上位ビットから順に調べ、それが１であるときにそのビット位置に相当する位相シフト量に相当するタップ選択パターンのアドレスをＲＯＭ１８に与えることによって、任意の位相を実現する。
【００１７】
図７に６８クロックの位相シフトを与えるときの動作のタイミングチャートを示す。初期設定パルスＰＲＳＥＴにより位相シフト値ＳＦＴＶＡＬがビットシフト部３４にとり込まれ、タイミング制御部３６はａｄ（６４）を出力する。６８を２進数で表わすと１０００１００である。最上位ビットは１であるからシフトオン信号ＳＦＴＯＮはＨレベルになる。このときタイミング制御部３６はロードパルスＬＯＡＤ及びクロックオン信号ＣＬＫＯＮを出力し、６４クロック分の位相シフトが行なわれる。次に、タイミング制御部３６はａｄ（３２）を出力し、シフトパルスＳＦＴＰＡＬを出力してビットシフト部３４内の値を１ビット上位へシフトさせる。最上位ビットは０になるのでＳＦＴＯＮはＬレベルになり、ＬＯＡＤ，ＣＬＫＯＮは出力されない。ＡＤＤＲがａｄ（４）になったときＳＦＴＯＮはＨレベルになるのでＬＯＡＤ，ＣＬＫＯＮが出力されて４クロック分の位相シフトが行なわれる。すべてのビットが調べ終わったら、ロードパルスＬＯＡＤが出力され、ＣＬＫＯＮがＨレベルに固定されて、所望の位相の擬似雑音系列が連続的に出力される。
【００１８】
説明した例では最上位ビットから順に調べているが、最下位ビットから順に調べて１のビットがあれば相当のシフトを実行するようにしても良いのは勿論である。また、前述のように必要な位相シフト量が例えば４，１６，６４，６８または８０と限られている場合、ｔｐ（４），ｔｐ（１６），ｔｐ（６４）の３つの選択パターンのみを格納し、位相シフト値ＳＦＴＶＡＬの所定の３つのビット位置のみを調べれば良い。
【００１９】
ＲＯＭ１８にａｄ（４）を与えて行なう位相シフトの処理には７シフトクロックとロードパルスＬＯＡＤの出力を必要としている。これに代えて単に４つのシフトクロックを擬似雑音発生器１４のシフトレジスタ１０に与えれば４シフトクロック分の位相シフトが実現される。すなわち、位相シフト量がシフトレジスタ１０の段数ｎよりも大きくないときは必要数のシフトクロックをシフトレジスタ１０に単に与えるようにすれば処理時間を一層短縮できる。さらに、図８に示すように、比較器３８において与えられたシフト値ＳＦＴＶＡＬを所定値、例えばシフトレジスタの段数ｎと比較し、それよりも大きくなければ、クロックオン信号ＣＬＫＯＮをそれに応じた時間だけＨレベルとすることで必要な数のシフトクロックを発生させ、短時間で所望の位相を得ることができる。
【００２０】
図９は制御器２４をＭＰＵ（ＭｉｃｒｏＰｒｏｃｅｓｓｅｒＵｎｉｔ）及びメモリ等で構成されるマイクロコンピュータ４０で実現した例を示す。マイクロコンピュータ４０のメモリにはＲＯＭ１８と同等の機能を有すテーブルＴＡＰＴＡＢＬＥが格納され、ＭＰＵはこれを参照することによりタップ選択パターンＴＡＰＩＮＦＯを直接ＡＮＤゲート１６に与えることができる。マイクロコンピュータ４０はまたシフトレジスタ２２の値ＳＢＶＡＬを読み出すことができ、シフトレジスタ１０に値ＳＲを設定することができ、シフトレジスタ１０から値ＰＮＶＡＬを読み出すことができる。クロック生成部４２はマイクロコンピュータ４０からシフトクロック数ＣＬＫＮが与えられるとシフトクロックＣＬＫをシフトレジスタ１０および２２へ供給し、指定された数のシフトクロックを出力し終ったら完了信号ＣＭＰＬをアクティブにしてマイクロコンピュータ４０へ返す。
【００２１】
図１０はマイクロコンピュータ４０の動作の第１の例を示す。これは図４及び図５を参照して説明した例に対応する。最初に、ループ変数ｋに、ｎ回ループするための値（ｎ−１）を設定する（ステップ１０００）。次に、シフトレジスタ１０に初期値ＩＮＩを設定する（ステップ１００２）。タップ情報テーブル（ＴＡＰＴＡＢＬＥ）内のｋ番目のタップ情報ＴＡＰＩＮＦＯ（ｋ）によるシフト処理を行うかどうかを判定するために、そのシフト量ＲＥＦＳＦＴ（ｋ）と残シフト量ＳＦＴの値を比較する（ステップ１００４）。残シフト量信号ＳＦＴの方が大きいか等しければＴＡＰＩＮＦＯ（ｋ）をＡＮＤゲート１６に設定し、残シフト量信号ＳＦＴを位相シフト量信号ＲＥＦＳＦＴ（ｋ）だけ減算してから（ステップ１００６）シフト操作を開始する。シフトレジスタ１０の段数分のシフトを行うために、発生クロック数指定信号ＣＬＫＮに７という値を設定する（ステップ１００８）。クロック生成部４２からのクロック出力完了信号ＣＭＰＬを待ってから（ステップ１０１０）、シフトレジスタ２２の内容ＳＢＶＡＬを読み出してシフトレジスタ１０へ転送し、ループ変数を減じて（ステップ１０１２）、まだループ回数を満了していない場合は（ステップ１０１４）、ステップ１００４へと移行する。全操作が完了した時点で、シフトレジスタ１０の内容ＰＮＶＡＬを読みだして動作を完了する（ステップ１０１６）。なお、ＰＮＶＡＬを読みださず、クロック生成部４２に引き続いてシフトクロックＣＬＫを発生させる様指示すれば、擬似雑音系列を連続的にＰＯ端子の出力に得ることができる。
【００２２】
図１１はマイクロコンピュータ４０の動作の第２の例を示すフローチャートである。これは図６および図７を参照して説明した例に対応する。最初に、ループ変数ｋに、ｎ回ループするための値（ｎ−１）を設定する（ステップ１１００）。次に、シフトレジスタ１０にシリアルバッファ設定初期値ＩＮＩを設定する（ステップ１１０２）。タップ情報テーブル（ＴＡＰＴＡＢＬＥ）内のｋ番目のタップ情報ＴＡＰＩＮＦＯ（ｋ）によるシフト処理を行うかどうかを判定するために、シフト量信号ＳＦＴの第ｋビット目の値ｄｋがセットされているかどうかを調べる（ステップ１１０４）。そのビットがもしセットされていればＴＡＰＩＮＦＯ（ｋ）をＡＮＤゲート１６に設定してから（ステップ１１０６）シフト操作を開始する。ここでは、シフトレジスタ１０の段数分のシフトを行うために、発生クロック数指定信号ＣＬＫＮに７という値を設定する（ステップ１１０８）。クロック生成部４２からのクロック出力完了信号ＣＭＰＬ出力を待ってから（ステップ１１１０）、シフトレジスタ２２の内容ＳＢＶＡＬをシフトレジスタ１０へ転送し、ループ変数を減じて（ステップ１１１２）、まだループ回数を満了していない場合は（ステップ１１１４）、ステップ１１０４へと移行する。全操作が完了した時点で、シフトレジスタ１０の内容ＰＮＶＡＬを読みだして動作を完了する（ステップ１１１６）。なお、ＰＮＶＡＬを読みださず、クロック生成部４２に引き続いてシフトクロックＣＬＫを発生させる様指示すれば、擬似雑音系列を連続的にＰＯ端子の出力に得ることができる。
【００２３】
図１２はマイクロコンピュータ４０の動作の第３の例を示す。これは図８を参照して説明した例に対応する。最初に残シフト量信号ＳＦＴで与えられる総シフト量が、予め定める一定値（図の例では４９）より小さい場合は（ステップ１２００）、右に分岐して所要数のクロック発生数を発生クロック数指定信号ＣＬＫＮに設定し（ステップ１２０２）、シフト動作完了を以てシフト動作完了とする（ステップ１２０４）。そうではない場合は、ループ変数ｋに、ｎ回ループするための値（ｎ−１）を設定する（ステップ１２０６）。次に、シフトレジスタ１０に初期値ＩＮＩを設定する（ステップ１２０８）。タップ情報テーブル（ＴＡＰＴＡＢＬＥ）内のｋ番目のタップ情報（ＴＡＰＩＮＦＯ（ｋ））によるシフト処理を行うかどうかを判定するために、そのシフト量と残シフト量信号ＳＦＴの第ｋビット目の値ｄｋがセットされているかどうかを調べる（ステップ１２１０）。そのビットがもしセットされていればＴＡＰＩＮＦＯ（ｋ）をＡＮＤゲート１６に設定してから（ステップ１２１２）シフト操作を開始する。ここで、（ａ）ＲＥＦＳＦＴ（ｋ）の値が、シフトレジスタ１０の段数７より小さい場合は（ステップ１２１４）、ＲＥＦＳＦＴ（ｋ）分のクロックを（ステップ１２１６）、（ｂ）それ以外の場合には、シフトレジスタ１０の段数分のシフトを行うために、発生クロック数指定信号ＣＬＫＮに７という値を設定する（ステップ１２１８）。クロック生成部４２からのクロック出力完了信号ＣＭＰＬ出力を待ってから（ステップ１２２０）、（ｂ）の場合のみ、シフトレジスタ２２の内容ＳＢＶＡＬをシフトレジスタ１０へ転送する（ステップ１２２２）。次にループ変数を減じて（ステップ１２２４）、まだループ回数を満了していない場合は（ステップ１２２６）、ステップ１２１０へと移行する。全操作が完了した時点で、シフトレジスタ１０の内容ＰＮＶＡＬを読みだして動作を完了する（ステップ１２２８）。なお、ＰＮＶＡＬを読みださず、クロック生成部４２に引き続いてシフトクロックＣＬＫを発生させる様指示すれば、擬似雑音系列を連続的にＰＯ端子の出力に得ることができる。
【００２４】
【発明の効果】
本発明によれば、予め定める、または任意の量だけ位相シフトした擬似雑音系列を高速に、かつ、コンパクトな規模の処理により得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る擬似雑音発生装置の回路図である。
【図２】本発明の第２の実施例に係る擬似雑音発生装置の回路図である。
【図３】図２の回路の動作を説明するタイミングチャートである。
【図４】図２の制御器２４の第１の例を示す回路ブロック図である。
【図５】図４の回路の動作を説明するタイミングチャートである。
【図６】図２の制御器２４の第２の例を示す回路ブロック図である。
【図７】図６の回路の動作を説明するタイミングチャートである。
【図８】図２の制御器２４の第３の例を示す回路ブロック図である。
【図９】図２の制御器２４の第４の例を示す回路ブロック図である。
【図１０】図９のマイクロコンピュータ４０の動作の第１の例を示すフローチャートである。
【図１１】図９のマイクロコンピュータ４０の動作の第２の例を示すフローチャートである。
【図１２】図９のマイクロコンピュータ４０の動作の第３の例を示すフローチャートである。
【符号の説明】
１０，２２…シフトレジスタ
１２，２０…ＥＯＲ回路
１４…擬似雑音発生器
１６…ＡＮＤゲート

Claims

直列に接続された複数の遅延素子を有する擬似雑音発生器と、
位相シフト量に対応する選択パターンを格納する記憶装置と、
該記憶装置から出力された選択パターンに従って該擬似雑音発生器の遅延素子の出力を選択するセレクタと、
該セレクタが選択した遅延素子の出力を加算して、該擬似雑音発生器が出力する擬似雑音系列の位相をシフトしたものとして出力する加算器とを具備し、
前記記憶装置は複数の相異なる位相シフト量にそれぞれ対応する複数の選択パターンを格納しており、該複数の位相シフト量の中の指定された１つに対応する選択パターンを出力し、
前記加算器が出力する擬似雑音系列を蓄積するシフトレジスタと、
前記記憶装置へ位相シフト量の指定を与えるとともに該シフトレジスタに蓄積された擬似雑音系列を前記擬似雑音発生器の各遅延素子に転送することによって、複数の位相シフト量の合計として所望の位相シフトを実現する制御部とをさらに具備する擬似雑音発生装置。
前記記憶装置は、前記擬似雑音発生器が出力する擬似雑音系列の周期の約１／２の位相シフト量、その１／２の位相シフト量及びさらにその１／２の位相シフト量にそれぞれ対応する選択パターンを少なくとも格納する請求項１記載の擬似雑音発生装置。
前記擬似雑音発生器が発生する擬似雑音系列の周期を２ⁿ −１とするとき、前記記憶装置は、２^n-1 ，２^n-2 及び２^n-3 の位相シフト量にそれぞれ対応する選択パターンを少なくとも格納する請求項２記載の擬似雑音発生装置。
前記制御部は、記憶装置に対して指定すべき位相シフト量が所定値以下であるとき、前記シフトレジスタから前記擬似雑音発生器の各遅延素子への転送による位相シフト量の加算に代えて、位相シフト量に相当する数のクロックを該擬似雑音発生器へ与える請求項１〜３のいずれか１項記載の擬似雑音発生装置。
前記制御部は、前記所望の位相シフトの量が所定値以下であるとき、前記シフトレジスタから前記擬似雑音発生器の各遅延素子への転送による所望の位相シフトの実現に代えて、該所望の位相シフトに相当する数のクロックを該擬似雑音発生器へ与える請求項１〜４のいずれか１項記載の擬似雑音信号発生装置。