JPH10117128A - 疑似雑音系列符号位相制御装置 - Google Patents
疑似雑音系列符号位相制御装置Info
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- JPH10117128A JPH10117128A JP8286096A JP28609696A JPH10117128A JP H10117128 A JPH10117128 A JP H10117128A JP 8286096 A JP8286096 A JP 8286096A JP 28609696 A JP28609696 A JP 28609696A JP H10117128 A JPH10117128 A JP H10117128A
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Abstract
(57)【要約】
【課題】 M系列符号そのもの或いはM系列符号を一部
に用いて生成する疑似雑音系列符号の位相を任意に制御
する。 【解決手段】 M系列符号生成器11をnビットの線形
帰還シフトレジスタで構成し、該M系列符号生成器の各
レジスタから出力されるn個の出力信号Q0〜Qn-1をそ
れぞれn個のゲート回路12-0〜12-(n-1)に入力し、
該n個のゲート回路の各出力をパリティ演算回路13に
入力してパリティPN(i+k)を出力させる。この
際、ゲート回路に制御信号αkを入力してゲート処理さ
れるレジスタからの出力の組合せを制御することによ
り、パリティ演算回路13から出力されるM系列符号P
N(i+k)の位相を制御する。
に用いて生成する疑似雑音系列符号の位相を任意に制御
する。 【解決手段】 M系列符号生成器11をnビットの線形
帰還シフトレジスタで構成し、該M系列符号生成器の各
レジスタから出力されるn個の出力信号Q0〜Qn-1をそ
れぞれn個のゲート回路12-0〜12-(n-1)に入力し、
該n個のゲート回路の各出力をパリティ演算回路13に
入力してパリティPN(i+k)を出力させる。この
際、ゲート回路に制御信号αkを入力してゲート処理さ
れるレジスタからの出力の組合せを制御することによ
り、パリティ演算回路13から出力されるM系列符号P
N(i+k)の位相を制御する。
Description
【0001】
【発明の属する技術分野】本発明は、M系列符号そのも
の或いはM系列符号を一部に用いて生成する疑似雑音系
列符号の位相又は符号の種類を任意に制御することが可
能な装置に関する。
の或いはM系列符号を一部に用いて生成する疑似雑音系
列符号の位相又は符号の種類を任意に制御することが可
能な装置に関する。
【0002】
【従来の技術】疑似雑音系列符号(いわゆるPN符号)
は、一周期の各瞬間における値の分布がランダム分布に
準したものであり、スペクトラム拡散通信における拡散
変調符号やページャの符号等に利用されている。疑似雑
音系列符号には種々な符号があり、2進PN符号の代表
的なものとして、M系列符号やゴールド符号(Gold
符号)がある。
は、一周期の各瞬間における値の分布がランダム分布に
準したものであり、スペクトラム拡散通信における拡散
変調符号やページャの符号等に利用されている。疑似雑
音系列符号には種々な符号があり、2進PN符号の代表
的なものとして、M系列符号やゴールド符号(Gold
符号)がある。
【0003】M系列符号(maximum length linear shif
t resister sequence code)は、複数個のレジスタと線
形演算回路とで発生される符号系列の中で最大の周期を
もった符号系列であり、最長線形符号系列とも称せられ
る。また、ゴールド符号(gold code)は、同じ長さの
2つのM系列符号を合成して生成する符号であり、スペ
クトラム拡散通信のように多くの符号を作り出すことが
必要な場合に、M系列符号を組み合わせて各符号間の位
相差を変えることにより、多種なゴールド符号が生成さ
れる。
t resister sequence code)は、複数個のレジスタと線
形演算回路とで発生される符号系列の中で最大の周期を
もった符号系列であり、最長線形符号系列とも称せられ
る。また、ゴールド符号(gold code)は、同じ長さの
2つのM系列符号を合成して生成する符号であり、スペ
クトラム拡散通信のように多くの符号を作り出すことが
必要な場合に、M系列符号を組み合わせて各符号間の位
相差を変えることにより、多種なゴールド符号が生成さ
れる。
【0004】図5には、従来の疑似雑音系列符号位相制
御装置の回路構成の一例を示してある。この疑似雑音系
列符号位相制御装置には、M系列符号生成器51と、プ
ログラマブル遅延素子52とが備えられており、M系列
符号生成器51で生成された疑似雑音系列符号PN
(i)は、シフトレジスタやメモリ等で構成されるプロ
グラマブル遅延素子502に入力され、遅延量kだけ遅
延されてPN(i+k)として出力される。
御装置の回路構成の一例を示してある。この疑似雑音系
列符号位相制御装置には、M系列符号生成器51と、プ
ログラマブル遅延素子52とが備えられており、M系列
符号生成器51で生成された疑似雑音系列符号PN
(i)は、シフトレジスタやメモリ等で構成されるプロ
グラマブル遅延素子502に入力され、遅延量kだけ遅
延されてPN(i+k)として出力される。
【0005】
【発明が解決しようとする課題】しかしながら、上記し
た従来の疑似雑音系列符号位相制御装置にあっては、遅
延を与える疑似雑音系列符号PN(i+k)の位相の制
御が全範囲に及ぶ場合には、遅延量kはM系列符号の周
期(2n −1)だけ必要になり、nが大きくなれば装置
回路の実現が困難になってくるという問題があった。ま
た、位相の制御を遅延素子52で行っているため、例え
ば一つ手前の位相が欲しい場合には、M系列符号の周期
である(2n−1)から1を引いた(2n −2)だけ遅延
させなければならず、位相制御が煩雑であった。
た従来の疑似雑音系列符号位相制御装置にあっては、遅
延を与える疑似雑音系列符号PN(i+k)の位相の制
御が全範囲に及ぶ場合には、遅延量kはM系列符号の周
期(2n −1)だけ必要になり、nが大きくなれば装置
回路の実現が困難になってくるという問題があった。ま
た、位相の制御を遅延素子52で行っているため、例え
ば一つ手前の位相が欲しい場合には、M系列符号の周期
である(2n−1)から1を引いた(2n −2)だけ遅延
させなければならず、位相制御が煩雑であった。
【0006】本発明は、このような従来の事情に鑑みな
されたもので、M系列符号を用いた疑似雑音系列符号生
成器であれば、符号の周期や位相に関わりなく簡単な回
路構成で容易に位相の制御が可能な疑似雑音系列符号位
相制御装置を提供することを目的とする。また、本発明
は、M系列符号を組み合わせて容易にGold符号を生
成することができるGold符号生成装置を提供するこ
とを目的とする。
されたもので、M系列符号を用いた疑似雑音系列符号生
成器であれば、符号の周期や位相に関わりなく簡単な回
路構成で容易に位相の制御が可能な疑似雑音系列符号位
相制御装置を提供することを目的とする。また、本発明
は、M系列符号を組み合わせて容易にGold符号を生
成することができるGold符号生成装置を提供するこ
とを目的とする。
【0007】
【課題を解決するための手段】請求項1に記載の疑似雑
音系列符号位相制御装置では、M系列符号生成器をnビ
ット(nは2以上の正の整数)の線形帰還シフトレジス
タで構成し、該M系列符号生成器の各レジスタから出力
されるn個の出力信号をそれぞれn個のゲート回路に入
力し、該n個のゲート回路の各出力をパリティ演算回路
に入力してパリティを出力させる。この際、ゲート回路
に制御信号を入力してゲート処理されるレジスタからの
出力の組合せを制御することにより、パリティ演算回路
から出力されるパリティの位相を制御する。このよう
に、M系列符号生成器の各線形帰還シフトレジスタから
の出力の組み合わせ方を制御することにより、生成する
パリティの位相制御を行っているため、基準となるM系
列符号生成器からの出力の位相の相対的な差を管理する
だけで位相制御ができる。
音系列符号位相制御装置では、M系列符号生成器をnビ
ット(nは2以上の正の整数)の線形帰還シフトレジス
タで構成し、該M系列符号生成器の各レジスタから出力
されるn個の出力信号をそれぞれn個のゲート回路に入
力し、該n個のゲート回路の各出力をパリティ演算回路
に入力してパリティを出力させる。この際、ゲート回路
に制御信号を入力してゲート処理されるレジスタからの
出力の組合せを制御することにより、パリティ演算回路
から出力されるパリティの位相を制御する。このよう
に、M系列符号生成器の各線形帰還シフトレジスタから
の出力の組み合わせ方を制御することにより、生成する
パリティの位相制御を行っているため、基準となるM系
列符号生成器からの出力の位相の相対的な差を管理する
だけで位相制御ができる。
【0008】また、請求項2に記載の疑似雑音系列符号
位相制御装置は、第1の疑似雑音系列符号位相制御回路
と、第2の疑似雑音系列符号位相制御回路と、これら2
つの疑似雑音系列符号位相制御回路からの2つの出力を
排他的論理和で合成してGold符号として出力する排
他的論理和回路と、を備えている。そして、これら第1
の疑似雑音系列符号位相制御回路と第2の疑似雑音系列
符号位相制御回路とはそれぞれ、nビットの線形帰還シ
フトレジスタで構成されたM系列符号生成器と、該M系
列符号生成器の各レジスタから出力されるn個の出力信
号をゲートするn個のゲート回路と、該n個のゲート回
路の各出力を入力してパリティを出力するパリティ演算
回路と、を備え、前記ゲート回路に制御信号を入力して
ゲート処理される前記レジスタからの出力の組合せを制
御することにより、出力されるM系列符号の位相を制御
可能としてある。
位相制御装置は、第1の疑似雑音系列符号位相制御回路
と、第2の疑似雑音系列符号位相制御回路と、これら2
つの疑似雑音系列符号位相制御回路からの2つの出力を
排他的論理和で合成してGold符号として出力する排
他的論理和回路と、を備えている。そして、これら第1
の疑似雑音系列符号位相制御回路と第2の疑似雑音系列
符号位相制御回路とはそれぞれ、nビットの線形帰還シ
フトレジスタで構成されたM系列符号生成器と、該M系
列符号生成器の各レジスタから出力されるn個の出力信
号をゲートするn個のゲート回路と、該n個のゲート回
路の各出力を入力してパリティを出力するパリティ演算
回路と、を備え、前記ゲート回路に制御信号を入力して
ゲート処理される前記レジスタからの出力の組合せを制
御することにより、出力されるM系列符号の位相を制御
可能としてある。
【0009】この疑似雑音系列符号位相制御装置は、請
求項1に記載の疑似雑音系列符号位相制御装置を回路要
素として用いてGold符号の位相制御を行うものであ
り、2つのM系列符号生成器の初期位相をあらかじめ同
期させ、請求項1の場合と同様に、基準となる2つのM
系列符号生成器の出力の位相の相対的な差を管理するだ
けでGold系列符号の位相制御が行える。さらに、2
つのM系列符号生成器同士の位相の組み合わせを変える
ことにより、異なる種類のGold符号を生成すること
も可能である。
求項1に記載の疑似雑音系列符号位相制御装置を回路要
素として用いてGold符号の位相制御を行うものであ
り、2つのM系列符号生成器の初期位相をあらかじめ同
期させ、請求項1の場合と同様に、基準となる2つのM
系列符号生成器の出力の位相の相対的な差を管理するだ
けでGold系列符号の位相制御が行える。さらに、2
つのM系列符号生成器同士の位相の組み合わせを変える
ことにより、異なる種類のGold符号を生成すること
も可能である。
【0010】また、請求項3に記載のGold符号生成
装置は、疑似雑音系列符号位相制御回路と、nビットの
線形帰還シフトレジスタで構成されたM系列符号生成器
と、これら疑似雑音系列符号位相制御回路とM系列符号
生成器とからの2つの出力を排他的論理和で合成してG
old符号として出力する排他的論理和回路と、を備え
ている。そして、この疑似雑音系列符号位相制御回路
は、nビットの線形帰還シフトレジスタで構成された第
2のM系列符号生成器と、該M系列符号生成器の各レジ
スタから出力されるn個の出力信号をゲートするn個の
ゲート回路と、該n個のゲート回路の各出力を入力して
パリティを出力するパリティ演算回路と、を備え、前記
ゲート回路に制御信号を入力してゲート処理される前記
レジスタからの出力の組合せを制御することにより、出
力されるGold符号の種類を制御可能としてある。
装置は、疑似雑音系列符号位相制御回路と、nビットの
線形帰還シフトレジスタで構成されたM系列符号生成器
と、これら疑似雑音系列符号位相制御回路とM系列符号
生成器とからの2つの出力を排他的論理和で合成してG
old符号として出力する排他的論理和回路と、を備え
ている。そして、この疑似雑音系列符号位相制御回路
は、nビットの線形帰還シフトレジスタで構成された第
2のM系列符号生成器と、該M系列符号生成器の各レジ
スタから出力されるn個の出力信号をゲートするn個の
ゲート回路と、該n個のゲート回路の各出力を入力して
パリティを出力するパリティ演算回路と、を備え、前記
ゲート回路に制御信号を入力してゲート処理される前記
レジスタからの出力の組合せを制御することにより、出
力されるGold符号の種類を制御可能としてある。
【0011】このGold符号生成装置は、請求項1に
記載の疑似雑音系列符号位相制御装置を回路要素として
用いてGold符号を生成するものであり、2つのM系
列符号生成回路の初期位相をあらかじめ同期させ、片方
の位相を制御することによって、異なる任意のGold
符号を生成することができる。
記載の疑似雑音系列符号位相制御装置を回路要素として
用いてGold符号を生成するものであり、2つのM系
列符号生成回路の初期位相をあらかじめ同期させ、片方
の位相を制御することによって、異なる任意のGold
符号を生成することができる。
【0012】また、請求項4に記載の疑似雑音系列符号
生成装置は、疑似雑音系列符号の中でM系列符号をその
生成過程に用いる疑似雑音系列符号生成装置であって、
nビットの線形帰還シフトレジスタで構成されたM系列
符号生成器と、該M系列符号生成器の各レジスタから出
力されるn個の出力信号をゲートするn個のゲート回路
と、該n個のゲート回路の各出力を入力してパリティを
出力するパリティ演算回路と、を備え、前記ゲート回路
に制御信号を入力してゲート処理される前記レジスタか
らの出力の組合せを制御することにより、出力される疑
似雑音系列符号の位相を制御する疑似雑音系列符号位相
制御回路を含んで構成されている。
生成装置は、疑似雑音系列符号の中でM系列符号をその
生成過程に用いる疑似雑音系列符号生成装置であって、
nビットの線形帰還シフトレジスタで構成されたM系列
符号生成器と、該M系列符号生成器の各レジスタから出
力されるn個の出力信号をゲートするn個のゲート回路
と、該n個のゲート回路の各出力を入力してパリティを
出力するパリティ演算回路と、を備え、前記ゲート回路
に制御信号を入力してゲート処理される前記レジスタか
らの出力の組合せを制御することにより、出力される疑
似雑音系列符号の位相を制御する疑似雑音系列符号位相
制御回路を含んで構成されている。
【0013】この疑似雑音系列符号生成装置は、請求項
1に記載の疑似雑音系列符号位相制御装置を回路要素の
一部または全部に用いているので、容易にM系列符号の
位相制御を行うことが可能であり、M系列が用いられた
疑似雑音系列を容易に生成できる。
1に記載の疑似雑音系列符号位相制御装置を回路要素の
一部または全部に用いているので、容易にM系列符号の
位相制御を行うことが可能であり、M系列が用いられた
疑似雑音系列を容易に生成できる。
【0014】
【発明の実施の形態】本発明の一実施形態を図面を参照
して説明する。図1には、請求項1に記載した疑似雑音
系列符号位相制御装置の一実施形態を示してある。この
疑似雑音系列符号位相制御装置は、nビットの線形帰還
シフトレジスタで構成されるM系列符号生成器11と、
M系列符号生成器11の各レジスタから出力されるn個
の出力Q0〜Qn-1をゲートするANDゲート等のn個の
ゲート回路12-0〜12-(n-1)と、各ゲート回路からの
n個の出力Q0〜Qn-1を入力してパリティを出力する排
他的論理和回路(Ex−OR)等で構成されたパリティ
演算回路13と、を備えている。
して説明する。図1には、請求項1に記載した疑似雑音
系列符号位相制御装置の一実施形態を示してある。この
疑似雑音系列符号位相制御装置は、nビットの線形帰還
シフトレジスタで構成されるM系列符号生成器11と、
M系列符号生成器11の各レジスタから出力されるn個
の出力Q0〜Qn-1をゲートするANDゲート等のn個の
ゲート回路12-0〜12-(n-1)と、各ゲート回路からの
n個の出力Q0〜Qn-1を入力してパリティを出力する排
他的論理和回路(Ex−OR)等で構成されたパリティ
演算回路13と、を備えている。
【0015】上記のM系列符号生成器11の各レジスタ
からの出力はそれぞれ、Q0がM系列符号PN(i)の
位相、Q1がM系列符号PN(i+1)の位相、Q2がM
系列符号PN(i+2)の位相、・・・、Qn-1がM系
列符号PN(i+n−1)の位相になっている。ここ
で、M系列符号PN(i)とM系列符号PN(i)を或
る遅延量j(j≠0)だけシフトしたM系列符号PN
(i+j)とを加えた系列は、元の系列PN(i)を或
る遅延量k(k≠0)だけシフトした系列PN(i+
k)になることが知られている。したがって、M系列符
号生成器11からの各出力Q0〜Qn-1をn個のゲート回
路12-0〜12-(n-1)でゲートし、その後に、パリティ
演算回路13で演算することにより、M系列符号生成器
11で生成しているM系列符号の位相iを或る遅延量k
だけシフトした系列を生成することができる。なお、パ
リティ演算回路13は”2”を法とする加算回路と考え
ることもできるので、”1”の数を加算するビット加算
回路の下位1ビットの出力を用いても構成することがで
きる。
からの出力はそれぞれ、Q0がM系列符号PN(i)の
位相、Q1がM系列符号PN(i+1)の位相、Q2がM
系列符号PN(i+2)の位相、・・・、Qn-1がM系
列符号PN(i+n−1)の位相になっている。ここ
で、M系列符号PN(i)とM系列符号PN(i)を或
る遅延量j(j≠0)だけシフトしたM系列符号PN
(i+j)とを加えた系列は、元の系列PN(i)を或
る遅延量k(k≠0)だけシフトした系列PN(i+
k)になることが知られている。したがって、M系列符
号生成器11からの各出力Q0〜Qn-1をn個のゲート回
路12-0〜12-(n-1)でゲートし、その後に、パリティ
演算回路13で演算することにより、M系列符号生成器
11で生成しているM系列符号の位相iを或る遅延量k
だけシフトした系列を生成することができる。なお、パ
リティ演算回路13は”2”を法とする加算回路と考え
ることもできるので、”1”の数を加算するビット加算
回路の下位1ビットの出力を用いても構成することがで
きる。
【0016】図2には、符号生成多項式が(式1)の場
合におけるM系列符号生成器11の構成例を示してあ
る。このM系列符号生成器11は、直列接続されたn個
のDフリップフロップ21-0〜21-(n-1)と、Dフリッ
プフロップ21-0と21-2との出力を帰還させる排他的
論理和回路(Ex−OR)22と、を備えており、これ
らDフリップフロップ21-0〜21-(n-1)によりnビッ
トのシフトレジスタが構成されている。したがって、各
レジスタ21-0〜21-(n-1)からの出力はそれぞれ、Q
0がPN(i)、Q1がPN(i+1)、Q2がPN(i
+2)、・・・、Qn-1がPN(i+n−1)の位相に
なっている。なお、同図中の各Dフリップフロップ21
-0〜21-(n-1)に付記してある1〜Xn-1は出力にそれ
ぞれ対応しており、(式1)の場合では、Dフリップフ
ロップ21-2の出力x2とDフリップフロップ21-0の
出力1とをEx−OR22で合成して帰還をかけること
によりM系列符号を生成している。
合におけるM系列符号生成器11の構成例を示してあ
る。このM系列符号生成器11は、直列接続されたn個
のDフリップフロップ21-0〜21-(n-1)と、Dフリッ
プフロップ21-0と21-2との出力を帰還させる排他的
論理和回路(Ex−OR)22と、を備えており、これ
らDフリップフロップ21-0〜21-(n-1)によりnビッ
トのシフトレジスタが構成されている。したがって、各
レジスタ21-0〜21-(n-1)からの出力はそれぞれ、Q
0がPN(i)、Q1がPN(i+1)、Q2がPN(i
+2)、・・・、Qn-1がPN(i+n−1)の位相に
なっている。なお、同図中の各Dフリップフロップ21
-0〜21-(n-1)に付記してある1〜Xn-1は出力にそれ
ぞれ対応しており、(式1)の場合では、Dフリップフ
ロップ21-2の出力x2とDフリップフロップ21-0の
出力1とをEx−OR22で合成して帰還をかけること
によりM系列符号を生成している。
【0017】
【数1】Xn +X2 +1 ・・・・・(式1)
【0018】次いで、M系列符号生成器11の符号生成
多項式がGF(2n=4)上の多項式(式2)で与えられ
るとした場合を例にとって、更に具体的に説明する。こ
こで、αを(式2)の根(α15=1)とし、多項式基底
による展開をすると(表1)のようになる。
多項式がGF(2n=4)上の多項式(式2)で与えられ
るとした場合を例にとって、更に具体的に説明する。こ
こで、αを(式2)の根(α15=1)とし、多項式基底
による展開をすると(表1)のようになる。
【0019】
【数2】X4 +X2 +1 ・・・・・(式2)
【0020】
【表1】
【0021】(表1)に示すように、べき表現は多項式
基底の1〜αn-1のn個(この場合はn=4)を用いて
全て展開することができる。なお、表中に用いている+
の記述はガロア体における加算を意味している。また、
GF(2n)からGF(2)への写像がトレースTrと
なり、べき表現の”0”を除いたトレースTrがM系列
符号生成器11の出力に対応しているので、基準となる
M系列符号の初期位相PN(0)がべき表現の1(=α
0)に相当するとすれば、位相をずらした状態はPN
(1)=α1、PN(2)=α2、・・・、PN(n−
1)=αn-1で与えることができる。それぞれの位相は
多項式基底による展開に示されるように、1、α、
α2、α3の4つの根で全て表すことが可能であり、つま
り、1、α、α2、α3の4つの根を組み合わせることに
より全ての位相を取り出すことが可能である。
基底の1〜αn-1のn個(この場合はn=4)を用いて
全て展開することができる。なお、表中に用いている+
の記述はガロア体における加算を意味している。また、
GF(2n)からGF(2)への写像がトレースTrと
なり、べき表現の”0”を除いたトレースTrがM系列
符号生成器11の出力に対応しているので、基準となる
M系列符号の初期位相PN(0)がべき表現の1(=α
0)に相当するとすれば、位相をずらした状態はPN
(1)=α1、PN(2)=α2、・・・、PN(n−
1)=αn-1で与えることができる。それぞれの位相は
多項式基底による展開に示されるように、1、α、
α2、α3の4つの根で全て表すことが可能であり、つま
り、1、α、α2、α3の4つの根を組み合わせることに
より全ての位相を取り出すことが可能である。
【0022】基準となるM系列符号がどの位相にあって
も相対的な位相関係は変化しないため、位相を制御する
場合は初期位相との位相差のみを考えれば良く、位相を
kビットシフトしたい場合は、べき表現でαk倍するの
と同じで、基準となる位相PN(i)に対しPN(i+
k)はα0〜αn-1のnビットの多項式で全て表すことが
できる。α0〜αn-1は図2に示すシフトレジスタ21-0
〜21-(n-1)の出力では、α0=Q0、α1=Q1、・・・
αn-2=Qn-2、αn-1=Qn-1に対応している。つまり、
制御したい位相に相当するベクトル表現の値を線形帰還
シフトレジスタのそれぞれの出力に対応させ、ゲート回
路12-0〜12-(n-1)への制御信号αkとして与えるこ
とによって簡単に相対位相の制御を行うことができる。
も相対的な位相関係は変化しないため、位相を制御する
場合は初期位相との位相差のみを考えれば良く、位相を
kビットシフトしたい場合は、べき表現でαk倍するの
と同じで、基準となる位相PN(i)に対しPN(i+
k)はα0〜αn-1のnビットの多項式で全て表すことが
できる。α0〜αn-1は図2に示すシフトレジスタ21-0
〜21-(n-1)の出力では、α0=Q0、α1=Q1、・・・
αn-2=Qn-2、αn-1=Qn-1に対応している。つまり、
制御したい位相に相当するベクトル表現の値を線形帰還
シフトレジスタのそれぞれの出力に対応させ、ゲート回
路12-0〜12-(n-1)への制御信号αkとして与えるこ
とによって簡単に相対位相の制御を行うことができる。
【0023】例えば、PN(i)に対して位相を5ビッ
トずらしてPN(i+5)にしたいとすれば、(表1)
におけるべき表現のα5の段のベクトル表現”011
0”をゲート信号αkとして各ゲート回路12-0〜12-
(n-1)に与え、Q 1+Q 2を演算すればよい。この例の結
果を、(表2)に示してある。(表2)からも明らかな
ように、基準となる系列(Q0の出力)に対して5ビッ
ト位相がシフトしており、希望の位相に制御できている
ことがわかる。このように本発明よれば、基準となる位
相に対する相対位相を容易に制御することができる。ま
た、異なる位相のM系列符号を複数出力したい場合に
は、ゲート回路12-0〜12-(n-1)以降の回路構成を必
要なだけ用意すればよく、M系列符号生成器11を複数
用意する場合に比べて回路規模を小さくし、コストを低
減することができる。
トずらしてPN(i+5)にしたいとすれば、(表1)
におけるべき表現のα5の段のベクトル表現”011
0”をゲート信号αkとして各ゲート回路12-0〜12-
(n-1)に与え、Q 1+Q 2を演算すればよい。この例の結
果を、(表2)に示してある。(表2)からも明らかな
ように、基準となる系列(Q0の出力)に対して5ビッ
ト位相がシフトしており、希望の位相に制御できている
ことがわかる。このように本発明よれば、基準となる位
相に対する相対位相を容易に制御することができる。ま
た、異なる位相のM系列符号を複数出力したい場合に
は、ゲート回路12-0〜12-(n-1)以降の回路構成を必
要なだけ用意すればよく、M系列符号生成器11を複数
用意する場合に比べて回路規模を小さくし、コストを低
減することができる。
【0024】
【表2】
【0025】なお、制御する位相kはべき表現のαの指
数に相当するが、kが0≦k<(2n−1)以外の場合
は、(式3)で与えられるk’が実際に制御する位相に
なる。例えば、k=(−1)、n=4の場合はk’=1
4となる。
数に相当するが、kが0≦k<(2n−1)以外の場合
は、(式3)で与えられるk’が実際に制御する位相に
なる。例えば、k=(−1)、n=4の場合はk’=1
4となる。
【0026】
【数3】 k’=k+(2n−1)×m {mは整数、0≦k’<(2n−1)} ・・・(式3)
【0027】図3には、請求項2に記載した疑似雑音系
列符号位相制御装置の一実施形態を示してある。この疑
似雑音系列符号位相制御装置は、nビットの線形帰還シ
フトレジスタで構成されて同期信号のタイミングで初期
位相を内部レジスタに取り込むことのできる第1と第2
のM系列符号生成器31、32と、第1のM系列符号生
成器31の各レジスタからのn個の出力Q0〜Qn-1をゲ
ートするANDゲート等のn個のゲート回路33-0〜3
3-(n-1)と、各ゲート回路33-0〜33-(n-1)からのn
個の出力を入力してパリティPN1(i1+k1)を出力
するEx−OR等で構成されたパリティ演算回路34
と、第2のM系列符号生成器32の各レジスタからのn
個の出力Q0〜Qn-1をゲートするANDゲート等のn個
のゲート回路35-0〜35-(n-1)と、各ゲート回路35
-0〜35-(n-1)からのn個の出力を入力してパリティP
N2(i2+k2)を出力するEx−OR等で構成された
パリティ演算回路36と、第1のM系列符号生成器31
と第2のM系列符号生成器32とからの2つのM系列符
号PN1(i1)、PN2(i2)を合成してGold符
号(i)を生成する排他的論理和回路37と、2つのパ
リティ演算回路34、36からそれぞれ制御信号αk1、
βk2によりk1、k2だけ位相をシフトて出力されるM系
列符号PN1(i1+k1)、PN2(i2+k2)を合成
してGold符号(i+k)を生成する排他的論理和回
路38と、を備えている。
列符号位相制御装置の一実施形態を示してある。この疑
似雑音系列符号位相制御装置は、nビットの線形帰還シ
フトレジスタで構成されて同期信号のタイミングで初期
位相を内部レジスタに取り込むことのできる第1と第2
のM系列符号生成器31、32と、第1のM系列符号生
成器31の各レジスタからのn個の出力Q0〜Qn-1をゲ
ートするANDゲート等のn個のゲート回路33-0〜3
3-(n-1)と、各ゲート回路33-0〜33-(n-1)からのn
個の出力を入力してパリティPN1(i1+k1)を出力
するEx−OR等で構成されたパリティ演算回路34
と、第2のM系列符号生成器32の各レジスタからのn
個の出力Q0〜Qn-1をゲートするANDゲート等のn個
のゲート回路35-0〜35-(n-1)と、各ゲート回路35
-0〜35-(n-1)からのn個の出力を入力してパリティP
N2(i2+k2)を出力するEx−OR等で構成された
パリティ演算回路36と、第1のM系列符号生成器31
と第2のM系列符号生成器32とからの2つのM系列符
号PN1(i1)、PN2(i2)を合成してGold符
号(i)を生成する排他的論理和回路37と、2つのパ
リティ演算回路34、36からそれぞれ制御信号αk1、
βk2によりk1、k2だけ位相をシフトて出力されるM系
列符号PN1(i1+k1)、PN2(i2+k2)を合成
してGold符号(i+k)を生成する排他的論理和回
路38と、を備えている。
【0028】上記した第1のM系列符号生成器31と第
2のM系列符号生成器32は、同期信号の入力によりそ
れぞれの初期位相1と初期位相2とを各々のレジスタ内
に取り込み、M系列符号の生成を行う。なお、第1及び
第2のM系列符号生成器31、32の構成、並びに、M
系列符号の位相制御の方法は、図1及び図2に示したも
のと同様であるので説明を割愛する。
2のM系列符号生成器32は、同期信号の入力によりそ
れぞれの初期位相1と初期位相2とを各々のレジスタ内
に取り込み、M系列符号の生成を行う。なお、第1及び
第2のM系列符号生成器31、32の構成、並びに、M
系列符号の位相制御の方法は、図1及び図2に示したも
のと同様であるので説明を割愛する。
【0029】Gold符号は2つのM系列符号を組み合
わせたものであるので、位相を制御する場合には、第1
のM系列符号生成器31と第2のM系列符号生成器32
の位相を同じように制御させるだけでよい。例えば、G
old符号をkだけシフトさせるとすればk1=k2=
kの関係の制御信号αk1、βk2をそれぞれのM系列符号
生成器31、32に与えればよい。
わせたものであるので、位相を制御する場合には、第1
のM系列符号生成器31と第2のM系列符号生成器32
の位相を同じように制御させるだけでよい。例えば、G
old符号をkだけシフトさせるとすればk1=k2=
kの関係の制御信号αk1、βk2をそれぞれのM系列符号
生成器31、32に与えればよい。
【0030】なお、第1のM系列符号生成器31と第2
のM系列符号生成器32との出力をそのままGold符
号の生成に用いない場合、つまり、排他的論理和回路3
7の出力を用いない場合には、初期位相1及び初期位相
2は予め解っている位相関係であれば、第1のM系列符
号生成器31と第2のM系列符号生成器32のシフト量
k1、k2(k1≠k2)とすることで異なる種類のG
old符号を生成可能であり、その位相をkだけずらす
場合にはそれぞれk1+k、k2+kだけシフトさせる
制御を行うだけでよい。
のM系列符号生成器32との出力をそのままGold符
号の生成に用いない場合、つまり、排他的論理和回路3
7の出力を用いない場合には、初期位相1及び初期位相
2は予め解っている位相関係であれば、第1のM系列符
号生成器31と第2のM系列符号生成器32のシフト量
k1、k2(k1≠k2)とすることで異なる種類のG
old符号を生成可能であり、その位相をkだけずらす
場合にはそれぞれk1+k、k2+kだけシフトさせる
制御を行うだけでよい。
【0031】図4には、請求項3に記載したGold符
号生成装置の一実施形態を示してある。このGold符
号生成装置は、nビットの線形帰還シフトレジスタで構
成されて同期信号のタイミングで初期位相を内部レジス
タに取り込むことのできる第1と第2のM系列符号生成
器41、42と、第1のM系列符号生成器41の各レジ
スタからのn個の出力Q0〜Qn-1をゲートするANDゲ
ート等のn個のゲート回路43-0〜43-(n-1)と、ゲー
ト回路43-0〜43-(n-1)からのn個の出力を入力して
制御信号αk1によりk1だけ位相がシフトしたパリティ
PN1(i1+k1)を出力するEx−OR等で構成され
たパリティ演算回路44と、パリティ演算回路44の出
力PN1(i1+k1)と第2のM系列符号生成器42か
らの出力PN2(i2)とを合成してGold符号
(i)を生成する排他的論理和回路45と、を備えてい
る。なお、図4は、図3に示した構成中のGold符号
を生成する機能部分のみを取り出して示したものであ
る。
号生成装置の一実施形態を示してある。このGold符
号生成装置は、nビットの線形帰還シフトレジスタで構
成されて同期信号のタイミングで初期位相を内部レジス
タに取り込むことのできる第1と第2のM系列符号生成
器41、42と、第1のM系列符号生成器41の各レジ
スタからのn個の出力Q0〜Qn-1をゲートするANDゲ
ート等のn個のゲート回路43-0〜43-(n-1)と、ゲー
ト回路43-0〜43-(n-1)からのn個の出力を入力して
制御信号αk1によりk1だけ位相がシフトしたパリティ
PN1(i1+k1)を出力するEx−OR等で構成され
たパリティ演算回路44と、パリティ演算回路44の出
力PN1(i1+k1)と第2のM系列符号生成器42か
らの出力PN2(i2)とを合成してGold符号
(i)を生成する排他的論理和回路45と、を備えてい
る。なお、図4は、図3に示した構成中のGold符号
を生成する機能部分のみを取り出して示したものであ
る。
【0032】上記した第1のM系列符号生成器41と第
2のM系列符号生成器42は、同期信号の入力によりそ
れぞれの初期位相1及び初期位相2を各々のレジスタ内
に取り込み、M系列符号の生成を行う。この場合、初期
位相1及び初期位相2は、予め位相関係がわかっている
値とする。なお、第1及び第2のM系列符号生成器4
1、42の構成、並びに、M系列符号の位相制御の方法
は、図1及び図2に示したものと同様であるので説明を
割愛する。
2のM系列符号生成器42は、同期信号の入力によりそ
れぞれの初期位相1及び初期位相2を各々のレジスタ内
に取り込み、M系列符号の生成を行う。この場合、初期
位相1及び初期位相2は、予め位相関係がわかっている
値とする。なお、第1及び第2のM系列符号生成器4
1、42の構成、並びに、M系列符号の位相制御の方法
は、図1及び図2に示したものと同様であるので説明を
割愛する。
【0033】この場合にも、Gold符号は2つのM系
列符号を組み合わせたものであるので、異なる種類のG
old符号を生成させ位相の制御を行わない場合には、
第2のM系列符号生成器42の位相は制御する必要はな
く、第1のM系列符号生成器41の位相のみを制御信号
αk1で制御することにより、2つのM系列符号を組み合
わせで生成可能なGold符号を全て生成することがで
きる。
列符号を組み合わせたものであるので、異なる種類のG
old符号を生成させ位相の制御を行わない場合には、
第2のM系列符号生成器42の位相は制御する必要はな
く、第1のM系列符号生成器41の位相のみを制御信号
αk1で制御することにより、2つのM系列符号を組み合
わせで生成可能なGold符号を全て生成することがで
きる。
【0034】上記した説明からも明らかなように、本発
明のM系列符号の位相を自由に制御できる本発明を用い
れば、他のM系列符号をその一部分あるいは全てに組み
合わせた場合にも容易に装置回路を実現できる。例え
ば、異なる周期のM系列符号を2つ以上組み合わせた疑
似雑音系列符号の生成においても、その位相関係あるい
はその種類を容易に制御することができる。
明のM系列符号の位相を自由に制御できる本発明を用い
れば、他のM系列符号をその一部分あるいは全てに組み
合わせた場合にも容易に装置回路を実現できる。例え
ば、異なる周期のM系列符号を2つ以上組み合わせた疑
似雑音系列符号の生成においても、その位相関係あるい
はその種類を容易に制御することができる。
【0035】
【発明の効果】以上説明したように、本発明によれば、
符号の周期や位相に関わりなく簡単な回路構成で容易に
位相や符号の種類の制御が可能な疑似雑音系列符号位相
制御装置やGold符号生成装置を実現することができ
る。すなわち、位相制御を簡単に行うことが可能なM系
列符号生成器を用いることにより、位相や符号の種類の
制御を容易に行える疑似雑音系列を生成でき、また、G
old符号を容易に組み合わせることができる。
符号の周期や位相に関わりなく簡単な回路構成で容易に
位相や符号の種類の制御が可能な疑似雑音系列符号位相
制御装置やGold符号生成装置を実現することができ
る。すなわち、位相制御を簡単に行うことが可能なM系
列符号生成器を用いることにより、位相や符号の種類の
制御を容易に行える疑似雑音系列を生成でき、また、G
old符号を容易に組み合わせることができる。
【図1】 本発明の一実施形態に係る疑似雑音系列符号
位相制御装置の構成を示す図である。
位相制御装置の構成を示す図である。
【図2】 M系列符号生成器の一構成例を示す図であ
る。
る。
【図3】 本発明の他の一実施形態に係る疑似雑音系列
符号位相制御装置の構成を示す図である。
符号位相制御装置の構成を示す図である。
【図4】 本発明の一実施形態に係るGold符号生成
装置の構成を示す図である。
装置の構成を示す図である。
【図5】 従来の疑似雑音系列符号位相制御装置の構成
を示す図である。
を示す図である。
11、31、32、41、42・・・M系列符号生成
器、 12-0〜12-(n-1)、33-0〜33-(n-1)、35-0〜3
5-(n-1)、43-0〜43-(n-1)・・・ゲート回路、 13、34、36、44・・・パリティ演算回路、 21-0〜21-(n-1)・・・シフトレジスタ(Dフリップ
フロップ)、 37、38、45・・・排他的論理和回路、 αk、αk1、βk2・・・制御信号、
器、 12-0〜12-(n-1)、33-0〜33-(n-1)、35-0〜3
5-(n-1)、43-0〜43-(n-1)・・・ゲート回路、 13、34、36、44・・・パリティ演算回路、 21-0〜21-(n-1)・・・シフトレジスタ(Dフリップ
フロップ)、 37、38、45・・・排他的論理和回路、 αk、αk1、βk2・・・制御信号、
Claims (4)
- 【請求項1】nビットの線形帰還シフトレジスタで構成
されたM系列符号生成器と、 該M系列符号生成器の各レジスタから出力されるn個の
出力信号をゲートするn個のゲート回路と、 該n個のゲート回路の各出力を入力してパリティを出力
するパリティ演算回路と、を備え、 前記ゲート回路に制御信号を入力してゲート処理される
前記レジスタからの出力の組合せを制御することによ
り、出力されるM系列符号の位相を制御することを特徴
とした疑似雑音系列符号位相制御装置。 - 【請求項2】第1の疑似雑音系列符号位相制御回路と、
第2の疑似雑音系列符号位相制御回路と、これら2つの
疑似雑音系列符号位相制御回路からの2つの出力を排他
的論理和で合成してGold符号として出力する排他的
論理和回路と、を備えた疑似雑音系列符号位相制御装置
であって、 第1の疑似雑音系列符号位相制御回路と第2の疑似雑音
系列符号位相制御回路とはそれぞれ、 nビットの線形帰還シフトレジスタで構成されたM系列
符号生成器と、 該M系列符号生成器の各レジスタから出力されるn個の
出力信号をゲートするn個のゲート回路と、 該n個のゲート回路の各出力を入力してパリティを出力
するパリティ演算回路と、を備え、 前記ゲート回路に制御信号を入力してゲート処理される
前記レジスタからの出力の組合せを制御することによ
り、出力されるGold符号の位相又は符号の種類を制
御可能であることを特徴とする疑似雑音系列符号位相制
御装置。 - 【請求項3】疑似雑音系列符号位相制御回路と、nビッ
トの線形帰還シフトレジスタで構成されたM系列符号生
成器と、これら疑似雑音系列符号位相制御回路とM系列
符号生成器とからの2つの出力を排他的論理和で合成し
てGold符号として出力する排他的論理和回路と、を
備えたGold符号生成装置であって、 疑似雑音系列符号位相制御回路は、 nビットの線形帰還シフトレジスタで構成された第2の
M系列符号生成器と、 該M系列符号生成器の各レジスタから出力されるn個の
出力信号をゲートするn個のゲート回路と、 該n個のゲート回路の各出力を入力してパリティを出力
するパリティ演算回路と、を備え、 前記ゲート回路に制御信号を入力してゲート処理される
前記レジスタからの出力の組合せを制御することによ
り、出力されるGold符号の種類を制御可能であるこ
とを特徴とするGold符号生成装置。 - 【請求項4】疑似雑音系列符号の中でM系列符号をその
生成過程に用いる疑似雑音系列符号生成装置において、 nビットの線形帰還シフトレジスタで構成されたM系列
符号生成器と、 該M系列符号生成器の各レジスタから出力されるn個の
出力信号をゲートするn個のゲート回路と、 該n個のゲート回路の各出力を入力してパリティを出力
するパリティ演算回路と、を備え、前記ゲート回路に制
御信号を入力してゲート処理される前記レジスタからの
出力の組合せを制御することにより、出力されるM系列
符号の位相を制御する疑似雑音系列符号位相制御回路を
含んで構成され、 当該疑似雑音系列符号位相制御回路により位相又は符号
の種類を制御して疑似雑音系列符号を生成することを特
徴とする疑似雑音系列符号生成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8286096A JPH10117128A (ja) | 1996-10-08 | 1996-10-08 | 疑似雑音系列符号位相制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8286096A JPH10117128A (ja) | 1996-10-08 | 1996-10-08 | 疑似雑音系列符号位相制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10117128A true JPH10117128A (ja) | 1998-05-06 |
Family
ID=17699896
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8286096A Pending JPH10117128A (ja) | 1996-10-08 | 1996-10-08 | 疑似雑音系列符号位相制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10117128A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003511958A (ja) * | 1999-10-13 | 2003-03-25 | ユー−ナブ マイクロエレクトロニクス コーポレーション | 相関器 |
JP2004515855A (ja) * | 2000-12-08 | 2004-05-27 | ドイッチェ テレコム アーゲー | 擬似ランダム系列を発生させる方法および装置 |
JP2008160170A (ja) * | 2006-12-20 | 2008-07-10 | Japan Radio Co Ltd | 符号生成装置及びスペクトラム拡散信号受信システム |
JP2009217494A (ja) * | 2008-03-10 | 2009-09-24 | Lintec Corp | 信号系列生成回路、信号系列生成方法、信号系列生成プログラム及び通信システム |
-
1996
- 1996-10-08 JP JP8286096A patent/JPH10117128A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003511958A (ja) * | 1999-10-13 | 2003-03-25 | ユー−ナブ マイクロエレクトロニクス コーポレーション | 相関器 |
JP4754750B2 (ja) * | 1999-10-13 | 2011-08-24 | ユー−ナブ マイクロエレクトロニクス コーポレーション | 相関器 |
JP2004515855A (ja) * | 2000-12-08 | 2004-05-27 | ドイッチェ テレコム アーゲー | 擬似ランダム系列を発生させる方法および装置 |
JP2008160170A (ja) * | 2006-12-20 | 2008-07-10 | Japan Radio Co Ltd | 符号生成装置及びスペクトラム拡散信号受信システム |
JP2009217494A (ja) * | 2008-03-10 | 2009-09-24 | Lintec Corp | 信号系列生成回路、信号系列生成方法、信号系列生成プログラム及び通信システム |
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