JPH1146132A - 符号生成回路 - Google Patents
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- JPH1146132A JPH1146132A JP9215469A JP21546997A JPH1146132A JP H1146132 A JPH1146132 A JP H1146132A JP 9215469 A JP9215469 A JP 9215469A JP 21546997 A JP21546997 A JP 21546997A JP H1146132 A JPH1146132 A JP H1146132A
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- shift
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Abstract
(57)【要約】
【課題】 所望のシフト量の差を有するＭ系列あるいは
ゴールド符号系列を同時に生成出力する。 【解決手段】 シフトレジスタ１１の所定のタップの出
力をモジュロ２加算器１３で加算して帰還することによ
り、所定のＭ系列が出力される。一方、ＳＲ１１の所望
の段の出力が組み合わせ論理回路１４においてモジュロ
２加算され、前記Ｍ系列に対し所望ビットだけ循環シフ
トされたシフト系列を同時に出力する。組み合わせ論理
回路１４に入力するタップ位置は制御信号により設定で
き、任意のシフト系列を出力することができる。また、
カウンタ１５により所定タイミング毎にＳＲ１１を初期
状態に戻すことにより、１周期のうちの一部だけを繰り
返し出力することができる。この符号生成回路を２つ用
いることによりゴールド符号系列およびそのシフト系列
を同時に出力することもできる。さらに、生成した符号
系列に任意のビットパターンを挿入することもできる。
ゴールド符号系列を同時に生成出力する。 【解決手段】 シフトレジスタ１１の所定のタップの出
力をモジュロ２加算器１３で加算して帰還することによ
り、所定のＭ系列が出力される。一方、ＳＲ１１の所望
の段の出力が組み合わせ論理回路１４においてモジュロ
２加算され、前記Ｍ系列に対し所望ビットだけ循環シフ
トされたシフト系列を同時に出力する。組み合わせ論理
回路１４に入力するタップ位置は制御信号により設定で
き、任意のシフト系列を出力することができる。また、
カウンタ１５により所定タイミング毎にＳＲ１１を初期
状態に戻すことにより、１周期のうちの一部だけを繰り
返し出力することができる。この符号生成回路を２つ用
いることによりゴールド符号系列およびそのシフト系列
を同時に出力することもできる。さらに、生成した符号
系列に任意のビットパターンを挿入することもできる。
Description
【０００１】
【発明の属する技術分野】本発明は符号生成回路に関
し、特に、Ｍ系列あるいはゴールド符号系列を生成する
ための回路に関する。
し、特に、Ｍ系列あるいはゴールド符号系列を生成する
ための回路に関する。
【０００２】
【従来の技術】Ｍ系列（最大周期系列：Maximal-length
sequence）は優れた自己相関特性を有する符号系列と
して知られている。また、ゴールド（ＧＯＬＤ）符号系
列は、周期が等しい２種類のＭ系列を加算して得られる
符号系列であり、自己相関特性においてはＭ系列よりは
劣るものの相互相関特性および系列数の面でＭ系列より
もすぐれている。このようなことから、Ｍ系列およびゴ
ールド符号系列はスペクトラム拡散通信方式や測距シス
テムなどで非常によく使用されている。特にＣＤＭＡ通
信システムにおいては、システムの簡便性のため、これ
らの符号とそのシフト系列が同時に使用されることが多
い。また、これらの符号系列に任意のビットパターンを
挿入した符号を生成することも行われている。
sequence）は優れた自己相関特性を有する符号系列と
して知られている。また、ゴールド（ＧＯＬＤ）符号系
列は、周期が等しい２種類のＭ系列を加算して得られる
符号系列であり、自己相関特性においてはＭ系列よりは
劣るものの相互相関特性および系列数の面でＭ系列より
もすぐれている。このようなことから、Ｍ系列およびゴ
ールド符号系列はスペクトラム拡散通信方式や測距シス
テムなどで非常によく使用されている。特にＣＤＭＡ通
信システムにおいては、システムの簡便性のため、これ
らの符号とそのシフト系列が同時に使用されることが多
い。また、これらの符号系列に任意のビットパターンを
挿入した符号を生成することも行われている。
【０００３】
【発明が解決しようとする課題】上述したように、Ｍ系
列あるいはゴールド符号系列は、ある系列とそれを所定
ビット循環シフトしたシフト系列を同時に使用すること
がある。このようなときには、当該符号系列を１周期に
わたって生成し、該生成された符号系列を遅延回路等を
用いて当該ビット数だけシフトさせることにより必要と
するシフト系列を生成していた。そのために、ある系列
とそれに対し所定のシフト量を有する符号系列とを同時
に生成する場合には、そのシフト量に相当する遅延時間
を必要とするという問題点があった。
列あるいはゴールド符号系列は、ある系列とそれを所定
ビット循環シフトしたシフト系列を同時に使用すること
がある。このようなときには、当該符号系列を１周期に
わたって生成し、該生成された符号系列を遅延回路等を
用いて当該ビット数だけシフトさせることにより必要と
するシフト系列を生成していた。そのために、ある系列
とそれに対し所定のシフト量を有する符号系列とを同時
に生成する場合には、そのシフト量に相当する遅延時間
を必要とするという問題点があった。
【０００４】そこで、本発明は、Ｍ系列およびそのシフ
ト系列、あるいは、ゴールド符号系列およびそのシフト
系列を遅延を生じることなく生成することのできる符号
生成回路を提供することを目的としている。また、前記
生成したＭ系列およびそのシフト系列あるいはゴールド
符号系列およびそのシフト系列に任意のビットパターン
を挿入することのできる符号生成回路を提供することを
目的としている。
ト系列、あるいは、ゴールド符号系列およびそのシフト
系列を遅延を生じることなく生成することのできる符号
生成回路を提供することを目的としている。また、前記
生成したＭ系列およびそのシフト系列あるいはゴールド
符号系列およびそのシフト系列に任意のビットパターン
を挿入することのできる符号生成回路を提供することを
目的としている。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の符号生成回路は、ｍ段（ｍは２以上の整
数）構成のシフトレジスタと、該シフトレジスタの所定
の段の出力について２を法とする加算を行い、その出力
が前記シフトレジスタに入力されるようになされた加算
器と、前記シフトレジスタにおける複数の段の出力につ
いてそれらの２を法とする加算を行い、前記シフトレジ
スタから出力される系列に対して任意のシフト量を有す
るシフト系列を出力する組み合わせ論理回路とを有する
ものである。
に、本発明の符号生成回路は、ｍ段（ｍは２以上の整
数）構成のシフトレジスタと、該シフトレジスタの所定
の段の出力について２を法とする加算を行い、その出力
が前記シフトレジスタに入力されるようになされた加算
器と、前記シフトレジスタにおける複数の段の出力につ
いてそれらの２を法とする加算を行い、前記シフトレジ
スタから出力される系列に対して任意のシフト量を有す
るシフト系列を出力する組み合わせ論理回路とを有する
ものである。
【０００６】また、前記組み合わせ論理回路は、当該２
を法とする加算の対象とする前記シフトレジスタの段を
任意に選択設定することができるように構成されている
ものである。さらに、前記シフトレジスタの各段をそれ
ぞれ所定の状態に設定する状態設定手段を有する有する
ものである。さらにまた、シフトクロックを計数するカ
ウンタを有し、該カウンタの計数値が所定の値となった
ときに、前記状態設定手段により前記シフトレジスタの
各段をそれぞれ所定の状態に復帰させるようにするもの
である。さらにまた、所定のビットパターンを生成する
ビットパターン生成回路と、シフトクロックを計数する
カウンタとを有し、該カウンタの計数値が所定の値とな
ったときに、前記シフトレジスタのシフト動作を停止し
て前記ビットパターン生成回路からの所定のビットパタ
ーンを出力し、該所定のビットパターンの出力が終了し
た後前記シフトレジスタのシフト動作を再開させるよう
にしたものである。
を法とする加算の対象とする前記シフトレジスタの段を
任意に選択設定することができるように構成されている
ものである。さらに、前記シフトレジスタの各段をそれ
ぞれ所定の状態に設定する状態設定手段を有する有する
ものである。さらにまた、シフトクロックを計数するカ
ウンタを有し、該カウンタの計数値が所定の値となった
ときに、前記状態設定手段により前記シフトレジスタの
各段をそれぞれ所定の状態に復帰させるようにするもの
である。さらにまた、所定のビットパターンを生成する
ビットパターン生成回路と、シフトクロックを計数する
カウンタとを有し、該カウンタの計数値が所定の値とな
ったときに、前記シフトレジスタのシフト動作を停止し
て前記ビットパターン生成回路からの所定のビットパタ
ーンを出力し、該所定のビットパターンの出力が終了し
た後前記シフトレジスタのシフト動作を再開させるよう
にしたものである。
【０００７】さらにまた、前記構成を有する第１の符号
生成回路と、前記構成を有する第２の符号生成回路と、
前記第１の符号生成回路における前記シフトレジスタか
ら出力される第１の系列と前記第２の符号生成回路にお
ける前記シフトレジスタから出力されるの第２の系列と
の２を法とする加算を行い、第３の系列を出力する第１
の加算器と、前記第１の符号生成回路における前記組み
合わせ論理回路から出力される前記第１の系列に対する
シフト系列と前記第２の符号生成回路における前記組み
合わせ論理回路から出力される前記第２の系列に対する
シフト系列との２を法とする加算を行い、前記第３の系
列に対し所定のシフト量を有するシフト系列を出力する
第２の加算器とを有するものである。
生成回路と、前記構成を有する第２の符号生成回路と、
前記第１の符号生成回路における前記シフトレジスタか
ら出力される第１の系列と前記第２の符号生成回路にお
ける前記シフトレジスタから出力されるの第２の系列と
の２を法とする加算を行い、第３の系列を出力する第１
の加算器と、前記第１の符号生成回路における前記組み
合わせ論理回路から出力される前記第１の系列に対する
シフト系列と前記第２の符号生成回路における前記組み
合わせ論理回路から出力される前記第２の系列に対する
シフト系列との２を法とする加算を行い、前記第３の系
列に対し所定のシフト量を有するシフト系列を出力する
第２の加算器とを有するものである。
【０００８】さらにまた、前記第１および第２の符号生
成回路における前記各組み合わせ論理回路は、当該２を
法とする加算の対象とする前記各シフトレジスタの段を
任意に選択設定することができるように構成されている
ものである。さらにまた、前記第１および第２の符号生
成回路は、当該シフトレジスタの各段をそれぞれ所定の
状態に設定する状態設定手段を有するものである。さら
にまた、シフトクロックを計数するカウンタを有し、該
カウンタの計数値が所定の値となったときに、前記第１
および第２の符号生成回路における前記各状態設定手段
により前記各シフトレジスタの各段をそれぞれ所定の状
態に復帰させるようにしたものである。さらにまた、所
定のビットパターンを生成するビットパターン生成回路
と、シフトクロックを計数するカウンタとを有し、該カ
ウンタの計数値が所定の値となったときに前記第１およ
び第２の符号生成回路における前記各シフトレジスタの
シフト動作を停止して前記ビットパターン生成回路から
のビットパターンを出力し、該所定のビットパターンの
出力が終了した後前記各シフトレジスタのシフト動作を
再開させるようにしたものである。
成回路における前記各組み合わせ論理回路は、当該２を
法とする加算の対象とする前記各シフトレジスタの段を
任意に選択設定することができるように構成されている
ものである。さらにまた、前記第１および第２の符号生
成回路は、当該シフトレジスタの各段をそれぞれ所定の
状態に設定する状態設定手段を有するものである。さら
にまた、シフトクロックを計数するカウンタを有し、該
カウンタの計数値が所定の値となったときに、前記第１
および第２の符号生成回路における前記各状態設定手段
により前記各シフトレジスタの各段をそれぞれ所定の状
態に復帰させるようにしたものである。さらにまた、所
定のビットパターンを生成するビットパターン生成回路
と、シフトクロックを計数するカウンタとを有し、該カ
ウンタの計数値が所定の値となったときに前記第１およ
び第２の符号生成回路における前記各シフトレジスタの
シフト動作を停止して前記ビットパターン生成回路から
のビットパターンを出力し、該所定のビットパターンの
出力が終了した後前記各シフトレジスタのシフト動作を
再開させるようにしたものである。
【０００９】
【発明の実施の形態】図１は本発明の符号生成回路の一
実施の形態の構成を示すブロック図である。なお、この
図に示した符号生成回路は一つのシフトレジスタを用い
るものであり、Ｍ系列を生成出力するものとして説明す
るが、一つのシフトレジスタを用いてゴールド符号系列
を生成する場合にも全く同様に適用することができる。
図１において、１１は第０段から第（ｍ−１）段のｍ段
構成とされたシフトレジスタである。ここで、ｍは２以
上の整数である。このシフトレジスタ１１は、例えば、
直列入力直列出力、並列入力並列出力いずれも可能な構
成とされており、このシフトレジスタ１１の直列データ
入力端子には後述するモジュロ２加算器１３の出力が、
シフトクロック入力端子には クロック信号ＣＬＫが印
加されている。また、このシフトレジスタ１１の内部状
態を初期状態に設定するためのｍビットの初期状態設定
データが各段の並列入力端子に印加されるようになされ
ており、動作開始時および後述するカウンタ１５からの
出力により、該初期状態設定データがシフトレジスタ１
１の各段に設定されるようになされている。
実施の形態の構成を示すブロック図である。なお、この
図に示した符号生成回路は一つのシフトレジスタを用い
るものであり、Ｍ系列を生成出力するものとして説明す
るが、一つのシフトレジスタを用いてゴールド符号系列
を生成する場合にも全く同様に適用することができる。
図１において、１１は第０段から第（ｍ−１）段のｍ段
構成とされたシフトレジスタである。ここで、ｍは２以
上の整数である。このシフトレジスタ１１は、例えば、
直列入力直列出力、並列入力並列出力いずれも可能な構
成とされており、このシフトレジスタ１１の直列データ
入力端子には後述するモジュロ２加算器１３の出力が、
シフトクロック入力端子には クロック信号ＣＬＫが印
加されている。また、このシフトレジスタ１１の内部状
態を初期状態に設定するためのｍビットの初期状態設定
データが各段の並列入力端子に印加されるようになされ
ており、動作開始時および後述するカウンタ１５からの
出力により、該初期状態設定データがシフトレジスタ１
１の各段に設定されるようになされている。
【００１０】１２1〜１２m-1は、前記シフトレジスタ１
１の第１段〜第（ｍ−１）段の出力にそれぞれ係数ｈ1
〜ｈm-1を乗算する係数部である。ここで、前記係数ｈ1
〜ｈm-1は、生成すべきＭ系列に対応してそれぞれ
「０」あるいは「１」とされており、「１」のときは当
該シフトレジスタ１１の段の出力が後述する加算器１３
の入力に接続され、「０」のときは加算器１３の入力に
接続されないことを示している。すなわち、この係数部
１２1〜１２m-1の係数ｈ1〜ｈm-1により、前記シフトレ
ジスタ１１の各段の出力を加算器１３に接続するか否か
が決定されている。１３は前記係数部１２1〜１２m-1の
各出力および前記シフトレジスタ１１の第０段の出力に
ついて２を法とする加算（モジュロ２加算）を実行する
モジュロ２加算器であり、その出力は前記シフトレジス
タ１１のデータ入力端子に帰還されている。なお、前記
シフトレジスタ１１の第０段の出力は前記モジュロ２加
算器１３に常に接続されているため、係数ｈ0＝１であ
るといえる。
１の第１段〜第（ｍ−１）段の出力にそれぞれ係数ｈ1
〜ｈm-1を乗算する係数部である。ここで、前記係数ｈ1
〜ｈm-1は、生成すべきＭ系列に対応してそれぞれ
「０」あるいは「１」とされており、「１」のときは当
該シフトレジスタ１１の段の出力が後述する加算器１３
の入力に接続され、「０」のときは加算器１３の入力に
接続されないことを示している。すなわち、この係数部
１２1〜１２m-1の係数ｈ1〜ｈm-1により、前記シフトレ
ジスタ１１の各段の出力を加算器１３に接続するか否か
が決定されている。１３は前記係数部１２1〜１２m-1の
各出力および前記シフトレジスタ１１の第０段の出力に
ついて２を法とする加算（モジュロ２加算）を実行する
モジュロ２加算器であり、その出力は前記シフトレジス
タ１１のデータ入力端子に帰還されている。なお、前記
シフトレジスタ１１の第０段の出力は前記モジュロ２加
算器１３に常に接続されているため、係数ｈ0＝１であ
るといえる。
【００１１】１４は、前記シフトレジスタ１１の各段の
並列出力が入力される組み合わせ論理回路であり、制御
信号に応じて、前記各段の出力信号を選択し、それらの
モジュロ２加算を実行するように構成されている。１５
は前記クロック信号ＣＬＫを計数するカウンタであり、
その計数値が予め設定された値となったときに、前記シ
フトレジスタ１１の内部状態を前記初期状態に設定する
ための制御信号を出力する。すなわち、この制御信号に
よっても前記初期状態設定データがシフトレジスタ１１
の各段に設定される。
並列出力が入力される組み合わせ論理回路であり、制御
信号に応じて、前記各段の出力信号を選択し、それらの
モジュロ２加算を実行するように構成されている。１５
は前記クロック信号ＣＬＫを計数するカウンタであり、
その計数値が予め設定された値となったときに、前記シ
フトレジスタ１１の内部状態を前記初期状態に設定する
ための制御信号を出力する。すなわち、この制御信号に
よっても前記初期状態設定データがシフトレジスタ１１
の各段に設定される。
【００１２】このように構成された符号生成回路（Ｍ系
列生成回路）において、前記ｍ段のシフトレジスタ１
１、係数部１２1〜１２m-1およびモジュロ２加算器１３
により、次の式（１）に示す原始多項式に従って、周期
２m−１のＭ系列が生成され、前記シフトレジスタ１１
の直列データ出力端子（第０段の出力）から出力され
る。
列生成回路）において、前記ｍ段のシフトレジスタ１
１、係数部１２1〜１２m-1およびモジュロ２加算器１３
により、次の式（１）に示す原始多項式に従って、周期
２m−１のＭ系列が生成され、前記シフトレジスタ１１
の直列データ出力端子（第０段の出力）から出力され
る。
【数１】
【００１３】ここで、前記シフトレジスタ１１の初期設
定状態に応じて前記出力端から出力されるＭ系列の位相
を任意のものとすることができる。したがって、本発明
においては、前述のように、動作開始時において所望の
Ｍ系列を出力することができるように、初期状態設定デ
ータを各段に設定するようにしている。
定状態に応じて前記出力端から出力されるＭ系列の位相
を任意のものとすることができる。したがって、本発明
においては、前述のように、動作開始時において所望の
Ｍ系列を出力することができるように、初期状態設定デ
ータを各段に設定するようにしている。
【００１４】よく知られているように、Ｍ系列には任意
のＭ系列とそれを循環シフトしたＭ系列をビット毎にモ
ジュロ２加算して得られる系列は、同じＭ系列の循環シ
フトしたシフト系列になるという性質（シフト加法性）
がある。したがって、前記シフトレジスタ１１の出力に
対してｍビット以上シフトしたシフト系列出力を必要と
する場合には、前記シフトレジスタ１１の各段の出力か
ら当該シフト系列出力を得るために必要とされるものを
選択し、それらのモジュロ２加算を実行することによ
り、求めるシフト系列出力を得ることが可能となる。前
記組み合わせ論理回路１４はこのために設けられている
ものであり、所望のシフト系列に対応して供給される制
御信号に応じて、前記シフトレジスタ１１の各段の並列
出力のうち、当該シフト系列を得るために必要なものを
選択し、それらのモジュロ２加算を実行してシフト系列
出力を出力する。これにより、任意のシフト量を有する
循環シフト系列を前記Ｍ系列出力と同時に出力すること
が可能となる。なお、複数の循環シフト系列を同時に出
力する場合には、複数の組み合わせ論理回路を設ければ
よい。
のＭ系列とそれを循環シフトしたＭ系列をビット毎にモ
ジュロ２加算して得られる系列は、同じＭ系列の循環シ
フトしたシフト系列になるという性質（シフト加法性）
がある。したがって、前記シフトレジスタ１１の出力に
対してｍビット以上シフトしたシフト系列出力を必要と
する場合には、前記シフトレジスタ１１の各段の出力か
ら当該シフト系列出力を得るために必要とされるものを
選択し、それらのモジュロ２加算を実行することによ
り、求めるシフト系列出力を得ることが可能となる。前
記組み合わせ論理回路１４はこのために設けられている
ものであり、所望のシフト系列に対応して供給される制
御信号に応じて、前記シフトレジスタ１１の各段の並列
出力のうち、当該シフト系列を得るために必要なものを
選択し、それらのモジュロ２加算を実行してシフト系列
出力を出力する。これにより、任意のシフト量を有する
循環シフト系列を前記Ｍ系列出力と同時に出力すること
が可能となる。なお、複数の循環シフト系列を同時に出
力する場合には、複数の組み合わせ論理回路を設ければ
よい。
【００１５】また、ＣＤＭＡシステムの受信機等におい
ては、生成したＭ系列の１周期のうちの一部だけを使用
する場合がある。このような場合には、前記カウンタ１
５により、前記シフトクロックＣＬＫを当該ビット数だ
け計数したときに、前述したように、前記シフトレジス
タ１１に前記初期状態設定データを設定することによ
り、生成したＭ系列の１周期のうちの所望のビット数の
みを繰り返し発生させることができる。このように、こ
の符号生成回路においては、必要とされる任意のＭ系列
およびその循環シフト系列を遅延時間を必要とすること
なく同時に出力することが可能となる。また、生成した
系列の１周期のうちの一部だけを繰り返し生成出力する
ことが可能となる。
ては、生成したＭ系列の１周期のうちの一部だけを使用
する場合がある。このような場合には、前記カウンタ１
５により、前記シフトクロックＣＬＫを当該ビット数だ
け計数したときに、前述したように、前記シフトレジス
タ１１に前記初期状態設定データを設定することによ
り、生成したＭ系列の１周期のうちの所望のビット数の
みを繰り返し発生させることができる。このように、こ
の符号生成回路においては、必要とされる任意のＭ系列
およびその循環シフト系列を遅延時間を必要とすること
なく同時に出力することが可能となる。また、生成した
系列の１周期のうちの一部だけを繰り返し生成出力する
ことが可能となる。
【００１６】次に、本発明の符号生成回路の具体的な構
成例について、図２を参照して説明する。この図に示し
た例は、３段のシフトレジスタを使用して７ビット周期
のＭ系列を生成するとともに、該Ｍ系列から４ビットシ
フトしたシフト系列を同時に生成出力するものである。
成例について、図２を参照して説明する。この図に示し
た例は、３段のシフトレジスタを使用して７ビット周期
のＭ系列を生成するとともに、該Ｍ系列から４ビットシ
フトしたシフト系列を同時に生成出力するものである。
【００１７】図２の（ａ）はこの符号生成回路の構成を
示すブロック図であり、（ｂ）はその動作を説明するた
めの図表である。図２の（ａ）において、２１は３段構
成のシフトレジスタ、２２は前記シフトレジスタ２１の
第０段の出力と第２段の出力とのモジュロ２の加算（す
なわち、排他的論理和演算）を行い前記シフトレジスタ
２１のデータ入力端子に入力するモジュロ２加算器であ
る。前記シフトレジスタ２１の並列入力端子にはその内
部状態を初期状態に設定するための初期状態設定データ
が動作開始時に印加され、シフトクロック入力端子に印
加されるシフトクロックＣＬＫに応じて、次の式（２）
に示す原始多項式に基づいて生成されたＭ系列が、前記
シフトレジスタの第０段の出力ＯＵＴ０から出力され
る。
示すブロック図であり、（ｂ）はその動作を説明するた
めの図表である。図２の（ａ）において、２１は３段構
成のシフトレジスタ、２２は前記シフトレジスタ２１の
第０段の出力と第２段の出力とのモジュロ２の加算（す
なわち、排他的論理和演算）を行い前記シフトレジスタ
２１のデータ入力端子に入力するモジュロ２加算器であ
る。前記シフトレジスタ２１の並列入力端子にはその内
部状態を初期状態に設定するための初期状態設定データ
が動作開始時に印加され、シフトクロック入力端子に印
加されるシフトクロックＣＬＫに応じて、次の式（２）
に示す原始多項式に基づいて生成されたＭ系列が、前記
シフトレジスタの第０段の出力ＯＵＴ０から出力され
る。
【数２】
【００１８】また、２３は前記シフトレジスタ２１の第
０段の出力（ＯＵＴ０）、第１段の出力（ＯＵＴ１）お
よび第２段の出力（ＯＵＴ２）のモジュロ２加算を行う
モジュロ２加算器であり、このモジュロ２加算器２３は
前記図１における組み合わせ論理回路を構成している。
このモジュロ２加算器２３の出力ＯＵＴ４は次の式
（３）により表され、前記Ｍ系列出力ＯＵＴ０を４ビッ
トだけシフトしたシフト系列出力となる。
０段の出力（ＯＵＴ０）、第１段の出力（ＯＵＴ１）お
よび第２段の出力（ＯＵＴ２）のモジュロ２加算を行う
モジュロ２加算器であり、このモジュロ２加算器２３は
前記図１における組み合わせ論理回路を構成している。
このモジュロ２加算器２３の出力ＯＵＴ４は次の式
（３）により表され、前記Ｍ系列出力ＯＵＴ０を４ビッ
トだけシフトしたシフト系列出力となる。
【数３】
【００１９】図２の（ｂ）は、上記図２の（ａ）に示し
たＭ系列生成回路における各出力の推移を示す図表であ
る。まず、時刻０の初期状態においては、前記初期状態
設定データにより、シフトレジスタ２１の第０段から第
２段に「１，１，０」が設定されている。このとき、前
記モジュロ２加算器２３の出力ＯＵＴ４は「０」とな
る。なお、このとき前記モジュロ２加算器２２の出力は
「１」となっている。次に、シフトクロックＣＬＫが１
パルス入力されると（時刻１）、前記モジュロ２加算器
２２の出力が前記シフトレジスタ２１の第２段に読み込
まれ、各段の内容が右に１段ずつシフトされる。以下、
同様にして、各出力端子ＯＵＴ０〜ＯＵＴ４から図２の
（ｂ）に示すような出力が得られる。
たＭ系列生成回路における各出力の推移を示す図表であ
る。まず、時刻０の初期状態においては、前記初期状態
設定データにより、シフトレジスタ２１の第０段から第
２段に「１，１，０」が設定されている。このとき、前
記モジュロ２加算器２３の出力ＯＵＴ４は「０」とな
る。なお、このとき前記モジュロ２加算器２２の出力は
「１」となっている。次に、シフトクロックＣＬＫが１
パルス入力されると（時刻１）、前記モジュロ２加算器
２２の出力が前記シフトレジスタ２１の第２段に読み込
まれ、各段の内容が右に１段ずつシフトされる。以下、
同様にして、各出力端子ＯＵＴ０〜ＯＵＴ４から図２の
（ｂ）に示すような出力が得られる。
【００２０】この図（ｂ）から明らかなように、前記シ
フトレジスタ２１の出力ＯＵＴ０からは周期７のＭ系列
｛１，１，０，１，０，０，１｝が出力されており、Ｏ
ＵＴ１からは該Ｍ系列を１ビットだけシフトしたシフト
系列が、ＯＵＴ２からは該Ｍ系列を２ビットだけシフト
したシフト系列が得られている。また、前記モジュロ２
加算器２３の出力ＯＵＴ４は前記Ｍ系列を４ビットだけ
シフトしたシフト系列となっていることがわかる。この
ように、この例においては、シフトしない系列と任意ビ
ットシフトした系列を遅延無しに同時に得ることができ
る。
フトレジスタ２１の出力ＯＵＴ０からは周期７のＭ系列
｛１，１，０，１，０，０，１｝が出力されており、Ｏ
ＵＴ１からは該Ｍ系列を１ビットだけシフトしたシフト
系列が、ＯＵＴ２からは該Ｍ系列を２ビットだけシフト
したシフト系列が得られている。また、前記モジュロ２
加算器２３の出力ＯＵＴ４は前記Ｍ系列を４ビットだけ
シフトしたシフト系列となっていることがわかる。この
ように、この例においては、シフトしない系列と任意ビ
ットシフトした系列を遅延無しに同時に得ることができ
る。
【００２１】次に、本発明の符号生成回路の他の実施の
形態について説明する。この実施の形態は、前記図１に
示したＭ系列を生成する符号生成回路を２つ設け、同一
周期長の２種類のＭ系列を発生させて、これらを加算す
ることによりゴールド符号系列を生成するものである。
形態について説明する。この実施の形態は、前記図１に
示したＭ系列を生成する符号生成回路を２つ設け、同一
周期長の２種類のＭ系列を発生させて、これらを加算す
ることによりゴールド符号系列を生成するものである。
【００２２】図３は、このゴールド符号系列を生成する
本発明の実施の形態の構成を示すブロック図である。こ
の図において、３０および４０は第１および第２のＭ系
列生成回路であり、いずれも、前記図１に示した符号生
成回路と同様に構成されている。第１のＭ系列生成回路
３０において、３１はｍ段のシフトレジスタ、３２1〜
３２m-1は係数部、３３は各係数部３２1〜３２m-1の出
力をモジュロ２加算するモジュロ２加算器、３４は組み
合わせ論理回路、３５はシフトクロックをカウントする
カウンタであり、また、第２のＭ系列生成回路４０にお
いて、４１はｍ段のシフトレジスタ、４２1〜４２m-1は
係数部、４３は各係数部４２1〜４２m-1の出力をモジュ
ロ２加算するモジュロ２加算器、４４は組み合わせ論理
回路である。これらの回路は前述した図１の場合と同様
のものであり、前記第１のＭ系列生成回路３０および第
２のＭ系列生成回路４０はいずれも前述した図１のＭ系
列生成回路と同様に動作する。
本発明の実施の形態の構成を示すブロック図である。こ
の図において、３０および４０は第１および第２のＭ系
列生成回路であり、いずれも、前記図１に示した符号生
成回路と同様に構成されている。第１のＭ系列生成回路
３０において、３１はｍ段のシフトレジスタ、３２1〜
３２m-1は係数部、３３は各係数部３２1〜３２m-1の出
力をモジュロ２加算するモジュロ２加算器、３４は組み
合わせ論理回路、３５はシフトクロックをカウントする
カウンタであり、また、第２のＭ系列生成回路４０にお
いて、４１はｍ段のシフトレジスタ、４２1〜４２m-1は
係数部、４３は各係数部４２1〜４２m-1の出力をモジュ
ロ２加算するモジュロ２加算器、４４は組み合わせ論理
回路である。これらの回路は前述した図１の場合と同様
のものであり、前記第１のＭ系列生成回路３０および第
２のＭ系列生成回路４０はいずれも前述した図１のＭ系
列生成回路と同様に動作する。
【００２３】したがって、前記第１のＭ系列生成回路３
０のシフトレジスタ３１からは次の式（４）の原始多項
式に従う第１のＭ系列が出力され、組み合わせ論理回路
３４からは該第１のＭ系列を所望のシフト量だけシフト
したＭ系列が出力される。また、前記第２のＭ系列生成
回路４０のシフトレジスタ４１から次の式（５）に示す
原始多項式に基づいて生成された第２のＭ系列が出力さ
れ、組み合わせ論理回路４４からは所望のシフト量だけ
シフトされた第２のＭ系列が出力される。
０のシフトレジスタ３１からは次の式（４）の原始多項
式に従う第１のＭ系列が出力され、組み合わせ論理回路
３４からは該第１のＭ系列を所望のシフト量だけシフト
したＭ系列が出力される。また、前記第２のＭ系列生成
回路４０のシフトレジスタ４１から次の式（５）に示す
原始多項式に基づいて生成された第２のＭ系列が出力さ
れ、組み合わせ論理回路４４からは所望のシフト量だけ
シフトされた第２のＭ系列が出力される。
【数４】
【００２４】５１は、前記第１のＭ系列生成回路３０の
シフトレジスタ３１から出力されるシフトのない第１の
Ｍ系列出力と前記第２のＭ系列生成回路４０のシフトレ
ジスタ４１から出力されるシフトのない第２のＭ系列出
力とを各ビット毎にモジュロ２加算するモジュロ２加算
器であり、このモジュロ２加算器５１からシフトのない
ゴールド符号系列が出力される。また、５２は、前記第
１のＭ系列生成回路３０の組み合わせ論理回路３４から
出力される所定量シフトされた第１のＭ系列出力と前記
第２のＭ系列生成回路４０の組み合わせ論理回路４４か
ら出力される所定量シフトされた第２のＭ系列出力とを
各ビット毎にモジュロ２加算するモジュロ２加算器であ
り、このモジュロ２加算器５２からは、所定量シフトさ
れたゴールド符号系列が出力される。
シフトレジスタ３１から出力されるシフトのない第１の
Ｍ系列出力と前記第２のＭ系列生成回路４０のシフトレ
ジスタ４１から出力されるシフトのない第２のＭ系列出
力とを各ビット毎にモジュロ２加算するモジュロ２加算
器であり、このモジュロ２加算器５１からシフトのない
ゴールド符号系列が出力される。また、５２は、前記第
１のＭ系列生成回路３０の組み合わせ論理回路３４から
出力される所定量シフトされた第１のＭ系列出力と前記
第２のＭ系列生成回路４０の組み合わせ論理回路４４か
ら出力される所定量シフトされた第２のＭ系列出力とを
各ビット毎にモジュロ２加算するモジュロ２加算器であ
り、このモジュロ２加算器５２からは、所定量シフトさ
れたゴールド符号系列が出力される。
【００２５】前述のように、前記第１のＭ系列生成回路
３０における前記シフトレジスタ３１と前記組み合わせ
論理回路３４からシフトのない第１のＭ系列と任意のシ
フト量を有するそのシフト系列とが同時に出力され、同
様に、第２のＭ系列生成回路４０における前記シフトレ
ジスタ４１と前記組み合わせ論理回路４４からシフトの
ない第２のＭ系列と任意のシフト量を有するそのシフト
系列とが同時に出力されるため、前記モジュロ２加算器
５１からシフトのないゴールド符号系列が出力されるの
と同時に、前記モジュロ２加算器５２からは所定量シフ
トされたそのシフト系列が出力されることとなる。な
お、シフト量は、前記組み合わせ論理回路３４、４４に
印加する制御信号により任意に設定することができる。
また、前記カウンタ３５の出力により、前記シフトレジ
スタ３１およびシフトレジスタ４１を同時に初期状態に
復帰することができるため、生成されるゴールド符号系
列およびそのシフト系列について、その１周期のうちの
一部だけを繰り返し生成出力することができる。
３０における前記シフトレジスタ３１と前記組み合わせ
論理回路３４からシフトのない第１のＭ系列と任意のシ
フト量を有するそのシフト系列とが同時に出力され、同
様に、第２のＭ系列生成回路４０における前記シフトレ
ジスタ４１と前記組み合わせ論理回路４４からシフトの
ない第２のＭ系列と任意のシフト量を有するそのシフト
系列とが同時に出力されるため、前記モジュロ２加算器
５１からシフトのないゴールド符号系列が出力されるの
と同時に、前記モジュロ２加算器５２からは所定量シフ
トされたそのシフト系列が出力されることとなる。な
お、シフト量は、前記組み合わせ論理回路３４、４４に
印加する制御信号により任意に設定することができる。
また、前記カウンタ３５の出力により、前記シフトレジ
スタ３１およびシフトレジスタ４１を同時に初期状態に
復帰することができるため、生成されるゴールド符号系
列およびそのシフト系列について、その１周期のうちの
一部だけを繰り返し生成出力することができる。
【００２６】次に、この実施の形態の符号生成回路を利
用したゴールド符号系列生成回路の構成例について、図
４および図５を参照して説明する。この例は、５段のシ
フトレジスタを用いた２つのＭ系列生成回路の出力から
ゴールド符号系列とそのシフト系列を同時に出力するも
のである。図４はこのゴールド符号系列生成回路の構成
を示すブロック図であり、図５はその動作を説明するた
めの図表である。
用したゴールド符号系列生成回路の構成例について、図
４および図５を参照して説明する。この例は、５段のシ
フトレジスタを用いた２つのＭ系列生成回路の出力から
ゴールド符号系列とそのシフト系列を同時に出力するも
のである。図４はこのゴールド符号系列生成回路の構成
を示すブロック図であり、図５はその動作を説明するた
めの図表である。
【００２７】図４において、６１は５段のシフトレジス
タ、６２は該シフトレジスタ６１の第０段の出力と第２
段の出力とのモジュロ２加算を行いその出力を第４段に
帰還するモジュロ２加算器、６３は前記シフトレジスタ
６１の第０段の出力と第４段の出力とのモジュロ２加算
を行うモジュロ２加算器である。これらにより、次の式
（６）に示す原始多項式に基づくＭ系列を生成する第１
のＭ系列生成回路が形成されている。
タ、６２は該シフトレジスタ６１の第０段の出力と第２
段の出力とのモジュロ２加算を行いその出力を第４段に
帰還するモジュロ２加算器、６３は前記シフトレジスタ
６１の第０段の出力と第４段の出力とのモジュロ２加算
を行うモジュロ２加算器である。これらにより、次の式
（６）に示す原始多項式に基づくＭ系列を生成する第１
のＭ系列生成回路が形成されている。
【数５】
【００２８】また、６４は５段のシフトレジスタ、６５
は該シフトレジスタ６４の第０段、第１段、第２段およ
び第３段の出力のモジュロ２加算を行いその出力を第４
段に帰還するモジュロ２加算器、６６は前記シフトレジ
スタ６４の第０段の出力、第１段および第３段の出力の
モジュロ２加算を行うモジュロ２加算器である。これら
により、次の式（７）に示す原始多項式に基づくＭ系列
を生成する第２のＭ系列生成回路が形成されている。
は該シフトレジスタ６４の第０段、第１段、第２段およ
び第３段の出力のモジュロ２加算を行いその出力を第４
段に帰還するモジュロ２加算器、６６は前記シフトレジ
スタ６４の第０段の出力、第１段および第３段の出力の
モジュロ２加算を行うモジュロ２加算器である。これら
により、次の式（７）に示す原始多項式に基づくＭ系列
を生成する第２のＭ系列生成回路が形成されている。
【数６】
【００２９】６７は前記シフトレジスタ６１からクロッ
ク毎に出力されるシフトのない第１のＭ系列（ＯＵＴ
(1)０）と前記シフトレジスタ６４からクロック毎に出
力されるシフトのない第２のＭ系列（ＯＵＴ(2)０）を
モジュロ２加算するモジュロ２加算器（排他的論理和回
路）であり、このモジュロ２加算出力はシフトのないゴ
ールド符号系列ＧＯＬＤ１となる。また、６８は前記モ
ジュロ２加算器６３からクロック毎に出力される第１の
Ｍ系列のシフト系列Ａと前記モジュロ２加算器６６から
出力される第２のＭ系列のシフト系列Ｂとのモジュロ２
加算を行うモジュロ２加算器であり、この加算出力は前
記ゴールド符号系列ＧＯＬＤ１の所定量シフトされたシ
フト系列ＧＯＬＤ２となる。
ク毎に出力されるシフトのない第１のＭ系列（ＯＵＴ
(1)０）と前記シフトレジスタ６４からクロック毎に出
力されるシフトのない第２のＭ系列（ＯＵＴ(2)０）を
モジュロ２加算するモジュロ２加算器（排他的論理和回
路）であり、このモジュロ２加算出力はシフトのないゴ
ールド符号系列ＧＯＬＤ１となる。また、６８は前記モ
ジュロ２加算器６３からクロック毎に出力される第１の
Ｍ系列のシフト系列Ａと前記モジュロ２加算器６６から
出力される第２のＭ系列のシフト系列Ｂとのモジュロ２
加算を行うモジュロ２加算器であり、この加算出力は前
記ゴールド符号系列ＧＯＬＤ１の所定量シフトされたシ
フト系列ＧＯＬＤ２となる。
【００３０】図５は、図４に示したゴールド符号系列生
成回路の各部の出力をクロックタイミングＴ毎に示した
図表である。図５に示すように、Ｔ＝０の初期状態にお
いて、シフトレジスタ６１の各段（４、３、２、１、
０）およびシフトレジスタ６４の各段（４、３、２、
１、０）はすべて「１」に初期設定されている。以後、
シフトクロックが入力されクロックタイミングが進行す
るに従って、図示するように各段の内容が推移し、シフ
トレジスタ６１の第０段から３１（＝２5−１）ビット
周期の前述した第１のＭ系列（ＯＵＴ(1)０）が出力さ
れる。また、シフトレジスタ６１の第１段〜第４段から
も、前記ＯＵＴ(1)０をそれぞれ対応するビットだけシ
フトしたＭ系列が出力されている。さらに、前記モジュ
ロ２加算器６３からは前記ＯＵＴ(1)０から１０ビット
シフトしたシフト系列Ａが出力されている。
成回路の各部の出力をクロックタイミングＴ毎に示した
図表である。図５に示すように、Ｔ＝０の初期状態にお
いて、シフトレジスタ６１の各段（４、３、２、１、
０）およびシフトレジスタ６４の各段（４、３、２、
１、０）はすべて「１」に初期設定されている。以後、
シフトクロックが入力されクロックタイミングが進行す
るに従って、図示するように各段の内容が推移し、シフ
トレジスタ６１の第０段から３１（＝２5−１）ビット
周期の前述した第１のＭ系列（ＯＵＴ(1)０）が出力さ
れる。また、シフトレジスタ６１の第１段〜第４段から
も、前記ＯＵＴ(1)０をそれぞれ対応するビットだけシ
フトしたＭ系列が出力されている。さらに、前記モジュ
ロ２加算器６３からは前記ＯＵＴ(1)０から１０ビット
シフトしたシフト系列Ａが出力されている。
【００３１】また、同様に、シフトレジスタ６４の第０
段から同じく３１ビット周期の前記第２のＭ系列（ＯＵ
Ｔ(2)０）が出力されており、その他の各段からもそれ
ぞれ対応するビットだけシフトした系列が出力されてい
る。そして、前記モジュロ２加算器６６からは、前記Ｏ
ＵＴ(2)０を１０ビットだけシフトしたシフト系列Ｂが
出力されている。
段から同じく３１ビット周期の前記第２のＭ系列（ＯＵ
Ｔ(2)０）が出力されており、その他の各段からもそれ
ぞれ対応するビットだけシフトした系列が出力されてい
る。そして、前記モジュロ２加算器６６からは、前記Ｏ
ＵＴ(2)０を１０ビットだけシフトしたシフト系列Ｂが
出力されている。
【００３２】前記ＯＵＴ(1)０と前記ＯＵＴ(2)０をモジ
ュロ２加算するモジュロ２加算器６７からは、図示する
ように、ゴールド符号系列ＧＯＬＤ１が出力されてい
る。そして、前記第１のＭ系列のシフト系列Ａと前記第
２のＭ系列のシフト系列Ｂとをモジュロ２加算するモジ
ュロ２加算器６６からは、図示するように、ゴールド符
号系列ＧＯＬＤ２が出力され、このゴールド符号系列Ｇ
ＯＬＤ２は、前記ゴールド符号系列ＧＯＬＤ１から、１
０ビットだけシフトされているシフト系列となっている
ことがわかる。このように、この実施の形態の符号生成
回路によれば、ゴールド符号系列とそれを任意のシフト
量だけシフトしたシフト系列を同時に出力することが可
能となる。
ュロ２加算するモジュロ２加算器６７からは、図示する
ように、ゴールド符号系列ＧＯＬＤ１が出力されてい
る。そして、前記第１のＭ系列のシフト系列Ａと前記第
２のＭ系列のシフト系列Ｂとをモジュロ２加算するモジ
ュロ２加算器６６からは、図示するように、ゴールド符
号系列ＧＯＬＤ２が出力され、このゴールド符号系列Ｇ
ＯＬＤ２は、前記ゴールド符号系列ＧＯＬＤ１から、１
０ビットだけシフトされているシフト系列となっている
ことがわかる。このように、この実施の形態の符号生成
回路によれば、ゴールド符号系列とそれを任意のシフト
量だけシフトしたシフト系列を同時に出力することが可
能となる。
【００３３】なお、前記シフトレジスタ６１およびシフ
トレジスタ６４に初期設定する内部状態を変更すること
により、任意の状態から対応するＭ系列を生成すること
ができ、生成するゴールド符号系列も任意の状態から生
成することができる。また、前記モジュロ２加算器６３
および６４への入力を取り出す前記シフトレジスタ６１
および６４のタップ位置を変更することにより、前記モ
ジュロ２加算器６８から出力されるゴールド符号系列の
シフト系列のシフト量を任意に設定することができる。
トレジスタ６４に初期設定する内部状態を変更すること
により、任意の状態から対応するＭ系列を生成すること
ができ、生成するゴールド符号系列も任意の状態から生
成することができる。また、前記モジュロ２加算器６３
および６４への入力を取り出す前記シフトレジスタ６１
および６４のタップ位置を変更することにより、前記モ
ジュロ２加算器６８から出力されるゴールド符号系列の
シフト系列のシフト量を任意に設定することができる。
【００３４】次に、本発明の符号生成回路のさらに他の
実施の形態について説明する。この実施の形態は、前述
したＭ系列生成回路あるいはゴールド符号系列生成回路
により生成出力される符号系列に所定のビットパターン
を挿入することができるようにしたものである。図６
は、この実施の形態の符号生成回路の構成例を示すブロ
ック図である。この図において、７１は符号生成回路で
あり、前述した実施の形態のＭ系列生成回路あるいはゴ
ールド符号生成回路である。７２は該符号生成回路７１
における当該符号系列の出力端子であり、７３は当該シ
フト系列の出力端子である。また、７４は任意のビット
数を有する所定のビットパターンを生成出力するビット
パターン生成回路、７５は前記シフトクロックＣＬＫを
計数するカウンタである。このカウンタは、前記カウン
タ１５（図１）あるいはカウンタ３５（図３）と同一の
カウンタであってもよく、前記符号生成回路７１から出
力される符号系列中の前記ビットパターンを挿入すべき
位置に対応する計数値となったときに制御信号ＣＴＬを
一方のレベル（例えばハイレベル）とし、前記ビットパ
ターン生成回路７４から出力されるビットパターンの長
さに対応する期間を経過したときに該制御信号ＣＴＬを
他方のレベル（例えばローレベル）とするように構成さ
れている。
実施の形態について説明する。この実施の形態は、前述
したＭ系列生成回路あるいはゴールド符号系列生成回路
により生成出力される符号系列に所定のビットパターン
を挿入することができるようにしたものである。図６
は、この実施の形態の符号生成回路の構成例を示すブロ
ック図である。この図において、７１は符号生成回路で
あり、前述した実施の形態のＭ系列生成回路あるいはゴ
ールド符号生成回路である。７２は該符号生成回路７１
における当該符号系列の出力端子であり、７３は当該シ
フト系列の出力端子である。また、７４は任意のビット
数を有する所定のビットパターンを生成出力するビット
パターン生成回路、７５は前記シフトクロックＣＬＫを
計数するカウンタである。このカウンタは、前記カウン
タ１５（図１）あるいはカウンタ３５（図３）と同一の
カウンタであってもよく、前記符号生成回路７１から出
力される符号系列中の前記ビットパターンを挿入すべき
位置に対応する計数値となったときに制御信号ＣＴＬを
一方のレベル（例えばハイレベル）とし、前記ビットパ
ターン生成回路７４から出力されるビットパターンの長
さに対応する期間を経過したときに該制御信号ＣＴＬを
他方のレベル（例えばローレベル）とするように構成さ
れている。
【００３５】前記カウンタ７５から出力される制御信号
ＣＴＬは前記符号生成回路７１に入力されるとともに、
切替スイッチ７６および７７に制御信号として入力され
ている。ここで、前記制御信号ＣＴＬが一方のレベル
（例えばハイレベル）とされているときには、前記符号
生成回路７１に設けられているシフトレジスタのシフト
動作が停止されるように構成されている。また、前記切
替スイッチ７６および７７は、前記制御信号ＣＴＬが他
方のレベル（例えばローレベル）のときには前記符号生
成回路７１における出力端子７２および７３を選択し、
一方のレベル（例えばハイレベル）のときは前記ビット
パターン生成回路７４の出力を選択するように構成され
ている。
ＣＴＬは前記符号生成回路７１に入力されるとともに、
切替スイッチ７６および７７に制御信号として入力され
ている。ここで、前記制御信号ＣＴＬが一方のレベル
（例えばハイレベル）とされているときには、前記符号
生成回路７１に設けられているシフトレジスタのシフト
動作が停止されるように構成されている。また、前記切
替スイッチ７６および７７は、前記制御信号ＣＴＬが他
方のレベル（例えばローレベル）のときには前記符号生
成回路７１における出力端子７２および７３を選択し、
一方のレベル（例えばハイレベル）のときは前記ビット
パターン生成回路７４の出力を選択するように構成され
ている。
【００３６】このように構成された符号生成回路におい
て、前記制御信号ＣＴＬは、前記カウンタ７５の計数値
が当該符号系列および当該シフト系列に前記ビットパタ
ーン生成回路７４から出力される所定のビットパターン
を挿入すべき位置に対応する計数値となったときから、
該所定のビットパターンの長さに対応する計数値となる
までの期間前記一方のレベル（例えばハイレベル）とな
る。これにより、前記符号生成回路７１におけるシフト
レジスタのシフト動作は停止され、前記切替スイッチ７
６および７７は前記ビットパターン生成回路７４側に切
り換えられる。これにより、前記切替スイッチ７６およ
び７７の出力側からは、当該符号系列あるいは当該シフ
ト系列に代えて、前記ビットパターン生成回路７４から
のビットパターンが出力される。そして、前記ビットパ
ターンの出力が終了すると、前記制御信号ＣＴＬが他方
のレベル（例えばローレベル）となり、前記切替スイッ
チ７６および７７がそれぞれ前記符号生成回路７１の出
力端子７２および７３側に切り換えられるとともに、前
記符号生成回路７１のシフトレジスタのシフト動作が再
開される。これにより、前記符号生成回路７１からの当
該符号系列および当該シフト系列の出力が再開される。
て、前記制御信号ＣＴＬは、前記カウンタ７５の計数値
が当該符号系列および当該シフト系列に前記ビットパタ
ーン生成回路７４から出力される所定のビットパターン
を挿入すべき位置に対応する計数値となったときから、
該所定のビットパターンの長さに対応する計数値となる
までの期間前記一方のレベル（例えばハイレベル）とな
る。これにより、前記符号生成回路７１におけるシフト
レジスタのシフト動作は停止され、前記切替スイッチ７
６および７７は前記ビットパターン生成回路７４側に切
り換えられる。これにより、前記切替スイッチ７６およ
び７７の出力側からは、当該符号系列あるいは当該シフ
ト系列に代えて、前記ビットパターン生成回路７４から
のビットパターンが出力される。そして、前記ビットパ
ターンの出力が終了すると、前記制御信号ＣＴＬが他方
のレベル（例えばローレベル）となり、前記切替スイッ
チ７６および７７がそれぞれ前記符号生成回路７１の出
力端子７２および７３側に切り換えられるとともに、前
記符号生成回路７１のシフトレジスタのシフト動作が再
開される。これにより、前記符号生成回路７１からの当
該符号系列および当該シフト系列の出力が再開される。
【００３７】このようにして、この実施の形態において
は、当該符号系列および当該シフト系列に任意の長さの
ビットパターンを挿入することができる。なお、図６に
おいては、単一のビットパターン生成回路７４により生
成出力される同一のビットパターンを当該符号系列およ
び当該シフト系列に挿入していたが、前記ビットパター
ン生成回路を複数個設けて、前記切替スイッチ７６およ
び７７にそれぞれ異なるビットパターン生成回路からの
出力を印加することにより、当該符号系列および当該シ
フト系列にそれぞれ異なるビットパターンを挿入するよ
うにすることができる。
は、当該符号系列および当該シフト系列に任意の長さの
ビットパターンを挿入することができる。なお、図６に
おいては、単一のビットパターン生成回路７４により生
成出力される同一のビットパターンを当該符号系列およ
び当該シフト系列に挿入していたが、前記ビットパター
ン生成回路を複数個設けて、前記切替スイッチ７６およ
び７７にそれぞれ異なるビットパターン生成回路からの
出力を印加することにより、当該符号系列および当該シ
フト系列にそれぞれ異なるビットパターンを挿入するよ
うにすることができる。
【００３８】
【発明の効果】以上説明したように、本発明の符号生成
回路によれば、任意のＭ系列あるいはゴールド符号系列
およびそれらを任意のビット数だけ循環シフトしたシフ
ト系列を時間遅延を要することなく同時に生成出力する
ことが可能となる。また、それらの符号系列に任意のビ
ットパターンを挿入することが可能となる。したがっ
て、例えばＣＤＭＡ通信システムにおける受信機等にお
いて高速動作を可能とすることができる。
回路によれば、任意のＭ系列あるいはゴールド符号系列
およびそれらを任意のビット数だけ循環シフトしたシフ
ト系列を時間遅延を要することなく同時に生成出力する
ことが可能となる。また、それらの符号系列に任意のビ
ットパターンを挿入することが可能となる。したがっ
て、例えばＣＤＭＡ通信システムにおける受信機等にお
いて高速動作を可能とすることができる。
【図１】 本発明の符号生成回路の一実施の形態の構成
を示すブロック図である。
を示すブロック図である。
【図２】 本発明の符号生成回路を用いたＭ系列生成回
路の一構成例を説明するための図である。
路の一構成例を説明するための図である。
【図３】 本発明の符号生成回路の他の実施の形態の構
成を示すブロック図である。
成を示すブロック図である。
【図４】 本発明の符号生成回路の他の実施の形態を用
いたゴールド符号系列生成回路の一構成例を示すブロッ
ク図である。
いたゴールド符号系列生成回路の一構成例を示すブロッ
ク図である。
【図５】 図４に示したゴールド符号系列生成回路の動
作を説明するための図表である。
作を説明するための図表である。
【図６】 生成した符号系列の中に所定のビットパター
ンを挿入する本発明の他の実施の形態の構成を示すブロ
ック図である。
ンを挿入する本発明の他の実施の形態の構成を示すブロ
ック図である。
１１、２１、３１、４１、６１、６４ シフトレジスタ １２1〜１２m-1、３２1〜３２m-1、４２1〜４２m-1 係
数部 １３、２２、２３、３３、４３、５１、５２、６２、６
３、６５〜６８ モジュロ２加算器 １４、３４、４４ 組み合わせ論理回路 １５、３５、７５ カウンタ ７１ 符号生成回路 ７２ 符号系列出力端子 ７３ シフト系列出力端子 ７４ ビットパターン生成回路 ７６、７７ 切替スイッチ
数部 １３、２２、２３、３３、４３、５１、５２、６２、６
３、６５〜６８ モジュロ２加算器 １４、３４、４４ 組み合わせ論理回路 １５、３５、７５ カウンタ ７１ 符号生成回路 ７２ 符号系列出力端子 ７３ シフト系列出力端子 ７４ ビットパターン生成回路 ７６、７７ 切替スイッチ
Claims (10)
- 【請求項１】 ｍ段（ｍは２以上の整数）構成のシフ
トレジスタと、 該シフトレジスタの所定の段の出力について２を法とす
る加算を行い、その出力が前記シフトレジスタに入力さ
れるようになされた加算器と、 前記シフトレジスタにおける複数の段の出力についてそ
れらの２を法とする加算を行い、前記シフトレジスタか
ら出力される系列に対して任意のシフト量を有するシフ
ト系列を出力する組み合わせ論理回路とを有することを
特徴とする符号生成回路。 - 【請求項２】 前記組み合わせ論理回路は、当該２を
法とする加算の対象とする前記シフトレジスタの段を任
意に選択設定することができるように構成されているこ
とを特徴とする前記請求項１に記載の符号生成回路。 - 【請求項３】 前記シフトレジスタの各段をそれぞれ
所定の状態に設定する状態設定手段を有することを特徴
とする前記請求項１あるいは２に記載の符号生成回路。 - 【請求項４】 シフトクロックを計数するカウンタを
有し、該カウンタの計数値が所定の値となったときに、
前記状態設定手段により前記シフトレジスタの各段をそ
れぞれ所定の状態に復帰させるようにすることを特徴と
する前記請求項３に記載の符号生成回路。 - 【請求項５】 所定のビットパターンを生成するビッ
トパターン生成回路と、シフトクロックを計数するカウ
ンタとを有し、該カウンタの計数値が所定の値となった
ときに、前記シフトレジスタのシフト動作を停止して前
記ビットパターン生成回路からの所定のビットパターン
を出力し、該所定のビットパターンの出力が終了した後
前記シフトレジスタのシフト動作を再開させるようにし
たことを特徴とする前記請求項１〜４のいずれか１項に
記載の符号生成回路。 - 【請求項６】 前記請求項１記載の第１の符号生成回
路と、 前記請求項１記載の第２の符号生成回路と、 前記第１の符号生成回路における前記シフトレジスタか
ら出力される第１の系列と前記第２の符号生成回路にお
ける前記シフトレジスタから出力される第２の系列との
２を法とする加算を行い、第３の系列を出力する第１の
加算器と、 前記第１の符号生成回路における前記組み合わせ論理回
路から出力される前記第１の系列に対するシフト系列と
前記第２の符号生成回路における前記組み合わせ論理回
路から出力される前記第２の系列に対するシフト系列と
の２を法とする加算を行い、前記第３の系列に対し所定
のシフト量を有するシフト系列を出力する第２の加算器
とを有することを特徴とする符号生成回路。 - 【請求項７】 前記第１および第２の符号生成回路に
おける前記各組み合わせ論理回路は、当該２を法とする
加算の対象とする前記各シフトレジスタの段を任意に選
択設定することができるように構成されていることを特
徴とする前記請求項６に記載の符号生成回路。 - 【請求項８】 前記第１および第２の符号生成回路
は、当該シフトレジスタの各段をそれぞれ所定の状態に
設定する状態設定手段を有することを特徴とする前記請
求項６あるいは７に記載の符号生成回路。 - 【請求項９】 シフトクロックを計数するカウンタを
有し、該カウンタの計数値が所定の値となったときに、
前記第１および第２の符号生成回路における前記各状態
設定手段により前記各シフトレジスタの各段をそれぞれ
所定の状態に復帰させるようにしたことを特徴とする前
記請求項８に記載の符号生成回路。 - 【請求項１０】 所定のビットパターンを生成するビ
ットパターン生成回路と、シフトクロックを計数するカ
ウンタとを有し、該カウンタの計数値が所定の値となっ
たときに前記第１および第２の符号生成回路における前
記各シフトレジスタのシフト動作を停止して前記ビット
パターン生成回路からのビットパターンを出力し、該所
定のビットパターンの出力が終了した後前記各シフトレ
ジスタのシフト動作を再開させるようにしたことを特徴
とする前記請求項６〜９のいずれか１項に記載の符号生
成回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9215469A JPH1146132A (ja) | 1997-07-28 | 1997-07-28 | 符号生成回路 |
| US09/075,861 US6064690A (en) | 1997-05-13 | 1998-05-12 | Spread spectrum communication system |
| EP98108713A EP0878919A3 (en) | 1997-05-13 | 1998-05-13 | Spread spectrum communication system |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9215469A JPH1146132A (ja) | 1997-07-28 | 1997-07-28 | 符号生成回路 |
| US09/075,861 US6064690A (en) | 1997-05-13 | 1998-05-12 | Spread spectrum communication system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1146132A true JPH1146132A (ja) | 1999-02-16 |
Family
ID=26520893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9215469A Pending JPH1146132A (ja) | 1997-05-13 | 1997-07-28 | 符号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1146132A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004013480A1 (de) * | 2004-03-18 | 2005-10-13 | Infineon Technologies Ag | Zufallszahlengenerator und Verfahren zum Erzeugen von Zufallszahlen |
| JP2011114568A (ja) * | 2009-11-26 | 2011-06-09 | Lintec Corp | 信号系列生成回路、信号系列生成方法、信号系列生成プログラム及び通信システム |
-
1997
- 1997-07-28 JP JP9215469A patent/JPH1146132A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004013480A1 (de) * | 2004-03-18 | 2005-10-13 | Infineon Technologies Ag | Zufallszahlengenerator und Verfahren zum Erzeugen von Zufallszahlen |
| DE102004013480B4 (de) * | 2004-03-18 | 2013-01-24 | Infineon Technologies Ag | Zufallszahlengenerator und Verfahren zum Erzeugen von Zufallszahlen |
| JP2011114568A (ja) * | 2009-11-26 | 2011-06-09 | Lintec Corp | 信号系列生成回路、信号系列生成方法、信号系列生成プログラム及び通信システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040202 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040309 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040706 |