TWI727507B - 信號處理裝置與信號處理方法 - Google Patents

Abstract

一種信號處理裝置，包括記憶體裝置與處理器。記憶體裝置儲存至少一相移矩陣。處理器自記憶體裝置讀取相移矩陣，並且根據一輸入序列與相移矩陣產生一輸出序列。相移矩陣係根據一基礎矩陣與一既定相移量(k)產生，基礎矩陣係用以產生一碼序列，並且輸出序列為輸入序列經相移k個循環後的結果。

Description

信號處理裝置與信號處理方法

本發明係關於一種信號處理裝置，尤指一種可執行快速序列重新排列的信號處理裝置。

於通訊系統的資料傳輸過程中，傳送端與接收端的時序與頻率必須先達成同步，才能執行後續的資料傳輸。偽隨機(Pseudorandom Noise，縮寫為PN)或偽雜訊(Pseudo Noise，縮寫為PN)碼序列是一種執行時序與頻率同步時經常使用的序列。傳送端與接收端可以相同的初始值(亦稱為種子)根據相同的機制產生一PN碼序列。傳送端將此PN碼序列嵌於信號中傳送給接收端。接收端將此PN碼序列與此序列之一或多個經相移過的結果與接收到的信號執行相關性運算，以估計出因傳送通道效應所產生的時序偏移量與頻率偏移量。經由補償時序偏移與頻率偏移後，接收端始可成功解碼出正確的資料。

由於PN碼序列為一循環序列(Cyclic sequence)，其係藉由將種子輸入一線性回授移位暫存器(Linear Feedback Shift Register，縮寫為LFSR)電路而依序產生，其中輸出位元通常是根據先前一或多級移位暫存器的數值產生，因此，於傳統技藝中，相移的PN碼序列實際上需藉由將移位暫存器的數值依序往下一級移動而推導出來。舉例而言，若需要根據當前時間索引(n)推導出相對於時間索引(n+k)的PN碼序列(即，相移k個時脈循環(clock cycle))，則須將時間索引(n) 的PN碼序列正向推動k個循環才能獲得，其中LFSR電路於每個時脈循環可推出PN碼序列的一個位元。

然而，當上述k為一個很大的數值時，接收機必須要等待大量的時脈循環才能得到所需的PN碼序列，因而發生效率不佳的問題。

本發明的一目的在於提供一種信號處理方法與相關的信號處理裝置，以解決上述效率不佳的問題。藉由本發明所提出之信號處理方法與信號處理裝置，可訊速地將PN碼序列依所需的相移量重新排列(permutation)，而無須如傳統技藝須等待數個時脈循環後才能獲得所需的PN碼序列，有效解決傳統技藝中效率不佳的問題。

本發明的一實施例提供一種信號處理方法，適用於一信號處理裝置，信號處理裝置包括一處理器，信號處理方法包括由處理器執行之以下步驟：根據至少一組基礎係數產生一基礎矩陣，其中該組基礎係數係用以產生一碼序列之至少一位元；根據一既定相移量與基礎矩陣產生一相移矩陣；以及根據一輸入序列與相移矩陣產生一輸出序列，其中輸出序列為輸入序列經相移k個循環後的結果，其中k為該既定相移量。

本發明的另一實施例提供一種信號處理方法，適用於一信號處理裝置，信號處理裝置包括一處理器與一記憶體裝置，信號處理方法包括由處理器執行之以下步驟：於記憶體裝置儲存複數相移矩陣，其中相移矩陣係根據一基礎矩陣與不同的相移量產生，基礎矩陣係用以產生一碼序列；根據一既定相移量自相移矩陣中選擇對應之一相移矩陣；以及根據一輸入序列與對應之相移矩陣產生一輸出序列，其中輸出序列為輸入序列經相移k個循環後的結果，其中k為該既定相移量。

本發明的又另一實施例提供一種信號處理裝置，包括記憶體裝置與處理器。記憶體裝置儲存至少一相移矩陣。處理器耦接至記憶體裝置，自記憶體裝置讀取相移矩陣，並且根據一輸入序列與相移矩陣產生一輸出序列。相移矩陣係根據一基礎矩陣與一既定相移量產生，基礎矩陣係用以產生一碼序列，並且輸出序列為輸入序列經相移k個循環後的結果，其中k為該既定相移量。

100:信號處理裝置

110:處理器

120:記憶體裝置

200:線性回授移位暫存器電路

300、500:基礎係數

310、510:基礎矩陣

320、420、520、620:輸入序列

410、610:相移矩陣

CLK:時脈信號

Seq_Out、330、430、530、630:輸出序列

SR(0)、SR(1)、SR(2)、SR(3)、SR(4)、SR(5)、SR(6)、SR(7)、SR(8)、SR(9):移位暫存器

x0(n)、x1(n)、x2(n)、x3(n)、x4(n)、x5(n)、x6(n)、x7(n)、x8(n)、x9(n)、x0(n+1)、x1(n+1)、x2(n+1)、x3(n+1)、x4(n+1)、x5(n+1)、x6(n+1)、x7(n+1)、x8(n+1)、x9(n+1):數值

第1圖係顯示根據本發明之一實施例所述之信號處理裝置範例方塊圖。

第2圖係顯示根據本發明之一實施例所述之線性回授移位暫存器電路範例電路圖。

第3圖係顯示根據本發明之一實施例所述之基礎矩陣範例示意圖。

第4圖係顯示根據本發明之一實施例所述之相移矩陣範例示意圖。

第5圖係顯示根據本發明之另一實施例所述之基礎矩陣範例示意圖。

第6圖係顯示根據本發明之另一實施例所述之相移矩陣範例示意圖。

第7圖係顯示根據本發明之第一實施例所述之信號處理方法範例流程圖。

第8圖係顯示根據本發明之第二實施例所述之信號處理方法範例流程圖。

第9圖係顯示根據本發明之第三實施例所述之信號處理方法範例流程圖。

第1圖係顯示根據本發明之一實施例所述之信號處理裝置範例方塊圖。信號處理裝置100可至少包括處理器110與記憶體裝置120。根據本發明之一實施例，處理器110可直接根據一輸入序列與一既定相移量(k)產生一輸出序列，其中輸出序列即為輸入序列經相移k個時脈循環後的結果，其中k為一正整數。

一般而言，循環序列(Cyclic sequence)，例如，PN碼序列，係透過線性回授移位暫存器(LFSR)電路產生，其中根據LFSR電路中各級暫存器的回授機制與連接關係等的設計，所產生的循環序列會有一個對應的週期N。亦即，於輸入序列被推動N個時脈循環後，輸出序列會開始產生重複的位元圖樣。

於本發明之實施例中，輸出序列的產生方式可不再藉由將輸入序列送入LFSR電路並持續推動數個時脈循環而得，而是可以直接藉由矩陣的運算而迅速推導出來。更具體的說，於本發明之實施例中，處理器110可根據用以產生一碼序列的機制(例如，至少一多項式)推導出一序列產生矩陣(所述之基礎矩陣)，其中此多項式可根據用以產生碼序列之LFSR電路的電路設計(即，電路的回授機制與各級的連接關係等的設計)推導而得。接著，處理器110可藉由將輸入序列與基礎矩陣的冪次方相乘，而直接推導出所需的輸出序列。假設所需的輸出序列為輸入序列經相移k個時脈循環後的結果，則處理器110藉由將輸入序列與基礎矩陣的第k個冪次方相乘，便可直接獲得所需的輸出序列。

第2圖係顯示根據本發明之一實施例所述之線性回授移位暫存器電路範例電路圖。線性回授移位暫存器(LFSR)電路200包含10位元的移位暫存器SR(0)~SR(9)。移位暫存器SR(0)~SR(9)可分別先被給予一初始值，其中移位暫存器的初始值稱為種子。接著，LFSR電路200響應於時脈信號CLK的計時單位(clock tick)依序產生輸出位元成為輸出序列Seq_Out。假設目前的時間索引為n，則根據LFSR電路200電路的電路設計可推導出以下關係式： x0(n+1)=x2(n)+x9(n) 式(1)

x1(n+1)=x0(n) 式(2)

x2(n+1)=x1(n) 式(3)

x3(n+1)=x2(n) 式(4)

x4(n+1)=x3(n) 式(5)

x5(n+1)=x4(n) 式(6)

x6(n+1)=x5(n) 式(7)

x7(n+1)=x6(n) 式(8)

x8(n+1)=x7(n) 式(9)

x9(n+1)=x8(n) 式(10)

其中x0(n)~x9(n)分別為移位暫存器SR(0)~SR(9)於時間點n的數值，x0(n+1)~x9(n+1)分別為移位暫存器SR(0)~SR(9)於時間點n+1的數值。

式(1)~式(10)顯示出當位元資料正向(forward)移動時，移位暫存器所暫存的數值的關係，其中所述之正向係指位元資料被推動的方向，亦可被視為隨時間索引值增加位元資料流動的方向(即，位元資料會隨時間索引值增加往向一級移位暫存器移動)。

第3圖係顯示根據本發明之一實施例所述之基礎矩陣範例示意圖。基礎矩陣310係根據基於LFSR電路200電路的電路設計所推導出來的多項式，例如，以上的關係式(1)~式(10)，而產生。因此，於此實施例中，基礎矩陣310為一正向序列產生矩陣。更具體的說，處理器110可取出關係式(1)~式(10)中各項的係數成為複數個行向量(row vector)，再根據該些行向量產生基礎矩陣310。如第3圖所示，基礎係數300為構成基礎矩陣310之一行向量(row vector)，而基礎係數300係根據關係式(1)產生，用以產生碼序列之至少一位元。根據本發明之一實施例，基礎係數300為基礎矩陣310之第一行向量(Top row vector)，而根據關係式(2)~式(10)產生的其他組係數則依序形成基礎矩陣310之第二~最末行向量(Bottom row vector)。

第3圖亦顯示出根據輸入序列與基礎矩陣產生輸出序列的方法。根據本發明之一實施例，處理器110可直接將輸入序列320與基礎矩陣310相乘以產生輸出序列330。

根據本發明之一實施例，假設所需的輸出序列為輸入序列經相移k個時脈循環後的結果，則處理器110藉由將輸入序列與基礎矩陣的第k個冪次方相乘，便可直接獲得所需的輸出序列。

第4圖係顯示根據本發明之一實施例所述之相移矩陣範例示意圖。於此實施例中，處理器110需根據序列x0(n)~x9(n)產生經正向相移2個時脈循環後的序列x0(n+2)~x9(n+2)，因此，處理器110藉由將輸入序列420與相移矩陣410相乘，便可直接獲得所需的輸出序列430，其中相移矩陣410為基礎矩陣310的第2個冪次方(即，相移矩陣410為基礎矩陣310取平方計算的結果)。

換言之，於本發明之實施例中，若要產生相移k個時脈循環的序列，僅需要推導出基礎矩陣的第k個冪次方作為所述之相移矩陣，便可訊速地將PN碼序列依所需的相移量k重新排列，而無須如傳統技藝須等待LFSR電路根據起始的種子推動k個時脈循環後才能獲得所需的PN碼序列。

第3圖所示的基礎矩陣310以及第4圖所示的相移矩陣410均為正向序列產生矩陣。於本發明之實施例中，根據相同的LFSR電路，亦可所推導出當位元資料反向(backward)移動時，各級移位暫存器數值的關係式。同樣以第2圖所示之電路圖為例，假設目前的時間索引為n，則根據LFSR電路200電路的電路設計也可推導出以下關係式：

x0(n-1)=x1(n) 式(11)

x1(n-1)=x2(n) 式(12)

x2(n-1)=x3(n) 式(13)

x3(n-1)=x4(n) 式(14)

x4(n-1)=x5(n) 式(15)

x5(n-1)=x6(n) 式(16)

x6(n-1)=x7(n) 式(17)

x7(n-1)=x8(n) 式(18)

x8(n-1)=x9(n) 式(19)

x9(n-1)=x0(n)+x3(n) 式(20)

其中x0(n-1)~x9(n-1)分別為移位暫存器SR(0)~SR(9)於時間點n-1的數值。

式(11)~式(20)顯示出當位元資料反向移動時，移位暫存器所暫存的數值的關係，其中所述之反向係指相反於位元資料被推動的方向。

第5圖係顯示根據本發明之另一實施例所述之基礎矩陣範例示意圖。基礎矩陣510係根據基於LFSR電路200電路的電路設計所推導出來的多項式，例如，以上的關係式(11)~式(20)，而產生。因此，於此實施例中，基礎矩陣510為一反向序列產生矩陣。更具體的說，處理器110可取出關係式(11)~式(20)中各項的係數成為複數個行向量，再根據該些行向量產生基礎矩陣510。如第5圖所示，基礎係數500為構成基礎矩陣510之一行向量，而基礎係數500係根據關係式(20)產生，用以產生碼序列之至少一位元。根據本發明之一實施例，基礎係數500為基礎矩陣510之最末向量，而根據關係式(11)~式(20)產生的各組係數依序形成基礎矩陣510之第一~最末行向量。

第5圖亦顯示出根據輸入序列與基礎矩陣產生輸出序列的方法，處理器110可直接將輸入序列520與基礎矩陣510相乘以產生輸出序列530。

第6圖係顯示根據本發明之另一實施例所述之相移矩陣範例示意圖，其中相移矩陣610亦為反向序列產生矩陣。於此實施例中，處理器110需根據序列x0(n)~x9(n)產生經反向相移2個時脈循環後的序列x0(n-2)~x9(n-2)，因此，處理器110藉由將輸入序列620與相移矩陣610相乘，便可直接獲得所需的輸出序列630，其中相移矩陣610為基礎矩陣510的第2個冪次方(即，相移矩陣610為基礎矩陣510取平方計算的結果)。

基於上述概念，本發明可進一步包含多種不同的實施方式。根據本發明之一第一實施例，記憶體裝置120可儲存根據一既定碼序列之產生機制而推導出之基礎矩陣。處理器110可自記憶體裝置120讀取基礎矩陣，並且如上述根據輸入序列與基礎矩陣產生輸出序列。舉例而言，若要產生相移k個時脈循環的序列，處理器110僅需將輸入序列與基礎矩陣的第k個冪次方相乘，便可直接獲得所需的輸出序列。

第7圖係顯示根據本發明之第一實施例所述之信號處理方法範例流程圖，其包含由處理器110執行之以下步驟： 步驟S702：根據至少一組基礎係數產生一基礎矩陣，其中基礎係數係用以產生一碼序列之至少一位元。

步驟S704：將基礎矩陣儲存於記憶體裝置120。

步驟S706：根據所需之相移量(k)與基礎矩陣產生一相移矩陣。

步驟S708：根據輸入序列與相移矩陣產生一輸出序列，其中輸出序列為輸入序列經相移k個循環後的結果。

請注意，若可獲得實質上相同的結果，則其他的步驟可插入其中，或者一或多個步驟可被省略。舉例而言，若基礎矩陣已被推導出來，或記憶體裝置120已存有基礎矩陣，則步驟S702可被省略，步驟S704可被調整為自記憶體裝置120讀取基礎矩陣以供處理器110執行後續的計算。此外，由式(2)~式(10)可看出，第2~10級移位暫存器的未來數值即為前一級移位暫存器的當前數值，因此，於步驟S702中可僅根據一組基礎係數推得基礎矩陣，其中基礎矩陣的剩餘內容(例如，當基礎矩陣為正向序列產生矩陣時的第二~最末行向量)僅需於該位置對應地填入係數0與1即可。然而，若用以產生一碼序列之機制或對應之多項式較為複雜，則於步驟S702中，可根據一組以上基礎係數推得基礎矩陣，其中基礎係數同樣是根據碼序列之產生機制推導而得。

根據本發明之一第二實施例，記憶體裝置120可儲存根據基礎矩陣推導出的一或多個相移矩陣。處理器110可根據所需之相移量(k)自記憶體裝置120讀取所需的相移矩陣，並且如上述根據輸入序列與相移矩陣產生輸出序列。舉例而言，若要產生相移k個時脈循環的序列，處理器110僅需將輸入序列與對應於相移量k的相移矩陣相乘，便可直接獲得所需的輸出序列。

第8圖係顯示根據本發明之第二實施例所述之信號處理方法範例流程圖，其包含由處理器110執行之以下步驟： 步驟S802：於記憶體裝置120儲存一或多個相移矩陣，其中相移矩陣如上述係根據一基礎矩陣與不同的相移量產生。

步驟S804：根據一既定相移量(k)選擇對對應之一相移矩陣。

步驟S806：根據輸入序列與相移矩陣產生一輸出序列，其中輸出序列為輸入序列經相移k個循環後的結果。

請注意，若可獲得實質上相同的結果，則其他的步驟可插入其中，或者一或多個步驟可被省略。舉例而言，若記憶體裝置120已存有相移矩陣，則步驟S802可被省略。此外，於步驟S804中的選擇可包含讀取記憶體裝置120之操作。

除上述動態地/即時地根據輸入序列計算輸出序列，或動態地/即時地根據基礎矩陣推導出相移矩陣之實施例外，本發明亦可事先將計算結果儲存於記憶體裝置120，並藉由查表的方式直接取得所需的輸出序列。

根據本發明之一第三實施例，記憶體裝置120亦可針對不同的相移量(以及/或針對不同的輸入序列)，儲存將一輸入序列經相移後的各種不同的結果。處理器110可根據所需之相移量(k)與輸入序列自記憶體裝置120直接讀取出對應的輸出序列。舉例而言，若要產生相移k個時脈循環的序列，處理器110僅需根據輸入序列的內容與對應於相移量k查詢一預先建立起的表格，得知其所對 應的輸出序列為何，便可直接獲得所需的輸出序列。

第9圖係顯示根據本發明之第三實施例所述之信號處理方法範例流程圖，其包含由處理器110執行之以下步驟： 步驟S902：預先推導出一或多個輸入序列相對於不同相移量所對應的輸出序列，其中推導的方式可採用上述之矩陣運算。

步驟S904：於記憶體裝置120儲存上述推導結果，並對應地建立起一查找表，其中一輸入序列可建立一獨立的查找表，用以紀錄各相移量所對應的輸出序列。

步驟S906：根據輸入序列的內容與所需的相移量k查詢查找表以取得對應的輸出序列。更具體的說，處理器110可藉由查詢查找表得知對應的輸出序列被儲存於記憶體裝置120的哪個位址，接著存取記憶體裝置120的對應位址即可取得所需的輸出序列。

請注意，若可獲得實質上相同的結果，則其他的步驟可插入其中，或者一或多個步驟可被省略。舉例而言，於步驟S902與S904完成後，在輸入序列與碼序列之產生機制未改變的情況下，後續的操作僅需執行步驟S906即可。

綜上所述，於本發明之實施例中，若要產生相移k個時脈循環的序列，僅需要藉由矩陣的運算或者藉由查表的方式便可迅速取得所需的序列。如此一來，PN碼序列可依所需的相移量k以及對應的序列產生矩陣訊速地被重新排列，而無須如傳統技藝須等待LFSR電路根據起始的種子推動k個時脈循環後才能獲得所需的PN碼序列，有效解決傳統技藝中效率不佳的問題。

特別是，當k的數值很接近循環序列的週期N時，例如，k=(N-1)，若僅能依循傳統技藝的方式等待LFSR電路運作完(N-1)個時脈循環才能產生所需的輸出序列，則必須耗費許多的運算時間。此問題常見於通訊系統中的時序與頻率同步操作，形成系統設計者莫大的困擾。這是由於執行時序與頻率同步時， 需嘗試種子序列經多個不同相移量相移過的結果，使其與接收到的信號執行相關性運算，才準確地估計出時序偏移量與頻率偏移量。此外，傳統技藝中以LFSR電路產生序列的方式無法以相反的方向產生序列。因此，於傳統技藝中，會因為k的數值很大而導致同步運算耗費過多時間。然而，由於將種子序列正向相移(N-1)個循環即相當於將種子序列反向相移1個循環，於此情況下，應用本發明所提出的信號處理方法與信號處理裝置，直接藉由將種子序列與反向序列產生矩陣相乘，便可直接獲得所需的輸出序列，如此可有效解決上述為了產生所需的序列而導致運算耗時過久的問題。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100:信號處理裝置

110:處理器

120:記憶體裝置

Claims (10)

1. 一種信號處理方法，適用於一信號處理裝置，該信號處理裝置包括一處理器，該信號處理方法包括由該處理器執行之以下步驟：以複數行向量組成一基礎矩陣；根據一既定相移量對該基礎矩陣執行冪運算以產生一相移矩陣；以及將一輸入序列與該相移矩陣相乘以產生一輸出序列，其中該輸出序列為該輸入序列經相移k個循環後的結果，其中k為該既定相移量。
2. 如申請專利範圍第1項所述之信號處理方法，其中該等行向量包括一組基礎係數，該組基礎係數係根據用以產生一碼序列之至少一位元之一多項式之複數係數產生。
3. 如申請專利範圍第1項所述之信號處理方法，其中該相移矩陣為該基礎矩陣的第k個冪次方，該組基礎係數為該基礎矩陣之一第一行向量或一最末行向量，並且該基礎矩陣之其餘行向量分別包括不同數量的0與1。
4. 一種信號處理方法，適用於一信號處理裝置，該信號處理裝置包括一處理器與一記憶體裝置，該信號處理方法包括由該處理器執行之以下步驟：於該記憶體裝置儲存複數相移矩陣，其中該等相移矩陣係藉由根據不同的相移量對一基礎矩陣執行冪運算而產生，且該基礎矩陣係由複數行向量組成；根據一既定相移量自該等相移矩陣中選擇對應之一相移矩陣；以及將一輸入序列與對應之該相移矩陣相乘以產生一輸出序列，其中該輸出序列為該輸入序列經相移k個循環後的結果，其中k為該既定相 移量。
5. 如申請專利範圍第4項所述之信號處理方法，其中該等行向量包括至少一組基礎係數，該組基礎係數係根據用以產生一碼序列之至少一位元之一多項式之複數係數產生。
6. 如申請專利範圍第5項所述之信號處理方法，其中對應之該相移矩陣為該基礎矩陣的第k個冪次方，該組基礎係數為該基礎矩陣之一第一行向量或一最末行向量，並且該基礎矩陣之其餘行向量分別包括不同數量的0與1。
7. 一種信號處理裝置，包括：一記憶體裝置，儲存至少一相移矩陣；以及一處理器，耦接至該記憶體裝置，自該記憶體裝置讀取該相移矩陣，並且將一輸入序列與該相移矩陣相乘以產生一輸出序列，其中該相移矩陣為一基礎矩陣根據一既定相移量的冪運算結果，該基礎矩陣係由複數行向量組成，並且該輸出序列為該輸入序列經相移k個循環後的結果，其中k為該既定相移量。
8. 如申請專利範圍第7項所述之信號處理裝置，其中該處理器更根據不同的相移量與該基礎矩陣產生複數相移矩陣，並將該等相移矩陣儲存於該記憶體裝置。
9. 如申請專利範圍第7項所述之信號處理裝置，其中該等行向量包括至少一組基礎係數，該組基礎係數係根據用以產生一碼序列之至少一位元之一多 項式之複數係數產生。
10. 如申請專利範圍第9項所述之信號處理裝置，其中該相移矩陣為該基礎矩陣的第k個冪次方，該組基礎係數為該基礎矩陣之一第一行向量或一最末行向量，並且該基礎矩陣之其餘行向量分別包括不同數量的0與1。

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