KR100297110B1

KR100297110B1 - 모듈러곱셈기

Info

Publication number: KR100297110B1
Application number: KR1019980030386A
Authority: KR
Inventors: 문상재; 오중효; 강창구
Original assignee: 문상재
Priority date: 1998-07-28
Filing date: 1998-07-28
Publication date: 2001-08-07
Also published as: KR20000009759A

Abstract

본 발명은 모듈러 곱셈기를 제공하며, 공개키 암호를 위한 몽고메리(Montgomery) 모듈러 곱셈시 가산연산을 한 클럭 사이클에 처리함으로써, 한 클럭에 피승수 가산, 모듈러스 가산 및 쉬프트된 결과를 얻을 수 있으며, 승수의 비트수 만큼의 클럭으로 곱셈결과를 얻을 수 있다. 본 발명의 모듈러 곱셈기는 몽고메리 알고리즘을 이용한 두 수의 모듈러 곱셈기에 있어서, 이전값에 두 수의 곱을 가산하는 제1 캐리저장 가산기, 상기 제1 캐리저장 가산기의 출력에 마지막 비트의 값에 따라서 모듈러스를 가산하는 제2 캐리저장 가산기, 상기 제2 캐리저장 가산기의 출력의 마지막 비트는 버리고 그 나머지는 저장하여 그 저장된 값을 상기 제1 캐리저장 가산기로 이전값으로서 출력하는 레지스터, 및 상기 제2 캐리저장 가산기의 출력에서 마지막 비트는 버리고 출력하는 캐리전파 가산기를 포함하여, 회로구성이 간단하고, 고속이면서 사용 메모리가 적어 스마트카드 또는 IC카드와 같은 물리적 회로 용적이 제한된 저메모리 환경에 효과적이다.

Description

모듈러 곱셈기{Modular multiplier}

본 발명은 모듈러 곱셈기에 관한 것으로, 보다 상세하게는 공개키 암호를 위한 몽고메리 모듈러 곱셈시 한 클럭에 피승수 가산, 모듈러스 가산 및 쉬프트된 결과를 얻을 수 있는 간단한 회로구성을 갖는 모듈러 곱셈기에 관한 것이다.

통상 공개키 암호 알고리즘은 인증, 디지털서명 등과 같은 여러가지 정보 보호 서비스를 효과적으로 제공할 수 있다. 이 알고리즘의 기본 연산은 큰 수에 대한 모듈러 멱승이다. 이 모듈라 멱승연산은 많은 수행시간을 소요하며, 모듈라 곱셈의 반복으로 이루어진다. 모듈러 곱셈은 시간이 많이 걸리는 과정으로 전체 시스템의 수행속도를 높이기 위해서는 모듈러 곱셈의 수행시간을 줄이거나 반복횟수를 줄여서 연산속도를 높이는 것이 중요하다. 모듈러 곱셈의 수행속도는 모듈러 연산이 좌우한다. 모듈러 연산을 수행하는 여러 알고리즘 중 몽고메리 알고리즘이 고속이며 간단하여 가장 널리 사용된다.

몽고메리 알고리즘은 반복적인 나눗셈이 없이 곱셈과 덧셈만으로 모듈러 연산을 수행할 수 있는 알고리즘이다. 임의의 큰 정수 x를 기수(radix) b를 사용하여 수학식 1과 같이 나타낸다.

몽고메리 알고리즘은 임의 정수 x의 R에 대한 N-잉여류수를 xR mod N으로 정의하고, 이 집합내에서 빠른 모듈러 연산을 수행한다. 먼저 N보다 크고 N과 서로 소인 R을 선택하는데 일반적으로 마이크로프로세서에서 mod R과 division R의 연산을 간단히 하기 위해 2^n`의 형태로 선택한다. 모듈러 연산은 N-잉여류수상의 수, 0≤T＜RN에 대해 TR^-1mod N을 계산하는 것과 동일하다. 이 모듈러연산은 다음의 수학식 2와 같이 구체적으로 나타낼 수 있으며 R^-1과 N´은 RR^-1-NN´=1의 관계를 갖는다.

결과 t는 0≤t＜2N의 범위를 가지므로 정확한 해를 얻기 위해서는 최악의 경우 한번의 뺄셈이 필요하다. 몽고메리 알고리즘의 기본 원리는 모듈러스(N)보다 큰 자리의 정수(T)를 모듈러스의 일정한 정수배(m)를 더하여 R의 배수가 되도록 한 후 이를 R로 나누면 TR^-1mod N의 결과가 되는 것이다.

이를 이용하여 다음의 수학식 3과 같이 두수를 곱하면서 모듈러 연산을 동시에 수행할 수도 있다. 여기서이다.

수학식 3의 알고리즘에서 기수를 2로하여 2진수 A=(A_k-1A_k-2···A₀), B=(B_k-1B_k-2···B₀)에 대해서 모듈러 곱셈을 수행하면 수학식 4와 같이 할 수 있다. 즉, t=AB2^-kmod N을 구하는 것과 동일하다.

2진으로 몽고메리 알고리듬을 수행하면 수학식 3의 단계 2b에서 m의 값이 0 또는 1이므로 수학식 4의 2b 및 2c와 같이 t_0 =0이면 중간값, t를 단순히 하위 쉬프트시키고 t_0 =1이면 모듈러스 N을 더한후 하위로 쉬프트시키면 된다.

이상으로 설명한 몽고메리 알고리즘을 이진방법으로 효과적으로 구현하기 위해서는 수학식 4의 단계 2a, 2b, 2c를 한 클럭 사이클에 처리하는 것이 가장 효과적이다.

본 발명이 이루고자 하는 기술적 과제는 모듈러 연산시 몽고메리 알고리듬을 사용할 경우 1클럭에 피승수 덧셈, 모듈러스 덧셈 및 쉬프트된 곱셈 결과를 얻는 곱셈기를 제공하는 것이다.

도 1은 본 발명의 모듈러 곱셈기를 도시한 블록도이다.

도 2는 도 1의 모듈러 곱셈기를 보다 상세히 도시한 회로도이다.

도 3은 도 2의 캐리저장 가산기를 상세하게 도시한 회로도이다.

도 4는 도 3의 캐리저장 가산기를 이용한 모듈러 곱셈기를 보다 상세하게 도시한 회로도이다.

<도면의 주요 부분에 대한 부호의 설명>

11...제1 레지스터, 13...제2 레지스터

25, 35...앤드게이트, 201...제1 캐리저장 가산기

301...제2 캐리저장 가산기, 400...캐리전파 가산기

본 발명은 상기 기술적 과제를 달성하기 위하여, 몽고메리 알고리즘을 이용한 두 수의 모듈러 곱셈기에 있어서, 이전값에 두 수의 곱을 가산하는 제1 캐리저장 가산기; 상기 제1 캐리저장 가산기의 출력에 마지막 비트의 값에 따라서 모듈러스를 가산하는 제2 캐리저장 가산기; 상기 제2 캐리저장 가산기의 출력의 마지막비트는 버리고 저장하여 그 저장된 값을 상기 제1 캐리저장 가산기로 이전값으로서 출력하는 레지스터; 및 상기 제2 캐리저장 가산기의 출력에서 마지막 비트는 버리고 출력하는 캐리전파 가산기를 포함하는 모듈러 곱셈기를 제공한다.

바람직하기로는, 상기 제1 및 제2 캐리저장 가산기들은 출력으로서 캐리 및 섬을 출력하며, 상기 레지스터는 상기 제2 캐리저장 가산기의 출력인 상기 캐리를 저장하는 제1 레지스터와 상기 섬의 마지막 비트를 버리고 저장하는 제2 레지스터를 포함함을 특징으로 한다.

바람직하기로는, 상기 제2 캐리저장 가산기는 마지막 비트가 1이면 모듈러스를 더하고 마지막 비트가 0이면 모듈러스를 더하지 않음을 특징으로 한다.

여기서, 본 발명의 모듈러 곱셈기는 두 수가 k비트일 때, 상기 제1 캐리저장 가산기는 상기 레지스터에 저장된 캐리와 섬을 상기 두 수의 곱에 더하는 k개의 전가산기들로 구성되며, 상기 제2 캐리저장 가산기는 상기 제1 캐리저장 가산기의 출력인 캐리와 섬을 상기 모듈러스와 더하는 k개의 전가산기들로 구성됨을 특징으로 한다.

이하, 본 발명에 의한 바람직한 실시예에 대해서 첨부된 도면을 참조하여 보다 상세히 설명하기로 한다.

도 1은 본 발명에 적용되는 모듈러 곱셈기를 개략적으로 도시한 블록도이고, 도 2는 도 1의 모듈러 곱셈기를 보다 상세히 도시한 회로도이다. 상술한 몽고메리 알고리즘을 이진 방법으로 효과적으로 구현하기 위해서는 수학식 4의 단계들 2a, 2b, 2c를 한 클럭 사이클에 처리하는 것이 가장 효과적이다. 이들이 구현된 도 1과 도 2에 의하면, 가산기(20)에서 레지스터(10)에 저장된 이전값에 A_iB를 더하고 그 결과(s)를 가산기(30)에 출력하며, 가산기(30)에서는 모듈러스 s₀N을 가산기(20)의 출력에 더하여 최종 출력(O_k+1...O₁)을 생성출력하고 그 최종 값을 또한 레지스터(10)에 저장한다. A_iB는 앤드게이트(25)를 통하여 제1 캐리저장 가산기(201)에 입력되고, s₀N은 앤드게이트(35)를 통해 제2 캐리저장 가산기(301)에 입력된다. 여기서, 가산기(30)에서는 모듈러스를 더할 때, 마지막 비트를 검사하여 더하는 데, 더한 결과는 마지막 비트가 0이 되며 이를 쉬프트시켜서 버린다. 그러나 실제로는 쉬프트시키지 않고 레지스터로 결과를 저장할 때 버리고 저장시키면 된다. 여기서, A_iB는 도 2에서 앤드게이트(25)를 통해 생성되는 것으로, k비트의 A값(A_k+1...A₁)이 1클럭에 1비트씩 입력되므로, k개의 클럭의 입력에 따라 A값과 B값과의 곱셈이 가산기들(20,30)을 통하여 처리되는 것이다.

한편, 도 1에서 레지스터(10)로 들어오는 입력, A_iB 및 s₀N을 한 클럭에 더할 수 있어야 최적으로 동작시킬 수 있기 때문에, 도 2를 참조하여 보다 상세히 설명하기로 한다. 도 2에서는, 한 클럭에 상기 입력, A_iB 및 s₀N을 더할 수 있도록 제1 및 제2 캐리저장 가산기들(201,301)을 사용한다. 이 캐리저장 가산기는 도 3에 도시한 바와 같이 전가산기들(FA_k-1...FA₂FA₁FA₀)을 이용하고 있으며, 연산수들(operands)(A_k-1,B_k-1,N_k-1)을 더한 결과가 캐리(C_k)와 섬(S_k-1)으로 나누어 처리되며, 모든 연산을 마친 후에 캐리전파 가산기(400)에서 캐리와 섬을 더하여서 최종 출력을 구한다. 이 경우, 각 비트들을 독립적으로 더할 수 있는 장점이 있으며 최종 결과를 구할 때만 캐리전파가 생기며, 최종 출력이 아닌 경우, 상기 제2 캐리저장 가산기(301)의 출력중 캐리는 제1 레지스터(11)에 저장되어 상기 제1 캐리저장 가산기(201)에 전달되고, 섬은 제2 레지스터(13)에 저장되어 상기 제1 캐리저장 가산기(201)에 전달된다. 이 때, 상기 제2 캐리저장 가산기(301)의 출력중 섬의 마지막 비트는 버리고 제2 레지스터(13)에 저장된다.

도 2에서 동작되는 과정을 구체적으로 살펴보면, 먼저 A의 각 비트인 A_i에 따라 피승수 B를 이전값에 더하고, 더한 결과의 최하위 비트가 1이면 모듈러스 N을 더하고 0이면 더하지 않는다. 그런 후, 1비트 우측 쉬프트, 즉 마지막 비트를 버린다. 그러므로 피드백시켜서 다음 값들과 덧셈을 할 때에 입력은 한 비트씩 아래로 들어가게 된다.

도 4는 도 3의 캐리저장 가산기를 이용한 모듈러 곱셈기를 보다 상세하게 도시한 회로도로, 최종 캐리들 및 섬들을 가산하면 최종 곱셈출력이 된다. 도 4에 도시한 바와 같이, 제1 캐리저장 가산기(201)는 k개의 전가산기들(FA_k-1FA_k-2...FA₁FA₀)로 구성되고 각 전가산기(FA_k-1)는 캐리(CI_k-1)와 섬(SI_k-1)을 받아, A_iB_k-1을 더하여 캐리와 섬을 출력한다. 제2캐리저장 가산기(31)는 k의 전가산기들(FA_k-1FA_k-2..FA₁FA₀)로 구성되고 각 전가산기(FA_k-1)는 캐리(CI_k-1)와 상기 제1 캐리저장가산기(301)내의 전가산기(FA_k-1)의 섬을 더하여 캐리(CO_k)와 섬(SO_k)을 출력한다.

여기서, A, B 및 N이 모두 k비트의 길이를 가진다고 가정하면 제1 캐리저장 가산기의 출력은 섬이 k비트, 캐리가 k비트이다. 또한 모듈러스 N이 더해져서 제2 캐리저장 가산기로 입력될 때 섬, 캐리 및 모듈러스가 모두 k비트이다. 여기서 캐리는 자리가 1비트씩 섬보다 높으므로 최상위 비트는 도4에 나타낸 것처럼 더해지는 값이 없으므로 가산기가 필요 없이 그대로 값을 출력하면 된다. 그러므로 필요한 가산기는 제1 캐리저장 가산기에서 전가산기가 k개, 제2 캐리저장 가산기에서 전가산기가 k개 필요하다. 여기서 제2 캐리저장 가산기의 최하위로 입력되는 값는 섬과 모듈러스 뿐이므로 제2 캐리저장 가산기에서 최하위 전가산기는 반가산기로 대체할 수 있다.

이로써, 본 발명의 모듈러 곱셈기는 k비트의 두 수를 곱셈할 경우, 1 클럭에 1 비트를 처리하므로 k클럭 사이클만에 모듈러 곱셈 결과를 얻을 수 있다. 하지만 이 곱셈결과는 캐리와 섬이 분리된 것이므로 최종 출력은 상기 캐리 및 섬의 두 값을 더한 값이 된다. 이를 위해 도 2에 도시한 바와 같이 캐리전파 가산기(400)를 구비하여야 한다.

이상으로 상술한 바와 같이, 본 발명의 모듈러 곱셈기는 1 클럭에 피승수 덧셈, 모듈러스 덧셈 및 쉬프트된 결과를 얻을 수 있으므로 승수의 비트수만큼의 클럭으로 곱셈결과를 얻을 수 있다. 그 결과, 전가산기의 개수가 적어 회로구성이 간단하므로, 스마트카드와 같은 물리적회로 용적이 제한된 경우에 적용이 용이해진다.

Claims

몽고메리 알고리즘을 이용한 두 수의 모듈러 곱셈기에 있어서,

이전 캐리(carry)와 섬(sum)에 두 수의 논리곱을 가산하는 제1 캐리저장 가산기;

상기 제1 캐리저장 가산기의 출력인 캐리와 섬에, 섬의 최하위비트의 값에 따라서 모듈러스를 가산하는 제2 캐리저장 가산기;

상기 제2 캐리저장 가산기의 출력인 캐리와 섬을 상기 제1 캐리저장 가산기로 출력하되, 상기 섬의 마지막 비트는 버리고 나머지 비트만 상기 제1 캐리저장가산기의 입력인 이전값으로서 출력하는 레지스터; 및

상기 제2 캐리저장 가산기의 출력인 캐리와 섬을 가산하되, 상기 섬의 마지막 비트는 버리고 나머지비트만 입력 섬으로 하여 가산결과를 출력하는 캐리전파 가산기를 포함하는 모듈러 곱셈기.
제1항에 있어서, 상기 제1 및 제2 캐리저장 가산기들은 출력으로서 캐리 및 섬을 출력하며, 상기 레지스터는 상기 제2 캐리저장 가산기의 출력인 상기 캐리를 저장하는 제1 레지스터와 상기 섬의 마지막 비트를 버리고 저장하는 제2 레지스터를 포함함을 특징으로 하는 모듈러 곱셈기.
제1항 또는 제2항에 있어서, 상기 제2 캐리저장 가산기는 마지막 비트가 1이면 모듈러스를 더하고 마지막 비트가 0이면 모듈러스를 더하지 않음을 특징으로 하는 모듈러 곱셈기.
제1항 또는 제2항에 있어서, 두 수가 k비트일 때, 상기 제1 캐리저장 가산기는 상기 레지스터에 저장된 캐리와 섬을 상기 두 수의 곱에 더하는 k개의 전가산기들로 구성되며, 상기 제2 캐리저장 가산기는 상기 제1 캐리저장 가산기의 출력인 캐리와 섬을 상기 모듈러스와 더하는 k개의 전가산기들로 구성됨을 특징으로 하는 모듈러 곱셈기.