JP2010199725A - データ送信装置及び半導体試験装置 - Google Patents

Abstract

【課題】パラレルデータをシリアルデータに変換する際に課される制約を緩和することができ、従来よりも柔軟に信号線の数を低減することができるデータ送信装置、及び当該データ送信装置を備える半導体試験装置を提供する。
【解決手段】データ送信装置１は、送信すべき複数ビットのパラレルデータＰＤを複数のシリアルデータＳＤに変換して送信するものであり、パラレルデータＰＤを所定のビット数を単位として分割して記憶する複数のＦＩＦＯメモリ１１ａ〜１１ｃと、パラレルデータＰＤの分割数に応じて基準クロックＣＬＫを逓倍する逓倍器１２と、逓倍器１２で逓倍されたクロックＣＬＫ１に同期してＦＩＦＯメモリ１１ａ〜１１ｃを順次選択し、選択したＦＩＦＯメモリに記憶されたパラレルデータを順次読み出して複数のシリアルデータＳＤとして出力するカウンタ１３及びセレクタ１４を備える。
【選択図】図１

Description

本発明は、複数ビットのパラレルデータを送信するデータ送信装置、及び当該装置を備える半導体試験装置に関する。

ｎ（ｎは２以上の整数）ビットのパラレルデータを送信装置から受信装置に送信する最も単純な方法は、送信装置と受信装置とをｎ本の信号線を用いて接続し、送信装置の動作の基準となるクロック（基準クロック）に同期させて各ビットのデータを互いに異なる信号線を介して送信する方法である。例えば、３２ビットのパラレルデータを送信する場合には、送信装置と受信装置とを接続する３２本の信号線を介して各ビットのデータを基準クロックに同期させて送信する。

上記の方法でパラレルデータを送信する場合には、パラレルデータのビット数の増加に比例して送信装置と受信装置との間の信号線の数が増加するとともに、基板上に占める信号線（配線）の面積が増大してしまう。このため、信号線の数の低減を図るべく、従来からパラレルデータをシリアルデータに変換した上で送信する方法が用いらている。例えば、送信すべきｎビットのパラレルデータを所定のビット数ｋ（ｋはｋ＜ｎを満たす整数）を単位として分割してその分割単位毎にシリアルデータに変換し、基準クロックをｋ逓倍したクロックに同期して変換したシリアルデータの各々を送信する。これにより、送信すべきシリアルデータの数はｎ／ｋになるため、信号線の数をｎ／ｋ本に低減することができる。尚、従来のデータ送信装置の詳細については、例えば以下の特許文献１を参照されたい。

特開平１１−３８０９３号公報

ところで、上述した通り、送信すべきパラレルデータをシリアルデータに変換することにより、送信装置と受信装置との間を接続する信号線の数や基板上に占める配線の面積を低減することはできる。しかしながら、従来はパラレルデータの分割に関する制約とクロックの上限周波数に関する制約とがあり、これらの制約の双方が満たされない場合には、送信すべきパラレルデータをシリアルデータに変換することができず、信号線の数を低減できないという問題があった。

ここで、上記の分割に関する制約とは、送信すべきパラレルデータのビット数ｎが分割するビット数ｋで割り切れるビット数でなければならない（ｎ／ｋが整数である）ことである。また、上記の上限周波数に関する制約とは各ビットのデータの送信に用いられるクロックの周波数（逓倍された周波数）が送信装置の最大動作周波数を越えてはならないことである。また、これらの制約に加えて、各ビットのデータの送信に用いられるクロックの周波数が高くなって各ビットのデータを差動信号で送信する必要が生じた場合には、必然的に配線数が２倍になることも考慮しなければならない。

例えば、送信すべきパラレルデータが３２ビットであって、基準クロックの周波数が１００ＭＨｚであり、送信装置の最大動作周波数が３５０ＭＨｚである場合を考える。上記の分割に関する制約を満たすためには、送信すべき３２ビットのパラレルデータを２ビット単位、４ビット単位、８ビット単位、又は１６ビット単位で分割する必要がある。２ビット単位で分割した場合には、各ビットのデータの送信に用いられるクロックの周波数は基準クロックを２逓倍した２００ＭＨｚになり、送信装置の最大動作周波数以下になる。しかしながら、４ビット単位、８ビット単位、又は１６ビット単位で分割した場合には、各ビットのデータの送信に用いられるクロックの周波数は、それぞれ基準クロックを４逓倍、８逓倍、又は１６逓倍した４００ＭＨｚ、８００ＭＨｚ、又は１．６ＧＨｚになり、送信装置の最大周波数を越えてしまう。

このため、上述した上限周波数に関する制約からパラレルデータの分割数は２ビット単位に限定されることになる。３２ビットのパラレルデータを２ビット単位で分割した場合には、送信すべきシリアルデータの数が１６になるため、送信装置と受信装置との間には１６本の信号線が必要になる。しかしながら、シリアルデータを差動信号で送信する場合には、実際に必要になる信号線の数は３２本になり、３２ビットのパラレルデータをシリアルデータに変換せずにそのまま送信する場合に必要な信号線の数と変わりがない。このように、従来は、上述した各種の制約によって信号線の数を低減することが困難な場合が多い。

本発明は上記事情に鑑みてなされたものであり、パラレルデータをシリアルデータに変換する際に課される制約を緩和することができ、従来よりも柔軟に信号線の数を低減することができるデータ送信装置、及び当該データ送信装置を備える半導体試験装置を提供することを目的とする。

上記課題を解決するために、本発明のデータ送信装置は、送信すべき複数ビットのパラレルデータ（ＰＤ）を複数のシリアルデータ（ＳＤ、ＳＤ１）に変換して送信するデータ送信装置（１、２）において、前記パラレルデータを所定のビット数を単位として分割して記憶する複数の記憶部（１１ａ〜１１ｃ、３１ａ〜３１ｇ）と、前記パラレルデータの分割数に応じて基準クロック（ＣＬＫ）を逓倍する逓倍部（１２、３２）と、前記逓倍部で逓倍されたクロック（ＣＬＫ１、ＣＬＫ２）に同期して前記複数の記憶部のうちの少なくとも１つを順次選択し、選択した記憶部に記憶されたパラレルデータを順次読み出して前記複数のシリアルデータとして出力する選択出力部（１３、１４、３３〜３５）とを備えることを特徴としている。
この発明によると、複数ビットからなるパラレルデータは所定のビット数を単位として複数に分割されて複数の記憶部にそれぞれ記憶され、逓倍器で逓倍されたクロックに同期して記憶部に記憶されたパラレルデータが順に読み出されて複数のシリアルデータとして出力される。
また、本発明のデータ送信装置は、前記記憶部に記憶される前記パラレルデータのビット数と、前記選択出力部から出力される前記シリアルデータの数とは同じであり、前記選択出力部は、前記逓倍部で逓倍されたクロックが入力される度に、前記複数の記憶部のうちの何れか一つの記憶部を順次選択し、選択した記憶部に記憶されたパラレルデータを順次読み出して前記複数のシリアルデータとして出力することを特徴としている。
或いは、本発明のデータ送信装置は、前記選択出力部から出力される前記シリアルデータの数が、前記記憶部に記憶されるパラレルデータのビット数の整数倍であり、前記選択出力部は、前記複数の記憶部のうちから、前記シリアルデータの数と前記記憶部に記憶されるパラレルデータのビット数との比に応じた数の記憶部を一時に選択し、選択した記憶部から読み出したパラレルデータを前記複数のシリアルデータとして出力することを特徴としている。
また、本発明のデータ送信装置は、前記選択出力部が、前記逓倍部で逓倍されたクロックが入力される度に、所定の規則に従って、前記複数の記憶部のうちから選択する記憶部の組み合わせを変えることを特徴としている。
更に、本発明のデータ送信装置は、前記逓倍部の逓倍数が、前記パラレルデータの分割数、及び前記シリアルデータの数と前記記憶部に記憶されるパラレルデータのビット数との比に応じて設定されることを特徴としている。
本発明の半導体試験装置は、半導体デバイスに試験信号を印加して得られる信号に基づいて前記半導体デバイスの試験を行う半導体試験装置において、前記半導体デバイスの試験を行う上で必要な各種設定に用いられる前記パラレルデータとしての設定データ及び前記半導体デバイスの試験を行って得られた前記パラレルデータとしての試験データを、前記複数のシリアルデータに変換して送信する上記の何れかに記載のデータ送信装置を備えることを特徴としている。

本発明によれば、複数ビットからなるパラレルデータを所定のビット数を単位として複数に分割して複数の記憶部にそれぞれ記憶し、逓倍器で逓倍したクロックに同期して記憶部に記憶したパラレルデータを順に読み出して複数のシリアルデータとして出力しているため、パラレルデータをシリアルデータに変換する際に課される制約を緩和することができ、従来よりも柔軟に信号線の数を低減することができるという効果がある。

本発明の第１実施形態によるデータ送信装置の要部構成を示す図である。 カウンタ１３から出力される選択信号ＳＬの変化を示す図である。 本発明の第１実施形態によるデータ送信装置の動作を説明するタイミングチャートである。 本発明の第２実施形態によるデータ送信装置の要部構成を示す図である。 カウンタ３３から出力される選択信号ＳＬ１の変化を示す図である。 デコーダ３４から出力されるリード信号Ｒ１〜Ｒ７の組み合わせの一例を示す図である。 本発明の第２実施形態によるデータ送信装置の動作を説明するタイミングチャートである。

以下、図面を参照して本発明の実施形態によるデータ送信装置及び半導体試験装置について詳細に説明する。

〔第１実施形態〕
図１は、本発明の第１実施形態によるデータ送信装置の要部構成を示す図である。図１に示す通り、本実施形態のデータ送信装置１は、データ変換部１０と差動信号生成部２０とを備えており、基準クロックＣＬＫに同期して入力される複数ビットのパラレルデータＰＤを複数ビットのシリアルデータＳＤに変換し、このシリアルデータＳＤの各々を差動信号にして外部に送信する。

尚、本実施形態では、外部から入力されるパラレルデータＰＤのビット数が３２ビットであって、基準クロックＣＬＫの周波数が１００ＭＨｚであり、データ変換部１０からは１１ビットのシリアルデータＳＤが出力される場合を例に挙げて説明する。また、データ送信装置１の最大動作周波数は３５０ＭＨｚであるとする。

データ変換部１０は、ＦＩＦＯ（First-In First-Out：先入れ先出し）メモリ１１ａ〜１１ｃ（記憶部）、逓倍器１２（逓倍部）、カウンタ１３（選択出力部）、及びセレクタ１４（選択出力部）を備えており、基準クロックＣＬＫに同期して入力される３２ビットのパラレルデータＰＤを１１ビットのシリアルデータＳＤに変換する。尚、図１においては図示を省略しているが、１１ビットのシリアルデータＳＤをデータ変換部１０から差動信号生成部２０に送るために、データ変換部１０と差動信号生成部２０との間に１１本の信号線（配線）が設けられている。

ＦＩＦＯメモリ１１ａ〜１１ｃは、データ変換部１０から出力されるシリアルデータＳＤのビット数（１１ビット）を単位として分割されたパラレルデータＰＤ１〜ＰＤ３を基準クロックＣＬＫに同期してそれぞれ記憶する。具体的に、ＦＩＦＯメモリ１１ａはパラレルデータＰＤの第１〜１１ビットからなる１１ビットのパラレルデータＰＤ１を記憶し、ＦＩＦＯメモリ１１ｂはパラレルデータＰＤの第１２〜２２ビットからなる１１ビットのパラレルデータＰＤ２を記憶し、ＦＩＦＯメモリ１１ｃはパラレルデータＰＤの第２３〜３２ビットと１ビットのダミービットＤＢとからなる１１ビットのパラレルデータＰＤ１を記憶する。

ここで、ＦＩＦＯメモリ１１ａ〜１１ｃの数は、パラレルデータＰＤのビット数をシリアルデータＳＤのビット数で除算した場合に、余りが生じないときにはその商の値に設定され、余りが生じたときにはその商に値「１」を加算した値に設定される。本実施形態では、パラレルデータＰＤのビット数「３２」をシリアルデータＳＤのビット数「１１」で除算すると、商が「２」になるとともに余り「１０」が得られるため、図１に示す通り、３つのＦＩＦＯメモリ１１ａ〜１１ｃが設けられる。尚、ダミービットＤＢは、３２ビットからなるパラレルデータＰＤを１１ビットずつ３分割する場合に不足する１ビットを補うために用いられるものであり、その値は任意（Don't Care）で良い。

また、ＦＩＦＯメモリ１１ａ〜１１ｃは、カウンタ１３から出力される選択信号ＳＬの値に応じて、記憶したパラレルデータを古いものから順に、逓倍器１２で逓倍されたクロックＣＬＫ１に同期して出力する。具体的には、ＦＩＦＯメモリ１１ａは選択信号ＳＬの値が「０」の場合に、ＦＩＦＯメモリ１１ｂは選択信号ＳＬの値が「１」の場合に、ＦＩＦＯメモリ１１ｃは選択信号ＳＬの値が「２」の場合に、それぞれ記憶したパラレルデータをクロックＣＬＫ１に同期して出力する。

逓倍器１２は、外部から入力される基準クロックＣＬＫを３逓倍したクロックＣＬＫ１を生成して出力する。ここで、逓倍器１２の逓倍数は、パラレルデータＰＤの分割数、及びシリアルデータＳＤのビット数とＦＩＦＯメモリ１１ａ〜１１ｃに記憶されるパラレルデータＰＤ１〜ＰＤ３のビット数との比に応じて設定される。本実施形態では、シリアルデータＳＤのビット数とパラレルデータＰＤ１〜ＰＤ３のビット数との比は「１」である。このため、逓倍器１２の逓倍数は、パラレルデータＰＤの分割数（ＦＩＦＯメモリ１１ａ〜１１ｃの数）である「３」に設定される。よって、逓倍器１２からは周波数が３００ＭＨｚのクロックＣＬＫ１が出力される。このクロックＣＬＫ１の周波数は、前述した送信装置１の最大動作周波数３５０ＭＨｚを下回っており、上限周波数に関する制約を受けないことが分かる。

カウンタ１３は、２ビットのバイナリカウンタであり、逓倍器１２から出力されるクロックＣＬＫ１をカウントし、そのカウント値を選択信号ＳＬとして出力する。ここで、カウンタ１３のビット数は、パラレルデータＰＤの分割数（ＦＩＦＯメモリ１１ａ〜１１ｃの数）によって決定される。図１に示す例では、３つのＦＩＦＯメモリ１１ａ〜１１ｃが設けられているため、これらの各々を特定することができる２ビットのバイナリカウンタが用いられる。

図２は、カウンタ１３から出力される選択信号ＳＬの変化を示す図である。図２を参照すると、カウンタ１３から出力される選択信号ＳＬは、値「０」，「１」，「２」の３つの値が順次繰り返される信号である。ここで、２ビットのバイナリカウンタのカウント値は、「０」，「１」，「２」，「３」の４つの値を取り得るが、選択信号ＳＬによって３つのＦＩＦＯメモリ１１ａ〜１１ｃを特定するには３つのカウント値「０」，「１」，「２」を使用すれば十分である。このため、カウント値「３」が用いられることはなく、カウント値「２」の次はカウント値「０」に変化する選択信号ＳＬが用いられる。

セレクタ１４は、カウンタ１３から出力される選択信号ＳＬに応じて、ＦＩＦＯメモリ１１ａ〜１１ｃから出力される１１ビットのパラレルデータの何れか１つを選択して１１ビットのシリアルデータＳＤとして出力する。具体的には、選択信号ＳＬの値が「０」の場合にはＦＩＦＯメモリ１１ａから出力されるパラレルデータを選択し、選択信号ＳＬの値が「１」の場合にはＦＩＦＯメモリ１１ｂから出力されるパラレルデータを選択し、選択信号ＳＬの値が「２」の場合にはＦＩＦＯメモリ１１ｃから出力されるパラレルデータを選択する。

差動信号生成部２０は、シングルエンド信号を差動信号に変換するドライバ２１ａ〜２１ｋを備えており、１１ビットのシリアルデータＳＤの各々を差動信号にして外部に送信する。差動信号生成部２０は、ＬＶＤＳ（Low voltage differential signal：低電圧差動信号）規格、ＣＭＬ（Current Mode Logic：電流モードロジック）規格に従った差動信号を生成することができる。ドライバ２１ａ〜２１ｋは、データ変換部１０から出力されるシリアルデータＳＤのビットの数だけ設けられる。尚、本実施形態では、シリアルデータＳＤのビット数は１１ビットであるためドライバ２１ａ〜２１ｋも１１個だけ設けられ、ドライバ２１ａ〜２１ｋによって生成される差動信号を外部に送信するために、１１対（２２本）の信号線２２ａ〜２２ｋが設けられる。

次に、上記構成におけるデータ送信装置１の動作について説明する。図３は、本発明の第１実施形態によるデータ送信装置の動作を説明するタイミングチャートである。図３に示す通り、基準クロックＣＬＫに同期して３２ビットのパラレルデータＰＤが順次入力されるとする。ここで、図１を用いて説明した通り、データ送信装置１のデータ変換部１０に入力されるパラレルデータＰＤは、３つのパラレルデータ（パラレルデータＰＤ１〜ＰＤ３）に分割される。このため、図３においては、入力されるパラレルデータＰＤを、分割される単位で表現している。

例えば、時刻ｔ１で入力されるパラレルデータＰＤは、パラレルデータＰＤ１として分割される１１ビットのパラレルデータ「ｄ１１」と、パラレルデータＰＤ２として分割される１１ビットのパラレルデータ「ｄ１２」と、パラレルデータＰＤ３として分割される１０ビットのパラレルデータ「ｄ１３」とを用いて表現されている。また、時刻ｔ２で入力されるパラレルデータＰＤは、パラレルデータＰＤ１として分割される１１ビットのパラレルデータ「ｄ２１」と、パラレルデータＰＤ２として分割される１１ビットのパラレルデータ「ｄ２２」と、パラレルデータＰＤ３として分割される１０ビットのパラレルデータ「ｄ２３」とを用いて表現されている。以下、時刻ｔ３以降においても同様の方法でパラレルデータＰＤが表現されている。尚、パラレルデータＰＤ３は、厳密には１ビットのダミービットＤＢが付加されたものである点に注意されたい。

時刻ｔ１において、パラレルデータ「ｄ１１」，「ｄ１２」，「ｄ１３」からなるパラレルデータＰＤが基準クロックＣＬＫに同期してデータ送信装置１のデータ変換部１０に入力されると、１１ビットのパラレルデータ「ｄ１１」からなるパラレルデータＰＤ１、１１ビットのパラレルデータ「ｄ１２」からなるパラレルデータＰＤ２、及び１０ビットのパラレルデータ「ｄ１３」からなるパラレルデータＰＤ３にそれぞれ分割される。ここで、分割されたパラレルデータＰＤ１３は１０ビットのパラレルデータであるため、１ビットのダミービットＤＢが付加されて１１ビットのパラレルデータとされる。

また、データ送信装置１のデータ変換部１０に入力された基準クロックＣＬＫは、逓倍器１２及びＦＩＦＯメモリ１１ａ〜１１ｃの書き込み用クロック端に入力される。基準クロックＣＬＫがＦＩＦＯメモリ１１ａ〜１１ｃの書き込み用クロック端に入力されることにより、分割されたパラレルデータＰＤ１〜ＰＤ３が、ＦＩＦＯメモリ１１ａ〜１１ｃにそれぞれ記憶される。

基準クロックＣＬＫが逓倍器１２に入力されると、基準クロックＣＬＫを３逓倍したクロックＣＬＫ１が生成される。このクロックＣＬＫ１は、ＦＩＦＯメモリ１１ａ〜１１ｃの読み出し用クロック端に入力されるとともにカウンタ１３に入力される。カウンタ１３は、クロックＣＬＫ１が入力されてから基準クロックＣＬＫの１周期経過後（クロックＣＬＫ１の３周期経過後）の時刻ｔ２にカウントを開始する。

時刻ｔ２においてカウントが開始されると、カウンタ１３からは値が「０」である選択信号ＳＬが出力される。これにより、ＦＩＦＯメモリ１１ａに記憶されたパラレルデータ「ｄ１１」がクロックＣＬＫ１に同期して読み出されるとともに、セレクタ１４によりＦＩＦＯメモリ１１ａから出力されるパラレルデータ「ｄ１１」が選択されて１１ビットのシリアルデータＳＤとして出力される。次のクロックＣＬＫ１が逓倍器１２から出力されると、カウンタ１３からは値が「１」である選択信号ＳＬが出力される。これにより、ＦＩＦＯメモリ１１ｂに記憶されたパラレルデータ「ｄ１２」がクロックＣＬＫ１に同期して読み出されるとともに、セレクタ１４によりＦＩＦＯメモリ１１ｂから出力されるパラレルデータ「ｄ１２」が選択されて１１ビットのシリアルデータＳＤとして出力される。

更に、次のクロックＣＬＫ１が逓倍器１２から出力されると、カウンタ１３からは値が「２」である選択信号ＳＬが出力される。これにより、ＦＩＦＯメモリ１１ｃに記憶されたパラレルデータ「ｄ１３」がクロックＣＬＫ１に同期して読み出されるとともに、セレクタ１４によりＦＩＦＯメモリ１１ｃから出力されるパラレルデータ「ｄ１３」が選択されて１１ビットのシリアルデータＳＤとして出力される。尚、図３においては、図示の簡単化のために、パラレルデータＰＤの一部をなす１０ビットのパラレルデータ「ｄ１３」がシリアルデータＳＤとして出力される様子を図示している。しかしながら、厳密には、１０ビットのパラレルデータ「ｄ１３」に１ビットのダミービットＤＢが付加された１１ビットのパラレルデータが１１ビットのシリアルデータＳＤとして出力される点に注意されたい。

また、時刻ｔ２になると、パラレルデータ「ｄ２１」，「ｄ２２」，「ｄ２３」からなるパラレルデータＰＤが基準クロックＣＬＫに同期してデータ送信装置１のデータ変換部１０に入力される。このため、以上説明したパラレルデータ「ｄ１１」，「ｄ１２」，「ｄ１３」の読み出し出力動作と並行して、パラレルデータ「ｄ２１」，「ｄ２２」，「ｄ２３」をＦＩＦＯメモリ１１ａ〜１１ｃの各々に書き込む動作が行われる。

以上の動作が終了して時刻ｔ３になると、パラレルデータ「ｄ３１」，「ｄ３２」，「ｄ３３」からなるパラレルデータＰＤが基準クロックＣＬＫに同期してデータ送信装置１のデータ変換部１０に入力される。このため、これらパラレルデータ「ｄ３１」，「３２２」，「ｄ３３」をＦＩＦＯメモリ１１ａ〜１１ｃの各々に書き込む動作が行われる。また、これと並行してクロックＣＬＫ１に同期したＦＩＦＯメモリ１１ａ〜１１ｃからの読み出し動作が行われる。

具体的には、時刻ｔ３において、カウンタ１３からは値が「０」である選択信号ＳＬが出力される。これにより、ＦＩＦＯメモリ１１ａに記憶されたパラレルデータ「ｄ２１」がクロックＣＬＫ１に同期して読み出されるとともに、セレクタ１４によりＦＩＦＯメモリ１１ａの出力が選択されて１１ビットのシリアルデータＳＤとして出力される。次のクロックＣＬＫ１が逓倍器１２から出力されると、カウンタ１３からは値が「１」である選択信号ＳＬが出力される。これにより、ＦＩＦＯメモリ１１ｂに記憶されたパラレルデータ「ｄ２２」がクロックＣＬＫ１に同期して読み出されるとともに、セレクタ１４によりＦＩＦＯメモリ１１ｂの出力が選択されて１１ビットのシリアルデータＳＤとして出力される。

更に、次のクロックＣＬＫ１が逓倍器１２から出力されると、カウンタ１３からは値が「２」である選択信号ＳＬが出力される。これにより、ＦＩＦＯメモリ１１ｃに記憶されたパラレルデータ「ｄ２３」がクロックＣＬＫ１に同期して読み出されるとともに、セレクタ１４によりＦＩＦＯメモリ１１ｃの出力が選択されて１１ビットのシリアルデータＳＤとして出力される。尚、このパラレルデータ「ｄ２３」も１ビットのダミービットＤＢが付加されたものである点に注意されたい。以下、パラレルデータＰＤ及び基準クロックＣＬＫが入力される度に以上説明した動作と同様の動作が行われ、データ変換部１０からは１１ビットのシリアルデータＳＤが順次出力される。

以上の動作により、データ変換部１０から出力されるシリアルデータＳＤは、第ｐビット（１≦ｐ≦１０）がパラレルデータＰＤの第ｐ，ｐ＋１１，ｐ＋２２ビットのデータを時分割でシリアル化したものになり、第１１ビットがパラレルデータＰＤの第１１，２２ビット及びダミービットＤＢのデータを時分割でシリアル化したものになる。このようにして、３２ビットのパラレルデータＰＤが１１ビットのシリアルデータＳＤに変換される。

このシリアルデータＳＤは、差動信号生成部２０に入力されてドライバ２１ａ〜２１ｋによって各々のビットが差動信号に変換される。そして、変換された差動信号が、１１対（２２本）の信号線２２ａ〜２２ｋを介して順次外部に送信される。このように、本実施形態では、３２ビットのパラレルデータＰＤを１１ビットのシリアルデータＳＤに変換しているため、シリアルデータＳＤを外部に送信するために必要な信号線の数は「１１」で良い。また、シリアル信号ＳＤを差動信号として送信する場合であっても必要となる信号線の数は「２２」で良く、パラレルデータＰＤのビット数よりも少なくすることができる。

以上の通り、本実施形態では、３２ビットのパラレルデータＰＤを１１ビット単位で分割して記憶するＦＩＦＯメモリ１１ａ〜１１ｃと、パラレルデータＰＤの分割数（３）に応じて基準クロックＣＬＫを３逓倍する逓倍器１２と、逓倍器１２で逓倍されたクロックＣＬＫ１に同期してＦＩＦＯメモリ１１ａ〜１１ｃの何れか１つを順次選択し、選択したＦＩＦＯメモリに記憶されたパラレルデータを順次読み出して１１ビットのシリアルデータＳＤとして出力するカウンタ１３及びセレクタ１４とを備えている。このため、パラレルデータＰＤをシリアルデータＳＤに変換する際に課される制約を緩和することができ、従来よりも柔軟に信号線の数を低減することができる。

具体的には、入力されるパラレルデータＰＤのビット数がシリアルデータＳＤのビット数で割り切れない場合であっても、ダミービットＤＢを追加することで、パラレルデータＰＤをシリアルデータＳＤに変換して外部へ送信することが可能になる。また、送信装置１の最大動作周波数の制約を受けることなく、シリアルデータＳＤの送信に要する信号線の数を半分以下に削減することができ、シリアルデータＳＤを差動信号として送信する場合であってもパラレルデータＰＤのビット数よりも信号線の数を削減することができる。

〔第２実施形態〕
図４は、本発明の第２実施形態によるデータ送信装置の要部構成を示す図である。図４に示す通り、本実施形態のデータ送信装置２は、データ変換部３０と差動信号生成部４０とを備えており、基準クロックＣＬＫに同期して入力される複数ビットのパラレルデータＰＤを複数ビットのシリアルデータＳＤ１に変換し、このシリアルデータＳＤ１の各々を差動信号にして外部に送信する。

尚、本実施形態においても、外部から入力されるパラレルデータＰＤのビット数が３２ビットであって、基準クロックＣＬＫの周波数が１００ＭＨｚであり、データ送信装置２の最大動作周波数は３５０ＭＨｚであるとする。但し、本実施形態においては、データ変換部３０からは、第１実施形態のシリアルデータＳＤよりも１ビット少ない１０ビットのシリアルデータＳＤ１が出力される場合を例に挙げて説明する。

データ変換部３０は、ＦＩＦＯメモリ３１ａ〜３１ｇ（記憶部）、逓倍器３２（逓倍部）、カウンタ３３（選択出力部）、デコーダ３４（選択出力部）、及びセレクタ３５（選択出力部）を備えており、基準クロックＣＬＫに同期して入力される３２ビットのパラレルデータＰＤを１０ビットのシリアルデータＳＤ１に変換する。尚、図４においては図示を省略しているが、１０ビットのシリアルデータＳＤ１をデータ変換部３０から差動信号生成部４０に送るために、データ変換部３０と差動信号生成部４０との間に１０本の信号線（配線）が設けられている。

ＦＩＦＯメモリ３１ａ〜３１ｇは、データ変換部３０から出力されるシリアルデータＳＤ１のビット数の２分の１（５ビット）を単位として分割されたパラレルデータＰＤ１１〜ＰＤ１７を基準クロックＣＬＫに同期してそれぞれ記憶する。具体的に、ＦＩＦＯメモリ３１ａは、パラレルデータＰＤの第１〜５ビットからなる５ビットのパラレルデータＰＤ１１を記憶する。同様に、ＦＩＦＯメモリ３１ｂ〜３２ｆは、第６〜１０ビットからなる５ビットのパラレルデータＰＤ１２、第１１〜１５ビットからなる５ビットのパラレルデータＰＤ１３、第１６〜２０ビットからなる５ビットのパラレルデータＰＤ１４、第２１〜２５ビットからなる５ビットのパラレルデータＰＤ１５、及び第２６〜３０ビットからなる５ビットのパラレルデータＰＤ１６をそれぞれ記憶する。ＦＩＦＯメモリ３１ｇは、パラレルデータＰＤの第３１，３２ビットからなる２ビットのパラレルデータと、３ビットのダミービットＤＢ１とからなる５ビットのパラレルデータＰＤ１７を記憶する。

ここで、ＦＩＦＯメモリ３１ａ〜３１ｇの数は、パラレルデータＰＤのビット数を、シリアルデータＳＤ１のビット数の２分の１の数（分割されるパラレルデータＰＤ１１〜ＰＤ１７のビット数）で除算した場合に、余りが生じないときにはその商の値に設定され、余りが生じたときにはその商に値「１」を加算した値に設定される。本実施形態では、パラレルデータＰＤのビット数「３２」をシリアルデータＳＤ１のビット数の２分の１の数「５」で除算すると、商が「６」になるとともに余り「２」が得られるため、図４に示す通り、７つのＦＩＦＯメモリ３１ａ〜３１ｇが設けられる。尚、本実施形態では、３２ビットからなるパラレルデータＰＤを５ビットずつ７分割する場合に３ビット不足するため、３ビットのダミービットＤＢ１が用いられる。このダミービットＤＢ１の値は、何れのビットも任意（Don't Care）で良い。

また、ＦＩＦＯメモリ３１ａ〜３１ｇは、デコーダ３４から出力されるリード信号Ｒ１〜Ｒ７の値に応じて、記憶したパラレルデータを古いものから順に、逓倍器３２で逓倍されたクロックＣＬＫ２に同期して出力する。具体的には、ＦＩＦＯメモリ３１ａ〜３１ｇにはデコーダ３４から出力されるリード信号Ｒ１〜Ｒ７がそれぞれ入力されており、ＦＩＦＯメモリ３１ａ〜３１ｇは、入力されるリード信号の値が「１」である場合に、記憶したパラレルデータをクロックＣＬＫ２に同期してそれぞれ出力する。

逓倍器３２は、外部から入力される基準クロックＣＬＫを３．５逓倍したクロックＣＬＫ２を生成して出力する。ここで、逓倍器３２の逓倍数は、パラレルデータＰＤの分割数、及びシリアルデータＳＤ１のビット数とＦＩＦＯメモリ３１ａ〜３１ｇに記憶されるパラレルデータＰＤ１１〜ＰＤ１７のビット数との比に応じて設定される。本実施形態では、シリアルデータＳＤ１のビット数とパラレルデータＰＤ１１〜ＰＤ１７のビット数との比は「２」である。このため、逓倍器３２の逓倍数は、パラレルデータＰＤの分割数（ＦＩＦＯメモリ３１ａ〜３１ｇの数）である「７」を上記の比「２」で除算した「３．５」に設定される。よって、逓倍器３２からは周波数が３５０ＭＨｚのクロックＣＬＫ２が出力される。このクロックＣＬＫ２の周波数は、前述した送信装置１の最大動作周波数３５０ＭＨｚと同一であることが分かる。

カウンタ３３は、３ビットのバイナリカウンタであり、逓倍器３２から出力されるクロックＣＬＫ２をカウントし、そのカウント値を選択信号ＳＬ１として出力する。ここで、カウンタ３３のビット数は、パラレルデータＰＤの分割数（ＦＩＦＯメモリ３１ａ〜３１ｇの数）によって決定される。図４に示す例では、７つのＦＩＦＯメモリ３１ａ〜３１ｇが設けられているため、これらの各々を特定することができる３ビットのバイナリカウンタが用いられる。

図５は、カウンタ３３から出力される選択信号ＳＬ１の変化を示す図である。図５を参照すると、カウンタ３３から出力される選択信号ＳＬ１は、値「０」〜「６」の７つの値が順次繰り返される信号である。ここで、３ビットのバイナリカウンタのカウント値は、「０」〜「７」の８つの値を取り得るが、選択信号ＳＬ１によって７つのＦＩＦＯメモリ３１ａ〜３１ｇを特定するには７つのカウント値「０」〜「６」を使用すれば十分である。このため、カウント値「７」が用いられることはなく、カウント値「６」の次はカウント値「０」に変化する選択信号ＳＬ１が用いられる。

デコーダ３４は、カウンタ３３から出力される選択信号ＳＬ１に応じて、ＦＩＦＯメモリ３１ａ〜３１ｇのうちから２つを選択するためのリード信号Ｒ１〜Ｒ７を生成する。ここで、本実施形態では、データ変換部３０から出力されるシリアル信号ＳＤ１のビット数が「１０」であり、ＦＩＦＯメモリ３１ａ〜３１ｇに記憶されるパラレル信号のビット数が「５」であるため、デコーダ３４によって一時に２つのＦＩＦＯメモリが選択される。

図６は、デコーダ３４から出力されるリード信号Ｒ１〜Ｒ７の組み合わせの一例を示す図である。図６に示す通り、デコーダ３４は、一時に２つのＦＩＦＯメモリを選択するために、カウンタ３３から出力される選択信号ＳＬ１に応じて、リード信号Ｒ１〜Ｒ７のうちの何れか２つを「１」にする。具体的には、選択信号ＳＬ１の値が「０」である場合には、ＦＩＦＯメモリ３１ａ，３１ｂを選択すべく、リード信号Ｒ１，Ｒ２の値を「１」にする。また、選択信号ＳＬ１の値が「１」である場合には、ＦＩＦＯメモリ３１ｃ，３１ｄを選択すべく、リード信号Ｒ３，Ｒ４の値を「１」にする。尚、リード信号Ｒ１〜Ｒ７の組み合わせは、パラレルデータＰＤの分割の仕方、分割されたパラレルデータＰＤ１１〜ＰＤ１７のＦＩＦＯメモリ３１ａ〜３１ｇに対する記憶のさせ方に応じて変わる。

セレクタ３５は、ＦＩＦＯメモリ３１ａ〜３１ｇのうちの何れか２つから出力される５ビットのパラレルデータを選択して１０ビットのシリアルデータＳＤ１として出力する。具体的には、例えば選択信号ＳＬ１の値が「０」の場合にはＦＩＦＯメモリ３１ｆ，３１ｇから出力されるパラレルデータを選択し、選択信号ＳＬ１の値が「１」の場合にはＦＩＦＯメモリ３１ｄ，３１ｅから出力されるパラレルデータを選択する。

差動信号生成部４０は、シングルエンド信号を差動信号に変換するドライバ４１ａ〜４１ｊを備えており、１０ビットのシリアルデータＳＤ１の各々を差動信号にして外部に送信する。ドライバ４１ａ〜４１ｊは、データ変換部３０から出力されるシリアルデータＳＤ１のビットの数だけ設けられる。尚、本実施形態では、シリアルデータＳＤ１のビット数は１０ビットであるためドライバ４１ａ〜４１ｊも１０個だけ設けられ、ドライバ４１ａ〜４１ｊによって生成される差動信号を外部に送信するために、１０対（２０本）の信号線４２ａ〜４２ｊが設けられる

次に、上記構成におけるデータ送信装置２の動作について説明する。図７は、本発明の第２実施形態によるデータ送信装置の動作を説明するタイミングチャートである。図７に示す通り、基準クロックＣＬＫに同期して３２ビットのパラレルデータＰＤが順次入力されるとする。ここで、図４を用いて説明した通り、データ送信装置２のデータ変換部３０に入力されるパラレルデータＰＤは、７つのパラレルデータ（パラレルデータＰＤ１１〜ＰＤ１７）に分割される。このため、図７においては、入力されるパラレルデータＰＤを、分割される単位で表現している。

例えば、時刻ｔ１１で入力されるパラレルデータＰＤは、パラレルデータＰＤ１として分割される５ビットのパラレルデータ「ｄ１１」〜パラレルデータＰＤ１７として分割される２ビットのパラレルデータ「ｄ１７」を用いて表現されている。また、時刻ｔ１２で入力されるパラレルデータＰＤは、パラレルデータＰＤ１として分割される５ビットのパラレルデータ「ｄ２１」〜パラレルデータＰＤ１７として分割される２ビットのパラレルデータ「ｄ２７」を用いて表現されている。以下、時刻ｔ１３以降においても同様の方法でパラレルデータＰＤが表現されている。尚、パラレルデータＰＤ１７は、厳密には３ビットのダミービットＤＢ１が付加されたものである点に注意されたい。

時刻ｔ１１において、パラレルデータ「ｄ１１」〜「ｄ１７」からなるパラレルデータＰＤが基準クロックＣＬＫに同期してデータ送信装置２のデータ変換部３０に入力されると、５ビットのパラレルデータ「ｄ１１」からなるパラレルデータＰＤ１〜２ビットのパラレルデータ「ｄ１７」からなるパラレルデータＰＤ１７にそれぞれ分割される。ここで、分割されたパラレルデータＰＤ１７は２ビットのパラレルデータであるため、３ビットのダミービットＤＢ１が付加されて５ビットのパラレルデータとされる。

また、データ送信装置２のデータ変換部３０に入力された基準クロックＣＬＫは、逓倍器３２及びＦＩＦＯメモリ３１ａ〜３１ｇの書き込み用クロック端に入力される。基準クロックＣＬＫがＦＩＦＯメモリ３１ａ〜３１ｇの書き込み用クロック端に入力されることにより、分割されたパラレルデータＰＤ１１〜ＰＤ１７が、ＦＩＦＯメモリ３１ａ〜３１ｇにそれぞれ記憶される。

基準クロックＣＬＫが逓倍器３２に入力されると、基準クロックＣＬＫを３．５逓倍したクロックＣＬＫ２が生成される。このクロックＣＬＫ２は、ＦＩＦＯメモリ３１ａ〜３１ｇの読み出し用クロック端に入力されるとともにカウンタ３３に入力される。カウンタ３３は、時刻ｔ１２が経過した後（クロックＣＬＫ２が入力されてからクロックＣＬＫ２の４周期経過後）にカウントを開始する。

時刻ｔ１２になると、パラレルデータ「ｄ２１」〜「ｄ２７」からなるパラレルデータＰＤが基準クロックＣＬＫに同期してデータ送信装置２のデータ変換部３０に入力される。これにより、パラレルデータ「ｄ２１」〜「ｄ２７」をＦＩＦＯメモリ３１ａ〜３１ｇの各々に書き込む動作が行われる。

時刻ｔ１２が経過してカウンタ３３のカウントが開始されると、カウンタ３３からは値が「０」である選択信号ＳＬ１が出力され、デコーダ３４及びセレクタ３５に入力される。すると、デコーダ３４からは値が「１」のリード信号Ｒ１，Ｒ２が出力され、これによりＦＩＦＯメモリ３１ａ，３１ｂに記憶されたパラレルデータ「ｄ１１」，「ｄ１２」がクロックＣＬＫ２に同期して読み出される。また、セレクタ３５によりＦＩＦＯメモリ３１ａから出力されるパラレルデータ「ｄ１１」とＦＩＦＯメモリ３１ｂから出力されるパラレルデータ「ｄ１２」とが一時に選択されて１０ビットのシリアルデータＳＤ１として出力される。

次のクロックＣＬＫ２が逓倍器３２から出力されると、カウンタ３３からは値が「１」である選択信号ＳＬ１が出力される。すると、デコーダ３４からは値が「１」のリード信号Ｒ３，Ｒ４が出力され、ＦＩＦＯメモリ３１ｃ，３１ｄに記憶されたパラレルデータ「ｄ１３」，「ｄ１４」がクロックＣＬＫ２に同期して読み出されるとともに、これらが一時にセレクタ３５により選択されて１０ビットのシリアルデータＳＤ１として出力される。同様に、次のクロックＣＬＫ２が逓倍器３２から出力されると、カウンタ３３からは値が「２」である選択信号ＳＬ１が出力される。すると、デコーダ３４からは値が「１」のリード信号Ｒ５，Ｒ６が出力され、ＦＩＦＯメモリ３１ｅ，３１ｆに記憶されたパラレルデータ「ｄ１５」，「ｄ１６」がクロックＣＬＫ２に同期して読み出されるとともに、これらが一時にセレクタ３５により選択されて１０ビットのシリアルデータＳＤ１として出力される。

更に、時刻ｔ１３において、次のクロックＣＬＫ２が逓倍器３２から出力されると、カウンタ３３からは値が「３」である選択信号ＳＬ１が出力される。すると、デコーダ３４からは値が「１」のリード信号Ｒ７，Ｒ１が出力され、ＦＩＦＯメモリ３１ｇ，３１ａに記憶されたパラレルデータ「ｄ１７」，「ｄ２１」がクロックＣＬＫ２に同期して読み出されるとともに、これらが一時にセレクタ３５により選択されて１０ビットのシリアルデータＳＤ１として出力される。以下、パラレルデータＰＤ及び基準クロックＣＬＫが入力される度にＦＩＦＯメモリ３１ａ〜３１ｇに対する書き込み動作が行われるとともに、これと並行して上述した読み出し動作が繰り返され、データ変換部３０からは１０ビットのシリアルデータＳＤ１が順次出力される。

このシリアルデータＳＤ１は、差動信号生成部４０に入力されてドライバ４１ａ〜４１ｊによって各々のビットが差動信号に変換される。そして、変換された差動信号が、１０対（２０本）の信号線４２ａ〜４２ｊを介して順次外部に送信される。このように、本実施形態では、３２ビットのパラレルデータＰＤを１０ビットのシリアルデータＳＤ１に変換しているため、シリアルデータＳＤ１を外部に送信するために必要な信号線の数は「１０」で良い。また、シリアル信号ＳＤを差動信号として送信する場合であっても必要となる信号線の数は「２０」で良く、パラレル信号ＰＤのビット数よりも少なくすることができる。

以上の通り、本実施形態では、３２ビットのパラレルデータＰＤを５ビット単位で分割して記憶するＦＩＦＯメモリ３１ａ〜３１ｇと、パラレルデータＰＤの分割数（７）に応じて基準クロックＣＬＫを３．５逓倍する逓倍器３２と、逓倍器３２で逓倍されたクロックＣＬＫ２に同期してＦＩＦＯメモリ３１ａ〜３１ｇのうちから何れか２つを順次選択し、選択した２つのＦＩＦＯメモリに記憶されたパラレルデータを順次読み出して１０ビットのシリアルデータＳＤ１として出力するカウンタ３３、デコーダ３４、及びセレクタ３５とを備えている。このため、パラレルデータＰＤをシリアルデータＳＤ１に変換する際に課される制約を緩和することができ、従来よりも柔軟に信号線の数を低減することができる。

以上、本発明の実施形態によるデータ送信装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、理解を容易にするために、図１では１ビットのダミービットＤＢが積極的に付加される様子を図示し、図４では３ビットのダミービットＤＢ１が積極的に付加される様子を図示していた。しかしながら、例えば図１に示す第１実施形態では、１１ビットの入力端を有するＦＩＦＯメモリ１１ｃの最初の１０ビット分の入力端に１０ビットからなるパラレルデータを入力するとともに、残りの１ビットの入力端の論理レベルを「１」又は「０」に固定し、ＦＩＦＯメモリ１１ｃの出力端から１１ビットのパラレルデータを読み出すだけで、ダミービットＤＢを付加する場合と同様の効果が得られる。

また、前述した第２実施形態においては、パラレルデータＰＤを５ビットずつに分割して７個のＦＩＦＯメモリ３１ａ〜３１ｇに記憶し、ＦＩＦＯメモリ３１ａ〜３１ｇの何れか２つを同時に選択して５ビットのパラレルデータをそれぞれ読み出して１０ビットのシリアルデータＳＤ１としていた。しかしながら、本発明はこの実施形態に制限されることはなく、送信装置１の最大動作周波数を越えない限りにおいて、パラレルデータＰＤのビット数、及びシリアルデータＳＤ１のビット数に応じて、パラレルデータＰＤの分割数（ＦＩＦＯメモリの数）やセレクタ３５の選択数等を任意に設定することができる。

以上説明したデータ送信装置は、例えば半導体デバイスに試験信号を印加して得られる信号に基づいて半導体デバイスの試験を行う半導体試験装置に設けられる。半導体試験装置は、半導体デバイスの試験を行う上で必要な各種設定に用いられる設定データ、又は半導体デバイスの試験を行って得られた試験データ（フェイルデータ）の送受が頻繁に行われる。このため、これらのデータを送信するために以上説明したデータ送信装置を用いるのが好ましい。

特に、半導体試験装置は、制御装置や電源装置が設けられた試験装置本体と、半導体デバイスが載置されるテストヘッドとに大別され、これらは多数のケーブルを用いて接続されている。試験装置本体とテストヘッドとの間で送受信されるデータを本発明のデータ送信装置を用いて送信することにより、試験装置本体とテストヘッドとを接続するケーブル（信号線）の数を低減することができる。

１１ａ〜１１ｃ ＦＩＦＯメモリ
１２ 逓倍器
１３ カウンタ
１４ セレクタ
３１ａ〜３１ｇ ＦＩＦＯメモリ
３２ 逓倍器
３３ カウンタ
３４ デコーダ
３５ セレクタ
ＣＬＫ 基準クロック
ＣＬＫ１ クロック
ＣＬＫ２ クロック
ＰＤ パラレルデータ
ＳＤ，ＳＤ１ シリアルデータ

Claims (6)

1. 送信すべき複数ビットのパラレルデータを複数のシリアルデータに変換して送信するデータ送信装置において、
   前記パラレルデータを所定のビット数を単位として分割して記憶する複数の記憶部と、
   前記パラレルデータの分割数に応じて基準クロックを逓倍する逓倍部と、
   前記逓倍部で逓倍されたクロックに同期して前記複数の記憶部のうちの少なくとも１つを順次選択し、選択した記憶部に記憶されたパラレルデータを順次読み出して前記複数のシリアルデータとして出力する選択出力部と
   を備えることを特徴とするデータ送信装置。
2. 前記記憶部に記憶される前記パラレルデータのビット数と、前記選択出力部から出力される前記シリアルデータの数とは同じであり、
   前記選択出力部は、前記逓倍部で逓倍されたクロックが入力される度に、前記複数の記憶部のうちの何れか一つの記憶部を順次選択し、選択した記憶部に記憶されたパラレルデータを順次読み出して前記複数のシリアルデータとして出力する
   ことを特徴とする請求項１記載のデータ送信装置。
3. 前記選択出力部から出力される前記シリアルデータの数は、前記記憶部に記憶されるパラレルデータのビット数の整数倍であり、
   前記選択出力部は、前記複数の記憶部のうちから、前記シリアルデータの数と前記記憶部に記憶されるパラレルデータのビット数との比に応じた数の記憶部を一時に選択し、選択した記憶部から読み出したパラレルデータを前記複数のシリアルデータとして出力する
   ことを特徴とする請求項１記載のデータ送信装置。
4. 前記選択出力部は、前記逓倍部で逓倍されたクロックが入力される度に、所定の規則に従って、前記複数の記憶部のうちから選択する記憶部の組み合わせを変えることを特徴とする請求項３記載のデータ送信装置。
5. 前記逓倍部の逓倍数は、前記パラレルデータの分割数、及び前記シリアルデータの数と前記記憶部に記憶されるパラレルデータのビット数との比に応じて設定されることを特徴とする請求項１から請求項４の何れか一項に記載のデータ送信装置。
6. 半導体デバイスに試験信号を印加して得られる信号に基づいて前記半導体デバイスの試験を行う半導体試験装置において、
   前記半導体デバイスの試験を行う上で必要な各種設定に用いられる前記パラレルデータとしての設定データ及び前記半導体デバイスの試験を行って得られた前記パラレルデータとしての試験データを、前記複数のシリアルデータに変換して送信する請求項１から請求項５の何れか一項に記載のデータ送信装置を備えることを特徴とする半導体試験装置。

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