JP5056262B2 - データ送信装置、データ受信装置、データ転送装置、及び電子機器 - Google Patents
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Description
この発明によると、転送クロックがクロック生成部に入力されると、転送クロックのk倍の周波数を有する第1クロックと、第1クロックに対して周波数が1/n倍である第2クロックとが生成され、これらのクロックを用いて計数部において第1クロックがn進法で計数され、この計数部の計数結果に応じて、送信すべきデータが第2クロックの周期でn個のDフリップフロップからnビットのデータ幅で送信される。
ここで、本発明のデータ送信装置は、前記第1クロックに対する前記第2クロックの周波数が1/2である場合には、前記計数部が、前記第1クロックに同期して交互にレベルが変化する信号(SL1)を出力し、前記Dフリップフロップ(15a、15b)のうちの一方は前記計数部から出力される前記信号に基づいて動作し、他方は前記計数部から出力される前記信号を反転した信号に基づいて動作することを特徴としている。
上記課題を解決するために、本発明のデータ受信装置は、転送クロック(CLK)に同期して送信されてくるnビット幅(nは2以上の整数)のデータ(D11、D12、D21〜D23)を受信するデータ受信装置(20、40)において、前記転送クロックに対して周波数がk倍(kは1以上の整数)である第1クロック(CLK1)と、当該第1クロックに対して周波数が1/n倍である第2クロック(CLK2、CLK3)とを生成するクロック生成部(21、41)と、前記クロック生成部で生成される前記第1クロックをn進法で計数し、前記前記クロック生成部で生成される前記第2クロックでリセットされる計数部(23、43)と、前記nビット幅のデータのそれぞれのビットを入力とし、前記計数部の計数結果に応じて入力される前記ビットに係るデータを前記第1クロックに同期して出力するn個のDフリップフロップ(24a、24b、45a〜45c)と、前記計数部の計数結果に応じて前記Dフリップフロップの出力を選択する選択部(25、46)とを備えることを特徴としている。
この発明によると、転送クロックがクロック生成部に入力されると、転送クロックのk倍の周波数を有する第1クロックと、第1クロックに対して周波数が1/n倍である第2クロックとが生成され、これらのクロックを用いて計数部において第1クロックがn進法で計数され、この計数部の計数結果に応じて、送信されてきたデータがDフリップフロップから第1クロックに同期して出力されるとともに選択部において選択されることによりデータが再生される。
ここで、本発明のデータ受信装置は、転送クロックに同期して送信されてくる前記データのビット幅が2であって、前記第1クロックに対する前記第2クロックの周波数が1/2である場合には、前記計数部が、前記第1クロックに同期して交互にレベルが変化する信号(SL2)を出力し、前記Dフリップフロップ(24a、24b)のうちの一方は前記計数部から出力される前記信号に基づいて動作し、他方は前記計数部から出力される前記信号を反転した信号に基づいて動作することを特徴としている。
本発明のデータ転送装置は、転送クロック(CLK)に同期してデータを送信する送信装置と、前記転送クロックに同期して前記送信装置から送信されたデータを受信する受信装置とを備えるデータ転送装置(1、2)において、前記送信装置として、上記の何れかに記載のデータ送信装置を備えており、前記受信装置として、上記の何れかに記載のデータ受信装置を備えていることを特徴としている。
本発明の電子機器は、上記の何れかに記載のデータ送信装置、上記の何れかに記載のデータ受信装置、又は上記のデータ転送装置を備えることを特徴としている。
また、本発明によれば、転送クロックに対して周波数がk倍である第1クロックと、第1クロックに対して周波数が1/n倍である第2クロックとを生成し、これら第1,第2クロックを用いて第1クロックをn進法で計数し、この計数部の計数結果に応じて、送信されてきたデータを第1クロックに同期して出力するとともに選択している。このため、従来のように、FIFOメモリを使用する場合に必要であった書き込み制御部、読み出し制御部等が不要になり、回路規模を縮小することができる。
図1は、本発明の第1実施形態によるデータ送信装置、データ受信装置、及びデータ転送装置の要部構成を示すブロック図である。図1に示す通り、データ転送装置1は、データ送信装置10とデータ受信装置20とを備えており、2ビットのデータD11,D12を、転送クロックCLKに同期してデータ送信装置10からデータ受信装置20に転送する。ここで、転送クロックCLKの周波数は、例えば250MHzである。
図4は、本発明の第2実施形態によるデータ送信装置、データ受信装置、及びデータ転送装置の要部構成を示すブロック図である。図4に示す通り、データ転送装置2は、データ送信装置30とデータ受信装置40とを備えており、3ビットのデータD21〜D23を、転送クロックCLKに同期してデータ送信装置30からデータ受信装置40に転送する。
10 データ送信装置
11 クロック生成部
14 Dフリップフロップ
15a,15b Dフリップフロップ
20 データ受信装置
21 クロック生成部
23 Dフリップフロップ
24a,24b Dフリップフロップ
25 セレクタ
30 データ送信装置
31 クロック生成部
34 3進カウンタ
36a〜36c Dフリップフロップ
40 データ受信装置
41 クロック生成部
43 3進カウンタ
45a〜45c Dフリップフロップ
46 セレクタ
CLK 転送クロック
CLK1 第1クロック
CLK2 第2クロック
CLK3 第2クロック
D1 データ
D11,D12 データ
D21〜D23 データ
SL1,SL2 選択信号
Claims (6)
- 転送クロックに同期してデータを送信するデータ送信装置において、
前記転送クロックに対して周波数がk倍(kは1以上の整数)である第1クロックと、当該第1クロックに対して周波数が1/n倍(nは2以上の整数)である第2クロックとを生成するクロック生成部と、
前記クロック生成部で生成される前記第1クロックをn進法で計数し、前記前記クロック生成部で生成される前記第2クロックでリセットされる計数部と、
送信すべきデータを入力とし、前記計数部の計数結果に応じて当該データを前記第2クロックの周期で送信するn個のDフリップフロップと
を備えることを特徴とするデータ送信装置。 - 前記第1クロックに対する前記第2クロックの周波数が1/2である場合には、
前記計数部は、前記第1クロックに同期して交互にレベルが変化する信号を出力し、
前記Dフリップフロップのうちの一方は前記計数部から出力される前記信号に基づいて動作し、他方は前記計数部から出力される前記信号を反転した信号に基づいて動作する
ことを特徴とする請求項1記載のデータ送信装置。 - 転送クロックに同期して送信されてくるnビット幅(nは2以上の整数)のデータを受信するデータ受信装置において、
前記転送クロックに対して周波数がk倍(kは1以上の整数)である第1クロックと、当該第1クロックに対して周波数が1/n倍である第2クロックとを生成するクロック生成部と、
前記クロック生成部で生成される前記第1クロックをn進法で計数し、前記前記クロック生成部で生成される前記第2クロックでリセットされる計数部と、
前記nビット幅のデータのそれぞれのビットを入力とし、前記計数部の計数結果に応じて入力される前記ビットに係るデータを前記第1クロックに同期して出力するn個のDフリップフロップと、
前記計数部の計数結果に応じて前記Dフリップフロップの出力を選択する選択部と
を備えることを特徴とするデータ受信装置。 - 転送クロックに同期して送信されてくる前記データのビット幅が2であって、前記第1クロックに対する前記第2クロックの周波数が1/2である場合には、
前記計数部は、前記第1クロックに同期して交互にレベルが変化する信号を出力し、
前記Dフリップフロップのうちの一方は前記計数部から出力される前記信号に基づいて動作し、他方は前記計数部から出力される前記信号を反転した信号に基づいて動作する
ことを特徴とする請求項3記載のデータ受信装置。 - 転送クロックに同期してデータを送信する送信装置と、前記転送クロックに同期して前記送信装置から送信されたデータを受信する受信装置とを備えるデータ転送装置において、
前記送信装置として、請求項1又は請求項2記載のデータ送信装置を備えており、
前記受信装置として、請求項3又は請求項4記載のデータ受信装置を備えている
ことを特徴とするデータ転送装置。 - 請求項1若しくは請求項2記載のデータ送信装置、請求項3若しくは請求項4記載のデータ受信装置、又は請求項5記載のデータ転送装置を備えることを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007210368A JP5056262B2 (ja) | 2007-08-10 | 2007-08-10 | データ送信装置、データ受信装置、データ転送装置、及び電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007210368A JP5056262B2 (ja) | 2007-08-10 | 2007-08-10 | データ送信装置、データ受信装置、データ転送装置、及び電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009043195A JP2009043195A (ja) | 2009-02-26 |
JP5056262B2 true JP5056262B2 (ja) | 2012-10-24 |
Family
ID=40443848
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP5056262B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5451318B2 (ja) * | 2009-10-29 | 2014-03-26 | ラピスセミコンダクタ株式会社 | 伝送装置、信号送信装置、信号受信装置及び伝送方法、信号送信方法、信号受信方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05250316A (ja) * | 1992-03-05 | 1993-09-28 | Nec Eng Ltd | 装置間インタフェース方式 |
JP3350388B2 (ja) * | 1997-02-19 | 2002-11-25 | 株式会社日立国際電気 | シリアル/パラレルデータ変換回路 |
JPH10233697A (ja) * | 1997-02-19 | 1998-09-02 | Hitachi Denshi Ltd | シリアル/パラレルデータ変換回路 |
JP2004258871A (ja) * | 2003-02-25 | 2004-09-16 | Matsushita Electric Ind Co Ltd | バス調停回路 |
EP1801701A1 (en) * | 2005-12-22 | 2007-06-27 | Deutsche Thomson-Brandt Gmbh | Serial data transfer in a numerically controlled control system to update an output value of the control system |
-
2007
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Publication number | Publication date |
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JP2009043195A (ja) | 2009-02-26 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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