KR100921003B1 - 신호 전송 장치 및 신호 전송 방법 - Google Patents
신호 전송 장치 및 신호 전송 방법 Download PDFInfo
- Publication number
- KR100921003B1 KR100921003B1 KR1020070131496A KR20070131496A KR100921003B1 KR 100921003 B1 KR100921003 B1 KR 100921003B1 KR 1020070131496 A KR1020070131496 A KR 1020070131496A KR 20070131496 A KR20070131496 A KR 20070131496A KR 100921003 B1 KR100921003 B1 KR 100921003B1
- Authority
- KR
- South Korea
- Prior art keywords
- data
- delay
- signal
- test data
- signal transmission
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1689—Synchronisation and timing concerns
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pulse Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
Description
Claims (14)
- 메모리로 출력 데이터를 전송하며 병렬로 배열된 복수의 데이터 전송선,상기 복수의 데이터 전송선과 각각 연결되어 있으며, 상기 복수의 데이터 전송선 각각에 따른 서로 다른 복수의 지연 신호에 따라 시험 데이터를 소정 시간 동안 지연시켜 상기 각각의 데이터 전송선으로 출력하는 복수의 지연부, 그리고상기 메모리에 저장된 저장 데이터와 상기 시험 데이터를 비교하여 상기 복수의 지연 신호를 조절하여 서로 다른 복수의 조절 지연 신호를 생성하여 상기 복수의 지연부의 각각에 출력하는 송수신 제어부를 포함하는신호 전송 장치.
- 제1항에 있어서,상기 송수신 제어부는상기 복수의 지연부에 대한 상기 저장 데이터와 상기 시험 데이터의 신호 차가 최소인 상기 지연 신호를 최종 지연 신호로 설정하여 상기 복수의 지연부에 출력하는신호 전송 장치.
- 제2항에 있어서,상기 최종 지연 신호에 따른 상기 지연부의 지연 시간은 상기 시험 데이터의 데이터 전송 클록 신호의 주기보다 작은신호 전송 장치.
- 제3항에 있어서,상기 신호 전송 장치는외부로부터 입력 데이터와 상기 송수신 제어부로부터의 상기 시험 데이터를 수신하여, 하나의 데이터를 선택적으로 상기 각각의 지연부로 출력하는 복수의 선택부를 더 포함하는신호 전송 장치.
- 제4항에 있어서,상기 복수의 선택부로 입력되는 상기 시험 데이터는 동일한신호 전송 장치.
- 제5항에 있어서,상기 지연부는복수의 버퍼를 포함하며,상기 지연 신호에 따라 상기 시험 데이터가 통과하는 상기 버퍼의 수효가 결 정되는신호 전송 장치.
- 서로 다른 복수의 초기 지연 값이 적용된 복수의 시험 데이터를 복수의 데이터 버스를 통하여 메모리에 전송하는 단계,상기 메모리에 저장된 저장 데이터를 읽어 상기 복수의 시험 데이터와 각각 비교하는 단계,상기 비교 결과에 따라 복수의 지연 값을 변경하는 단계, 그리고상기 복수의 지연 값을 상기 시험 데이터에 적용하여 서로 다른 복수의 조절 지연 신호를 생성하여 상기 복수의 데이터 버스 각각을 통해 상기 메모리에 전송하는 단계를 포함하는신호 전송 방법.
- 제7항에 있어서,상기 저장 데이터와 상기 시험 데이터와 비교하는 단계는복수의 데이터 버스에 대응하는 상기 저장 데이터와 상기 시험 데이터의 파형이 동일한지 판단하는신호 전송 방법.
- 제8항에 있어서,복수의 데이터 버스에 대응하는 상기 저장 데이터와 상기 시험 데이터의 신호 차가 최소값을 가지는 경우,상기 변경된 지연 값을 최종 지연 값으로 확정하는신호 전송 방법.
- 제9항에 있어서,상기 최종 지연 값을 입력 데이터에 적용하여 상기 메모리에 전송하는 단계를 더 포함하는신호 전송 방법.
- 제10항에 있어서,상기 최종 지연 값에 따른 지연 시간은 상기 입력 데이터의 데이터 전송 클록 신호의 주기보다 작은신호 전송 방법.
- 제11항에 있어서,선택 신호에 따라 외부로부터의 상기 입력 데이터와 상기 시험 데이터 중 하나를 선택하여 출력하는 단계를 더 포함하는신호 전송 방법.
- 제12항에 있어서,상기 복수의 데이터 버스에 대하여 동일한 시험 데이터를 전송하는신호 전송 방법.
- 제13항에 있어서,상기 시험 데이터를 지연하는 단계는상기 시험 데이터를 상기 지연 값에 따라 결정된 수효의 버퍼를 통과시키는 신호 전송 방법.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070131496A KR100921003B1 (ko) | 2007-12-14 | 2007-12-14 | 신호 전송 장치 및 신호 전송 방법 |
PCT/KR2008/004096 WO2009078527A1 (en) | 2007-12-14 | 2008-07-11 | Signal transmitting apparatus and signal transmitting method |
US12/735,075 US8451738B2 (en) | 2007-12-14 | 2008-07-11 | Signal transmitting apparatus and signal transmitting method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070131496A KR100921003B1 (ko) | 2007-12-14 | 2007-12-14 | 신호 전송 장치 및 신호 전송 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090063956A KR20090063956A (ko) | 2009-06-18 |
KR100921003B1 true KR100921003B1 (ko) | 2009-10-09 |
Family
ID=40795633
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070131496A KR100921003B1 (ko) | 2007-12-14 | 2007-12-14 | 신호 전송 장치 및 신호 전송 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8451738B2 (ko) |
KR (1) | KR100921003B1 (ko) |
WO (1) | WO2009078527A1 (ko) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103136147A (zh) * | 2011-12-03 | 2013-06-05 | 鸿富锦精密工业(深圳)有限公司 | 信号采集系统及方法 |
US11829281B2 (en) * | 2021-06-16 | 2023-11-28 | Sandisk Technologies Llc | Semi receiver side write training for non-volatile memory system |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030082685A (ko) * | 2002-04-18 | 2003-10-23 | 엘지전자 주식회사 | 버스클럭 전송지연 보상장치와 그 방법 |
JP2006260071A (ja) * | 2005-03-16 | 2006-09-28 | Oki Data Corp | メモリ制御装置および情報処理装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07154381A (ja) * | 1993-11-30 | 1995-06-16 | Hitachi Ltd | データ転送装置 |
JP3085236B2 (ja) * | 1997-02-28 | 2000-09-04 | 日本電気株式会社 | バースト信号復調器 |
TW401539B (en) | 1997-08-04 | 2000-08-11 | Matsushita Electric Ind Co Ltd | Delay time adjuster and adjusting method between multiple transmission lines |
KR20020032081A (ko) | 2000-10-25 | 2002-05-03 | 박종섭 | 글로벌 입·출력라인 선택장치 |
US20030002474A1 (en) * | 2001-03-21 | 2003-01-02 | Thomas Alexander | Multi-stream merge network for data width conversion and multiplexing |
JP2004120678A (ja) * | 2002-09-30 | 2004-04-15 | Sony Corp | 半導体集積回路装置およびその遅延調整回路 |
US7088172B1 (en) * | 2003-02-06 | 2006-08-08 | Xilinx, Inc. | Configurable voltage bias circuit for controlling buffer delays |
US7000056B2 (en) | 2003-03-28 | 2006-02-14 | Intel Corporation | Method and apparatus for detecting low pin count and serial peripheral interfaces |
DE102004015868A1 (de) | 2004-03-31 | 2005-10-27 | Micron Technology, Inc. | Rekonstruktion der Signalzeitgebung in integrierten Schaltungen |
EP1735794B1 (en) | 2004-03-31 | 2011-04-27 | Micron Technology, Inc. | Reconstruction of signal timing in integrated circuits |
US20050270037A1 (en) * | 2004-06-07 | 2005-12-08 | Haynes Leonard S | Method and system for non-destructive evaluation of conducting structures |
-
2007
- 2007-12-14 KR KR1020070131496A patent/KR100921003B1/ko active IP Right Grant
-
2008
- 2008-07-11 WO PCT/KR2008/004096 patent/WO2009078527A1/en active Application Filing
- 2008-07-11 US US12/735,075 patent/US8451738B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030082685A (ko) * | 2002-04-18 | 2003-10-23 | 엘지전자 주식회사 | 버스클럭 전송지연 보상장치와 그 방법 |
JP2006260071A (ja) * | 2005-03-16 | 2006-09-28 | Oki Data Corp | メモリ制御装置および情報処理装置 |
Also Published As
Publication number | Publication date |
---|---|
KR20090063956A (ko) | 2009-06-18 |
US8451738B2 (en) | 2013-05-28 |
WO2009078527A1 (en) | 2009-06-25 |
US20100254270A1 (en) | 2010-10-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9722944B2 (en) | Rate adaptation across asynchronous frequency and phase clock domains | |
US7668276B2 (en) | Phase adjustment apparatus and method for a memory device signaling system | |
US20130329503A1 (en) | Command paths, apparatuses, memories, and methods for providing internal commands to a data path | |
EP2355431B1 (en) | Reception circuit, information processing device, and buffer control method | |
WO2008130878A2 (en) | Techniques for improved timing control of memory devices | |
KR20070098713A (ko) | 데이터 인터페이스 교정 방법 및 장치 | |
WO2007107059A1 (fr) | Système intégré et son procédé de commande | |
US8582706B2 (en) | Training a data path for parallel data transfer | |
CN117852488B (zh) | 一种高速串行数据收发系统及时序自适应方法 | |
US20060209945A1 (en) | Data receiver and equalizer adapter | |
KR100921003B1 (ko) | 신호 전송 장치 및 신호 전송 방법 | |
WO2008033312A2 (en) | System for controlling high-speed bidirectional communication | |
TWI437411B (zh) | 用於時脈樹轉換處的先入先出(fifo)裝置與方法 | |
US7620138B2 (en) | Apparatus for receiving parallel data and method thereof | |
US10680963B2 (en) | Circuit and method for credit-based flow control | |
US6700409B2 (en) | Source synchronous I/O using temporal delay queues | |
US6629251B1 (en) | Elastic store circuit with vernier clock delay | |
US20160260500A1 (en) | Memory self-testing device and method thereof | |
JP6493044B2 (ja) | マルチプロセッサシステム | |
JP3562416B2 (ja) | Lsi間データ転送システム及びそれに用いるソースシンクロナスデータ転送方式 | |
US11622171B2 (en) | Image sensor apparatus and corresponding method capable of automatically adjusting signal timing margins in response to different circuit routing designs | |
US12009056B2 (en) | Data transmission apparatus and method having clock gating mechanism | |
KR20190110733A (ko) | 클럭 신호에 동기하여 신호를 전송 및 수신하는 반도체 장치 | |
JP5056262B2 (ja) | データ送信装置、データ受信装置、データ転送装置、及び電子機器 | |
KR100994356B1 (ko) | 통신 시스템 및 통신 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120927 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20130927 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20140929 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20150925 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20160929 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20170927 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20180921 Year of fee payment: 10 |