JP2006260071A - メモリ制御装置および情報処理装置 - Google Patents

Abstract

【課題】 メモリのデータ読み出し動作とメモリ制御装置のデータ受信タイミングが合わず、正常にデータの読み出しができなくなることを防止。
【解決手段】 基準クロックを所定時間遅延させた動作クロックの供給でデータの書き込み及び読み出しを行うメモリの制御装置で、基準クロックに同期して試験データをメモリに供給するデータ供給手段と、基準クロックを設定された遅延時間だけ遅延させた読出クロックを出力する可変遅延手段と、読出クロックが供給されると、試験データを読み出すための読出制御信号を出力し、メモリより出力された試験データを受信するデータ読出手段と、読み出された試験データ及び保持された試験データの一致不一致を判定するデータ判定手段と、データ判定手段が不一致と判定すると、他の遅延時間を設定する遅延時間設定手段と、他の遅延設定されると各手段を再起動するテスト制御手段とを有する。
【選択図】 図１

Description

本発明は、メモリ制御装置およびメモリ制御部を備えた情報処理装置に関し、特に、同期式メモリに対するアクセスタイミングを調整する技術に関する。

情報処理装置で用いられる記憶装置には、例えば、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような同期式メモリがある。同期式メモリは、入力されたクロックに同期させてデータの読み書きが行われる。

一方、前述の同期式メモリとの間でデータの授受を制御するメモリ制御装置は、前述のクロックを基準とした所定のタイミングで、データの授受を制御するための制御信号とデータそのものの授受を行っている。

同期式メモリに対するアクセスの高速化にともない、同期式メモリやメモリ制御装置の周囲温度の変化、供給される電源電圧の変化、あるいは、同期式メモリとメモリ制御装置とを接続する配線長の違い等により、基準となるクロックに対するタイミングの変動が無視できなくなってきている。

このように基準となるクロックに対するタイミングの変動が起きると、同期式メモリに対するデータの授受が正常に行われなくなる場合がある。

そこで、メモリ制御装置から同期式メモリに対して遅延値を調整したクロックを出力し、このクロックを基準にしてデータの授受を行う技術が提案された（下記特許文献１参照）。
特開２０００−２３５５１７号公報

しかしながら、上述した技術では、同期式メモリに対して出力するクロックの遅延値を調整してはいるものの、同期式メモリに対する書き込み信号と読み出し信号との位相差（クロックに対する時間差）を吸収できなかった。

このため、書き込み動作と読み出し動作とを共に正常に行えるように調整することが困難であるという問題があった。

本発明は、以上の点を解決するために、次の構成を採用する。
〈構成１〉
基準クロックを所定時間遅延させて得た動作クロックの供給でデータの書き込み及び読み出しを行うメモリを制御するためのメモリ制御装置であって、前記基準クロックに同期して試験データを前記メモリに供給するデータ供給手段と、遅延時間が設定可能で、入力された前記基準クロックを設定された遅延時間だけ遅延させて、読出クロックとして出力する可変遅延手段と、前記読出クロックが供給されると、前記メモリより前記試験データを読み出すための読出制御信号を前記メモリに出力し、前記メモリより前記試験データが出力されると、該試験データを受信するデータ読出手段と、前記読み出された試験データ及び保持されている前記試験データの一致、不一致を判定するデータ判定手段と、前記データ判定手段が不一致と判定すると、前記可変遅延手段を制御して他の遅延時間を設定する遅延時間設定手段と、前記他の遅延時間が設定されると、前記各手段を再起動するテスト制御手段とを有することを特徴とする。
〈構成２〉
構成１のメモリ制御装置において、前記所定の遅延時間は、前記判定に基づいて取得される最大及び最小の遅延時間より算出される前記両遅延時間の平均遅延時間であることを特徴とする。
〈構成３〉
情報処理装置において、書き換え可能な記憶手段と、前記記憶手段に対するデータの入出力制御を行うメモリ制御手段と、基準クロックを発生させ、前記メモリ制御手段に対して第一のクロックとして供給するクロック発生手段と、前記クロック発生手段により発生された基準クロックを遅延させて前記記憶手段に供給する第一の遅延手段と、前記クロック発生手段により発生された基準クロックを遅延させて前記メモリ制御手段に第二のクロックとして供給する第二の遅延手段と、前記第一および第二の遅延手段に対して遅延値を設定する遅延値設定手段とを備え、前記メモリ制御手段は、前記第一のクロックに基づいて前記記憶手段に対する書き込みデータを出力し、前記第二のクロックに基づいて前記記憶手段から出力された読み出しデータを受け入れることを特徴とする。

本発明のメモリ制御装置によれば、第一のクロックとこれを遅延させた第二のクロックとを同期式メモリに対する書き込み動作と読み出し動作とで切り替えるように構成したので、書き込み動作と読み出し動作とを共に正常となるように設定可能となる。また、本発明の情報処理装置によれば、遅延時間を設定可能な別のクロックを同期式メモリに供給するように構成したので、メモリ制御装置と同期式メモリとの間のタイミング調整範囲を広くとることができる。

以下、本発明の実施形態を図を用いて詳細に説明する。

図１は、本発明の一実施の形態を示すブロック構成図である。

本発明のメモリ制御装置１００は、コンピュータ等に設けられ、ＳＤＲＡＭ等のように基準クロックの供給でデータの書き込み及び読み出しを行うメモリ２００とアドレス／制御信号線及びデータ信号線を介して接続されている。また、このメモリ制御装置１００は、基準クロックの供給を行う基準クロック発生部１０と接続されている。

このメモリ制御装置１００は、基準クロック発生部１０からの基準クロックの供給で動作するメモリ２００とデータ授受を行うものであり、メモリ制御部２０、第一可変遅延手段３０及び第二可変遅延手段４０を有している。

メモリ制御部２０は、制御手段５０、データ供給手段２０Ａ、データ読出手段２０Ｂ、遅延時間設定手段２０Ｃ、レジスタ２０Ｄ、及びデータ判定手段２０Ｅを有している。

制御手段５０は、いわゆるＣＰＵとしてメモリ制御部２０の統括制御を行う。

レジスタ２０Ｄには、後述する遅延時間設定手段２０Ｃが第二可変遅延手段４０に遅延設定を行うために必要なデータが格納される。このレジスタ２０Ｄには、第二可変遅延手段４０を遅延設定するテストの実施回数を示すテスト回数値も格納されている。

データ供給手段２０Ａは、メモリ２００に試験データを供給する手段であり、図示しないコンピュータの制御部によって、試験データの読み出しが正常にできるか否かのテストを指示するテスト指示信号がメモリ制御部２０に入力されると、制御手段５０により基準クロック発生部１０の基準クロックに同期して起動される。

このデータ供給手段２０Ａは、メモリ２００とのデータ授受のテストをするための試験データを生成すると共に、試験データの書き込み先を示す書込アドレス信号を含む書込制御信号をメモリ２００に供給する。この際にデータ供給手段２０Ａは、試験データをレジスタ２０Ｄに格納する。尚、この試験データは、例えば、パリティビットが付加されたデータのように比較が可能な形式をしたデータであればどのようなものでもよい。

第一可変遅延手段３０は、基準クロック発生部１０から供給される基準クロックを設定された遅延時間だけ遅延させた動作クロックをメモリ２００に供給する手段であり、この第一可変遅延手段３０には、データ供給手段２０Ａからの書込制御信号の入力タイミングに同期する動作クロックがメモリ２００に供給できるように遅延時間が設定されており、これにより、メモリ２００は、データ供給手段２０Ａより供給される試験データの書き込みを行うことができる。メモリ２００は、試験データの書き込みが完了すると、書き込みが完了したことを示す書込完了信号をメモリ制御部２０に出力する。

メモリ制御部２０にメモリ２００より書込完了信号が入力されると、制御手段５０は、第二可変遅延手段４０に遅延時間を初期設定した上でデータ読出手段２０Ｂを起動させる。

データ読出手段２０Ｂは、メモリ２００から試験データを読み出す手段であり、試験データの読み出し先を示す読出アドレス信号を含む読出制御信号をメモリ２００に供給する。

メモリ２００は、データ読出手段２０Ｂより読出制御信号が供給されると、読出アドレス信号に基づいて、試験データを読み出すと共に、読み出した試験データをメモリ制御部２０に出力する。

メモリ制御部２０に読み出された試験データがメモリ２００より供給されると、制御手段５０は、読み出された試験データをレジスタ２０Ｄに格納する。

データ判定手段２０Ｅは、レジスタ２０Ｄに保持されている試験データと読み出された試験データの一致、不一致を判定するための手段であり、レジスタ２０Ｄに読み出された試験データが格納されると、レジスタ２０Ｄの保持されている試験データと読み出された試験データを比較することにより、両データの一致、不一致の判定を開始する。

遅延時間設定手段２０Ｃは、上述した第二可変遅延手段４０の遅延設定を行う手段であり、初期設定及びデータ判定手段２０Ｅの判定に基づいて、後述するように第二可変遅延手段４０に所定の遅延設定を繰り返して行う。

制御手段５０は、遅延時間設定手段２０Ｃが第二可変遅延手段４０に遅延パラメータを設定する毎にデータ読出手段２０Ｂ等を再起動させる。

ここで、基準クロックを所定時間遅延させて得られる読出クロックを出力する第二可変遅延手段４０に対する遅延設定について説明する。

図２は、遅延時間設定手段２０Ｃが設定可能な遅延パラメータと基準クロックの遅延時間の関係を示す図である。

図２において、基準クロックの周波数がｆ[ＭＨｚ]（ｆ：正の整数）である場合、周期１／ｆ[μｓ]の各１／２周期の範囲（−０．５／ｆ〜０．５／ｆ[μｓ]）で遅延設定ができることを示している。

遅延時間設定手段２０Ｃは、上述した周期範囲内において第二可変遅延手段４０に遅延設定が可能で、基準クロックを遅延させた読出クロックを算出するための遅延パラメータｔの数を算出する遅延パラメータ数算出式２ｎ＋１（ｎ：１、２、３・・・）を図示しないメモリに保持しており、図示しないコンピュータの電源オン時に制御手段５０より、設定係数値ｎが設定されると、遅延パラメータ数算出式より設定可能な遅延パラメータ数を算出し、遅延パラメータｔが取り得る値として「０」から遅延パラメータ数に応じた数を決定する。

例えば、遅延時間設定手段２０Ｃの設定系数値ｎに「２」が設定された場合、遅延設定数算出式より、設定可能な遅延パラメータ数「５」が算出される。これにより、遅延時間設定手段２０Ｃは、遅延パラメータ数「５」に基づいて、遅延パラメータｔが取り得る値として５つのパラメータ「０」、「１」、「２」、「３」、「４」を決定する。

引き続き、遅延時間設定手段２０Ｃは、決定された遅延パラメータ（ｔ：０、１、２、３、４）より、中央の遅延パラメータを判定すると共に、該中央の遅延パラメータ及び設定計数値ｎを第二可変遅延手段４０に設定する。即ち、遅延時間設定手段２０Ｃは、中央の遅延パラメータを「２」と判定すると共に、遅延パラメータに「２」及び設定系数値ｎに「２」を第二可変遅延手段４０に設定する。

第二可変遅延手段４０は、基準クロックを遅延させる遅延時間を算出する遅延時間算出式（ｔ−ｎ）／（２×ｎ×ｆ）[μｓ]を図示しないメモリに保持しており、遅延パラメータｔ及び設定係数値ｎが設定されると、遅延時間算出式より算出される遅延時間だけ基準クロックを遅延させた読出クロックを出力する。本実施例では、初期設定として遅延時間設定手段２０Ｃから遅延パラメータｔに「２」及び設定係数値ｎに「２」が設定されることで、遅延時間算出式中の（ｔ−ｎ）＝０となることから、基準クロックから遅延することがない読出クロックを出力する初期設定が可能となる。

初期設定後、遅延時間設定手段２０Ｃは、データ判定手段２０Ｅの判定に基づいて、第二可変遅延手段４０に対し設定すべき残りの遅延パラメータ（ｔ：０、１、３、４）を判断し、その設定を繰り返し行う。

即ち、データ判定手段２０Ｅは、レジスタ２０Ｄに保持されている試験データとメモリから読み出された試験データの一致、不一致を判定し、両データが一致すると判定すると、第二可変遅延手段４０に設定されている中央の遅延パラメータ「２」よりも１パラメータ上である遅延パラメータ「３」を第二可変遅延手段４０に設定する。これにより、第二可変遅延手段４０は、上記遅延時間算出式にｔ＝３、ｎ＝２を代入して算出される遅延時間（３−２）／（２×２×ｆ）[μｓ]だけ基準クロックを遅延させた読出クロックを出力する。

一方、データ判定手段２０Ｅが両データは不一致と判定すると、遅延時間設定手段２０Ｃは、第二可変遅延手段４０に設定されている遅延パラメータ「２」を最大の遅延パラメータとしてレジスタ２０Ｄに格納すると共に、中央の遅延パラメータ「２」よりも１パラメータ下である遅延パラメータ「１」を第二可変遅延手段４０に設定する。これにより、第二可変遅延手段４０は、上記遅延時間算出式にｔ＝１、ｎ＝２を代入して算出される遅延時間（１−２）／（２×２×ｆ）[μｓ]だけ基準クロックを遅延させた読出クロックを出力する。

次に、第二可変遅延手段４０に遅延パラメータ「３」が設定されて両データが一致した場合、遅延時間設定手段２０Ｃは、第二可変遅延手段４０に遅延パラメータ「４」を設定する。一方、両データが不一致の場合、上述したように最大の遅延パラメータとして、遅延パラメータ「３」をレジスタ２０Ｄに格納すると共に、第二可変遅延手段４０に遅延パラメータ「１」を設定し、上記の遅延時間算出式に基づいて更に遅延させた読出クロックを出力させる。

さらに、第二可変遅延手段４０に遅延パラメータ「１」が設定されて両データが一致した場合、遅延時間設定手段２０Ｃは、第二可変遅延手段４０に遅延パラメータ「０」を設定する。一方、両データが不一致の場合、上述したように最小の遅延パラメータとして、遅延パラメータ「１」をレジスタ２０Ｄに格納する。

制御手段５０は、上述したように遅延時間設定手段２０Ｃが第二可変遅延手段４０に遅延パラメータを設定する毎に、データ読出手段２０Ｂ及びデータ判定手段２０Ｅを再起動させる。

遅延時間設定手段２０Ｃは、レジスタ２０Ｄに最大及び最小の遅延パラメータが格納されると、最大及び最小の遅延パラメータに基づいて平均の遅延パラメータを算出し、平均の遅延パラメータを第二可変遅延手段４０に設定する。本実施例においては、算出される平均の遅延パラメータが小数を含む場合、小数点以下は、切り上げ処理される。例えば、最大の遅延パラメータが「３」で、最小の遅延パラメータが「２」の場合、設定すべき平均の遅延パラメータは、「２」となる。

制御手段５０は、第二可変遅延手段４０に平均の遅延パラメータが設定されると、レジスタ２０Ｄのテスト回数値を参照し、テスト回数値に基づいて、第二可変遅延手段４０の遅延設定を繰り返すか否か制御する。本実施例においては、テスト回数値は、「１」であるため遅延設定は終了する。テスト回数値が「１」以上であった場合、制御手段５０は、例えば、設定係数値「２」を「３」と設定変更することで、上記の遅延時間算出式（ｔ−ｎ）／（２×ｎ×ｆ）[μｓ]中の２×ｎが大きくなることから、さらに詳細な遅延時間の設定ができる。

上述したように構成されたメモリ制御装置１００がメモリ２００から正常に試験データを受信できるように第二可変遅延手段４０の遅延設定を行う手順を以下に説明する。

図３は、実施例の読出クロック調整手順を示すフローチャートである。

本実施例において、第一可変遅延手段３０は、メモリ２００がメモリ制御装置１００より供給される試験データを正常に書き込むことができる動作クロックを供給し、遅延時間設定手段２０Ｃは、遅延パラメータ数算出式２ｎ＋１を図示しないメモリに保持しており、図示しないコンピュータの電源オン時に制御手段５０により、設定係数値ｎに「２」が設定される。これにより、遅延時間設定手段２０Ｃは、第二可変遅延手段４０に設定可能な遅延パラメータ数「５」を算出すると共に、遅延パラメータ数「５」に基づいて、遅延パラメータｔが取り得る値として５つのパラメータ「０」、「１」、「２」、「３」、「４」を決定する。

引き続き、遅延時間設定手段２０Ｃは、決定された遅延パラメータｔ（ｔ：０、１、２、３、４）より、中央の遅延パラメータを「２」と判定すると共に、遅延パラメータｔに「２」及び設定係数値ｎに「２」を第二可変遅延手段４０に設定する。

第二可変遅延手段４０は、基準クロックを遅延させる遅延時間を算出する遅延時間算出式（ｔ−ｎ）／（２×ｎ×ｆ）[μｓ]を図示しないメモリに保持しており、これにより、遅延時間設定手段２０Ｃから遅延パラメータ「２」及び設定係数値「２」が設定されることで、上記の遅延時間算出式中の（ｔ−ｎ）＝０となることから、基準クロックから遅延することがない読出クロックを出力する初期設定が可能となる。

さらに、レジスタ２０Ｄには、テストを実施する回数を示すテスト回数値「１」が格納されているとする。

まず、図示しないコンピュータの制御部より、データの書き込み及び読み出しが正常にできるか否かのテストを指示するテスト指示信号がメモリ制御部２０に入力されると、制御手段５０は、基準クロック発生部１０の基準クロックに同期してデータ供給手段２０Ａを起動する。

データ供給手段２０Ａは、メモリ２００とのデータ授受のテストをするための試験データを生成すると共に、試験データの書き込み先を示す書込アドレス信号を含む書込制御信号をメモリ２００に供給する。この際にデータ供給手段２０Ａは、試験データをレジスタ２０Ｄに格納する（ステップＳ６０１）。

ここで、第一可変遅延手段３０は、データ供給手段２０Ａからの書込制御信号の入力タイミングに同期する動作クロックがメモリ２００に供給できるように遅延時間が設定されており、これにより、メモリ２００は、データ供給手段２０Ａより供給される試験データの書き込みを行うことができる。メモリ２００は、試験データの書き込みが完了すると、書き込みが完了したことを示す書込完了信号をメモリ制御部２０に出力する。

メモリ制御部２０にメモリ２００より書込完了信号が入力されると、制御手段５０は、遅延時間設定手段２０Ｃを動作させて、第二可変遅延手段４０に遅延時間を初期設定した上でデータ読出手段２０Ｂを起動させる（ステップＳ６０２）。

データ読出手段２０Ｂは、メモリ制御部２０より試験データの読み出し先を示す読出アドレス信号を含む読出制御信号をメモリ２００に供給する（ステップＳ６０３）。

メモリ２００は、データ読出手段２０Ｂより、読出制御信号が供給されると、読出アドレス信号に基づいて、試験データを読み出すと共に、読み出した試験データをメモリ制御部２０に出力する（ステップＳ６０４）。

メモリ制御部２０に読み出された試験データがメモリ２００より入力されると、制御手段５０は、読み出された試験データをレジスタ２０Ｄに格納する（ステップＳ６０５）。

レジスタ２０Ｄに読み出された試験データが格納されると、データ判定手段２０Ｅは、レジスタＤに保持されている試験データとメモリから読み出された試験データを比較することにより、両データの一致、不一致の判定を開始する（ステップＳ６０６）。

データ判定手段２０Ｅがレジスタ２０Ｄの保持されている試験データと読み出された試験データの一致、不一致を判定し、両データは一致すると判定すると、第二可変遅延手段４０に設定されている中央の遅延パラメータ「２」よりも１パラメータ上である遅延パラメータ「３」を第二可変遅延手段４０に設定する。これにより、第二可変遅延手段４０は、上記遅延時間算出式にｔ＝３、ｎ＝２を代入して算出される遅延時間（３−２）／（２×２×ｆ）[μｓ]だけ基準クロックを遅延させた読出クロックを出力する（ステップＳ６０７）。

一方、データ判定手段２０Ｅが両データは不一致と判定すると、遅延時間設定手段２０Ｃは、第二可変遅延手段４０に設定されている遅延パラメータ「２」を最大の遅延パラメータとしてレジスタ２０Ｄに格納すると共に、中央の遅延パラメータ「２」よりも１パラメータ下である遅延パラメータ「１」を第二可変遅延手段４０に設定する。これにより、第二可変遅延手段４０は、上記遅延時間算出式にｔ＝１、ｎ＝２を代入して算出される遅延時間（１−２）／（２×２×ｆ）[μｓ]だけ基準クロックを遅延させた読出クロックを出力する（ステップＳ６０８＆Ｓ６０９）。

次に、第二可変遅延手段４０に遅延パラメータ「３」が設定されて両データが一致した場合、遅延時間設定手段２０Ｃは、第二可変遅延手段４０に遅延パラメータ「４」を設定する（ステップＳ６０７）。一方、両データが不一致の場合、上述したように、最大の遅延パラメータとして遅延パラメータ「３」をレジスタ２０Ｄに格納すると共に、第二可変遅延手段４０に遅延パラメータ「１」を設定し、上記の遅延時間算出式に基づいて更に遅延させた読出クロックを出力させる（ステップＳ６０８＆Ｓ６０９）。

さらに、第二可変遅延手段４０に遅延パラメータ「１」が設定されて両データが一致した場合、遅延時間設定手段２０Ｃは、第二可変遅延手段４０の遅延パラメータｔに「０」を設定する（ステップＳ６１４）。一方、両データが不一致の場合、最小の遅延パラメータとして遅延パラメータ「１」をレジスタ２０Ｄに格納する（ステップＳ６１５）。

制御手段５０は、上述したように遅延時間設定手段２０Ｃが第二可変遅延手段４０に遅延パラメータを設定する毎に、データ読出手段２０Ｂ及びデータ判定手段２０Ｅを再起動させる。

遅延時間設定手段２０Ｃは、レジスタ２０Ｄに最大及び最小の遅延パラメータを格納されると、最大及び最小の遅延パラメータに基づいて平均の遅延パラメータを算出し、平均の遅延パラメータを第二可変遅延手段４０に設定する（ステップＳ６１６＆Ｓ６１７）。本実施例においては、算出される平均の遅延パラメータが小数を含む場合、小数点以下は、切り上げ処理される。例えば、最大の遅延パラメータが「３」で、最小の遅延パラメータが「２」の場合、設定すべき平均の遅延パラメータは、「３」となる。

制御手段５０は、第二可変遅延手段４０に平均の遅延パラメータが設定されると、レジスタ２０Ｄのテスト回数値を参照し、テスト回数値に基づいて、第二可変遅延手段４０の遅延設定を繰り返すか否か制御する（ステップＳ６１８）。本実施例においては、テスト回数値は、「１」であるため遅延設定は終了する。テスト回数値が「１」以上であった場合、制御手段５０は、例えば、設定係数値「２」を「３」と設定変更することで、上記の遅延時間算出式（ｔ−ｎ）／（２×ｎ×ｆ）［μｓ］中の「２×ｎ」が大きくなることから、さらに詳細な遅延時間の設定ができる。

本実施例のメモリ制御装置１００によれば、基準クロックを所定時間遅延させた動作クロックの供給でメモリ２００に書き込まれた試験データを読み出すために、基準クロックを遅延させた読出クロックが供給されると、読出制御信号をメモリ２００に出力し、メモリ２００より試験データが読み出されると、試験データを受信し、読み出された試験データ及び保持されている試験データの一致、不一致を判定し、一致と判定すると、第二可変遅延手段４０に設定されている遅延パラメータよりも１パラメータ上の遅延パラメータを設定し、両データが不一致と判定されるまで遅延設定を繰り返す。

両データが不一致と判定されると、第二可変遅延手段４０に設定されていた遅延パラメータを最大の遅延パラメータとしてレジスタ２０Ｄに格納すると共に、第二可変遅延手段４０に設定されている遅延パラメータよりも１パラメータ下の遅延パラメータを設定し、さらに、両データが不一致と判定されるまで遅延設定を繰り返す。

両データが不一致と判定されると、第二可変遅延手段４０に設定されていた遅延パラメータを最小の遅延パラメータとしてレジスタ２０Ｄに格納すると共に、最小の遅延パラメータ及び最大の遅延パラメータより平均の遅延パラメータを算出し、平均の遅延パラメータを第二可変遅延手段４０に設定する。

これにより、第二可変遅延手段４０は、設定された遅延パラメータに基づいて、基準クロックを遅延させることから、メモリ制御装置１００には、所望の入力タイミングにて読出クロックが供給され、メモリ２００の試験データ読み出し動作とメモリ制御装置１００の試験データ受信タイミングが合わず、正常にデータの読み出しができなくなることを防止できる。

一般にメモリ制御装置１００及びメモリ２００間において授受されるデータは、例えば、メモリ制御装置１００より出力されたデータがメモリ２００に受信されるまでデータ信号線内に一定時間有効に保持されている必要がある。このデータが有効に保持される時間は、有効データ時間といわれ、この有効データ時間が長いほど安定したデータ授受が実現される。この有効データ時間は、メモリ制御装置１００がメモリ２００に対して出力するデータの電圧レベルによって変動することが知られている。

そこで、実施例では、第一可変遅延手段３０の遅延設定が完了した後に第二可変遅延手段４０の遅延設定を実施する構成であったが、第一可変遅延手段３０の遅延設定時にデータが有効に維持される最大の有効データ時間を確保することができる電圧レベルを調整した後に第二可変遅延手段４０の遅延設定を実施する構成としてもよい。

実施例において、メモリ制御装置１００は、１つのメモリ２００に対して供給される動作クロック及び読み出し時にメモリ制御装置１００に供給される読出クロックの入力タイミングを調整する構成であったが、メモリ制御装置１００が複数のメモリに対して供給される複数の動作クロックの入力タイミング及び読み出し時にメモリ制御装置１００に供給される読出クロックの入力タイミングを調整する構成としてもよい。

本発明の一実施の形態を示すブロック構成図。 遅延時間設定手段２０Ｃが設定可能な遅延パラメータと基準クロックの遅延時間の関係を示す図。 実施例の読出クロック調整手順を示すフローチャートである。

符号の説明

１００ メモリ制御装置
２００ メモリ
１０ 基準クロック発生部
２０ メモリ制御部
２０Ａ データ供給手段
２０Ｂ データ読出手段
２０Ｃ 遅延時間設定手段
２０Ｄ レジスタ
２０Ｅ データ判定手段
３０ 第一可変遅延手段
４０ 第二可変遅延手段
５０ 制御手段

Claims (3)

1. 基準クロックを所定時間遅延させて得た動作クロックの供給でデータの書き込み及び読み出しを行うメモリを制御するためのメモリ制御装置であって、
   前記基準クロックに同期して試験データを前記メモリに供給するデータ供給手段と、
   遅延時間が設定可能で、入力された前記基準クロックを設定された遅延時間だけ遅延させて、読出クロックとして出力する可変遅延手段と、
   前記読出クロックが供給されると、前記メモリより前記試験データを読み出すための読出制御信号を前記メモリに出力し、前記メモリより前記試験データが出力されると、該試験データを受信するデータ読出手段と、
   前記読み出された試験データ及び保持されている前記試験データの一致、不一致を判定するデータ判定手段と、
   前記データ判定手段が不一致と判定すると、前記可変遅延手段を制御して他の遅延時間を設定する遅延時間設定手段と、
   前記他の遅延時間が設定されると、前記各手段を再起動するテスト制御手段と、
   を有することを特徴とするメモリ制御装置。
2. 前記所定の遅延時間は、前記判定に基づいて取得される最大及び最小の遅延時間より算出される前記両遅延時間の平均遅延時間であることを特徴とする請求項１記載のメモリ制御装置。
3. 書き換え可能な記憶手段と、
   前記記憶手段に対するデータの入出力制御を行うメモリ制御手段と、
   基準クロックを発生させ、前記メモリ制御手段に対して第一のクロックとして供給するクロック発生手段と、
   前記クロック発生手段により発生された基準クロックを遅延させて前記記憶手段に供給する第一の遅延手段と、
   前記クロック発生手段により発生された基準クロックを遅延させて前記メモリ制御手段に第二のクロックとして供給する第二の遅延手段と、
   前記第一および第二の遅延手段に対して遅延値を設定する遅延値設定手段とを備え、
   前記メモリ制御手段は、前記第一のクロックに基づいて前記記憶手段に対する書き込みデータを出力し、前記第二のクロックに基づいて前記記憶手段から出力された読み出しデータを受け入れることを特徴とする情報処理装置。
   

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