JP2003122625A - インターフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】 アクセス対象に対して適正なデータアクセス
を実行するためのインターフェース回路を提供する。 【解決手段】 動作の基準となる基準クロックと同位相
及び異なる位相の複数のクロックを生成し、生成したク
ロックの内のいずれか１つを選択してアクセス対象に供
給すると共に、アクセス対象からのデータを各々異なる
タイミングで取り込む複数のパスを設け、複数のパスの
内のいずれか１つを選択して、選択したパスによりアク
セス対象からのデータを読み込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、インターフェース
回路に係り、特にアクセス対象に対して適正なデータア
クセスを実行するためのインターフェース回路に関す
る。

【０００２】

【従来の技術および発明が解決しようとする課題】シン
クロナス・ダイナミック・ランダム・アクセス・メモリ
ー(以降ＳＤＲＡＭと呼ぶ)に対してデータアクセスを実
行する場合、ＳＤＲＡＭはアドレス及びコマンド等のＳ
ＤＲＡＭ制御信号をインターフェース回路から受け取
り、データの書き込み動作や読み出し動作を行ってい
る。

【０００３】前記アドレス、コマンド及びデータ信号は
全てＳＤＲＡＭに入力されるクロック信号のクロックエ
ッジ(立ち上がりエッジ)に同期して転送される。データ
書き込み時に、アドレス及びコマンド信号と書き込みデ
ータ信号をメモリーインターフェース回路からＳＤＲＡ
Ｍに確実に転送するためには、ＳＤＲＡＭ動作クロック
の立ち上がりエッジに対してセットアップ時間と呼ばれ
る一定時間以上前に全ての信号が確定している必要があ
る。また、ＳＤＲＡＭ動作クロックの立ち上がりエッジ
に対してホールド時間と呼ばれる一定時間以上後まで全
ての信号が状態を保持しておく必要がある。上述のセッ
トアップ時間やホールド時間を満足しない場合、本来書
き込むべきデータとは違ったデータがＳＤＲＡＭに書き
込まれる恐れがある。

【０００４】一方、データ読み出し時には、データ信号
はＳＤＲＡＭ動作クロックの立ち上がりエッジからデー
タアクセス時間と呼ばれる一定時間後に、ＳＤＲＡＭか
ら出力されてメモリーインターフェース回路に転送され
る。メモリーインターフェース内部では、このデータ信
号をＤラッチ等の受信素子を使って取り込む。このＤラ
ッチでのデータ取り込みの際についても、メモリーイン
ターフェース内部動作クロックのエッジに対してセット
アップ時間とホールド時間を満足しなければ、誤ったデ
ータを取り込んでしまう恐れがある。

【０００５】例えば、図１２に示すようなタイミング
で、メモリーインターフェース内部動作クロック及びＳ
ＤＲＡＭ動作クロックが動作し、アドレス／コマンド、
書き込みデータ、及び読み込みデータの各信号にアクセ
スする場合で考えると、アドレス／コマンド信号及び書
き込みデータ信号について、ＳＤＲＡＭ動作クロックの
立ち上がりエッジＴ₀に対する、セットアップ時間Ｓｗ
及びホールド時間Ｈｗが確保される必要がある。また、
読み込みデータについて、メモリーインターフェース内
部動作クロックの立ち上がりエッジＴ₁に対する、セッ
トアップ時間Ｓ_R及びホールド時間Ｈ_Rが確保される必要
がある。

【０００６】ところが近年、半導体プロセス技術の向上
に伴い、ＳＤＲＡＭの動作クロック周波数は上昇してき
ており、データアクセスを確実に実施するために必要な
セットアップ時間、ホールド時間を確保することが困難
になってきている。

【０００７】特開平９−１８５４２７号公報に開示され
た技術では、データアクセスを確実に実施する目的で、
図１３に示すように、メモリーインターフェース内部の
動作クロックとＳＤＲＡＭ動作クロックとの位相関係を
調整できるように構成している。この位相調整方式で
は、メモリーインターフェース内部動作クロックの位相
と１８０°位相の異なるクロックを生成し、更にそのク
ロックを遅延時間の異なる複数の遅延回路を通すこと
で、メモリーインターフェース内部の動作クロックと位
相の異なる複数のクロックを出力させ、そのうちのいづ
れか１つを選択したクロックをＳＤＲＡＭの動作クロッ
クとして出力する事を特徴としている。

【０００８】例えば図１４に示すタイミングチャートに
おいて、読み込みデータのセットアップ時間が非常に短
くなる場合でも、遅延回路による遅延時間を短く設定す
る事でＳＤＲＡＭ動作クロックの立ち上がり位置を前に
シフトすることができ、その結果読み込みデータのセッ
トアップ時間を大きく取る事ができ、ＳＤＲＡＭへのデ
ータアクセスを確実に実施することが可能となる。

【０００９】一方、システムによってはＳＤＲＡＭを増
設したい場合があるが、ＳＤＲＡＭの増設には、デュア
ル・インライン・メモリー・モジュール(以降ＤＩＭＭと呼
ぶ)を使用する場合が多い。ＤＩＭＭは複数個のＳＤＲ
ＡＭデバイスを基板上に実装した構成となっており、マ
ザーボード上に実装されているコネクタに接続する事
で、容易にメモリーの増設が可能となっている。

【００１０】メモリーインターフェース回路から出力さ
れるクロック信号は、図１４に示すように、遅延回路に
よる遅延時間に、出力バッファの遅延時間、配線の遅延
時間が加えられてＳＤＲＡＭに到達する。この出力バッ
ファの遅延時間+配線の遅延時間の値をまとめて、以下
遅延時間と呼ぶ。

【００１１】ＤＩＭＭにはメモリー容量やＤＩＭＭに実
装されるデバイスの種類によりいくつかタイプがある
が、タイプの違いによりアドレス／コマンドのような制
御端子やデータ端子等に接続されるデバイスの数が違っ
ている。表1に、ＤＩＭＭの主な種類毎の各端子に接続
されるデバイス数を示す。

【００１２】

【表１】

【００１３】［表1］の ＤＩＭＭ Ｔｙｐｅの列につい
て少し説明すると、６４ＭＢ（×８ｂ ｄｅｖ）と記載
しているものは、ＤＩＭＭの容量が６４Ｍｂｙｔｅで、
ＤＩＭＭに搭載されているＳＤＲＡＭは８ｂｉｔ構成の
デバイスをを使用しているということを表している。

【００１４】例えば、［表1］の網掛けがかかっていな
い行に当たる、１２８メガバイトのＤＩＭＭでは、ＤＩ
ＭＭのコマンド（ＲＡＳ及びＣＡＳ及びＷＥ及びＣ
Ｓ）、クロック（Ｃｌｏｃｋ）、アドレス（ＢＡ及びＡ
ｄｄｒｅｓｓ）端子にはそれぞれ８個のＳＤＲＡＭデバ
イスが接続され、データ（Ｄａｔａ）には1個のＳＤＲ
ＡＭデバイスが接続されている。

【００１５】このＤＩＭＭと比較して、６４ＭＢ（×１
６ｂ Ｄｅｖ）のＤＩＭＭでは、ＤＩＭＭのコマンド
（ＲＡＳ及びＣＡＳ及びＷＥ及びＣＳ）、クロック（Ｃ
ｌｏｃｋ）、アドレス（ＢＡ及びＡｄｄｒｅｓｓ）端子
にはそれぞれ４個のデバイスが接続され、データ（Ｄａ
ｔａ）には１個のデバイスが接続されており、前記の１
２８メガバイトのＤＩＭＭと比較して、コマンド（ＲＡ
Ｓ及びＣＡＳ及びＷＥ及びＣＳ）、クロック（Ｃｌｏｃ
ｋ）、アドレス（ＢＡ及びＡｄｄｒｅｓｓ）端子の負荷
は半分になっていることが分かる。

【００１６】一方、メモリーインターフェース回路から
出力されるＳＤＲＡＭの制御信号やデータ信号の遅延時
間は、デバイスの接続数に大きく依存することが知られ
ている。

【００１７】遅延時間は伝送線路シミュレーションによ
り遅延計算が可能である。図１５に、１２８Ｍｂｙｔｅ
のＤＩＭＭを２枚実装した状態でのデバイスの接続数と
遅延時間との関係を示す。

【００１８】図１５によれば、例えば、データ（Ｄａｔ
ａ）では、デバイスの接続数が２個、平均的な遅延時間
＝２ｎｓｅｃ、動作環境条件(周囲温度や電圧)の変化に
より±１ｎｓｅｃ遅延時間のばらつく可能性があること
が分かる。

【００１９】また、アドレスでは、デバイスの接続数が
１６個、平均的な遅延時間＝６．３ｎｓｅｃ程度となっ
ており、動作環境条件(周囲温度や電圧)の変化により±
２．５ｎｓｅｃ程度ばらつく可能性があることが分か
る。

【００２０】図１６に、ＤＩＭＭを２枚実装した状態
で、遅延時間が最大になる場合を例にしたタイミングチ
ャートを示す。図１５に示す遅延時間から、データの遅
延時間を３ｎｓｅｃ、アドレス及びコマンドの遅延時間
を９ｎｓｅｃ、クロックの遅延時間を５ｎｓｅｃとそれ
ぞれ仮定している。また、アクセス時間を６ｎｓｅｃ、
入力バッファの遅延時間を２ｎｓｅｃ、配線の遅延時間
を１ｎｓｅｃとそれぞれ仮定している。

【００２１】上記条件下では、図１６から明らかなよう
に、ＳＤＲＡＭに入力するアドレス及びコマンドのＳＤ
ＲＡＭ動作クロックに対するセットアップ時間は１ｎｓ
ｅｃであり、１００ＭＨｚのＳＤＲＡＭの場合に必要な
セットアップ時間は１．５ｎｓｅｃ以上必要であるた
め、スペックに適合しない結果になることがわかる。し
たがってこの状態では、ＳＤＲＡＭに対するアドレス情
報やコマンドが正常に転送できない恐れがあり、ＳＤＲ
ＡＭへのアクセスが確実に実施されない恐れが出てく
る。

【００２２】そこで、書き込みデータのホールド時間は
３ｎｓｅｃあるため、クロックを１ｎｓｅｃ遅らせる事
により、アドレスのセットアップ時間を２ｎｓｅｃに、
書き込みデータのホールド時間を２ｎｓｅｃにすること
が可能となる。これによりＳＤＲＡＭに対しアドレス及
びコマンド及び書き込みデータのセットアップ時間、ホ
ールド時間が確保できるようになりＳＤＲＡＭへの書き
込みアクセスが確実に行なわれる。

【００２３】次に、読み込み動作に着目すると、クロッ
クをアドレスのセットアップ時間確保のために遅らせる
前の、読み込みデータのセットアップ時間は１ｎｓｅｃ
になっている。しかし、クロックを１ｎｓｅｃ遅らせた
ことにより、相対的にＳＤＲＡＭからの読み込みデータ
の出力が１ｎｓｅｃ遅れる事となり、読み込みデータの
セットアップ時間は０ｎｓｅｃになってしまい、このよ
うな状況下では、読み込みデータを正確に取り込む事が
できなくなるという問題がある。

【００２４】本発明は上記問題点を解決するために成さ
れたものであり、アクセス対象に対して適正なデータア
クセスを実行するためのインターフェース回路を提供す
ることを目的とする。

【００２５】

【課題を解決するための手段】上記問題点を解消するた
めに、本発明のインターフェース回路は、アクセス対象
に対してデータアクセスを実行するためのインターフェ
ース回路であって、動作の基準となる基準クロックと同
位相及び異なる位相の複数のクロックを生成し、生成し
たクロックの内のいずれか１つを選択してアクセス対象
に供給する供給手段と、アクセス対象からのデータを各
々異なる位相クロックのタイミングで取り込む複数のパ
スと、前記複数のパスの内のいずれか１つを選択し、選
択したパスにより前記データを読み込む読み込み手段
と、を含んで構成されている。

【００２６】アクセス対象に対して確実にデータを転送
するためには、アクセス対象の動作クロックのエッジに
対してセットアップ時間及びホールド時間を満足する必
要がある。また、アクセス対象からのデータを取り込む
際に、確実にデータを取りこむためには、インターフェ
ース内部動作の基準となる基準クロックのエッジに対し
てセットアップ時間及びホールド時間を満足する必要が
ある。しかしながら、各種の遅延時間を考慮すると、所
定のアクセス対象の動作クロック及び基準クロックのエ
ッジでデータを取り込んだのではセットアップ時間及び
ホールド時間のいづれか１方を満足できない場合が生じ
る。

【００２７】そこで、本発明のインターフェース回路で
は、供給手段により動作の基準となる基準クロックと同
位相及び異なる位相の複数のクロックを生成し、生成し
たクロックの内のいずれか１つを選択してアクセス対象
の動作クロックとしてアクセス対象に供給する。よって
本発明では、位相の異なる複数のクロックの中から、ア
クセス対象に対してデータを転送する際にセットアップ
時間及びホールド時間の双方を満たす位相のクロックを
選択することができるので、確実にアクセス対象に対し
て制御信号及びデータを転送することができる。

【００２８】また、複数のパスは、データアクセス対象
からのデータを各々異なる位相クロックのタイミングで
取り込む。複数のパスでデータは各々異なる位相クロッ
クのタイミングで取り込まれるので、いずれかのパスで
取り込まれたデータは基準クロックに対してセットアッ
プ時間及びホールド時間の双方を満たすことができる。
読取り手段で、複数のパスの中からセットアップ時間及
びホールド時間の双方を満たすパスを選択し、選択した
パスにより取り込まれたデータを読み込む。本発明によ
れば、アクセス対象からのデータを各々異なる位相クロ
ックのタイミングで取り込む複数のパスの内のいずれか
１つを選択し、選択したパスにより前記データを読み込
むので、セットアップ時間及びホールド時間の双方を満
たすパスを選択することが可能となり、確実にデータを
取り込むことができる。

【００２９】なお、本発明は請求項２に記載のように、
前記複数のパスとして、アクセス対象が出力するデータ
を直接前記基準クロックで取り込むパス、及び、前記基
準クロックと位相の異なるクロックでデータを取り込み
その後前記基準クロックで該データを取り込むパスを含
むことができる。

【００３０】また、本発明は請求項３に記載のように、
アクセス対象からのデータの変化点を検出すると共に、
検出したデータの変化点情報を保持するデータ変化点保
持手段を備えることもでき、これにより基準クロックに
対する取り込みデータの遅延状態が検出できる。

【００３１】さらに、本発明は請求項４に記載のよう
に、検出されたデータの変化点情報に基づいて、アクセ
ス対象からのデータの取り込みに用いるパス及びエッジ
を選択することができ、請求項５に記載のように、デー
タの変化点情報の変化に応じて、選択するパス及びエッ
ジを変更することもできる。

【００３２】

【発明の実施の形態】以下、図面を参照して本発明に係
るインターフェース回路および信号調整方法について説
明する。

【００３３】図１に、本発明で提案しているメモリーイ
ンターフェース回路を用いたシステム構成例を示す。こ
のシステムでは、中央演算装置（以下「ＣＰＵ」とい
う）１０はメモリー制御回路１２を介してＤＩＭＭ１４
との間でデータ転送を行っている。メモリー制御回路１
２は、制御部１６及びインターフェース回路１８を含ん
で構成されている。

【００３４】インターフェース回路１８には、制御部１
６から出力される位相選択信号、アドレス／コマンド信
号、チップセレクト信号、書き込みデータ信号、データ
パス選択信号、及び検出有効期間信号がそれぞれ入力さ
れ、インターフェース回路１８は、位相検出信号、及び
読み込みデータ信号を制御部１６に出力している。位相
選択信号は、インターフェース回路１８内部で生成され
た異なる位相を有するクロックの中から適切な位相のク
ロックを選択するための信号である。また、データパス
選択信号は、読取りデータが異なるタイミングで読取り
データを取り込むための複数のパスに分散して入力され
た際に、複数のパスの中から適切に読取りデータにアク
セス可能なパスを選択するための信号である。また、検
出有効期間信号は、制御部１６で生成される後述の読み
込みデータ位相検出回路において信号を検出する有効期
間を定める信号である。

【００３５】制御部１６は、位相選択信号、データパス
選択信号を生成するために必要な情報を設定するための
設定手段を有し、さらに、インターフェース回路1８か
ら出力された位相検出信号の状態を、ＣＰＵ１０が読み
出し可能となるような読み出し手段を有している。

【００３６】図２に本発明に係るインターフェース回路
1８の構成例を示す。インターフェース回路１８は、1つ
または複数実装される可能性のあるＤＩＭＭ１４とデー
タ転送を行う回路である。このインターフェース回路1
８は、インターフェース回路内部の動作の基準となるク
ロック（基準クロック）を生成するＰＬＬ回路２０、位
相選択回路２２、ＤＩＭＭ１４へ出力する制御信号を基
準クロックに同期化するためのＤラッチ２４Ａ、２４
Ｂ、２４Ｃ、ＤＩＭＭ１４からの読み込みデータのデー
タパスを選択するためのデータパス選択回路２６、読み
込みデータの変化点の位相を検出するための位相検出回
路２８、インターフェース回路１８からの出力信号をド
ライブするためのバッファ３０Ａ、３０Ｂ、３０Ｃ、３
０Ｄ、及び、ＤＩＭＭ１４からの出力信号を受信するた
めの入力バッファ３２Ａ、３２Ｂを含んで構成されてい
る。

【００３７】ＰＬＬ回路２０は位相選択回路２２と接続
されており、位相選択回路２２は出力バッファ３０Ａ及
び位相検出回路２８と接続されている。ＰＬＬ回路２０
は、アドレス／コマンド信号の入力信号線と接続された
Ｄラッチ２４Ａ、チップセレクト信号の入力線と接続さ
れたＤラッチ２４Ｂ、書き込みデータ信号の信号線と接
続されたＤラッチ２４Ｃ、及びデータパス選択回路２６
と各々接続されている。Ｄラッチ２４Ａ、２４Ｂ、及び
Ｂ２４Ｃは、出力バッファ３０Ｂ、３０Ｃ、及び３０Ｄ
と各々接続されている。ＤＩＭＭ１４からのフィードバ
ッククロックが入力される入力バッファ３２Ａは、デー
タパス選択回路２６と接続されており、ＤＩＭＭ１４か
らの読み込みデータが入力される入力バッファ３２Ｂ
は、データパス選択回路２６及び位相検出回路２８と接
続されている。

【００３８】位相選択回路２２、データパス選択回路２
６、及び位相検出回路２８は制御部１６と接続されてお
り、位相選択回路２２には位相選択信号が、データパス
選択回路２６にはデータパス選択信号が、位相検出回路
には位相選択信号が各々制御部１６から入力され、デー
タパス選択回路２６からは読み込みデータ信号が、位相
検出回路２８からは位相検出信号が制御部１６へ出力さ
れる。

【００３９】ＰＬＬ回路２０は外部からクロック信号を
入力し、インターフェース回路１８の動作の基準となる
クロックの位相調整を実施し、調整後のクロックを基準
クロックＳＩＧ１０として出力し、更に基準クロックと
９０°位相の異なるクロック信号ＳＩＧ１１も同時に出
力している。

【００４０】位相選択回路２２の内部回路の構成を図３
に示す。ＰＬＬ回路２０が出力する基準クロックと同相
となる０°のクロック、及び基準クロックと９０°位相
の異なるクロックが、各々インバータ回路４４及びイン
バータ回路４６に入力されており、０°のクロックから
インバータ回路４４を通して１８０°のクロックが生成
され、９０°のクロックからインバータ回路４６を通し
て２７０°のクロックが生成される。選択回路４８に
は、上記基準クロックと０°、９０°、１８０°、２７
０°位相の異なる４本のクロック信号が入力され、制御
部１６からの位相選択信号の状態によって、４本の入力
クロックの内の何れか一つを選択して出力する。なお、
基準クロックと０°、９０°、１８０°、２７０°位相
の異なる４本のクロック信号は、位相検出回路２８にも
出力されている。

【００４１】データパス選択回路２６の内部構成を図４
に示す。ＤＩＭＭ１４が出力するデータとしてのＤＡＴ
Ａ＿ＩＮ信号は入力バッファ３２Ｂに入力される。ＤＡ
ＴＡ＿ＩＮ信号は３つのパスに分岐され、第１のパスは
ＤＡＴＡ＿ＩＮ信号が信号線を経て直接Ｄラッチ４０Ａ
へ入力され（ＲＥＡＤ Ｄａｔａ０）、Ｄラッチ４０Ａ
で基準クロックに同期されてＳＩＧ１としてデータパス
選択部４２に出力される。第２のパスは、ＤＡＴＡ＿Ｉ
Ｎ信号がフィードバッククロック信号の入力されるＤラ
ッチ３４に入力され、フィードバッククロック信号と同
期がとられてＤラッチ４０Ｂへ入力され（ＲＥＡＤ＿Ｄ
ａｔａ１）、Ｄラッチ４０Ｂで基準クロックに同期され
てＳＩＧ２としてデータパス選択部４２に出力される。
第３のパスは、ＲＥＡＤ＿Ｄａｔａ１信号が、フィード
バッククロック信号がインバータ回路３６で反転されて
入力されるＤラッチ３８に入力され、フィードバックク
ロック信号の反転信号（ＣＬＫ１）と同期がとられてＤ
ラッチ４０Ｃへ入力され（ＲＥＡＤ＿Ｄａｔａ２）、Ｄ
ラッチ４０Ｃで基準クロックに同期されてＳＩＧ３とし
てデータパス選択部４２に出力される。データパス選択
部４２では、制御部１６からのデータパス選択信号に基
づいて、ＳＩＧ１〜ＳＩＧ３のいずれか１つを選択し
て、選択した信号を読み込みデータとして制御部１６へ
出力する。

【００４２】図５に位相検出回路２８の内部構成を示
す。位相検出回路２８は、データ保持部５０Ａ、５０
Ｂ、５０Ｃ、５０Ｄ、Ｄラッチ５２Ａ、５２Ｂ、５２
Ｃ、５２Ｄを備えている。データ保持部５０Ａ、５０
Ｂ、５０Ｃ、及び５０Ｄには、前述のＲＥＡＤ＿Ｄａｔ
ａ０信号、及び制御部１６からの検出有効期間信号が各
々入力される。データ保持部５０Ａから出力される信号
は、位相選択回路２２で生成された基準クロックと９０
°位相の異なるクロック信号に同期されて位相検出信号
１として制御部１６に出力される。データ保持部５０Ｂ
から出力される信号は、位相選択回路２２で生成された
基準クロックと１８０°位相の異なるクロック信号に同
期されて位相検出信号２として制御部１６に出力され
る。データ保持部５０Ｃから出力される信号は、位相選
択回路２２で生成された基準クロックと２７０°位相の
異なるクロック信号に同期されて位相検出信号３として
制御部１６に出力される。データ保持部５０Ｄから出力
される信号は、位相選択回路２２で生成された基準クロ
ックと同相のクロック信号に同期されて位相検出信号４
として制御部１６に出力される。

【００４３】各Ｄラッチ５２では、検出有効期間信号が
有効な状態の時に、基準クロックに同期した０°クロッ
ク、及び基準クロックとは位相が９０°、１８０°、２
７０°異なるクロックでＲＥＡＤ＿Ｄａｔａ０を取り込
んで位相検出信号１〜４をセットし、検出有効期間信号
が無効な状態の時には位相検出信号１〜４を、データ保
持部５０Ａ〜５０Ｄへフィードバックして、状態を保持
するように構成されている。

【００４４】なお、本実施の形態では、９０°単位で４
タイプの位相クロックに同期した位相検出信号を４本出
力したが、検出精度を上げる目的で、位相検出回路２８
に入力するクロックを、例えば基準クロックと４５°、
９０°、１３５°、１８０°、２２５°、２７０°、３
１５°位相の異なる８タイプのクロックを生成し、この
クロックを使用して位相検出信号を８本出力することも
でき、さらに多くのクロックを生成し、生成されたクロ
ックを使用して位相検出信号を出力することもできる。

【００４５】次に、本実施の形態の作用について説明す
る。

【００４６】ＤＩＭＭ１４の制御信号であるアドレス／
コマンド（チップセレクト信号を除く）がＤラッチ２４
Ａに入力されると、Ｄラッチ２４Ａではこれらの信号を
基準クロックに同期化して出力バッファ３０Ｂを介して
ＤＩＭＭ１４に出力する。

【００４７】ここで、図６に示すように、インターフェ
ース回路１８では、アドレス／コマンド(チップセレク
ト信号を除く)信号を、チップセレクトが有効な期間の
少なくとも1クロック周期前のクロック信号から有効(ア
クティブ)にして、チップセレクト信号がアクティブな
期間を含む少なくとも２クロック周期期間を有効(アク
ティブ)な状態にする。そこで、Ｄラッチ２４Ａは、チ
ップセレクト信号がアクティブになる期間を含む２クロ
ック周期期間分、アドレス／コマンド(チップセレクト
信号を除く)信号がアクティブ状態になるように、基準
クロックに同期化して出力する。

【００４８】Ｄラッチ２４Ｂは、ＤＩＭＭ１４の制御信
号であるチップセレクト信号を基準クロックに同期化し
て出力する。インターフェース回路１８は、チップセレ
クト信号を1クロック周期期間のみ有効(アクティブ)な
状態にする。このため、Ｄラッチ２４Ｂは、1クロック
周期期間のみチップセレクト信号がアクティブ状態にな
るように基準クロックに同期化して出力する。

【００４９】Ｄラッチ２４Ｃは、ＤＩＭＭ１４への書き
込みデータ信号を基準クロックに同期化して出力する。

【００５０】アドレス／コマンド信号、チップセレクト
信号、及び書き込みデータ信号の各々が前述のように各
Ｄラッチ２４から出力された場合、ＤＩＭＭ１４を２枚
実装した状態で、遅延時間が最大になる場合の、基準ク
ロック（インターフェース内部動作クロック）、位相選
択回路２２から出力される位相選択回路出力クロック、
ＳＤＲＡＭ動作クロック、フィードバッククロック、ア
ドレス／コマンド信号、チップセレクト信号、書き込み
データ信号、及び読み込みデータ信号の関係は、図７の
タイミングチャートに示すようになる。

【００５１】なお、ここでは、インターフェース内部動
作クロックの周波数を１００ＭＨｚ（周期１０ｎｓｅ
ｃ）、書き込みデータ信号の遅延時間を３ｎｓｅｃ、ア
ドレス／コマンド信号の遅延時間を９ｎｓｅｃ、出力バ
ッファ３０Ａと配線の遅延時間による位相選択回路出力
クロックからのＳＤＲＡＭ動作クロックの遅延時間を５
ｎｓｅｃ、とそれぞれ仮定している。また、このケース
では、位相選択回路２２でＳＤＲＡＭ動作クロックの基
準となる位相選択回路出力クロックとして基準クロック
に対して９０°位相の異なるクロックを選択し、データ
パス選択回路２６でＲＥＡＤ＿Ｄａｔａ０を選択する。

【００５２】さらに、チップセレクト信号の遅延時間を
６ｎｓｅｃ、読み込みデータへのアクセス時間を６ｎｓ
ｅｃ、入力バッファの遅延時間を２ｎｓｅｃ、読取り時
の配線の遅延時間を１ｎｓｅｃとそれぞれ仮定してい
る。

【００５３】位相選択回路出力クロックは、インターフ
ェース内部動作クロックから９０°遅延しており、ＳＤ
ＲＡＭ動作クロックは、位相選択回路出力クロックから
出力バッファの遅延時間と配線の遅延時間（５ｎｓｅ
ｃ）分加算した時間だけ遅延している。また、フィード
バッククロックは、ＳＤＲＡＭ動作クロックから入力バ
ッファの遅延時間と配線の遅延時間（３ｎｓｅｃ）分加
算した時間だけ遅延している。

【００５４】書き込みデータ信号についてのセットアッ
プ時間を考えると、アドレス／コマンド信号は、インタ
ーフェース内部動作クロックのＳ１周期を含んだ２周期
前のＳ０周期の立ち上がりからアクティブになり、遅延
時間の９ｎｓｅｃ後に確定する。チップセレクト信号
は、インターフェース内部動作クロックのＳ１周期の立
ち上がりから遅延時間の５ｎｓｅｃ後に確定する。書き
込みデータ信号は、インターフェース内部動作クロック
のＳ１周期の立ち上がりから遅延時間の５ｎｓｅｃ後に
確定する。

【００５５】上記より、書き込みデータ信号のセットア
ップ時間、すなわちチップセレクト信号の確定からＳＤ
ＲＡＭ動作クロックの立ち上がりまでの時間は２．５ｎ
ｓｅｃとなる。これにより、１００ＭＨｚのＳＤＲＡＭ
の一般的なセットアップ時間規定である１．５ｎｓｅｃ
対して１ｎｓｅｃのマージンを取ることができる。

【００５６】また、読み込みデータ信号についてのセッ
トアップ時間を考えると、ＳＤＲＡＭ動作クロックの立
ち上がりから、６ｎｓｅｃのアクセス時間の後に読み込
みデータにアクセスされ、そのタイミングから入力バッ
ファの遅延時間と配線の遅延時間とを加算した時間の後
にＲＥＡＤ＿Ｄａｔａ０が確定する。また、ＲＥＡＤ＿
Ｄａｔａ１は、その後のフィードバッククロックに同期
した立ち上がり位置で確定し、ＲＥＡＤ＿Ｄａｔａ２
は、そのタイミングから１８０°遅延して確定する。

【００５７】上記より、読み込みデータ信号としてのＲ
ＥＡＤ＿Ｄａｔａ０のセットアップ時間、すなわちＲＥ
ＡＤ＿Ｄａｔａ０の確定からインターフェース内部動作
クロックの周期Ｓ３の立ち上がりまでの時間は３．５ｎ
ｓｅｃとなる。これにより、１００ＭＨｚのＳＤＲＡＭ
の一般的なセットアップ時間規定である１．５ｎｓｅｃ
対して２ｎｓｅｃのマージンを取ることができる。

【００５８】次に、ＤＩＭＭ１４を２枚実装した状態
で、遅延時間が最小になる場合の、基準クロック（イン
ターフェース内部動作クロック）、位相選択回路２２か
ら出力される位相選択回路出力クロック、ＳＤＲＡＭ動
作クロック、フィードバッククロック、アドレス／コマ
ンド信号、チップセレクト信号、書き込みデータ信号、
及び読み込みデータ信号の関係を、図８のタイミングチ
ャートに示す。

【００５９】なお、ここでも、インターフェース内部動
作クロックの周波数を１００ＭＨｚ（周期１０ｎｓｅ
ｃ）とし、書き込みデータ信号の遅延時間を１ｎｓｅ
ｃ、アドレス／コマンド信号の遅延時間を４ｎｓｅｃ、
出力バッファ３０Ａと配線の遅延時間による位相選択回
路出力クロックからのＳＤＲＡＭ動作クロックの遅延時
間を３ｎｓｅｃ、とそれぞれ仮定している。また、この
ケースでは、位相選択回路２２でＳＤＲＡＭ動作クロッ
クの基準となる位相選択回路出力クロックとして基準ク
ロックに対して９０°位相の異なるクロックを選択し、
データパス選択回路２６でＲＥＡＤ＿Ｄａｔａ０を選択
する。

【００６０】さらに、チップセレクト信号の遅延時間を
２ｎｓｅｃ、読み込みデータへのアクセス時間を６ｎｓ
ｅｃ、入力バッファの遅延時間を２ｎｓｅｃ、読取り時
の配線の遅延時間を１ｎｓｅｃとそれぞれ仮定してい
る。

【００６１】位相選択回路出力クロックは、インターフ
ェース内部動作クロックから９０°遅延しており、ＳＤ
ＲＡＭ動作クロックは、位相選択回路出力クロックから
出力バッファの遅延時間と配線の遅延時間（３ｎｓｅ
ｃ）分加算した時間だけ遅延している。また、フィード
バッククロックは、ＳＤＲＡＭ動作クロックから入力バ
ッファの遅延時間と配線の遅延時間（３ｎｓｅｃ）分加
算した時間だけ遅延している。

【００６２】書き込みデータ信号についてのセットアッ
プ時間を考えると、アドレス／コマンド信号は、インタ
ーフェース内部動作クロックのＳ１周期を含んだ２周期
前のＳ０周期の立ち上がりからアクティブになり、遅延
時間の４ｎｓｅｃ後に確定する。チップセレクト信号
は、インターフェース内部動作クロックのＳ１周期の立
ち上がりから遅延時間の２ｎｓｅｃ後に確定する。書き
込みデータ信号は、インターフェース内部動作クロック
のＳ１周期の立ち上がりから遅延時間の１ｎｓｅｃ後に
確定する。

【００６３】上記より、書き込みデータ信号のセットア
ップ時間、すなわちチップセレクト信号の確定からＳＤ
ＲＡＭ動作クロックの立ち上がりまでの時間は３．５ｎ
ｓｅｃとなる。これにより、１００ＭＨｚのＳＤＲＡＭ
の一般的なセットアップ時間規定である１．５ｎｓｅｃ
対して２ｎｓｅｃのマージンを取ることができる。

【００６４】また、読み込みデータ信号についてのセッ
トアップ時間を考えると、ＳＤＲＡＭ動作クロックの立
ち上がりから、６ｎｓｅｃのアクセス時間の後に読み込
みデータにアクセスされ、そのタイミングから入力バッ
ファの遅延時間と配線の遅延時間とを加算した時間の後
にＲＥＡＤ＿Ｄａｔａ０が確定する。また、ＲＥＡＤ＿
Ｄａｔａ１は、その後のフィードバッククロックに同期
した立ち上がり位置で確定し、ＲＥＡＤ＿Ｄａｔａ２
は、そのタイミングから１８０°遅延して確定する。

【００６５】上記より、読み込みデータ信号としてのＲ
ＥＡＤ＿Ｄａｔａ０のセットアップ時間、すなわちＲＥ
ＡＤ＿Ｄａｔａ０の確定からインターフェース内部動作
クロックの周期Ｓ３の立ち上がりまでの時間は５．５ｎ
ｓｅｃとなる。これにより、１００ＭＨｚのＳＤＲＡＭ
の一般的なセットアップ時間規定である１．５ｎｓｅｃ
対して４ｎｓｅｃのマージンを取ることができる。

【００６６】以上説明したように、ＳＤＲＡＭの動作周
波数１００ＭＨｚの場合には、位相選択回路２２からの
クロックとして９０°を選択し、データパスとしてＲＥ
ＡＤ＿Ｄａｔａ０を選択することにより、環境条件が変
動して、各遅延時間に変動が生じてもセットアップ時
間、ホールド時間を満足することができ、インターフェ
ース回路１８とＤＩＭＭ１４との間で確実にデータ転送
することができるようになる。

【００６７】次に、ＳＤＲＡＭの動作周波数が高くなり
１３３ＭＨｚ（周期７．５ｎｓｅｃ）となった場合のタ
イミングチャートを図９に示す。遅延時間は、前述した
図７に示したものと同じ値を使用している。

【００６８】この場合の、書き込みデータ信号について
のセットアップ時間を考えると、アドレス／コマンド信
号の遅延時間は、インターフェース内部動作クロックの
１周期よりも長くなっている。したがってアドレス／コ
マンド信号は、インターフェース内部動作クロックのＳ
２周期を含んだ３周期前のＳ０周期の立ち上がりからア
クティブになり、遅延時間の９ｎｓｅｃ後に確定する。
チップセレクト信号は、インターフェース内部動作クロ
ックのＳ１周期の立ち上がりから遅延時間の５ｎｓｅｃ
後に確定する。書き込みデータ信号は、インターフェー
ス内部動作クロックのＳ１周期の立ち上がりから遅延時
間の３ｎｓｅｃ後に確定する。

【００６９】上記より、書き込みデータ信号のセットア
ップ時間、すなわちチップセレクト信号の確定からＳＤ
ＲＡＭ動作クロックの立ち上がりまでの時間は１．９ｎ
ｓｅｃとなる。したがって、１３３ＭＨｚのＳＤＲＡＭ
の一般的なセットアップ時間規定である１．５ｎｓｅｃ
を満足しているものの、マージンは０．４ｎｓｅｃであ
り厳しい値となっている。ここでのセットアップ時間を
十分に確保するためには、位相選択回路２２でインター
フェース内部動作クロックと１８０°位相の異なる位相
選択回路出力クロックを選択すればよい。

【００７０】一方、読み込みデータ信号についてのセッ
トアップ時間を考えると、ＳＤＲＡＭ動作クロックの立
ち上がりから、６ｎｓｅｃのアクセス時間の後に読み込
みデータにアクセスされ、そのタイミングから入力バッ
ファの遅延時間と配線の遅延時間とを加算した３ｎｓｅ
ｃ後にＲＥＡＤ＿Ｄａｔａ０が確定する。したがって、
読み込みデータＲＥＡＤ＿Ｄａｔａ０のはＳ３の立ち上
がりエッジよりも遅れて確定することから、Ｓ３の立ち
上がりエッジで直接読み込みデータＲＥＡＤ＿ＤＡＴＡ
０を取り込む事はできない。そこでＳ４の立ち上がりエ
ッジでＲＥＡＤ＿Ｄａｔａ０を取り込むことが考えられ
るが、Ｓ４の立ち上がりエッジでＲＥＡＤ＿Ｄａｔａ０
を取り込むと、今度はホールド時間が短くなり、正確に
読み込みデータを取り込めない恐れもある。

【００７１】そこでこの場合、一旦ＲＥＡＤ＿Ｄａｔａ
０をフィードバッククロック（ＦＢＣＬＫ＿ｉｎ）の立
ち上がりエッジで取り込んだＲＥＡＤ＿Ｄａｔａ１、も
しくはＲＥＡＤ＿Ｄａｔａ１をフィードバッククロック
の立ち下がりエッジで取り込んだＲＥＡＤ＿Ｄａｔａ２
を使ってインターフェース内部動作クロックの立ち上が
りで取り込むことにより、セットアップ時間及びホール
ド時間を確保することができる。

【００７２】以上説明したように、ＳＤＲＡＭの動作周
波数１３３ＭＨｚの場合には、位相選択回路を９０°に
選択し、データパスとしてＲＥＡＤ＿Ｄａｔａ１または
ＲＥＡＤ＿Ｄａｔａ２を選択することにより、環境条件
が変動して、各遅延時間に変動が生じてもセットアップ
時間、ホールド時間を満足する事ができ、インターフェ
ース回路１８とＤＩＭＭ１４との間で確実にデータ転送
することができるようになる。

【００７３】なお、制御部１６では、ソフトウェアによ
るレジスタ設定により、インターフェース内部動作クロ
ックのＳ３の立ち上がりエッジで読み込みデータをと入
り込むのか、それともＳ４の立ち上がりエッジで読み込
みデータをと入り込むのかを選択できるように構成され
ていて、上述のように、遅延時間が大きくなりクロック
周期を超えるような場合においても、メモリーインター
フェース回路１８とＤＩＭＭ１４との間で確実にデータ
転送することが可能となっている。

【００７４】次に、位相検出回路２８の動作について説
明する。

【００７５】位相検出回路２８は、ＤＩＭＭ１４が出力
するデータの変化点が基準クロックに対してどれだけ遅
れているかを検出する目的で実装されている。

【００７６】図１０に示すように、位相検出回路２８に
は、４種類の位相の異なるクロック信号が入力されてお
り、それぞれ基準クロックに対して位相が０°、９０
°、１８０°、２７０°となっている。例えば、基準ク
ロックの周波数を１００ＭＨｚと仮定した場合、クロッ
ク周期は１０ｎｓｅｃとなり、９０°位相の異なるクロ
ックは基準クロックに対して４分の１周期分である２．
５ｎｓｅｃ遅れている。同様に１８０°位相の異なるク
ロックは５ｎｓｅｃ、２７０°位相の異なるクロックは
７．５ｎｓｅｃ基準クロックに対して遅れている。

【００７７】ＤＩＭＭ１４の出力データＲＥＡＤ＿Ｄａ
ｔａ０が、ある環境条件下で実線で示すＲＥＡＤ＿Ｄａ
ｔａ０−１のようにＰ点で変化した場合、位相検出信号
１〜４に対応するＤラッチ５２Ａ、５２Ｂ、５２Ｃ、５
２Ｄ、（図５参照）からの出力は１０００という値とな
っている。このとき、ＤＩＭＭ１４の出力データは基準
クロックに対して９０°以上１８０°未満のポイントで
変化している事が判別でき、結果として基準クロックの
立ち上がりから２．５〜５ｎｓｅｃ遅れていることを検
知することができる。

【００７８】したがって、この環境条件下では、Ｓ３の
立ち上がりエッジに対する読み込みデータＲＥＡＤ＿Ｄ
ａｔａ０のセットアップ時間は５ｎｓｅｃ以上確保でき
るため、Ｓ３の立ち上がりエッジでデータを取り込む事
が可能である。すなわち、読み込みデータパスをＲＥＡ
Ｄ＿Ｄａｔａ０に設定し、基準クロックで直接取り込む
設定を選択することにより確実に読み込みデータを取り
込むことが可能となる。

【００７９】次に環境条件が変化して、ＲＥＡＤ＿Ｄａ
ｔａ０が破線で示すＲＥＡＤ＿Ｄａｔａ０−２のように
変化し、変化点であるＰ点がＰ’点へ移動した場合、位
相検出信号１〜４に対応するＤラッチ５２Ａ、５２Ｂ、
５２Ｃ、５２Ｄ、（図５参照）からの出力は１１１０と
いう値となっている。このとき、ＤＩＭＭ１４の出力デ
ータは基準クロックに対して２７０°以上３６０°未満
のポイントで変化している事が判別でき、結果として基
準クロックの立ち上がりから７．５ｎｓｅｃ〜１０ｎｓ
ｅｃ遅れていることを検出することができる。

【００８０】したがって、この環境条件下では、Ｓ３の
立ち上がりエッジに対する読み込みデータＲＥＡＤ＿Ｄ
ａｔａ０−２のセットアップ時間は２．５〜０ｎｓｅｃ
となってしまいセットアップ時間規定を満足できない可
能性があり、Ｓ３の立ち上がりタイミングでＲＥＡＤ＿
Ｄａｔａ０−２を取り込むと、制御部が誤ったデータと
して取り込んでしまう恐れがある。

【００８１】そこで、位相検出信号１〜４の状態が１１
１０の条件下では、Ｓ３の立ち上がりエッジで取り込ま
ず、次の周期であるＳ４の立ち上がりエッジを選択して
データを取り込む。

【００８２】しかし、Ｓ４のクロックエッジを選択して
データ取り込みを行なった場合、ＲＥＡＤ＿Ｄａｔａ０
−２の状態はＳ４の立ち上がりエッジまでは保持されな
いため、ＲＥＡＤ＿Ｄａｔａ０−２を確実に取りこむこ
とはできない。そこで、読み込みデータパスとして、Ｒ
ＥＡＤ＿Ｄａｔａ１あるいは、ＲＥＡＤ＿Ｄａｔａ２を
選択する。ＲＥＡＤ＿Ｄａｔａ１は、フィードバックク
ロックの立ち上がりエッジに同期しており、ＲＥＡＤ＿
Ｄａｔａ２は、フィードバッククロックの立ち下がりエ
ッジに同期している。したがって、ＲＥＡＤ＿Ｄａｔａ
１またはＲＥＡＤ＿Ｄａｔａ２であれば、十分なセット
アップ時間及びホールド時間を確保することができ、確
実に読み込みデータを取りこむことができる。

【００８３】以上より、位相検出信号の状態、すなわち
検出された読み込みデータの位相によって基準クロック
に対するデータの変化点を判別することができ、各々の
状態によって、データ取り込みのクロックエッジ及びデ
ータパスを表２に示すように選択する。

【００８４】

【表２】

【００８５】なお、ＤＩＭＭ１４のデータバス上には、
書き込みデータも転送されているが、位相検出回路２８
は読み込みデータのみの位相を検出する必要があるた
め、読み込みデータが確実に変化する期間にのみ位相検
出回路２８が動作するように、制御部１６から検知有効
期間信号が位相検出回路２８に供給される。そして、位
相検出回路２８は、この検知有効期間信号がアクティブ
になっている時のみ、読み込みデータの位相チェックを
行い、インアクティブの期間は取り込んだデータを保持
し続ける。

【００８６】位相検出信号は、ソフトウェアで読み込み
が可能なようにレジスタ構成にし、一定期間毎にメモリ
ーのリードチェックを実施した直後、このレジスタを読
み込むことによりデータの変化点をソフトウェアが検知
可能なように構成することができる。

【００８７】上記位相検出結果に基づいて、表２に示す
ようにクロックエッジ及びデータパスの選択を行なうこ
とにより、環境条件の変化による読み込みデータの変化
点の時間的移動が生じても、最適な条件で読み込みデー
タを確実に取り込むことができる。

【００８８】また、本実施の形態では、ＤＩＭＭ１４か
らの読み込みデータを、フィードバッククロックを用い
て、フィードバッククロックと同位相または逆位相で同
期化した後に基準クロックで同期化することで読み込み
データを受信したが、図１１に示すように、位相選択信
号から基準クロックと９０°、１８０°、２７０°位相
の異なるクロックを生成し、各々のクロックで一旦ＲＥ
ＡＤ＿Ｄａｔａ０を同期化した後に基準クロックで同期
化することで、ＤＩＭＭ１４からの読み込みデータを受
信することもできる。

【００８９】すなわち、ＲＥＡＤ＿Ｄａｔａ０を確実に
取り込めるタイミングのクロックであれば、フィードバ
ッククロックや上記のクロック以外のクロックを用いて
読み込みデータを同期化することにより、確実に読み込
みデータを取り込むことが可能となる。

【００９０】

【発明の効果】以上説明してきたとおり、本発明によれ
ば、供給手段により動作の基準となる基準クロックと同
位相及び異なる位相の複数のクロックを生成し、生成し
たクロックの内のいずれか１つを選択してアクセス対象
にアクセス対象の動作クロックとして供給するので、位
相の異なる複数のクロックの中から、アクセス対象に対
して制御信号及びデータを転送する際にセットアップ時
間及びホールド時間の双方を満たす位相のクロックを選
択することができ、確実にアクセス対象に対してデータ
を転送することができる。

【００９１】また、アクセス対象からのデータを各々異
なる位相クロックのタイミングで取り込む複数のパスの
内のいずれか１つを選択し、選択したパスにより前記デ
ータを読み込むので、セットアップ時間及びホールド時
間の双方を満たすパスを選択することが可能となり、確
実にデータを取り込むことができる。

【図面の簡単な説明】

【図１】 本発明に係るインターフェース回路を使用し
たシステム構成の一例を示すブロック図である。

【図２】 本発明に係るメモリーインターフェース回路
のブロック図である。

【図３】 位相選択回路の内部構成を示す概略図であ
る。

【図４】 データパス選択回路の内部構成を示す概略図
である。

【図５】 位相検出回路の内部構成を示す概略図であ
る。

【図６】 アドレス・コマンド・チップセレクト・書き
込みデータの出力タイミングを示すタイミング図であ
る。

【図７】 本実施の形態における遅延時間を最大、基準
クロック周波数１００ＭＨｚとした場合の、各クロッ
ク、アドレス・コマンド・チップセレクト・書き込みデ
ータ・読み込みデータのタイミングチャート図である。

【図８】 本実施の形態における遅延時間を最小、基準
クロック周波数１００ＭＨｚとした場合の、各クロッ
ク、アドレス・コマンド・チップセレクト・書き込みデ
ータ・読み込みデータのタイミングチャート図である。

【図９】 本実施の形態における遅延時間を最大、基準
クロック周波数１３３ＭＨｚとした場合の、各クロッ
ク、アドレス・コマンド・チップセレクト・書き込みデ
ータ・読み込みデータのタイミングチャート図である。

【図１０】 位相選択回路の動作を示すタイミングチャ
ート図である。

【図１１】 位相検出回路の他の構成を示す概略図であ
る。

【図１２】 ＳＤＲＡＭおよびメモリーインターフェー
ス回路のセットアップ時間・ホールド時間を説明するた
めのタイミング図である。

【図１３】 従来技術におけるメモリーインターフェー
ス装置のブロック図である。

【図１４】 従来技術におけるメモリーインターフェー
ス内部の動作クロック、ＳＤＲＡＭの動作クロック、及
び読み込みデータの位相関係を示すタイミング図であ
る。

【図１５】 デバイスの接続数の違いによる遅延時間を
示した図である。

【図１６】 ＤＩＭＭ２枚を実装した場合のタイミング
図であり、アドレス・コマンド信号のセットアップ時間
と読み込みデータのセットアップ時間がスペックに合わ
ない場合を表している。

【符号の説明】

１０ ＣＰＵ １２ メモリー制御回路 １４ ＤＩＭＭ １６ 制御部 １８ インターフェース回路 ２０ ＰＬＬ回路 ２２ 位相選択回路 ２４Ａ〜２４Ｃ Ｄラッチ ２６ データパス選択回路 ２８ 位相検出回路 ３０Ａ〜３０Ｄ 出力バッファ ３２Ａ、３２Ｂ 入力バッファ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 アクセス対象に対してデータアクセスを
   実行するためのインターフェース回路であって、 動作の基準となる基準クロックと同位相及び異なる位相
   の複数のクロックを生成し、生成したクロックの内のい
   ずれか１つを選択してアクセス対象に供給する供給手段
   と、 アクセス対象からのデータを各々異なる位相クロックの
   タイミングで取り込む複数のパスと、 前記複数のパスの内のいずれか１つを選択し、選択した
   パスにより前記データを読み込む読み込み手段と、 を備えたインターフェース回路。
2. 【請求項２】 前記複数のパスは、アクセス対象が出力
   するデータを直接前記基準クロックで取り込むパス、及
   び、前記基準クロックと位相の異なるクロックでデータ
   を取り込みその後前記基準クロックで該データを取り込
   むパスを含むことを特徴とする請求項１に記載のインタ
   ーフェース回路。
3. 【請求項３】 アクセス対象からのデータの変化点を検
   出すると共に、検出したデータの変化点情報を保持する
   データ変化点保持手段を備えたことを特徴とする請求項
   １または請求項２に記載のインターフェース回路。
4. 【請求項４】 前記検出されたデータの変化点情報に基
   づいて、アクセス対象からのデータの取り込みに用いる
   パス及びエッジが各々選択されることを特徴とする請求
   項３に記載のインターフェース回路。
5. 【請求項５】 前記データの変化点情報の変化に応じ
   て、選択されるパス及びエッジが変更されることを特徴
   とする請求項４に記載のインターフェース回路。