JP2013239210A - シリアル相互接続されたデバイスのためのｉｄ発生装置および方法 - Google Patents

Abstract

【課題】
直列に接続されたデバイスの数を認識するとともに、直列に相互接続されたデバイスの出力待ち時間を認識するための装置および方法を提供する。
【解決手段】
シリアル相互接続構成にされた複数のメモリデバイスと、受信装置と、を備える。前記複数のメモリデバイスのそれぞれは入力接続部と出力接続部を備え、各デバイスの前記入力接続部と前記出力接続部は、それぞれ、前段のデバイスの前記出力接続部と、次段のデバイスの前記入力接続部に接続され、前記複数のメモリデバイスのそれぞれは、デバイス識別子（ＩＤ）を生成する生成器を備え、各デバイスにより生成された前記ＩＤは、その次段のデバイスに供給される。また、前記受信装置は、前記シリアル相互接続構成の最後のデバイスから前記ＩＤを受信すると共に、前記複数のメモリデバイスの前記シリアル相互接続構成の待ち時間を特定する。
【選択図】図９

Description

本発明は、シリアル相互接続されたデバイスにおいてデバイス識別子を生成するための装置および方法に関するものである。また、本発明は、直列に接続されたデバイスの数を認識するとともに、直列に相互接続されたデバイスの出力待ち時間を認識する、ための装置および方法に関するものである。

現在の家庭用電子機器は、メモリ装置を使用する。例えば、デジタルカメラ、携帯情報端末、携帯オーディオ/ビデオプレイヤ、移動端末などの携帯電子機器は、好ましくはかつてないほど増大した容量および速度性能を有する不揮発性メモリである、大容量記憶メモリを引き続き必要とする。不揮発性メモリおよびハードディスクドライブが好ましく、それは電力がなくてもデータが保持され、そのため電池寿命を延ばすからである。

既存のメモリ装置が現在の多くの家庭用電子機器にとって十分な速度で動作するとはいえ、そのようなメモリ装置は、将来の電子装置や高いデータ転送率が望まれる他の装置での使用には適していない可能性がある。例えば、高解像度の動画を記録する携帯マルチメディア機器は、現在のメモリ技術でのメモリモジュールよりも高いプログラミングスループットを有するメモリモジュールを必要とする可能性が高い。そのような問題を解決する手段は簡単であるように見えるが、そのような高い周波数では信号品質に関連する問題があり、その問題がメモリの動作周波数に対して実際的制限を加える。メモリは、並列入力／出力（Ｉ／Ｏ）ピンを使用して他の構成要素と通信する。前記ピンの数は、所望の構成に依存している。Ｉ／Ｏピンは、コマンド命令および入力データを受信するとともに、出力データを出力する。これは一般的にパラレルインターフェイスとして知られている。高速動作は、例えば漏話、信号スキュー、信号減衰など、通信の質を劣化させる効果をもたらす可能性があり、信号品質を劣化させる。

システムボード上でより高密度かつより高速の動作を取り入れるために、次の2つの設計技法がある。それは、シリアル相互接続構成と、マルチドロップ構成である。これらの設計技法は、ハードディスクとメモリシステムとの間でのメモリスワッピングの費用効率および動作効率を決定する、密度の問題を克服するために使用することができる。しかし、マルチドロップ構成は、メモリシステムのシリアル相互接続と比べて短所がある。例えば、マルチドロップメモリシステムでのドロップ数が増えると、各ピンの負荷効果の結果、遅延時間も増大し、そのためそのマルチドロップ構成の全体性能が低下する。これは、そのメモリ装置の配線抵抗容量負荷およびピンのキャパシタンスのためである。メモリ装
置などの装置内のシリアルリンクは、アドレス、コマンドおよびデータの全てをシリアルに受け取る単一のピン入力を利用することができる。このシリアルリンクは、シリアル相互接続構成を提供して、この構成を介してコマンドビット、アドレスビットおよびデータビットを効果的に制御することができる。シリアル相互接続構成を提供することによって、デバイス識別子（ＩＤ）番号がチェイン接続された各デバイスに割り当てられる。各デバイスへのＩＤ番号の割り当てでは、相互接続されたデバイスのＩＤを生成する必要がある。

本発明は、シリアル相互接続構成にされた複数のメモリデバイスと、受信装置と、を備えるシステムである。前記複数のメモリデバイスのそれぞれは入力接続部と出力接続部を備え、各デバイスの前記入力接続部と前記出力接続部は、それぞれ、前段のデバイスの前記出力接続部と、次段のデバイスの前記入力接続部に接続され、前記複数のメモリデバイスのそれぞれは、デバイス識別子（ＩＤ）を生成する生成器を備え、各デバイスにより生成された前記ＩＤは、その次段のデバイスに供給される。また、前記受信装置は、前記シリアル相互接続構成の最後のデバイスから前記ＩＤを受信すると共に、前記複数のメモリデバイスの前記シリアル相互接続構成の待ち時間を特定する。

本発明の一の態様によると、前記生成器は、前記入力接続部を介して前記前段のデバイスから前記ＩＤを受信するＩＤ受信器と、前記受信したＩＤに応答してＩＤを生成するＩＤ発生器と、前記ＩＤ発生器により生成された前記ＩＤを出力するＩＤ供給器と、を有する。また、前記ＩＤ発生器は、予め定められた所定の値を用いて前記受信したＩＤを計算する計算器を備えることとしてもよい。さらに、前記計算器は、前記受信したＩＤに前記所定の値を加算して新しいＩＤを算出する加算器を備えるものとすることができる。あるいは、前記計算器は、前記受信したＩＤから前記所定の値を減算して新しいＩＤを算出する減算器を備えるものとすることができる。

本発明の他の態様によると、前記ＩＤ受信器は、前記受信したＩＤをシリアルに記憶するレジスタと、前記記憶したＩＤを、それぞれパラレルに出力して前記計算のために供給する出力供給器と、を備える。

本発明の他の態様によると、前記受信器はプロセッサを備え、当該プロセッサは、前記最後のデバイスから前記ＩＤを受信し、当該受信したＩＤに応じて、前記シリアル相互接続構成における前記デバイスの数を特定するものとすることができる。
好適には、前記システムは、前記シリアル相互接続構成における最初のデバイスに初期ＩＤを供給する供給装置を更に備えるものとすることができる。

本発明の他の態様によると、前記受信器はプロセッサを備え、当該プロセッサは、前記最後のデバイスからＩＤを受信し、当該受信したＩＤに応じて、前記シリアル相互接続における前記複数のメモリデバイスの待ち時間を特定する。

本発明は、また、シリアル相互接続構成にされた複数メモリデバイスの特性を特定する方法である。前記複数のメモリデバイスのそれぞれは入力接続部と出力接続部を有し、各デバイスの入力接続部と出力接続部は、それぞれ前段のデバイスの出力接続部と次段のデバイスの入力接続部に接続されており、前記複数のメモリデバイスのそれぞれは、デバイス識別子（ＩＤ）を生成する生成器を備え、各デバイスで生成されたＩＤはそれぞれ次段のデバイスに供給される。そして、本方法は、前記シリアル相互接続構成における最後のデバイスから前記ＩＤを受信するステップと、当該受信したＩＤに応じて、前記複数のメモリデバイスの前記シリアル相互接続構成の待ち時間を特定するステップと、を含む。

本発明の一の態様によると、シリアル相互接続構成にされた複数メモリデバイスの特性を特定する方法は、前記シリアル相互接続構成の前記複数のメモリデバイスの最初のデバイスに初期ＩＤを供給するステップと、最後のデバイスからＩＤを供給して、前記シリアル相互接続構成のデバイス関連特性を特定するステップと、を更に備える。

本発明の他の態様によると、ＩＤを生成する前記生成器は、予め定められた所定の値を用いて前記受信したＩＤを計算するステップを構成する。

本発明の他の態様によると、前記計算するステップは、前記受信したＩＤに前記所定の値を加算して新しいＩＤを生成するステップを含む。

本発明の他の態様によると、前記特定するステップは、前記受信したＩＤに応じて、前記シリアル相互接続構成における前記デバイスの数を特定するステップを含む。

本発明の他の態様によると、前記特定するステップは、前記受信したＩＤに応じて、前記シリアル相互接続構成における前記複数のメモリデバイスの待ち時間を特定するステップを含む。

本発明のその他の態様および特徴は、添付の図面に関連して与えられる、本発明の一実施形態の以下の説明を読むことで、当業者にとってより明らかとなる。

本発明の実施形態は、添付された図面に関連づけられて、一例としてのみ、説明されている。

本発明の実施形態が適用されたものであって、シリアル相互接続の形態を使用するメモリデバイスを示すブロック図である。 図１に示すデバイスの一つのブロック図である。 メモリデバイスのシングルデータレート（ＳＤＲ）動作でのタイミング図を示す。 メモリデバイスのダブルデータレート（ＤＤＲ）動作でのタイミング図を示す。 ３つのメモリデバイスのシリアル相互接続配置を示すブロック図である。 図３Ａに示すようにシリアル相互接続配置で構成されたデバイス同士の間の通信を示すタイミング図である。 各デバイスでデバイス識別子（ＩＤ）を設定するように動作するシリアル相互接続構成の複数のデバイスのブロック図である。 図４に示すデバイスの一つを示す。 図５に示すＩＤ発生回路の実施形態を示す。 ＩＤを設定するための図４に示すデバイス同士の間で転送された信号のタイミング図である。 二元的リンク（dual link）でＩＤを設定するように動作するシリアル相互接続構成の複数のデバイスのブロック図である。 図８Ａに示す装置同士の間で転送された信号のタイミング図である。 シリアル相互接続構成の複数のメモリデバイスのブロック図である。 図９に示すデバイスで実施されたプロトコルを示す概要図である。 ＩＤ発生回路の他の実施形態を示す。 図１１に示すデバイスで実施されたプロトコルを示す概要図である。

以下に示す本発明の一例実施形態についての詳細な説明では、本願の一部を形成する添付図面を参照している。その図面は、本発明が実施され得る具体的な実施形態を示している。これらの実施形態は、当業者が本発明を実施できる程に十分詳細に説明されており、他の実施形態が利用でき、さらに論理的、電気的および他の変更が本発明の範囲から逸脱することなく可能である、ことが理解される。したがって、以下の詳細な説明は限定的な意味で解釈されるものではなく、本発明の範囲は特許請求の範囲によって定義される。

一般に、本発明は、シリアル相互接続デバイスにおけるＩＤ作成を使用して直列入力データを取得する装置および処理する方法を提供する。

何らかのメモリサブシステムは、シリアルインターフェイスで複数のフラッシュデバイスを使用する。ここで、コマンド列は、該コマンドが前記デバイスの一つのみで実行される場合もあるにもかかわらず、全ての前記デバイスに供給される場合がある。コマンドが実行されるデバイスを選択するために、コマンド列はデバイス識別子（ＩＤ）を含むことができる。前記デバイス識別子（ＩＤ）は、コマンドが向けられるフラッシュデバイスを特定する。コマンド列を受信する各デバイスは、コマンド列に含まれたＩＤをデバイスに関連づけられたＩＤと比較する。２つのＩＤが一致した場合、そのデバイスは、前記コマンドが自分自身に向けられたものであると仮定するとともに、そのコマンドを実行する。

上記で説明された配置に関する問題は、各デバイスにＩＤを設定することを伴う。デバイスのためのＩＤを設定することに使用できる一つの技術は、固有に、デバイスの中にＩＤを、内部配線することである。しかしながら、この手法の一つの欠点は、多数のデバイスが使用された場合、各デバイスが確実に固有ＩＤを持つようにするために、ＩＤのサイズを非常に長くする必要があることである。大型デバイスＩＤを管理することは、デバイスに著しく複雑さを増加することとなり、デバイスの製造コストを増加させることとなる。さらに、デバイスＩＤを再生することは、既に使用されていないデバイスにＩＤが関連づけられることとなり、さらにこの構成の複雑さを増加させることとなる。

デバイスにＩＤを割り当てる他の手法は、各デバイスにＩＤを外部的に配線することを伴う。ここで、ＩＤは、デバイスにＩＤを設定するためのある状態にデバイス上の多種のピンに配線することによって特定されることができる。デバイスは、ピンの配線状態を読み取るとともに、その読み取った状態から自身のＩＤを設定する。しかしながら、この手法の一つの欠点は、各デバイスにＩＤを割り当てるために外部配線が必要となる、ことである。これが、例えばメモリデバイスを保持するプリント回路基板（ＰＣＢｓ）の複雑さを増加させる。この手法の他の欠点は、ＩＤの割り当てに専用されるピンを必要とすることである。これは、他の用途としてより良く使用できる貴重な資源を消費することとなる。さらに、ＩＤの割り当てのための専用ピンは、前記ピンがＩＤの割り当てに使用されなかった場合、デバイスのためにより広い占有面積を要求する。

本発明の実施形態は、これらの欠点に向けたものである。ＩＤのために特別な内部配線または外部配線を必要としない手法によって、例えば、シリアル相互接続において、デバイスに対して自動的にＩＤを設定する。本明細書に記載された技術の態様によれば、入力信号が、シリアル相互接続を介して、複数のデバイスを含む配置（例えば、シリアル相互接続配置）における第１デバイスに転送される。また、デバイスに他の情報（例えば、データ、コマンド、制御信号）を入力するために第１デバイスによって使用される入力を使用することで、前記入力信号が転送される。発生回路は、入力信号に対応してデバイスＩＤを生成する。そして、転送回路は、ＩＤに対応する出力信号を、第１デバイスのシリアル出力を介して第２メモリデバイスに転送する。また、シリアル出力は、前記配置における他のデバイスに他の情報（例えば、信号、データ）を出力するために、第１デバイスによって使用され得る。

本明細書に記載された技術の実施形態では、デバイスへのＩＤ設定をもたらすＩＤ書き込み動作がシリアル相互接続配置のデバイスで開始される。第１デバイスは、第１デバイスの１つ以上の状態を取得することによって第１の値を受信する。次に、第１デバイスは、第１の値からデバイスＩＤを取得する。これは、デバイスに関連づけられた記憶装置（例えばデバイスＩＤレジスタ）に第１の値を置くことを含む。第１デバイスは、入力して獲得した状態から第２の値を生成する。第１デバイスは、第１デバイスからシリアル相互接続の第２デバイスに、第１デバイスの出力を通じて第２の値を出力する。第２デバイスは第１デバイスによって出力された値を入力するとともに、ＩＤを設定するためにこのプ
ロセスを繰り返す。

本発明の実施形態は、ここで、ＭＩＳＬ（multiple independent serial link：複数の独立シリアルリンク）に関連づけられて説明される。ＭＩＳＬ製品は、コア構造を変化させることなく動作性能を高める、フラッシュメモリ領域におけるユニークな製品である。それは、フラッシュメモリにおけるインターフェースおよびデータ処理の革新である。フラッシュセル構造および前記セルの限定的な性能に起因して、フラッシュ性能の改善は、メモリ産業において解決されるべき重要な問題となっている。フラッシュメモリコアを有するほとんどの製品は、同時に全てのアドレスビットと、全てのコマンドビットと、全てのデータビットとそれぞれをラッチするパラレルポートを持っている。シリアルリンクは、全てのアドレス、コマンドおよびデータを直列に受信するためのシングルピン入力を利用する。ＭＩＳＬの細部は、２００５年１２月３０日に出願された米国特許出願シリアル番号１１／３２４，０２３号明細書と、２００６年３月２８日に出願された発明の名称「メモリデバイスのシリアル相互接続」の米国仮特許出願Ｎｏ．６０／７８７，７１０号明細書と、２００６年５月２３日に出願された発明の名称「メモリデバイスのシリアル相互接続」の米国仮特許出願Ｎｏ．６０／８０２，６４５号明細書とで説明されており、その全てが引用によって本明細書に完全に組み込まれている。

図１Ａは、メモリコントローラとともに、様々な信号のための入力および出力を持つシリアル相互接続配置で構成された複数のシングルポートデバイスを有するデバイス構成の一例を示している。この実施形態では、デバイス構成はメモリデバイス１，２，３および４（１２０−１，１２０−２，１３０−３および１２０−４）を含む。相互接続されたデバイス１２０−１から１２０−４のそれぞれは、同一の構造をしている。メモリコントローラ１１０は、チップ選択／ＳＣＳ、シリアル入力ＳＩ、入力ポートイネーブルＳＩＰＥ、出力ポートイネーブルＳＯＰＥ、クロックＳＣＬＫ並びに他の制御およびデータ情報を有する信号１１２のグループをデバイスに提供する。

図１Ｂは、デバイス１２０−１から１２０−４のいずれか一つを表すデバイス１２０ｉの一つを示している。デバイス１２０ｉは、デバイス制御回路１３０とメモリ回路１４０とを含む。メモリ回路１４０は、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル、スタティックランダムアクセスメモリ（ＳＲＡＭ）セル、またはフラッシュメモリセルなどを含んでいる。デバイス１２０ｉは、シリアル入力ポート（ＳＩＰ）接続部、シリアル出力ポート（ＳＯＰ）接続部、チップ選択入力部（／ＣＳ）、およびクロック入力部（ＣＬＫ）を持つ。ＳＩＰは、デバイス１２０ｉに情報（例えば、コマンド、アドレスおよびデータ情報）を転送するために使用される。ＳＯＰは、デバイス１２０ｉからの情報を転送することに使用される。ＣＬＫは、クロック信号を受信する。／ＣＳは、チップ選択信号／ＳＣＳを受信する。チップ選択信号／ＳＣＳは、同時に全てのデバイスの動作を可能にする。デバイス制御回路１３０は、入力信号（例えば、ＳＩ，ＳＩＰＥ，ＳＯＰＥ，ＳＣＬＫ）に対応して、メモリ回路１４０にアクセスして様々な制御およびプロセス機能を実行するとともに、次段デバイス１２０（ｉ＋１）にシリアル出力データを提供する。

図１Ａおよび図１Ｂを参照すると、シリアル相互接続における前段デバイス１２０（ｉ−１）のＳＯＰがシリアル相互接続におけるデバイス１２０ｉのＳＩＰに接続されるように、ＳＩＰおよびＳＯＰは、シリアル相互接続配置におけるデバイス同士の間に接続されている。例えば、デバイス１，１２０−１のＳＯＰは、デバイス２，１２０−２のＳＩＰに接続されている。４つのデバイス１２０−１から１２０−４のそれぞれのクロック入力ＣＬＫには、メモリコントローラ１１０から、クロック信号ＳＣＬＫが供給される。クロック信号ＳＣＬＫは、共通リンクを介して全てのデバイスに配送される。以下でさらに説明されるように、クロック信号ＳＣＬＫは、そのデバイスに含まれた様々なレジスタにおいて、デバイス１２０ｉへの情報入力をラッチするために使用される。／ＣＳは、デバイスを選択するための従来のチップ選択入力である。／ＣＳは、同時に全てのデバイス（１２０−１から１２０−４）がアサートされるように、チップ選択信号／ＳＣＳでイネーブルとなる共通リンクに接続されており、その結果、全てのデバイスを選択する。

さらに、デバイス１２０ｉは、入力ポートイネーブル入力（ＩＰＥ）と、出力ポートイネーブル入力（ＯＰＥ）と、入力ポートイネーブル出力（ＩＰＥＱ）と、出力ポートイネーブル出力（ＯＰＥＱ）とを持つ。ＩＰＥは、デバイス１２０ｉに入力ポートイネーブル信号ＳＩＰＥｉを入力するために使用される。ＩＰＥがアサートされるとき、ＳＩＰをイネーブルにするデバイスによって信号ＳＩＰＥｉが使用され、情報がＳＩＰを通じてデバイス１２０ｉにシリアルに入力される。同様に、ＯＰＥは、デバイス１２０ｉに出力ポートイネーブル信号ＳＯＰＥｉを入力することに使用される。ＯＰＥがアサートされるとき、ＳＯＰをイネーブルにするデバイスによって信号ＳＯＰＥｉが使用され、情報がＳＯＰ
を通じてデバイス１２０ｉからシリアルに出力される。ＩＰＥＧおよびＯＰＥＱは、それぞれ、デバイス１２０ｉから信号ＳＩＰＥＱｉおよびＳＯＰＥＱｉを出力する出力である。／ＣＳおよびＣＬＫは、上記で説明されたように、それぞれ、４つのデバイス１２０−１から１２０−４に、チップ選択信号／ＳＣＳおよびクロック信号ＳＣＬＫを配送するリンクを分離するように接続されている。

ＳＩＰおよびＳＯＰは、上記で説明したように、シリアル相互接続配置における前段デバイス１２０（ｉ−１）から次段デバイス１２０（ｉ＋１）へ接続されている。さらに、前段デバイス１２０（ｉ−１）のＩＰＥＱおよびＯＰＥＱは、シリアル相互接続における現在デバイス１２０ｉの、ＩＰＥおよびＯＰＥにそれぞれ接続されている。この構成は、シリアル相互接続方式において、信号ＳＩＰＥおよびＳＯＰＥを、ある装置から次段装置へ（例えば、デバイス１，１２０−１からデバイス２，１２０−２へ）転送することができる。

デバイス１２０−１から１２０−４に転送された情報は、ＣＬＫに供給されたクロック信号ＳＣＬＫの様々な時間でラッチすることができる。例えば、シングルデータレート（ＳＤＲ）実施では、ＳＩＰでデバイス１２０ｉに入力する情報は、クロック信号ＳＣＬＫの立ち上がりエッジまたは立ち下がりエッジのいずれかでラッチできる。あるいはまた、ダブルデータレート（ＤＤＲ）実施では、クロック信号ＳＣＬＫの立ち上がりエッジおよび立ち下がりエッジの両方が、ＳＩＰで入力した情報をラッチすることに使用できる。図２Ａは、メモリデバイスのＳＤＲ動作での相対的なタイミングシーケンスを示す。図２Ｂは、メモリデバイスのＤＤＲ動作での相対的なタイミングシーケンスを示す。図２Ａおよび図２Ｂのそれぞれは、１つのポートでの動作を示している。ＳＤＲおよびＤＤＲ動作のそれぞれでは、第１デバイスの入力データが最後のデバイスに伝達されるように、チップ選択信号は全てのデバイスを同時にイネーブルにするために共通に接続されている。

図３Ａは、シリアル相互接続配置で構成された３つのメモリデバイス２１０−１から２１０−３を示す。図３Ｂは、図３Ａに示すデバイス２１０−１から２１０−３同士の間で転送された信号を示す。図３Ａおよび図３Ｂを参照すると、チップ選択信号／ＳＣＳは、デバイスを選択するために最初にアサートされる。ＩＰＥをアサートすることによって、およびクロック信号の連続した立ち上がりエッジでデバイス２１０−１の中にデータをクロッキングすることによって、情報は、シリアル相互接続において、デバイス１，２１０−１に転送される。入力ポートイネーブル信号ＳＩＰＥは、信号ＩＰＥ＿Ｄで示すように、１サイクル未満で、デバイス１，２１０−１を介してデバイス２，２１０−２に伝達される。同様に、出力ポートイネーブル信号ＳＯＰＥは、デバイス１を介してデバイス２に伝達される。伝搬時間間隔は、例えば半周期の時間間隔またはサイクルの割合に基づいた時間間隔に、システム要件に依存して変更することができる。前記情報の後の１周期で、デバイス１，２１０−１のＳＯＰからデバイス２，２１０−２のＳＩＰへクロックされた伝搬イネーブル情報は、デバイス１にクロックされる。このプロセスは、シリアル相互接続における連続したデバイスで繰り返される。例えば、デバイス１でのデータのラッチポイントからＳＣＬＫの第３立ち上がりエッジでシリアル相互接続において、情報がデバイス３，２１０−３に入力される。制御信号ＳＩＰＥおよびＳＯＰＥは、シリアル相互接続における次段デバイスでこれらの信号のための適切な準備時間を確保するために、クロック信号ＳＣＬＫの立ち上がりエッジに同期している。

図４は、シリアル相互接続構成の複数のデバイスを示す。デバイスは、ＤＲＡＭ、ＳＲＡＭ、ＮＡＮＤフラッシュメモリまたはＮＯＲフラッシュメモリあるいはメモリの混合型を含むことができる。図４を参照すると、Ｎ個のメモリデバイス３１０−１から３１０−Ｎは、シングルリンク配置で接続されているとともに、直列に相互接続されている。デバイス３１０−１から３１０−Ｎは、それぞれ、デバイス制御回路３２０−１から３２０−Ｎとメモリ回路３１５−１から３１５−Ｎとを含む。１つのデバイス３１０ｉが図５に示されている。デバイス３１０ｉのデバイス制御回路３２０ｉは、対応するメモリ回路３１５ｉに接続されている。デバイス制御回路３２０ｉは、制御／処理回路３３１と、ＩＤ発
生回路３３３と、ＩＤレジスタ３４１と、出力回路３３６とを含む。デバイス３１０ｉのＳＩＰへのシリアル入力ＳＩは、コマンド、デバイス識別子（ＩＤ），ＩＤｉｉ、および他の信号データを含む。制御／処理回路３３１は、シリアル入力ＳＩｉ、入力ポートイネーブル信号ＳＩＰＥｉ、および出力ポートイネーブル信号ＳＯＰＥｉを受信するとともに、制御およびデータ処理機能を実行する。ＩＤ発生回路３３３は、制御／処理回路３３１によって制御されて、次段デバイス３１０（ｉ＋１）のためのＩＤ，ＩＤ（ｉ＋１）を設定する。ＩＤ発生回路３３３は、シリアル出力ＩＤ信号３５５に含まれるＩＤ（ｉ＋１）を生成する。生成されたＩＤ（ｉ＋１）は、出力回路３３６を介して提供される。また、ＩＤ発生イネーブル信号３２３および処理データ信号３２５は、制御／処理回路３３１によって出力回路３３６に提供される。制御／処理回路３３１によって提供されたＩＤ書き込みイネーブル信号３４３に対応して、ＩＤレジスタ３４１は、現在デバイス３１０ｉに受信されたＩＤ，ＩＤｉｉを記録する。記録されたＩＤは、電源が切れるまでレジスタ３４１で保持される。

図６は、図５に示すＩＤ発生回路３３３および出力回路３３６の詳細な回路を示す。図４から図６を参照すると、ＩＤ発生回路３３３は、シリアル入力ＳＩｉをデバイスのＳＩＰを介して受信するシリアル入力バッファ４３７を含む。前記ＩＤ発生モード設定動作で受信されたＳＩｉは、デバイスＩＤ，ＩＤｉｉに対応する値を含む。その値は、ｎビット（例えば８ビット）の値である。クロック信号ＳＣＬＫは、一時的なＩＤレジスタ４４０に供給される。一時的なＩＤレジスタ４４０は、クロック信号ＳＣＬＫのクロックに対応してＩＤレジスタ４４０に入力シリアルデータを記録する直列／並列変換レジスタである。ＩＤ発生モードにおいて、ＳＩに含まれたｎ−ビットＩＤｉｉは、ＳＣＬＫに対応して
レジスタ４４０の中で直列にシフトされるとともにそこに保持される。レジスタ４４０に保持されたｎ−ビットＩＤｉｉは、ｎ−ビット信号４４７として並列に出力される。ｎ−ビット信号４４７は、加算器４５０に供給される。加算器４５０は＋１の加算値を持っている計算信号４５１を提供する。

加算器４５０は、ＩＤｉｉに「１」を加算し、その結果、シリアル相互接続におけるデバイスＩＤに連続した次段デバイスのために、ＩＤ，ＩＤｉｉ＋１を含む計算信号４５１を生成する。デバイスＩＤ番号の選択されたシーケンスが小さい値から大きい値まで連続した整数であるとき、加算器４５０は、ＩＤ生成のための適切な機能を提供する。加算器４５０からの「加算されたＩＤｉｉ＋１」の信号４５１は、出力ＩＤレジスタ４５４に提供され、出力ＩＤレジスタ４５４で選択されたｎ−ビットＩＤデータを記録することができる。出力ＩＤレジスタ４５４は、並列／直列変換レジスタである。出力ＩＤレジスタ４５４は、クロック信号ＳＣＬＫに対応して、直列態様に記録されたデータをシリアル出力
ＩＤ信号３５５として出力する。シリアル出力ＩＤ信号３５５は、出力回路３３６のセレクタ４５６に供給される。また、セレクタ４５６は、デバイス３１０ｉのメモリ回路３１５ｉにアクセスする制御／処理回路３３１から処理データ信号３２３を受信する。ＩＤ発生イネーブル信号３２３が「ハイ」（ＩＤ発生モード）および「ロー」（通常モード）のそれぞれであるとき、制御／処理による発生コマンドから得られたＩＤ発生イネーブル信号３２３に対応して、セレクタ４５６は、シリアル出力ＩＤ信号３５５または処理データ信号３２５を選択する。セレクタ４５６からの選択信号は、シリアル出力バッファ４５８を介してシリアル相互接続の次段デバイス（３１０（ｉ＋１））に出力される。

ＩＤ発生回路３３３は、ｎ−ビットＩＤ，ＩＤｉｉを含むＩＤ信号３３５をＩＤレジスタ３４１に提供する。制御／処理回路３３１からのＩＤ書き込みイネーブル信号３３２に対応して、ＩＤレジスタ３４１は、現在デバイス３１０ｉのために、受信されたＩＤ，ＩＤｉｉを記録またはラッチする。記録されたＩＤは、電源が切れるまで保持される。ＩＤレジスタ３４１は、初期に零状態にリセットされ、その結果、ＩＤラッチが現れない場合、ＩＤレジスタ３４１はゼロ状態を保持する。

図６について、例えば、上記のＩＤ発生プロセスは第１デバイス（デバイス１）の制御／処理回路３３１−１によって完了される。制御／処理回路３３１−１は、結果として生成されたデバイスＩＤを第２デバイス（デバイス２）３１０−２に出力する。デバイス３１０−２に配置された第２デバイスの制御／処理回路３３１−２は、第１デバイスの制御／処理回路３３１−１と同一の動作を実行し、結果として生成されたデバイスＩＤをデバイス３１０−３に転送する。このプロセスは、デバイスＩＤが全てのデバイスを通り抜けるまで、シリアル相互接続された全てのデバイス３１０−１から３１０−Ｎで繰り返される。

図７は、図４のデバイス同士の間で転送された信号を示す。この例の動作では、複数のデバイスのシリアル相互接続においてＩＤを生成する。図４から図６に示すシリアル相互接続の実施形態では、／ＳＣＳが再び「ロー」になった後に、シリアルＩＤ入力ストリームをラッチするために、ＯＰＥが選択されるように、ＩＰＥでのデバイスロジックが１バイトユニットに基づいてシリアル入力ストリームを取得するための機能を含んでいる。

図７では、時間Ｔ０１と時間Ｔ０２との間のＩＤ発生モード設定期間ＴＣＳ１が、ＩＤビット長＋８サイクル（コマンドビット長）＋シリアル相互接続構成に接続できる見積もられたデバイスの数に対応した事前に定義されたクロックサイクルと同じ期間である。コマンドは、「ＩＤ発生」コマンドを含む。ＳＩは、ＩＤ（初期ＩＤ（’０００００’））および入力ストリームとしての「書き込みＩＤエントリ」コマンドを含む。前記入力ストリームは、期間ＴＣＳ１の間にＩＰＥによって取得される。ＴＣＳ１は、ＩＤビットの総数のビットサイクル、例えば５サイクルを含む。ＩＤビットは、内部ＩＤレジスタのサイズによって設定される。例えば、どのデバイスも１２ビットＩＤレジスタを持つ場合、ＯＰＥは１２サイクルの間「ハイ」状態を保持する。これは、並列におよび非同期にＩＤ番号を転送するための既存のピンを使用する上記の実施のような、ピン制限も全くなく、４０９６個のデバイスがシリアル相互接続配置に物理的に接続されることを意味する。ＩＤ発生モード設定プロセスが完了した後、ＩＤ発生動作が時間Ｔ１で開始して、期間ＴＩＤＧの満期で終了する。チップ選択サイクルＴＣＳ２の満期である時間Ｔ２で、／ＳＣＳは切り換えられるとともに、時間Ｔ２からの期間ＴＩＤＥＸの満期である時間Ｔ３で、ＩＤ発生が終了する。時間Ｔ２と時間Ｔ３の間である期間ＴＩＤＥＸは、システム（例えば、５クロックサイクルまたは時間Ｔ２の後のクロックパルスの５立ち上がりエッジ）に依存する各種クロックサイクルによって事前に定義されている。

図４から図７を参照すると、シリアル入力ＳＩは、ＩＤおよび「書き込みＩＤエントリ」を含む。２サイクル以上オーバーラップしない、ＯＰＥとＯＰＥＱとの間で、またはｏｐ１とｏｐ２との間で、信号を転送するために、例えば、ＩＤ増加および隣接デバイスへのデータ転送によって引き起こされる動作競合を避けるようにするべきである。ＯＰＥが各デバイス３１０−１から３１０−Ｎでアサートされた後、ラッチされたＩＤ入力データがデバイスのＩＤレジスタ（例えば、直列／並列変換レジスタ４４０）に記憶されるとともに、この入力の増加動作がＯＰＥＱをアサートする前に実行される（例えば、加算器４５０によって）。ＯＰＥでの信号の機能は、１ビットから、各メモリデバイスの中のＩＤレジスタに定義されたビットの最大数までのＩＤビットの数を判断することである。この機能のために、最下位ビット（ＬＳＢ）から始めって最上位ビット（ＭＳＢ）まで、順々に、デバイスＩＤに対応する信号が次段デバイスに転送される。ＩＤは、表１に示されている。

本実施形態では、Ｎが３２であるとともに、相互接続されたデバイスの数が３２（＝Ｎ）である。他の実施形態では、Ｎは他のいかなる整数とすることができる。

ＩＤレジスタ３４１に記憶されたＩＤは、シーケンスとそれ自身のＩＤ番号とに対応している。例えば、ＩＤレジスタが１０ビットの長さであり、かつ、ＯＰＥが５サイクル「ハイ」状態になる場合、５ビットがＩＤ生成に含まれるとともに、５ビットの結果に対応する信号が次段デバイスに転送される。残りのビットは、無視されるとともに、「ゼロ」の値がＩＤレジスタに保持される。

ＩＤ発生回路３３３は、小さい値から大きな値までの連続した整数としてデバイスＩＤ番号のシーケンスを生成する。結果として生成されたデバイスＩＤの割り当てが表２に示されている。

図８Ａは、二元的リンクについてのＩＤ生成ロジックの実施形態を使用して、各デバイスでＩＤを設定するように動作するシリアル相互接続構成の複数のデバイスを示す。図８Ｂは、ＩＤを設定するために図８Ａに示す装置同士の間で転送された信号のタイミング図を示す。メモリデバイスの接続は、図４のものと異なっている。図８Ａは、シリアル相互接続配置におけるＭＩＳＬデバイスの２本の入力ピンを使用して、どのようにＩＤを生成するかを説明する実施形態を示す。いかなるシリアル入力ピンおよび一つの制御ピンも、図８Ａで表現されたものと同一の機能を持つことができる。

図９は、図６に示すＩＤ発生回路の実施形態を使用することで、各デバイスでＩＤを設定するように動作する、シリアル相互接続構成の複数のメモリデバイスを示す。図１０は、図９に示すデバイスで実施されるプロトコルの実施形態を示す。

図９および図１０を参照すると、メモリコントローラ８４０は、クロック信号ＳＬＫで動作する提供回路８１０および受信回路８２０を含む。また、クロック信号ＣＬＫは、直列に相互接続されたデバイス１−Ｎに共通リンクを介して供給される。メモリコントローラ８４０は、提供回路８１０を含む。提供回路８１０は、初期ＩＤ，ＩＤ０（例えば、値「０」）と、入力ポートイネーブル信号ＳＩＰＥと、出力ポートイネーブル信号ＳＯＰＥとを、シリアル相互接続の第１デバイス，デバイス１に提供する。各デバイスにおいて、シリアル入力ＳＩに含まれた入力ＩＤが、ＳＩＰＥ信号に対応して入力されるとともに、ＩＤ生成（＋１）が実行される。したがって、ＩＤが値＋１だけ増加される。生成された
ＩＤは、ＳＯＰＥ信号に対応して次段デバイスに出力される。ＩＤの生成が各デバイス１−Ｎで実行されるとともに、生成されたＩＤが各デバイスから次段デバイスに転送される。また、メモリコントローラ８４０は、受信回路８２０を含む。受信回路８２０は、シリアル相互接続のデバイスＮである最後のデバイスから、生成されたＩＤ，ＩＤＮおよび出力ポートイネーブル信号ＳＯＰＥＱを受信する。最後のデバイスＮのＩＤ出力が、ＯＰＥＱに同期して受信回路８２０に供給されたとき、受信回路８２０は、シリアル相互接続におけるデバイスの数Ｎを認識する。それは各デバイスのクロック待ち時間が同一であるとともに、その値はＣＬである、と仮定される。シリアル相互接続におけるＮ個のデバイス
の全体の待ち時間は、Ｎ×ＣＬである。

図１１は、ＩＤ発生回路の他の実施形態を示す。ＩＤ発生回路は、図６のものと同様である。相違点は、図１１のＩＤ発生回路９３３が、図６の加算器４５０の代わりに減算器９５０を持っている点である。図１０および図１１を参照すると、メモリコントローラ８４０は、初期ＩＤ（例えば値「Ｍ」）をデバイス１に提供する。各デバイスの減算器９５０は、減算信号９５１を出力ＩＤレジスタ４５４に供給するために、受信されたＩＤ，ＩＤｉｉからの１の減算を実行する。出力ＩＤレジスタ４５４は、並列／直列変換レジスタである。新たに生成されたＩＤは、レジスタ４５４から出力回路３３６に直列に出力されるとともに、次段デバイスに提供される。そのような減算によって、大きい値から小さい
値まで連続したＩＤが設定される。実施形態では、デバイスＩＤ番号のシーケンスは、大きい値から小さい値まで連続した整数とすることができる。提供回路８１０によって第１デバイス，デバイス１に提供された初期ＩＤ０は、ＩＤＭである。シーケンスは、Ｍから（Ｍ−Ｎ）まで１ずつ減少する。

図１２は、図１１に示すデバイスで実施されたプロトコルを示す。図１１に示すデバイスによって生成されたデバイスＩＤ番号の連続したシーケンスが表３に示されている。

本実施形態では、受信回路８２０がシリアル相互接続におけるデバイスの数Ｎを（Ｍ−Ｎ）の値から認識する。デバイスの同一クロック待ち時間ＣＬを仮定すると、シリアル相互接続におけるＮ個のデバイス全体の待ち時間は、Ｎ×ＣＬとなる。

上記で説明された実施形態にはバリエーションがある。加算器４５０または減算器９５０は、前記シーケンスができる代替の演算手段に置換することができる。例えば、加算器４５０は、他の事前に定義された数の他の計算手段に置換することができる。

上記で説明された実施形態では、簡潔さを目的として、動作がアクティブ「ハイ」信号に基づいて説明されている。前記回路は、設計優先に従って、「ロー」アクティブ信号に基づく動作を実行するように設計されることとしてもよい。前記制御信号は、命令コード割り当てに従って、２バイト以上のバイト数があることとしてもよい。タイミング制御は、コマンドタイプによってイネーブルにされる連続した複数のクロックから、選択されたシリアルレジスタをアクティブにする追加制御信号を伴うシングルクロックに、変更することができる。複数のクロックを出力するシーケンスは、タイミング、アドレスの配置、およびアドレスの長さ、それぞれの仕様に従って変更することができる。上記で説明したように、本実施形態は、シリアル・フラッシュメモリまたはシリアル入力ビットストリーム制御の製品に適用することができる。

上記で説明された実施形態では、簡単にするために、デバイス要素および回路は図に示すように相互に接続されている。本発明を装置、デバイス、要素、回路などへ実際的に適用する場合、相互に直接に接続されることとしてもよい。また、デバイス、要素、回路などは、装置の動作に必要とされる、他のデバイス、要素、回路などを介して、相互に間接的に接続されることとしてもよい。したがって、実際の構成では、回路素子およびデバイスが相互に直接にまたは間接的に結合または接続される。

本発明の上記で説明された実施形態は、単なる一例であることを意図している。本願に添付された特許請求の範囲によってのみ定義される本発明の範囲から逸脱することなく、変更、変形およびバリエーションが、当業者によって特定の実施形態をもたらすことが可能である。

１１０ メモリコントローラ
１１２ 信号
１２０ｉ メモリデバイス
１３０ デバイス制御回路
１４０ メモリ回路
３１５ｉ メモリ回路
３２０ｉ デバイス制御回路
３３１ 制御／処理回路
３３３ ＩＤ発生回路
３３６ 出力回路
３４１ ＩＤレジスタ
４３７ シリアル入力バッファ
４４０ ＩＤレジスタ
４５０ 加算器
４５４ 出力ＩＤレジスタ
４５６ セレクタ
４５８ シリアル出力バッファ
８１０ 提供回路
８２０ 受信回路
８４０ メモリコントローラ
９５０ 減算器

Claims (17)

1. シリアル相互接続構成とした複数のメモリデバイスであって、
   前記複数のメモリデバイスのそれぞれは入力接続部と出力接続部を備え、各デバイスの前記入力接続部と前記出力接続部は、それぞれ前段のデバイスの前記出力接続部と次段のデバイスの前記入力接続部に接続され、前記複数のメモリデバイスのそれぞれは、デバイス識別子（ＩＤ）を生成する生成器を備え、各デバイスにより生成された前記ＩＤは、その次段のデバイスに供給される、メモリデバイスと、
   前記シリアル相互接続構成の最後のデバイスから前記ＩＤを受信すると共に、前記複数のメモリデバイスの前記シリアル相互接続構成の待ち時間を特定する受信装置と、
   を有するシステム。
2. 前記生成器は、
   前記入力接続部を介して前記前段のデバイスから前記ＩＤを受信するＩＤ受信器と、
   前記受信したＩＤに応答してＩＤを生成するＩＤ発生器と、
   前記ＩＤ発生器により生成された前記ＩＤを出力するＩＤ供給器と、
   を有する、
   請求項１に記載のシステム。
3. 前記ＩＤ発生器は、予め定められた所定の値を用いて前記受信したＩＤを計算する計算器を備える、請求項２に記載のシステム。
4. 前記計算器は、前記受信したＩＤに前記所定の値を加算して新しいＩＤを算出する加算器を備える、請求項３に記載のシステム。
5. 前記加算器は、前記受信したＩＤに１を加算する加算回路を備える、請求項４に記載のシステム。
6. 前記計算器は、前記受信したＩＤから前記所定の値を減算して新しいＩＤを算出する減算器を備える、請求項３に記載のシステム。
7. 前記減算器は、前記受信したＩＤから１を減算する減算回路を備える、請求項６に記載のシステム。
8. 前記ＩＤ受信器は、
   前記受信したＩＤをシリアルに記憶するレジスタと、
   前記記憶したＩＤを、それぞれパラレルに出力して前記計算のために供給する出力供給器と、
   を備える、請求項４に記載のシステム。
9. 前記受信装置はプロセッサを備え、当該プロセッサは、
   前記最後のデバイスから前記ＩＤを受信し、
   当該受信したＩＤに応じて、前記シリアル相互接続構成における前記デバイスの数を特定する、
   請求項１に記載のシステム。
10. 前記シリアル相互接続構成における最初のデバイスに初期ＩＤを供給する供給装置を更に備える、請求項８に記載のシステム。
11. 前記受信装置はプロセッサを備え、当該プロセッサは、
    前記最後のデバイスからＩＤを受信し、
    当該受信したＩＤに応じて、前記シリアル相互接続における前記複数のメモリデバイスの待ち時間を特定する、
    請求項１に記載のシステム。
12. シリアル相互接続構成とした複数メモリデバイスの特性を特定する方法であって、
    前記複数のメモリデバイスのそれぞれは入力接続部と出力接続部を備え、各デバイスの前記入力接続部と前記出力接続部は、それぞれ前段のデバイスの前記出力接続部と次段のデバイスの前記入力接続部に接続され、前記複数のメモリデバイスのそれぞれは、デバイス識別子（ＩＤ）を生成する生成器を備え、各デバイスにより生成された前記ＩＤは、その次段のデバイスに供給され、
    前記方法は、
    前記シリアル相互接続構成の最後のデバイスから前記ＩＤを受信するステップと、
    当該受信したＩＤに応じて、前記複数のメモリデバイスの前記シリアル相互接続構成の待ち時間を特定するステップと、
    を含む、方法。
13. 前記シリアル相互接続構成の前記複数のメモリデバイスの最初のデバイスに初期ＩＤを供給するステップと、
    最後のデバイスからＩＤを供給して、前記シリアル相互接続構成のデバイス関連特性を特定するステップと、
    を更に備える、請求項１２に記載の方法。
14. ＩＤを生成する前記生成器は、予め定められた所定の値を用いて前記受信したＩＤを計算するステップを構成する、請求項１３に記載の方法。
15. 前記計算するステップは、前記受信したＩＤに前記所定の値を加算して新しいＩＤを生成するステップを含む、請求項１４に記載の方法。
16. 前記特定するステップは、前記受信したＩＤに応じて、前記シリアル相互接続構成における前記デバイスの数を特定するステップを含む、請求項１４に記載の方法。
17. 前記特定するステップは、前記受信したＩＤに応じて、前記シリアル相互接続構成における前記複数のメモリデバイスの待ち時間を特定するステップを含む、請求項１４に記載の方法。

Images