JP5613799B2 - 直列入力データを取り込む装置および方法 - Google Patents
直列入力データを取り込む装置および方法 Download PDFInfo
- Publication number
- JP5613799B2 JP5613799B2 JP2013131759A JP2013131759A JP5613799B2 JP 5613799 B2 JP5613799 B2 JP 5613799B2 JP 2013131759 A JP2013131759 A JP 2013131759A JP 2013131759 A JP2013131759 A JP 2013131759A JP 5613799 B2 JP5613799 B2 JP 5613799B2
- Authority
- JP
- Japan
- Prior art keywords
- command
- data
- address
- register
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1093—Input synchronization
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/107—Serial-parallel conversion of data or prefetch
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
- Communication Control (AREA)
Description
本願は、2006年12月6日に出願した米国特許出願第11/567,551号の優先権の利益を主張するものである。
IPE 入力ポートイネーブル
SI 直列入力
SIP 直列入力ポート
SOP 直列出力ポート
CLK クロック入力
SDR シングルデータレート
DDR ダブルデータレート
OPM 動作モード信号
111 チップ選択信号
113 素子
115 直列入力信号
117 クロック信号
119 入力ポートイネーブル信号
121 出力ポートイネーブル信号
220 直列ビット保持回路
230 コマンド解釈回路
240 処理回路
250 メモリ回路
335 内部クロックジェネレータ
343 コマンドインタープリタ
370 コントローラ/データプロセッサ
372 メモリ
417 一時レジスタクロックジェネレータ
419 データレジスタクロックジェネレータ
455 コマンドソーター
Claims (19)
- 少なくとも1つの定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、前記コマンド、アドレス、およびデータを表す入力ビットストリームとしてグループ化されている直列入力(SI)を処理し、またデータ処理のためにメモリにアクセスする装置であって、
前記SIの前記入力ビットストリームを一時的に格納する一時保持回路と、
前記一時保持回路により一時的に保持された前記入力ビットストリームとは独立して、前記SIの前記コマンドを解釈する解釈回路と、
前記解釈されたコマンドに応答して、前記一時的に格納された入力ビットストリームにおけるデータ、行アドレス情報、またはカラムアドレス情報をそれぞれ特定する決定回路と
を含み、
前記決定回路は、
前記解釈されたコマンドに応答して、前記一時的に格納された入力ビットストリームにおけるデータを格納するデータレジスタと、
前記解釈されたコマンドに応答して、前記一時的に格納された入力ビットストリームにおける行アドレス情報を格納する行アドレスレジスタと、
前記解釈されたコマンドに応答して、前記一時的に格納された入力ビットストリームにおけるカラムアドレス情報を格納するカラムアドレスレジスタと
を含む、装置。 - 前記解釈回路は、
前記コマンドを格納する格納回路と、
前記コマンドの動作制御モードを決定するために、前記格納されたコマンドを復号する復号回路と
を含む、請求項1に記載の装置。 - 前記動作制御モードに応答して動作クロックを生成するクロック生成回路
をさらに含む、請求項2に記載の装置。 - 前記メモリにアクセスするために、前記一時保持回路に一時的に格納された前記入力ビットストリームのアドレスを格納するアドレスレジスタ回路
をさらに含む、請求項3に記載の装置。 - 前記動作制御モードに応答して、前記一時保持回路から前記アドレスレジスタ回路への前記一時的に格納されたアドレスの転送パスを確立するパス回路
をさらに含む、請求項4に記載の装置。 - 1つのレジスタがそれ自体に格納したビットストリームを次のレジスタに転送するように、前記一時保持回路が、直列接続されたJ個の一時レジスタを含み、
前記J個の一時レジスタから転送されたアドレスを格納するために、前記アドレスレジスタ回路がJ個のアドレスレジスタを含み、Jは1より大きな整数である、請求項5に記載の装置。 - 前記パス回路は、
前記動作制御モードのアドレス切換情報に応じて、前記J個の一時レジスタと前記J個のアドレスレジスタの間のアドレス転送パスを選択する切換回路
を含む、請求項6に記載の装置。 - 前記パス回路は、
前記一時的に格納されたアドレスを前記J個の一時レジスタから前記J個のアドレスレジスタに転送する定義済み転送パス
を含む、請求項6に記載の装置。 - 直列相互接続構成の複数の素子を含む装置であって、
前記複数の素子のそれぞれは、直列入力データを受け取るための直列入力接続と直列出力データを提供するための直列出力接続とを有し、前記複数の素子のそれぞれは、直列データを取り込むための装置を有し、
前記複数の素子のうちの少なくとも1つは、
少なくとも1つの定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、前記コマンド、アドレス、およびデータを表す入力ビットストリームの複数バイトとしてグループ化されている直列入力(SI)を受け取る直列入力回路と、
前記受け取ったSIの入力ビットストリームを一時的に格納する一時保持回路と、
前記一時保持回路により保持されたコマンドとは独立して、前記SIのコマンドを解釈する解釈回路と、
前記解釈されたコマンドに応答して、前記一時的に格納された入力ビットストリームにおけるデータ、行アドレス情報、またはカラムアドレス情報をそれぞれ特定する決定回路と
を含み、
前記決定回路は、
前記解釈されたコマンドに応答して、前記一時的に格納された入力ビットストリームにおけるデータを格納するデータレジスタと、
前記解釈されたコマンドに応答して、前記一時的に格納された入力ビットストリームにおける行アドレス情報を格納する行アドレスレジスタと、
前記解釈されたコマンドに応答して、前記一時的に格納された入力ビットストリームにおけるカラムアドレス情報を格納するカラムアドレスレジスタと
を含む、
装置。 - 前記解釈回路は、
前記格納されたコマンドを復号し、また、前記コマンドの動作制御モードを決定するために前記復号されたコマンドをソートする制御決定回路
を含む、請求項9に記載の装置。 - 1つのレジスタがそれ自体に格納したビットストリームを次のレジスタに転送するように、前記一時保持回路が、直列接続されたJ個の一時レジスタを含み、
前記装置は、前記一時保持回路に一時的に格納された前記入力ビットストリームのアドレスを格納するアドレスレジスタ回路をさらに含み、
前記J個の一時レジスタから転送されたアドレスを格納するために、前記アドレスレジスタ回路がJ個のアドレスレジスタを含み、Jは1より大きな整数である、請求項10に記載の装置。 - 前記J個のアドレスレジスタは、
前記J個の一時レジスタから転送されたアドレスのカラムアドレスを格納するK個のレジスタであって、Kは1より大きな整数であるK個のレジスタと、
前記J個の一時レジスタから転送されたアドレスの行アドレスを格納する(J-K)個のレジスタと
を含む、請求項11に記載の装置。 - Jは5でありKは2である、請求項12に記載の装置。
- 前記素子は、
前記動作制御モードに応答して、前記一時保持回路から前記アドレスレジスタ回路への前記一時的に格納されたアドレスの転送パスを確立するパス回路
をさらに含む、請求項12に記載の装置。 - 前記パス回路は、
前記動作制御モードのアドレス切換情報に応じて、前記J個の一時レジスタと前記J個のアドレスレジスタの間のアドレス転送パスを切り換える切換回路
を含む、請求項14に記載の装置。 - 前記パス回路は、
前記一時的に格納されたアドレスを前記J個の一時レジスタから前記J個のアドレスレジスタの対応する1つに転送する定義済み転送パス
を含む、請求項14に記載の装置。 - 前記素子は、
コマンド受け取り回路および前記一時保持回路への第1クロック信号および第2クロック信号をそれぞれ別個に生成するクロック生成回路
をさらに含み、
前記コマンド受け取り回路は、前記第1クロック信号に応答して前記コマンドを登録およびシフトし、
前記一時保持回路は、前記第2クロック信号に応答して前記データを登録およびシフトする、
請求項15に記載の装置。 - 直列相互接続構成の複数の素子内に直列入力(SI)に含まれるデータを取り込む装置であって、
前記複数の素子のそれぞれは、直列入力データを受け取るための直列入力接続と直列出力データを提供するための直列出力接続とを有し、該装置は前記複数の素子のうちの少なくとも1つに採用されており、
少なくとも1つの定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、前記コマンド、アドレス、およびデータを表す入力ビットストリームの複数バイトとしてグループ化されている直列入力(SI)を受け取る直列入力(SI)回路と、
前記コマンドのビットストリームを格納するコマンド受け取り回路と、
前記コマンド受け取り回路に格納された前記コマンドを復号するコマンド解釈回路と、
前記コマンド解釈回路で前記コマンドが復号されている間に、前記アドレスおよび前記データの入力ビットストリームを一時的に格納する一時保持回路と、
コマンドデコーダにより復号されたコマンドに応答して、前記一時的に格納された入力ビットストリームをアドレスレジスタに選択的に接続するアドレス切換回路と
を含む装置。 - 直列相互接続構成の複数の素子内に直列データを取り込む方法であって、
前記複数の素子のそれぞれは、直列入力データを受け取るための直列入力接続と直列出力データを提供するための直列出力接続とを有し、
少なくとも1つの定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、前記コマンド、アドレス、およびデータを表す入力ビットデータストリームの複数バイトとしてグループ化されている直列データ入力を受け取るステップと、
コマンドレジスタに、前記コマンドの入力ビットデータストリームを連続的に格納するステップと、
前記コマンドレジスタに格納された前記コマンドを復号するステップと、
前記コマンドが復号されている間一時的に、一時レジスタ内に、前記アドレスおよび前記データの入力ビットデータストリームを連続的に格納するステップと、
前記復号されたコマンドに応答して、前記一時レジスタをアドレスレジスタに選択的に接続するステップと
を含む方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/567,551 | 2006-12-06 | ||
US11/567,551 US7818464B2 (en) | 2006-12-06 | 2006-12-06 | Apparatus and method for capturing serial input data |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010252824A Division JP5382661B2 (ja) | 2006-12-06 | 2010-11-11 | 直列入力データを取り込む装置および方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013229045A JP2013229045A (ja) | 2013-11-07 |
JP5613799B2 true JP5613799B2 (ja) | 2014-10-29 |
Family
ID=39493214
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009539577A Withdrawn JP2010511944A (ja) | 2006-12-06 | 2007-12-04 | 直列入力データを取り込む装置および方法 |
JP2010252824A Expired - Fee Related JP5382661B2 (ja) | 2006-12-06 | 2010-11-11 | 直列入力データを取り込む装置および方法 |
JP2013131759A Expired - Fee Related JP5613799B2 (ja) | 2006-12-06 | 2013-06-24 | 直列入力データを取り込む装置および方法 |
Family Applications Before (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009539577A Withdrawn JP2010511944A (ja) | 2006-12-06 | 2007-12-04 | 直列入力データを取り込む装置および方法 |
JP2010252824A Expired - Fee Related JP5382661B2 (ja) | 2006-12-06 | 2010-11-11 | 直列入力データを取り込む装置および方法 |
Country Status (8)
Country | Link |
---|---|
US (2) | US7818464B2 (ja) |
EP (1) | EP2097902A4 (ja) |
JP (3) | JP2010511944A (ja) |
KR (1) | KR101468753B1 (ja) |
CN (2) | CN103823783A (ja) |
CA (1) | CA2667904C (ja) |
TW (1) | TWI470437B (ja) |
WO (1) | WO2008067659A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8781053B2 (en) | 2007-12-14 | 2014-07-15 | Conversant Intellectual Property Management Incorporated | Clock reproducing and timing method in a system having a plurality of devices |
US8467486B2 (en) | 2007-12-14 | 2013-06-18 | Mosaid Technologies Incorporated | Memory controller with flexible data alignment to clock |
US8599642B2 (en) * | 2010-06-23 | 2013-12-03 | International Business Machines Corporation | Port enable signal generation for gating a memory array device output |
CN102799546B (zh) * | 2012-06-30 | 2015-07-08 | 广西工学院 | 输出位信息的读写与时序控制器 |
JP2015076110A (ja) * | 2013-10-08 | 2015-04-20 | マイクロン テクノロジー, インク. | 半導体装置及びこれを備えるデータ処理システム |
US9293176B2 (en) * | 2014-02-18 | 2016-03-22 | Micron Technology, Inc. | Power management |
US9460791B1 (en) * | 2015-12-08 | 2016-10-04 | Inphi Corporation | Data clock synchronization in hybrid memory modules |
US10380060B2 (en) | 2016-06-17 | 2019-08-13 | Etron Technology, Inc. | Low-pincount high-bandwidth memory and memory bus |
JP6274589B1 (ja) * | 2016-09-28 | 2018-02-07 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置および連続読出し方法 |
Family Cites Families (100)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4174536A (en) | 1977-01-21 | 1979-11-13 | Massachusetts Institute Of Technology | Digital communications controller with firmware control |
EP0179605B1 (en) | 1984-10-17 | 1992-08-19 | Fujitsu Limited | Semiconductor memory device having a serial data input circuit and a serial data output circuit |
US4683555A (en) | 1985-01-22 | 1987-07-28 | Texas Instruments Incorporated | Serial accessed semiconductor memory with reconfigureable shift registers |
JPS62152050A (ja) | 1985-12-26 | 1987-07-07 | Nec Corp | 半導体メモリ |
JPS63113624A (ja) | 1986-10-30 | 1988-05-18 | Tokyo Electric Co Ltd | 電子秤のプリンタインタ−フエ−ス |
US4816996A (en) | 1987-07-24 | 1989-03-28 | Motorola, Inc. | Queued serial peripheral interface for use in a data processing system |
ATE99097T1 (de) | 1988-09-30 | 1994-01-15 | Siemens Nixdorf Inf Syst | Verfahren und schaltungsanordnung zur steuerung einer seriellen schnittstellenschaltung. |
EP0417314B1 (en) | 1989-03-15 | 1997-06-04 | Oki Electric Industry Company, Limited | Serial in to parallel out converting circuit |
US5126808A (en) | 1989-10-23 | 1992-06-30 | Advanced Micro Devices, Inc. | Flash EEPROM array with paged erase architecture |
US5175819A (en) | 1990-03-28 | 1992-12-29 | Integrated Device Technology, Inc. | Cascadable parallel to serial converter using tap shift registers and data shift registers while receiving input data from FIFO buffer |
US5243703A (en) | 1990-04-18 | 1993-09-07 | Rambus, Inc. | Apparatus for synchronously generating clock signals in a data processing system |
US5430859A (en) | 1991-07-26 | 1995-07-04 | Sundisk Corporation | Solid state memory system including plural memory chips and a serialized bus |
US6230233B1 (en) | 1991-09-13 | 2001-05-08 | Sandisk Corporation | Wear leveling techniques for flash EEPROM systems |
KR950000761B1 (ko) | 1992-01-15 | 1995-01-28 | 삼성전자 주식회사 | 직렬 입력신호의 동기회로 |
JP3088180B2 (ja) | 1992-03-26 | 2000-09-18 | 日本電気アイシーマイコンシステム株式会社 | シリアル入力インタフェース回路 |
KR960000616B1 (ko) | 1993-01-13 | 1996-01-10 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
JPH06275069A (ja) | 1993-03-20 | 1994-09-30 | Hitachi Ltd | シリアルメモリ |
US5365484A (en) | 1993-08-23 | 1994-11-15 | Advanced Micro Devices, Inc. | Independent array grounds for flash EEPROM array with paged erase architechture |
JPH0793219A (ja) | 1993-09-20 | 1995-04-07 | Olympus Optical Co Ltd | 情報処理装置 |
US5602780A (en) | 1993-10-20 | 1997-02-11 | Texas Instruments Incorporated | Serial to parallel and parallel to serial architecture for a RAM based FIFO memory |
US5452259A (en) | 1993-11-15 | 1995-09-19 | Micron Technology Inc. | Multiport memory with pipelined serial input |
US5404460A (en) | 1994-01-28 | 1995-04-04 | Vlsi Technology, Inc. | Method for configuring multiple identical serial I/O devices to unique addresses through a serial bus |
US5596724A (en) | 1994-02-04 | 1997-01-21 | Advanced Micro Devices | Input/output data port with a parallel and serial interface |
DE4429433C1 (de) | 1994-08-19 | 1995-10-26 | Siemens Ag | Adreßzuordnungsverfahren |
US5473566A (en) * | 1994-09-12 | 1995-12-05 | Cirrus Logic, Inc. | Memory architecture and devices, systems and methods utilizing the same |
KR100473308B1 (ko) * | 1995-01-31 | 2005-03-14 | 가부시끼가이샤 히다치 세이사꾸쇼 | 불휘발성 메모리 장치 |
KR0142367B1 (ko) | 1995-02-04 | 1998-07-15 | 김광호 | 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로 |
US5636342A (en) | 1995-02-17 | 1997-06-03 | Dell Usa, L.P. | Systems and method for assigning unique addresses to agents on a system management bus |
JPH0922393A (ja) | 1995-07-06 | 1997-01-21 | Mitsubishi Electric Corp | 通信機能を有するワンチップフラッシュメモリ装置 |
US5835935A (en) | 1995-09-13 | 1998-11-10 | Lexar Media, Inc. | Method of and architecture for controlling system data with automatic wear leveling in a semiconductor non-volatile mass storage memory |
JP3693721B2 (ja) | 1995-11-10 | 2005-09-07 | Necエレクトロニクス株式会社 | フラッシュメモリ内蔵マイクロコンピュータ及びそのテスト方法 |
TW307869B (en) | 1995-12-20 | 1997-06-11 | Toshiba Co Ltd | Semiconductor memory |
KR100211760B1 (ko) | 1995-12-28 | 1999-08-02 | 윤종용 | 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로 |
KR0170723B1 (ko) | 1995-12-29 | 1999-03-30 | 김광호 | 단일 ras 신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리 장치 |
US5828899A (en) | 1996-01-04 | 1998-10-27 | Compaq Computer Corporation | System for peripheral devices recursively generating unique addresses based on the number of devices connected dependent upon the relative position to the port |
JPH09231740A (ja) | 1996-02-21 | 1997-09-05 | Nec Corp | 半導体記憶装置 |
US5941974A (en) | 1996-11-29 | 1999-08-24 | Motorola, Inc. | Serial interface with register selection which uses clock counting, chip select pulsing, and no address bits |
KR100243335B1 (ko) | 1996-12-31 | 2000-02-01 | 김영환 | 독립적인 리프레쉬 수단을 가지는 데이지 체인 구조의 반도체 장치 |
KR100272037B1 (ko) | 1997-02-27 | 2000-12-01 | 니시무로 타이죠 | 불휘발성 반도체 기억 장치 |
GB2329792A (en) | 1997-08-20 | 1999-03-31 | Nokia Telecommunications Oy | Identification signals enable a transceiver module to correctly configure itself to an attached functional module |
JPH1166841A (ja) | 1997-08-22 | 1999-03-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100240873B1 (ko) | 1997-08-26 | 2000-01-15 | 윤종용 | 송수신 겸용의 레지스터를 갖는 직렬인터페이스장치 |
US6128703A (en) * | 1997-09-05 | 2000-10-03 | Integrated Device Technology, Inc. | Method and apparatus for memory prefetch operation of volatile non-coherent data |
JP4039532B2 (ja) | 1997-10-02 | 2008-01-30 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US5937425A (en) | 1997-10-16 | 1999-08-10 | M-Systems Flash Disk Pioneers Ltd. | Flash file system optimized for page-mode flash technologies |
US6148364A (en) | 1997-12-30 | 2000-11-14 | Netlogic Microsystems, Inc. | Method and apparatus for cascading content addressable memory devices |
US5848026A (en) | 1997-12-08 | 1998-12-08 | Atmel Corporation | Integrated circuit with flag register for block selection of nonvolatile cells for bulk operations |
US6002638A (en) | 1998-01-20 | 1999-12-14 | Microchip Technology Incorporated | Memory device having a switchable clock output and method therefor |
WO1999045460A2 (en) | 1998-03-02 | 1999-09-10 | Lexar Media, Inc. | Flash memory card with enhanced operating mode detection and user-friendly interfacing system |
US6085290A (en) | 1998-03-10 | 2000-07-04 | Nexabit Networks, Llc | Method of and apparatus for validating data read out of a multi port internally cached dynamic random access memory (AMPIC DRAM) |
US6144576A (en) | 1998-08-19 | 2000-11-07 | Intel Corporation | Method and apparatus for implementing a serial memory architecture |
US5995417A (en) | 1998-10-20 | 1999-11-30 | Advanced Micro Devices, Inc. | Scheme for page erase and erase verify in a non-volatile memory array |
JP4601737B2 (ja) | 1998-10-28 | 2010-12-22 | 株式会社東芝 | メモリ混載ロジックlsi |
JP2000149564A (ja) | 1998-10-30 | 2000-05-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
FR2786420B1 (fr) * | 1998-11-30 | 2001-01-05 | Prospection & Inventions | Procede de pose d'une embase de fixation de piece et outil de fixation pour la mise en oeuvre du procede |
US6304921B1 (en) | 1998-12-07 | 2001-10-16 | Motorola Inc. | System for serial peripheral interface with embedded addressing circuit for providing portion of an address for peripheral devices |
KR100284742B1 (ko) | 1998-12-28 | 2001-04-02 | 윤종용 | 입출력 센스앰프의 개수가 최소화된 메모리장치 |
US7130958B2 (en) | 2003-12-02 | 2006-10-31 | Super Talent Electronics, Inc. | Serial interface to flash-memory chip using PCI-express-like packets and packed data for partial-page writes |
US6680904B1 (en) | 1999-12-27 | 2004-01-20 | Orckit Communications Ltd. | Bi-directional chaining of network access ports |
US7356639B2 (en) | 2000-01-05 | 2008-04-08 | Rambus Inc. | Configurable width buffered module having a bypass circuit |
US20050160218A1 (en) | 2004-01-20 | 2005-07-21 | Sun-Teck See | Highly integrated mass storage device with an intelligent flash controller |
US6442098B1 (en) | 2000-02-08 | 2002-08-27 | Alliance Semiconductor | High performance multi-bank compact synchronous DRAM architecture |
AU2001243463A1 (en) | 2000-03-10 | 2001-09-24 | Arc International Plc | Memory interface and method of interfacing between functional entities |
US6816933B1 (en) | 2000-05-17 | 2004-11-09 | Silicon Laboratories, Inc. | Serial device daisy chaining method and apparatus |
US6535948B1 (en) | 2000-05-31 | 2003-03-18 | Agere Systems Inc. | Serial interface unit |
US6317350B1 (en) | 2000-06-16 | 2001-11-13 | Netlogic Microsystems, Inc. | Hierarchical depth cascading of content addressable memory devices |
US6647100B1 (en) | 2000-07-26 | 2003-11-11 | Conexant Systems, Inc. | Universal Serial Bus datapump command interpreter |
US6754807B1 (en) | 2000-08-31 | 2004-06-22 | Stmicroelectronics, Inc. | System and method for managing vertical dependencies in a digital signal processor |
US6317352B1 (en) | 2000-09-18 | 2001-11-13 | Intel Corporation | Apparatus for implementing a buffered daisy chain connection between a memory controller and memory modules |
US6853557B1 (en) | 2000-09-20 | 2005-02-08 | Rambus, Inc. | Multi-channel memory architecture |
FR2816751A1 (fr) | 2000-11-15 | 2002-05-17 | St Microelectronics Sa | Memoire flash effacable par page |
US6959346B2 (en) | 2000-12-22 | 2005-10-25 | Mosaid Technologies, Inc. | Method and system for packet encryption |
US6732221B2 (en) | 2001-06-01 | 2004-05-04 | M-Systems Flash Disk Pioneers Ltd | Wear leveling of static areas in flash memory |
JP3473951B2 (ja) | 2001-06-01 | 2003-12-08 | Necマイクロシステム株式会社 | データ処理装置およびシステム |
US6996644B2 (en) | 2001-06-06 | 2006-02-07 | Conexant Systems, Inc. | Apparatus and methods for initializing integrated circuit addresses |
KR100413762B1 (ko) | 2001-07-02 | 2003-12-31 | 삼성전자주식회사 | 뱅크 수를 가변할 수 있는 반도체 장치 및 그 방법 |
US6928501B2 (en) * | 2001-10-15 | 2005-08-09 | Silicon Laboratories, Inc. | Serial device daisy chaining method and apparatus |
US6763426B1 (en) | 2001-12-27 | 2004-07-13 | Cypress Semiconductor Corporation | Cascadable content addressable memory (CAM) device and architecture |
US7073022B2 (en) | 2002-05-23 | 2006-07-04 | International Business Machines Corporation | Serial interface for a data storage array |
US7062601B2 (en) | 2002-06-28 | 2006-06-13 | Mosaid Technologies Incorporated | Method and apparatus for interconnecting content addressable memory devices |
KR100499686B1 (ko) | 2002-07-23 | 2005-07-07 | 주식회사 디지털웨이 | 메모리 확장 가능한 휴대용 플래쉬 메모리 장치 |
CA2396632A1 (en) | 2002-07-31 | 2004-01-31 | Mosaid Technologies Incorporated | Cam diamond cascade architecture |
KR100487539B1 (ko) | 2002-09-02 | 2005-05-03 | 삼성전자주식회사 | 직렬 에이티에이 케이블과 연결되는 불휘발성 반도체메모리 장치 |
DE60229649D1 (de) | 2002-11-28 | 2008-12-11 | St Microelectronics Srl | Nichtflüchtige Speicheranordnungsarchitektur, zum Beispiel vom Flash-Typ mit einer seriellen Übertragungsschnittstelle |
KR100493884B1 (ko) | 2003-01-09 | 2005-06-10 | 삼성전자주식회사 | 시리얼 플래시 메모리에서의 현지 실행을 위한 제어 장치및 그 방법, 이를 이용한 플래시 메모리 칩 |
US7308524B2 (en) * | 2003-01-13 | 2007-12-11 | Silicon Pipe, Inc | Memory chain |
US20040199721A1 (en) | 2003-03-12 | 2004-10-07 | Power Data Communication Co., Ltd. | Multi-transmission interface memory card |
WO2004102403A2 (en) * | 2003-05-13 | 2004-11-25 | Advanced Micro Devices, Inc. | A system including a host connected to a plurality of memory modules via a serial memory interconnect |
JP4156986B2 (ja) | 2003-06-30 | 2008-09-24 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US7539909B2 (en) * | 2003-09-30 | 2009-05-26 | Intel Corporation | Distributed memory initialization and test methods and apparatus |
US7031866B1 (en) * | 2003-11-05 | 2006-04-18 | Virage Logic Corp. | System and method for testing a memory |
US8375146B2 (en) | 2004-08-09 | 2013-02-12 | SanDisk Technologies, Inc. | Ring bus structure and its use in flash memory systems |
KR100705221B1 (ko) | 2004-09-03 | 2007-04-06 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법 |
KR100632952B1 (ko) | 2004-09-30 | 2006-10-11 | 삼성전자주식회사 | 정전으로 인한 프로그램 페일의 유무를 판별할 수 있는방법 및 장치 |
US6950325B1 (en) | 2004-10-07 | 2005-09-27 | Winbond Electronics Corporation | Cascade-connected ROM |
US7209405B2 (en) * | 2005-02-23 | 2007-04-24 | Micron Technology, Inc. | Memory device and method having multiple internal data buses and memory bank interleaving |
US7765424B2 (en) * | 2005-08-19 | 2010-07-27 | Micron Technology, Inc. | System and method for injecting phase jitter into integrated circuit test signals |
US7475187B2 (en) * | 2005-09-15 | 2009-01-06 | Infineon Technologies Ag | High-speed interface circuit for semiconductor memory chips and memory system including the same |
US20070260757A1 (en) * | 2006-03-28 | 2007-11-08 | Bueb Christopher J | Command interface for flash device |
US7502267B2 (en) * | 2006-09-22 | 2009-03-10 | Winbond Electronics Corporation | Clock frequency doubler method and apparatus for serial flash testing |
-
2006
- 2006-12-06 US US11/567,551 patent/US7818464B2/en not_active Expired - Fee Related
-
2007
- 2007-12-04 CN CN201410105789.7A patent/CN103823783A/zh active Pending
- 2007-12-04 KR KR1020097012104A patent/KR101468753B1/ko not_active IP Right Cessation
- 2007-12-04 EP EP07855465A patent/EP2097902A4/en not_active Withdrawn
- 2007-12-04 JP JP2009539577A patent/JP2010511944A/ja not_active Withdrawn
- 2007-12-04 CA CA2667904A patent/CA2667904C/en not_active Expired - Fee Related
- 2007-12-04 CN CN200780044726.3A patent/CN101548328B/zh not_active Expired - Fee Related
- 2007-12-04 WO PCT/CA2007/002183 patent/WO2008067659A1/en active Application Filing
- 2007-12-06 TW TW96146527A patent/TWI470437B/zh not_active IP Right Cessation
-
2010
- 2010-09-10 US US12/879,543 patent/US8904046B2/en not_active Expired - Fee Related
- 2010-11-11 JP JP2010252824A patent/JP5382661B2/ja not_active Expired - Fee Related
-
2013
- 2013-06-24 JP JP2013131759A patent/JP5613799B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TWI470437B (zh) | 2015-01-21 |
US20080137467A1 (en) | 2008-06-12 |
CN103823783A (zh) | 2014-05-28 |
US7818464B2 (en) | 2010-10-19 |
CN101548328B (zh) | 2014-04-23 |
EP2097902A4 (en) | 2010-01-06 |
EP2097902A1 (en) | 2009-09-09 |
WO2008067659A1 (en) | 2008-06-12 |
TW200834327A (en) | 2008-08-16 |
CA2667904A1 (en) | 2008-06-12 |
US8904046B2 (en) | 2014-12-02 |
US20100332685A1 (en) | 2010-12-30 |
CA2667904C (en) | 2016-05-17 |
KR101468753B1 (ko) | 2014-12-08 |
JP5382661B2 (ja) | 2014-01-08 |
JP2010511944A (ja) | 2010-04-15 |
CN101548328A (zh) | 2009-09-30 |
JP2011028786A (ja) | 2011-02-10 |
JP2013229045A (ja) | 2013-11-07 |
KR20090094275A (ko) | 2009-09-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5613799B2 (ja) | 直列入力データを取り込む装置および方法 | |
US8493808B2 (en) | Data flow control in multiple independent port | |
TWI446356B (zh) | 具有輸出控制之記憶體及其系統 | |
KR101154148B1 (ko) | 복수 개의 독립적인 직렬 링크 메모리 | |
US8700818B2 (en) | Packet based ID generation for serially interconnected devices | |
CA2671184C (en) | Id generation apparatus and method for serially interconnected devices | |
US20130073754A1 (en) | Apparatus and method for establishing device identifiers for serially interconnected devices | |
US8549250B2 (en) | Apparatus and method for producing IDs for interconnected devices of mixed type | |
US8626958B2 (en) | Apparatus and method for producing device identifiers for serially interconnected devices of mixed type | |
JP2001229688A (ja) | メモリアプリケーション用のハイブリッドデータi/o |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140331 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140623 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140811 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140908 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5613799 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |