KR101468753B1 - 직렬 입력 데이터 캡쳐 장치 및 방법 - Google Patents

직렬 입력 데이터 캡쳐 장치 및 방법 Download PDF

Info

Publication number
KR101468753B1
KR101468753B1 KR1020097012104A KR20097012104A KR101468753B1 KR 101468753 B1 KR101468753 B1 KR 101468753B1 KR 1020097012104 A KR1020097012104 A KR 1020097012104A KR 20097012104 A KR20097012104 A KR 20097012104A KR 101468753 B1 KR101468753 B1 KR 101468753B1
Authority
KR
South Korea
Prior art keywords
command
data
address
clock
circuit
Prior art date
Application number
KR1020097012104A
Other languages
English (en)
Other versions
KR20090094275A (ko
Inventor
홍범 편
학준 오
Original Assignee
컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 filed Critical 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
Publication of KR20090094275A publication Critical patent/KR20090094275A/ko
Application granted granted Critical
Publication of KR101468753B1 publication Critical patent/KR101468753B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Memory System (AREA)
  • Communication Control (AREA)

Abstract

직렬 입력 처리 장치는 커맨드 해석이 커맨드 디코더에서 고주파수로 실행되는 동안에 싱글 비트의 손실 없이 직렬 데이터를 캡쳐하는 방법을 제공한다. 미리 규정된 시퀀스의 직렬 비트들의 개개의 바이트들이 래치되고 비트 스트림들이 멀티 클럭으로 임시 저장된다. 어드레스를 등록하기 위해 바이트 정보를 배분된 어드레스 레지스터들에 전송하기 전, 임시 저장이 실행된다. 어드레스 등록과 데이터 등록은 직렬 입력의 전체 비트 스트림들을 클럭의 리딩 에지(leading edge)에서 래치시키는 것에 의해 실행된다. 고주파수(예컨대, 1 GHz 또는 1 ns 사이클 시간) 동작을 하면서, 커맨드 비트 스트림 해석과 다음 비트 데이터 스트림 사이의 충분한 시간 여유에 의해 커맨드 해석을 하는 동안 비트 데이터를 저장하기 위해 추가적인 레지스터가 요구되지 않는다.

Description

직렬 입력 데이터 캡쳐 장치 및 방법 {APPARATUS AND METHOD FOR CAPTURING SERIAL INPUT DATA}
[관련 출원에 대한 상호 참조]
본 출원은 미국 특허 출원 제11/567,551호(2006년 12월 6일 출원)로부터의 우선권의 이익을 청구한다.
[본 발명의 분야]
본 발명은 일반적으로 데이터 처리 장치 및 방법에 관한 것이다. 보다 상세하게는, 본 발명은 직렬 입력 데이터를 캡쳐 및 처리하는 장치 및 방법에 관한 것이다.
현재의 가전 기기들은 메모리 디바이스(memory device)들을 사용한다. 예를 들어, 디지털 카메라, 개인 휴대 단말기(portable digital assistant), 휴대형 오디오/비디오 플레이어, 및 모바일 단말기 등의 모바일 전자 기기는, 대용량 저장 메모리, 바람직하게는 증가 일로의 용량과 속도 성능을 갖춘 비휘발성 메모리를 계속적으로 요구한다. 비휘발성 메모리와 하드 디스크 드라이브는 전력 없이도 데이터가 유지되어 배터리 수명을 연장시키므로 선호된다.
기존의 메모리 디바이스가 많은 현재의 가전 기기들에 대해 충분한 속도로 동작하지만, 상기 메모리 디바이스는 높은 데이터율이 요구되는 타 디바이스 및 미래의 전자 기기에서 사용하기에는 적당하지 않을 수 있다. 예를 들어, 고 해상도 동영상을 기록하는 모바일 멀티미디어 기기는, 현재의 메모리 기술에 의한 것보다 더 큰 프로그래밍 쓰루풋(programming throughput)을 가진 메모리 모듈을 요구할 가능성이 있다. 상기 솔루션(solution)이 간단할 것으로 보이지만, 메모리의 동작 주파수의 실질적인 제한을 정하는, 상기 고 주파수에서의 신호 품질에 관한 문제가 있다. 메모리는 일련의 병렬 입/출력(I/O) 핀을 이용하여 다른 부품과 통신하며, 그 개수는 요구되는 구성에 좌우된다. I/O 핀들은 커맨드 명령(command instruction)과 입력 데이터를 수신하여 출력 데이터를 제공한다. 이것은 병렬 인터페이스로서 일반적으로 알려져 있다. 고속 동작은, 예컨대, 신호 품질을 저하시키는 혼신(cross-talk), 신호 스큐(signal skew), 및 신호 감쇄(signal attenuation)와 같은 통신 저하 효과를 유발할 수 있다.
더 높은 밀도와 더 빠른 동작을 시스템 기판에 통합시키기 위하여, 직렬 상호 연결 구성 및 멀티-드롭핑(multi-dropping)과 같은 병렬 상호 연결 구성의 2가지 설계 기술이 있다. 이들 설계 기술은 하드 디스크와 메모리 시스템간의 메모리 스와핑(swapping)의 동작 효율과 비용을 결정하는 밀도 이슈(density issue)를 극복하는데 사용될 수 있다. 하지만, 멀티-드롭(multi-drop)은 메모리 시스템의 직렬 상호 연결에 관련한 결점을 갖는다. 예를 들어, 멀티-드롭 메모리 시스템의 개수가 증가하면, 각 핀의 로딩 효과(loading effect)의 결과로서, 지연 시간도 증가하여, 멀티-드롭 시스템의 총 성능이 메모리 디바이스의 핀 정전 용량과 와이어 레 지스터-캐패시터 로딩(wire resistor-capacitor loading)에 의해 유발되는 멀티-드롭 연결에 의해 저하된다. 메모리 디바이스 등의 디바이스에서의 직렬 링크(serial link)는 모든 어드레스, 커맨드, 및 데이터를 직렬로 수신하는 싱글 핀 입력(single pin input)을 활용할 수 있다. 직렬 링크는, 커맨드 비트, 어드레스 비트, 및 데이터 비트를 직렬 상호 연결 구성을 통해 유효하게 제어하도록, 직렬 상호 연결 구성을 제공할 수 있다. 직렬 상호 연결 구성을 제공하는 것에 의해, 메모리 디바이스 식별자(ID) 번호는 연쇄 구성의 각 디바이스에 배분된다. 메모리 디바이스는 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 또는 플래시 메모리일 수 있다.
더 느린 동작 시스템 어플리케이션에 있어서는, 데이터 스트림(data stream)을 캡쳐(capture)하는 논리 회로 조합이 받아들여질 수 있다. 하지만, 고속 동작의 경우에 있어서는, 싱글 직렬 포트로부터 정확한 데이터를 배분된 레지스터에 캡쳐하는 것은, 커맨드 해석 동안의 빠른 클럭 동작으로 인해 보장될 수 없다.
본 발명의 일 양태에 따르면, 미리 규정된 시퀀스(sequence)에 따른 커맨드, 어드레스, 및 데이터를 포함하고 커맨드, 어드레스, 및 데이터를 나타내는 전체 비트 스트림(bit stream)에 대해 그룹화된 직렬 입력(SI)을 처리하는 방법이 제공된다. 상기 방법은, SI를 수신하는 단계; 수신된 SI의 비트 스트림을 홀드(hold)하는 단계; 비트 스트림을 홀드하는 것과는 별개로, 수신된 SI의 커맨드를 해석하는 단계; 및 해석된 커맨드에 응답하여 그리고 수신된 SI에 기초하여 메모리를 액세스하는 단계를 포함한다.
예를 들어, 상기 해석 단계는 상기 홀드 단계가 실행되는 동안에 실행된다. 상기 해석 단계는, 수신된 SI의 커맨드를 저장하는 단계; 및 커맨드의 동작 제어 모드를 판정하기 위해 저장된 커맨드를 디코드하는 단계를 포함한다.
상기 방법은, 인에이블 입력을 수신하는 단계를 포함할 수 있다. 수신된 인에이블 입력에 응답하여, SI의 커맨드의 수신이 인에이블된다.
유리하게, 판정된 동작 제어 모드에 응답하여, 제1 및 제2 클럭이 분리하여 생성된다. 제1 클럭은 커맨드를 해석하기 위해 사용된다. 제2 클럭은 비트 스트림을 홀드하기 위해 사용된다. 판정된 동작 제어 모드에 따라, 해석 단계의 완료시에 제1 클럭의 생성이 중지되고 제1 클럭 생성의 중지 후에 제2 클럭의 생성이 중지된다.
예를 들어, 액세스 단계는, 수신된 SI의 데이터를 캡쳐하는 단계를 포함한다. 수신된 SI의 비트 스트림의 어드레스가 임시로 저장되고, 캡쳐된 데이터에 기초하여 메모리를 액세스하기 위해 임시로 저장된 어드레스가 전송된다.
유리하게, 전송 단계는, 동작 제어 모드에 응답하여 임시로 저장된 어드레스의 경로를 설립해서, 그곳을 통해 임시로 저장된 어드레스를 전송하도록 하는 단계를 포함한다. 전송 경로 정보는 임시로 저장된 어드레스의 경로를 설립하기 위해 동작 제어 모드에 따라 제공된다.
다른 예로서, 임시로 저장된 어드레스는 미리 규정된 경로를 통해 전송된다. 예로서, 동작 제어 모드에 따른 경로 선택이 요구되지 않는다.
본 발명의 다른 양태에 따르면, 미리 규정된 시퀀스에 따른 커맨드, 어드레스 및 데이터를 포함하고 커맨드, 어드레스 및 데이터를 나타내는 전체 입력 비트 스트림에 대해 그룹화되어 있는 직렬 입력(SI)을 처리하고 데이터 처리를 위해 메모리를 액세스하는 장치가 제공된다. 상기 장치는 SI의 비트 스트림을 임시로 저장하기 위한 임시 홀드 회로; 임시 홀드 회로에 의해 임시로 홀드되는 입력 비트 스트림과는 별개로, SI의 커맨드를 해석하기 위한 해석 회로; 및 해석된 커맨드에 응답하여 그리고 SI에 기초하여 메모리를 액세스하기 위한 데이터 처리 회로를 포함한다.
예를 들어, 해석 회로는, 커맨드를 저장하기 위한 저장 회로; 및 커맨드의 동작 제어 모드를 판정하도록 저장된 커맨드를 디코드하기 위한 디코드 회로를 포함한다.
상기 장치는, 동작 제어 모드에 응답하여 동작 클럭을 생성하기 위한 클럭 생성 회로; 및 메모리에 액세스하도록 임시 홀드 회로에 임시로 저장된 비트 스트림의 어드레스를 저장하기 위한 어드레스 레지스터 회로를 더 포함할 수 있다.
예를 들어, 임시 홀드 회로는, 하나의 레지스터가 그 자신의 저장된 비트 스트림을 다음 레지스터에 전하도록, 직렬로 연결되는 J 임시 레지스터들을 포함한다. 어드레스 레지스터 회로는 J 임시 레지스터들로부터 전송되는 어드레스를 저장하기 위한 J 어드레스 레지스터들을 포함하며, J는 1보다 큰 정수이다.
경로 회로는, 동작 제어 모드의 어드레스 스위칭 정보에 따라, J 임시 레지스터들과 J 어드레스 레지스터들 사이의 어드레스 전송 경로를 선택하기 위한 스위치 회로를 포함할 수 있다.
경로 회로는, J 임시 레지스터들로부터 임시 저장된 어드레스를 그곳을 통해 J 어드레스 레지스터들에 전송하기 위한 미리 규정된 전송 경로를 포함할 수 있다.
실시예들에 따르면, 내부적으로 생성되고, 그것에 의해 커맨드, 어드레스, 및 데이터가 지정된 레지스터에서 래치되는, 멀티 클럭으로, 임의의 비트 손실 없이 입력 포트의 직렬 입력을 캡쳐할 수 있다. 본 발명의 실시예에 따르면, 새로운 타입의 멀티 클럭 데이터 캡쳐 및 온 더 플라이(on-the-fly)의 데이터 래치에 의해, 직렬 입력 처리 장치는, 내부적으로 생성되고 그것에 의해 커맨드, 어드레스, 및 데이터가 지정된 레지스터에서 래치되는 멀티 클럭으로, 임의의 비트 손실 없이 직렬 입력을 캡쳐한다.
본 발명의 일 실시예에 따르면, 싱글 공통 클럭을 사용하는 대신, 비트 데이터 스트림을 래치시키도록 멀티 클럭을 생성하고 임시 레지스터를 제어하는 수단이 제공된다. 실시예에 있어서, 커맨드를 디코드하기 위해 직렬 커맨드 비트와 다음 비트 스트림 사이에 시간 간격이 요구되지 않는다. 그것은 플래시 메모리 인터페이스의 속도를 향상시킨다.
본 발명의 추가의 양태에 따르면, 직렬 상호 연결 구성의 복수의 디바이스를 포함하는 장치가 제공되며, 상기 디바이스들의 각각은 직렬 입력 데이터를 수신하기 위한 직렬 입력 연결 및 직렬 출력 데이터를 제공하기 위한 직렬 출력 연결을 갖고, 상기 디바이스들의 각각은 직렬 데이터를 캡쳐하기 위한 장치를 갖는다. 상기 디바이스는, 미리 규정된 시퀀스에 따른 커맨드, 어드레스 및 데이터의 그리고 커맨드, 어드레스 및 데이터를 나타내는 전체 입력 비트 스트림에 대해 바이트 기초로 그룹화되어 있는 직렬 입력(SI)을 수신하기 위한 직렬 입력 회로; 수신된 SI의 비트 스트림을 임시로 저장하기 위한 임시 홀드 회로; 임시 홀드 회로에 의해 홀드되는 커맨드와는 별개로, SI의 커맨드를 해석하기 위한 해석 회로; 및 해석된 커맨드에 응답하여 그리고 수신된 SI에 기초하여 메모리를 액세스하기 위한 데이터 처리 회로를 포함한다.
본 발명의 또 다른 추가의 양태에 따르면, 직렬 상호 연결 구성의 복수의 디바이스의 직렬 입력(SI)에 포함된 데이터를 캡쳐하는 장치가 제공되며, 디바이스들의 각각은 직렬 입력 데이터를 수신하기 위한 직렬 입력 연결 및 직렬 출력 데이터를 제공하기 위한 직렬 출력 연결을 갖고, 상기 장치는 디바이스들 중 적어도 하나에 채용된다. 상기 장치는, 미리 규정된 시퀀스에 따른 커맨드, 어드레스 및 데이터의 그리고 커맨드, 어드레스 및 데이터를 나타내는 전체 입력 비트 스트림에 대해 바이트 기초로 그룹화되어 있는 SI를 수신하기 위한 직렬 입력 회로(SI); 커맨드 데이터의 비트 스트림을 저장하기 위한 커맨드 수신 회로; 커맨드 레지스터에 저장된 커맨드 데이터를 디코드하기 위한 커맨드 해석 회로; 커맨드 데이터가 커맨드 레지스터에서 디코드되고 있는 동안에, 비트 스트림을 임시로 저장하기 위한 임시 홀드 회로; 및 커맨드 디코더에 의해 디코드되는 커맨드에 따라, 임시 레지스터로부터 어드레스 레지스터까지의 연결을 만들기 위한 어드레스 스위칭 회로를 포함한다.
본 발명의 또 다른 추가의 양태에 따르면, 직렬 상호 연결 구성의 복수의 디바이스들의 직렬 데이터를 캡쳐하는 방법이 제공되며, 디바이스들의 각각은 직렬 입력 데이터를 수신하기 위한 직렬 입력 연결 및 직렬 출력 데이터를 제공하기 위한 직렬 출력 연결을 갖는다. 상기 방법은, 미리 규정된 시퀀스에 따른 커맨드, 어드레스 및 데이터의 그리고 커맨드, 어드레스 및 데이터를 나타내는 전체 입력 비트 데이터 스트림에 대해 바이트 기초 데이터로서 그룹화되어 있는 직렬 데이터 입력을 수신하는 단계; 커맨드 데이터의 비트 스트림을 계속해서 저장하는 단계; 커맨드 레지스터에 저장된 커맨드 데이터를 디코드하는 단계; 커맨드 데이터가 커맨드 레지스터에서 디코드되고 있는 동안, 비트 스트림을 임시로 계속해서 저장하는 단계; 및 커맨드 디코더에 의해 디코드되는 커맨드에 따라, 임시 레지스터로부터 어드레스 레지스터까지의 연결을 만드는 단계를 포함한다.
본 발명의 다른 양태들과 특징들은, 첨부 도면과 함께 본 발명의 특정 실시예들의 후술되는 상세한 설명의 검토시에 당업자들에게 명백해질 것이다.
본 발명의 실시예들이 이제, 첨부된 도면들을 참조하여, 단지 예시로서, 기술될 것이다.
도 1은 본 발명의 일 실시예가 적용된 직렬 상호 연결 임플러먼테이션(implementation)을 채용한 메모리 디바이스들을 예시하는 블록도이다.
도 2A는 메모리 디바이스들의 싱글 데이터 레이트(single date rate; “SDR”) 동작의 타이밍도를 예시한다.
도 2B는 메모리 디바이스들의 더블 데이터 레이트(double date rate; “DDR ”) 동작의 타이밍도를 예시한다.
도 3A, 3B, 및 3C는 도 1에 도시된 본 발명의 실시예에 사용하기 위한 직렬 입력 신호의 구성을 예시한다.
도 4A는 도 1에 도시된 디바이스에 포함되는 디바이스 처리 회로를 예시하는 블록도이다.
도 4B는 도 4A에 도시된 디바이스 처리 회로의 동작의 플로우차트이다.
도 5A, 5B, 및 5C는 본 발명의 실시예에 따른 도 1에 도시된 디바이스들 중 하나를 예시한다.
도 6은 도 5C에 도시된 커맨드 해석기를 예시하는 블록도이다.
도 7은 도 6예 도시된 커맨드 분류기(command sorter)를 예시하는 블록도이다.
도 8은 도 6에 도시된 내부 클럭 생성기를 예시하는 블록도이다.
도 9A는 도 5A에 도시된 내부 클럭 생성기에 포함된 커맨드 레지스터 클럭 생성기를 예시하는 블록도이다.
도 9B는 도 8에 도시된 임시 레지스터 클럭 생성기 및 데이터 레지스터 클럭 생성기를 예시하는 블록도이다.
도 10은 도 5A, 5B, 및 5C에 도시된 실시예의 신호들에 대한 관련 타이밍 시퀀스이다.
도 11은 도 6에 도시된 어드레스 스위치 제어기를 예시하는 블록도이다.
도 12는 도 5A, 5B, 및 5C에 도시된 실시예의 직렬 입력 제어 동작을 예시하 는 플로우차트이다.
도 13A, 13B, 및 13C는 도 1에 도시된 디바이스들의 다른 실시예에 사용하기 위한 직렬 입력 신호의 구성을 예시한다.
도 14A, 14B, 및 14C는 본 발명의 다른 실시예에 따른 도 1에 도시된 디바이스들 중 하나를 예시한다.
도 15는 도 14C에 도시된 커맨드 해석기를 예시하는 블록도이다.
도 16은 도 14A, 14B, 및 14C에 도시된 다른 실시예의 직렬 입력 제어 동작을 예시하는 플로우차트이다.
도 17은 도 6에 도시된 내부 클럭 생성기의 다른 예를 예시하는 블록도이다.
도 18A는 도 17에 도시된 내부 클럭 생성기에 포함되는 커맨드 레지스터 클럭 생성기를 예시하는 블록도이다.
도 18B는 도 17에 도시된 임시 레지스터 클럭 생성기 및 데이터 레지스터 클럭 생성기를 예시하는 블록도이다.
도 19는 도 17에 도시된 내부 클럭 생성기의 신호들에 대한 관련 타이밍 시퀀스이다.
본 발명의 견본 실시예들의 하기의 상세한 설명에서는, 이 명세서의 일부를 형성하고 본 발명이 실시될 수 있는 특정 견본 실시예들이 예시되는 첨부 도면에 대해 언급된다. 이들 실시예들은 당업자로 하여금 본 발명을 실시할 수 있게 충분히 상세하게 기술되었고, 본 발명의 권리범위로부터 벗어남 없이 논리적, 전기적 그리고 다른 변형들이 만들어 질 수 있으며 다른 실시예들이 활용될 수 있다는 것이 이해된다. 따라서, 하기의 상세한 설명은 한정의 의미를 갖지 않으며, 본 발명의 권리 범위는 첨부된 청구 범위에 의해서 규정된다.
일반적으로, 본 발명은 직렬 입력 데이터를 캡쳐하는 장치 및 방법을 제공한다. 본 발명의 실시예들이 이제, 직렬로 상호 연결된 메모리 디바이스들, 예컨대, MISL(multiple independent serial link; 멀티 독립 직렬 링크)과 함께 기술될 것이다. MISL 인터페이스는 코어 구조를 변경시키지 않고 동작 성능을 향상시키기 위해 플래시 메모리내에 입/출력 회로들을 포함한다. 그것은 플래시 메모리의 인터페이스 및 데이터 처리의 기술 혁신이다. 플래시 셀 구조의 제한과 셀의 근본적인 저성능으로 인하여, 플래시 성능의 향상은 메모리 산업에서 해결될 주요 이슈였다. 플래시 메모리 코어를 포함하는 대부분의 제품들은 전체 어드레스 비트, 전체 커맨드 비트, 및 전체 데이터 비트를 각각 동시에 래치시키는 병렬 포트들을 갖는다. 직렬 링크는 전체 어드레스, 커맨드, 데이터를 직렬로 수신하기 위해 싱글 핀 입력을 활용한다. MISL의 세부는, 미국 특허 출원 번호 제11/324,023호(2005년 12월 30일 출원), “Serial Interconnection of Memory Devices”라는 제목의 미국 특허 가출원 번호 제60/787,710호(2006년 3월 28일), “Serial Interconnection of Memory Devices”라는 제목의 미국 특허 가출원 번호 제60/802,645호 (2006년 5월 23일)에 기술되어 있다.
MISL은 직렬 입력 포트에 다이버스 동작 모드(diverse operation mode)를 지원하는 매우 고유한 입력 시퀀스를 제공한다. 따라서, 커맨드 입력의 타입에 따 라, 뒤 따르는 비트 스트림의 바이트 길이와 입력 바이트의 총 수가 변화된다. 200 MHz를 넘는 고주파수 동작의 경우에 있어서, 커맨드 비트 해석이 완료될 때가지 비트 데이터를 홀드하는 임시 레지스터가 없다면, 커맨드 해석 동안의 빠른 클럭 동작으로 인해서, 싱글 직렬 포트로부터 배분된 레지스터로의 정확한 데이터 캡쳐가 보장되지 않을 수 있다. 플래시 메모리 분야에 주지되어 있는 바와 같이, 커맨드 입력에 따라, 커맨드 바이트 후의 뒤 따르는 바이트 구성 및 길이가 변경될 수 있다.
입력 포트에서 수신되는 임의의 싱글 비트의 손실 없이 데이터를 캡쳐하기 위해, 싱글 클럭 제어와 패스트 로직(fast logic)이 데이터의 다음 바이트를 신속히 수신하는데 사용되는 기존의 스킴(scheme)은, 시스템 어플리케이션에서의 매우 높은 주파수 클럭에 의한 고속 동작으로 인해 적절하지 않다.
MISL이 직렬 입력 및 출력 포트들을 채용함으로써, 출력 버퍼가 커맨드 및 어드레스를, 그것들이 메모리 코어로부터의 실제 데이터 출력의 결과물들에 더하여 직렬 상호 연결로 함께 결합된 경우, 다음 디바이스에 전송한다. 데이터 출력의 경우에 있어서는, 커맨드 및 어드레스 직렬 스트링(string)들에 대해서 관련 출력 버퍼가 OPE(output port enable; 출력 포트 인에이블)에 의해 제어되고 입력 버퍼는 IPE(input port enable; 입력 포트 인에이블)에 의해 인에이블된다. 출력 버퍼에 대한 OPE 제어만으로는 다음 디바이스에 커맨드 및 어드레스 직렬 스트링들을 전송하는 것을 허용하지 않는다. 이 기능은 직렬 연결에서만 유효하다. 싱글 디바이스조차도 싱글 디바이스의 제어의 동일 레벨을 유지하는 동일 기능을 가질 수 있다.
MISL 인터페이스는 직렬 데이터를 캡쳐하고 전체 입력 비트 데이터 스트림에 대해 바이트 기초 데이터로서 그것들을 그룹화하기 위해 몇몇의 직렬 대 병렬 레지스터(serial-to-parallel register)를 사용할 것이다. 싱글 핀 SI(직렬 입력)만이 시스템 제어기로부터 직렬 데이터의 형태의 미리 규정된 시퀀스에 따른 커맨드, 어드레스, 및 데이터를 수신한다.
도 1은 직렬 및 싱글 입력 및 출력 포트들이 메모리 시스템 내의 연결된 멀티 메모리 디바이스들 또는 직렬로 상호 연결된 디바이스들에 대해 채용된, 직렬 상호 연결 임플러먼테이션(implementation)을 채용한 메모리 디바이스들을 도시한다. 도 1에 있어서, 디바이스들은 직렬로 연결되어 있다. 각 직사각형 블록은 메모리 디바이스를 나타낸다. 각 메모리 디바이스의 코어는 동적 랜덤 액세스 메모리(DRAM) 셀, 정적 랜덤 액세스 메모리(SRAM) 셀, 플래시 메모리 셀 등을 포함할 수 있다. 도 1에 도시된 바와 같이, 직렬 입력 포트(SIP)와 직렬 출력 포트(SOP)는 이웃하는 메모리 디바이스들간에 직렬로 연결되지만, 각 디바이스의 클럭 입력(CLK)은 공통 링크로 연결된다. 이러한 예에 있어서, 메모리 시스템의 성능은, 예컨대, 클럭의 로딩(loading)에 의해 결정될 수 있다. 도 1은 직렬 상호 연결의 하이브리드 타입(hybrid type)이라고 바꾸어 칭해질 수 있다.
클럭은, 메모리 코어 동작의 시작 전에 비트 정보를 저장하기 위해 미리 규정된 레지스터에서 입력 데이터 스트림을 래치시키는데 사용된다. 본 실시예는, 인터페이스 타입에 따라, 클럭의 상승 에지(rising edge) 또는 클럭의 양쪽 에지 (상승 및 하강(falling))에서 래치되는 직렬 입력(SI)을 갖는다. 예를 들어, 싱글 데이터 레이트(SDR)가 시스템의 인터페이스 타입으로서 채택되면, 클럭의 상승 에지가 입력 데이터를 래치시킨다. 더블 데이터 레이트(DDR) 인터페이스 타입의 경우에는, 클럭의 양쪽 에지가 쓰기 및 읽기 동작의 속도를 높이기 위해 입력 스트림을 래치시킨다. SDR 또는 DDR 동작을 통해 전체 데이터 타입(디바이스 번호 데이터, 커맨드 데이터, 어드레스 데이터, 입력 데이터)을 처리할 수 있다. 양쪽 타입의 데이터 레이트 인터페이스(SDR 또는 DDR)가 채용될 수 있다. 또한, QDR(quadruple data rate; 쿼드루펄 데이터 레이트) 등과 같은 다른 타입의 인터페이스를 구현하는 것도 가능하다.
도 1을 참조하여 보면, 클럭이 디바이스들에 공통적으로 공급된다. 이러한 예에 있어서, 칩 선택 신호(111)가 전체 디바이스의 칩 선택 입력부(CS)에 공통적으로 공급된다. 직렬 연결된 디바이스들은 예컨대, 제1 내지 제4 디바이스들(113-1~113-4)이다. 칩 선택 신호(111)가 논리 “로(low)”이면, 제1 내지 제4 디바이스들(113-1~113-4)이 동시에 인에이블됨으로써, 직렬 입력(SI) 신호(115)에 포함된 입력 데이터가 전체 디바이스 활성화를 통해 제1 디바이스(113-1)로부터 마지막 디바이스(113-4)로 전송된다. 데이터가 디바이스들을 통해 전송되는 동안에 클럭 레이턴시(clock latency)가 있다. 직렬 연결에 있어서, 직렬 클럭 신호(117)가 메모리 시스템을 구성하는 직렬 상호 연결의 디바이스들(113-1~113-4)의 클럭 입력부(CLK)에 공통적으로 공급된다. 제1 디바이스(113-1)는 데이터를 처리하기 위해 그 입력 포트 인에이블 입력부(IPE)에 공급되는 입력 포트 인에이블 신호(119)에 의해 인에이블 되고, 그 데이터 출력 동작이 그 출력 포트 인에이블 입력부(OPE)에 공급되는 출력 포트 인에이블 신호(121)에 의해 인에이블된다. 제1 디바이스(113-1)는 그 입력 포트 인에이블 출력부(IPEQ) 및 출력 포트 인에이블 출력부(OPEQ)로부터 입력 포트 인에이블 출력 신호(133-1) 및 출력 포트 인에이블 출력 신호(135-1)를 제2 디바이스(113-2)에 제공한다. 유사하게, 각각의 다른 디바이스들(113-2~113-4)은 그 IPE 및 OPE 입력부들에 공급되는 그 입력 및 출력 인에이블 신호에 의해 인에이블 되고, 입력 포트 인에이블 및 출력 포트 인에이블 신호는 그 IPEQ 및 OPEQ 출력부로부터 제공된다.
칩 선택 신호(111), 직렬 입력 신호(115), 클럭 신호(117), 입력 포트 인에이블 신호(119), 및 출력 포트 인에이블 신호(121)는 메모리 제어기(도시되지 않음)에 의해 제공된다. 제1 내지 제3 디바이스(113-1~113-3)의 직렬 출력 신호(131-1~131-3), 입력 포트 인에이블 출력 신호(133-1~133-3), 및 출력 포트 인에이블 출력 신호(135-1~135-3)는, 다음 디바이스(113-2~113-4)에 각각 제공된다. 제4 디바이스(113-4)도 직렬 출력 신호(131-4), 입력 포트 인에이블 출력 신호(133-4), 및 출력 포트 인에이블 출력 신호(135-4)를 제공한다. 직렬 출력 신호(131-4)는 디바이스들의 전체 직렬 상호 연결의 직렬 출력 신호이다.
제1 내지 제4 디바이스(113-1~113-4)는 각기 그 내부에 제1 내지 제4 디바이스 처리 회로(210-1~210-4)를 갖는다. 각각의 디바이스 처리 회로들은 직렬 입력 신호 및 제어 신호에 응답하여 그 디바이스의 제어 및 데이터 처리의 기능들을 실행한다. 각 디바이스의 처리된 데이터는 다음 디바이스에 제공된다.
도 2A는 메모리 디바이스들의 싱글 데이터 레이트(SDR) 동작에 대한 관련 타이밍 시퀀스를 도시한다. 도 2B는 메모리 디바이스들의 더블 데이터 레이트(DDR) 동작에 대한 관련 타이밍 시퀀스를 도시한다. 각 도면은 하나의 포트에서의 동작들을 도시한다. SDR 및 DDR 동작들의 각각에 있어서, 칩 선택 신호가 전체 디바이스들을 동시에 인에이블시키도록 공통적으로 연결됨으로써, 제1 디바이스의 입력 데이터가 최종 디바이스에 전송된다.
직렬 입력의 커맨드, 어드레스, 및 데이터의 시퀀스 구조는 전체 비트 스트림에 대해 미리 규정되고 그룹화되어 있다. 커맨드 정의의 예시적인 그룹은, (i) 커맨드만; (ii) 커맨드 + 1 바이트 데이터; (iii) 커맨드 + 칼럼(column) 어드레스; (iv) 커맨드 + 칼럼 어드레스 + 2112 바이트 데이터; (v) 커맨드 + 칼럼 및 로우(row) 어드레스 + 2112 바이트 데이터; (vi) 커맨드 + 칼럼 및 로우 어드레스; (vii) 커맨드 + 로우 어드레스; 및 (viii) 커맨드 + 로우 어드레스 + 2112 바이트 데이터이다. 상기와 같이, 직렬 입력 비트 스트림의 구조는 유연성이 있고 커맨드 후의 비트 배분이 고정되어 있지 않다.
도 3A, 3B, 및 3C는 도 1에 도시된 제1 디바이스(113-1)에 제공되는 직렬 입력 신호(115)의 구성을 묘사한다. 그룹화된 비트 스트림은 디바이스 번호(DN)(1 바이트)를 포함하며, 여기서는 도시되지 않았다. 도 3A에 도시된 구성은 상기 (v) 커맨드 + 칼럼 및 로우 어드레스 + 2112 바이트 데이터(2 바이트 칼럼 및 3 바이트 로우 어드레스)의 예이다. 도 3B에 도시된 구성은 상기 (iv) 커맨드 + 칼럼 어드레스 + 2112 바이트 데이터(2 바이트 칼럼 어드레스)의 예이다. 도 3C에 도시된 구성은 상기 (viii) 커맨드 + 로우 어드레스 + 2112 바이트 데이터(3 바이트 로우 어드레스)의 예이다.
직렬 입력의 각 데이터 비트는 클럭 신호(117)의 각 펄스에 응답하여 제공된다. 상기 예들에 있어서, 커맨드 비트(C7~C0)를 나타내는 첫 번째의 8 비트(즉, 1 바이트)는 클럭(P0~P7)에 동기화된다. 도 3A에 도시된 예에 있어서, (2 바이트의) 칼럼 어드레스 비트(CA15~CA0)는 클럭(P24~P39)에 동기화되고, (3 바이트의) 로우 어드레스 비트(RA23~RA0)는 클럭(P40~P63)에 동기화되며, (2112 바이트의) 데이터 비트 데이터(16895, 16894 …)는 클럭(P64~)에 동기화된다. 도 3B에 도시된 예에 있어서, (2 바이트의) 칼럼 어드레스 비트(CA15~CA0)는 클럭(P24~P39)과 동기화되고, … (2112 바이트의) 데이터 비트 데이터(16895, 16894 …)는 클럭(P40~)과 동기화된다. 도 3C에 도시된 예에 있어서, (3 바이트의) 로우 어드레스 비트(RA23~RA0)는 클럭(P24~P47)과 동기화되고, (2112 바이트의) 데이터 비트 데이터(16895, 16894 …)는 클럭(P48~)과 동기화된다. 직렬 입력은 다른 정보 데이터, 예컨대, 뱅크 어드레스 및 디바이스 어드레스(도시되지 않음)를 포함한다. 직렬 입력 비트 스트림의 커맨드 구성은 유연성이 있다. 직렬 입력의 구성은 특정 어플리케이션에 따라 상이하게 배열될 수 있다.
도 4A는 도 1에 도시된 제1 내지 제4 디바이스 처리 회로(210-1~210-4)의 각각의 예시적인 임플러먼테이션을 도시한다. 도 4B는 도 4A에 도시된 디바이스 처리 회로의 동작을 도시한다. 도 4A 및 4B를 참조하여 보면, 디바이스 처리 회로들을 대표하는, 디바이스 처리 회로(210-1)가 직렬 입력(SI) 비트 홀드 회로(220), 커맨드 해석 회로(230), 처리 회로(240), 및 메모리 회로(250)를 포함한다. 직렬 입력(SI)은, 미리 규정된 시퀀스에 따른 커맨드, 어드레스 및 데이터를 포함하고 전체 비트 스트림에 대해 그룹화되어 있다. 디바이스 처리 회로(210-1)는 비트 스트림을 수신한다. 직렬 입력(SI)의 비트들은 직렬 비트 홀드 회로(220)에서 홀드된다(단계 261). 커맨드 해석 회로(230)는 직렬 입력(SI)의 커맨드 비트를 해석한다(단계 262). 비트 홀드는 커맨드 해석과는 별개로 실행된다. 해석된 커맨드와 홀드된 SI 비트에 응답하여, 처리 회로(240)는 메모리 회로(250)에 대한 액세스와 더불어 데이터 처리를 실행한다(단계 263). 처리된 데이터는 직렬 출력 포트(SOP)를 통해 다음 디바이스에 출력된다. 예로서, 커맨드 해석 및 비트 홀드는 병행하여 실행된다. 비트 홀드가 실행되는 동안 커맨드 해석이 실행되는 것이 바람직한 예이다.
도 5A, 5B, 및 5C는 도 1에 도시된 제1 디바이스(113-1)의 세부적인 회로를 도시한다. 제2 내지 제4 디바이스(113-2~113-4)의 각각은 제1 디바이스(113-1)의 그것과 동일한 구조를 갖는다. 제1 디바이스(113-1)는 도 3에 도시된 바와 같이 직렬 입력을 수신한다.
도 5A 내지 5C를 참조하여 보면, 직렬 입력 신호(115)는 직렬 입력 신호의 형태의 커맨드, 어드레스 및 데이터를 포함하고 직렬 입력 포트(SIP)를 통해 SIP 입력 버퍼(311)에 공급된다. 직렬 입력 신호(115)는 커맨드 레지스터(317), 데이터 레지스터(319), 및 복수의 임시 레지스터(J 레지스터들, J는 1 보다 큰 정수)를 갖는 임시 레지스터 블록(320)에 공급된다. 이러한 특정 예에 있어서, 임시 레지 스터 블록(320)은 5개(=J)의 레지스터들, 즉, 제1, 제2, 제3, 제4, 및 제5 임시 레지스터(321, 323, 325, 327, 329)를 포함한다. 커맨드 레지스터(317), 데이터 레지스터(319), 및 제1 임시 레지스터(321)의 각각은 순차적으로 직렬 입력 신호(115)에 포함된 커맨드, 어드레스, 및 데이터를 수신한다.
클럭 신호(117) 및 입력 포트 인에이블 신호(119)는 각각 클럭 입력 버퍼(337) 및 IPE 입력 버퍼(339)를 통해 내부 클럭 생성기(335)에 공급된다. 내부 클럭 생성기(335)는 커맨드 해석기(343)로부터 3 비트의 동작 모드 그룹 신호(341)를 수신함으로써, 생성기(335)가 클럭을 생성할 수 있게 된다. 내부 클럭 생성기(335)는 커맨드 레지스터 클럭 신호(345), 데이터 레지스터 클럭 신호(347) 및 임시 레지스터 클럭 신호(349)를 로컬적으로(locally) 생성한다. 커맨드 레지스터 클럭 신호(345)는 커맨드 레지스터(317)에 공급된다. 데이터 레지스터 클럭 신호(347)는 데이터 레지스터(319)에 공급된다. 임시 레지스터 클럭 신호(349)는 임시 레지스터 블록(320)의 제1 내지 제5 임시 레지스터(321~329)에 공급된다.
SIP로의 직렬 입력 신호(115)의 데이터에 응답하여, 커맨드 레지스터(317)는, 등록된 커맨드 출력 신호(397)를 커맨드 해석기(343)에 제공하고, 커맨드 해석기(343)는 동작 모드 그룹 신호(341)를 내부 클럭 생성기(335)에 제공한다. 또한, 커맨드 해석기(343)는 M 비트의 디코드된 명령 신호(decoded instruction signal)(398)와 n 비트의 어드레스 스위치 제어 신호(399)를 제공한다. 어드레스 스위치 제어 신호(399)는 어드레스 스위치 회로(371)에 제공된다. 디코드된 명령 신호(398)는 제어기/데이터 프로세서(370)에 제공된다. 제어기/데이터 프로세 서(370)는 클럭 신호(117), 칩 선택 신호(111), 입력 포트 인에이블 신호(119), 및 출력 포트 인에이블 신호(121)를 수신한다. 제어기/데이터 프로세서(370)는 디바이스를 제어하고 입력 포트 인에이블 출력 신호(133-1) 및 출력 포트 인에이블 출력 신호(135-1)를 각각 제공한다. 또한, 제어기/데이터 프로세서(370)는 등록된 데이터 출력 신호(359)를 수신하고 메모리(372)에 대한 데이터 액세스(쓰기 및/또는 읽기)의 기능을 실행한다. 처리된 데이터는 칩 선택 신호(111), 클럭 신호(117), 및 출력 포트 인에이블 신호(121)에 응답하여 출력된다. 출력되는 데이터는 직렬 출력 신호(131-1)에 포함된다.
임시 레지스터 블록(320)에 있어서, 제1 내지 제5 임시 레지스터(321~329)는 직렬로 연결된다. 하나의 레지스터에 저장되는 8 비트 데이터는 임시 레지스터 클럭 신호(349)에 제공되는 클럭에 응답하여 다음 레지스터내로 시프트(shift)된다. 제1 임시 레지스터(321)로부터의 제1 임시 어드레스 신호(351)는 제2 임시 레지스터(323)에 제공되고, 제2 임시 레지스터(323)로부터의 제2 임시 어드레스 신호(353)는 제3 임시 레지스터(325)에 제공된다. 제3 임시 레지스터(325)로부터의 제3 임시 어드레스 신호(355)는 제4 임시 레지스터(327)에 제공되고, 제4 임시 레지스터(327)로부터의 제4 임시 어드레스 신호(357)는 제5 임시 레지스터(329)에 제공된다.
제1 내지 제5 임시 레지스터(321~329)로부터의, 각기 8 비트 신호인, 제1 내지 제5 임시 어드레스 출력 신호(361-369)는, 다양한 논리 게이트, 전송 게이트, 3상태 반전기(tri-state inverter)를 갖는 복수의 내부 논리 스위치(도시되지 않음) 를 포함하는 어드레스 스위치 회로(371)에 제공된다. 어드레스 스위치 회로(371)는 복수의 어드레스 레지스터(J 레지스터들)를 갖는 어드레스 레지스터 블록에 제1 내지 제5 임시 어드레스 출력 신호를 전송한다. 본 실시예에 있어서, 어드레스 레지스터 블록은 K 레지스터들을 갖는 칼럼 어드레스 레지스터 블록(381)과 (J - K) 레지스터들을 갖는 로우 어드레스 블록(395)을 포함하며, K는 1 보다 큰 정수이다. 이 특정 예에 있어서는, K가 2이다. 어드레스 스위치 회로(371)는 칼럼 어드레스 레지스터 블록(381)의 제1 칼럼 레지스터(377) 및 제2 칼럼 레지스터(379)에 제1 칼럼 어드레스 입력 신호(373)와 제2 칼럼 어드레스 입력 신호(375)를 각각 제공하고, 로우 어드레스 레지스터 블록(395)의 제1 로우 레지스터(389), 제2 로우 레지스터(391), 및 제3 로우 레지스터(393)에 제1 로우 어드레스 입력 신호(383), 제2 로우 어드레스 입력 신호(385), 및 제3 로우 어드레스 입력 신호(387)를 각각 제공한다.
칼럼 어드레스 래치 신호(382)에 응답하여, 제1 및 제2 칼럼 어드레스 입력 신호(373, 375)의 각각의 8 비트 데이터는 각각 제1 및 제2 칼럼 레지스터(377, 379)에서 동시에 래치된다. 유사하게, 로우 어드레스 래치 신호(384)에 응답하여, 제1, 제2, 및 제3 로우 어드레스 입력 신호(383, 385, 387)의 각각의 8비트 데이터는, 제1, 제2, 및 제3 로우 레지스터(389, 391, 393)에서 각각 동시에 래치된다. 제1 및 제2 칼럼 레지스터(377, 379)에서 래치되는 각각의 8비트 데이터는, 칼럼 어드레스 읽기 신호(386)에 응답하여 읽어 들여진다. 제1, 제2, 및 제3 로우 레지스터(389, 391, 393)에서 래치되는 각각의 8 비트 데이터는 로우 어드레스 읽기 신 호(388)에 응답하여 읽어 들여진다. 칼럼 어드레스 래치 신호(382), 로우 어드레스 래치 신호(384), 칼럼 어드레스 읽기 신호(386), 및 로우 어드레스 읽기 신호(388)는 제어기/데이터 프로세서(370)에 의해 제공된다. 레지스터(377, 379, 389, 391, 393)로부터 읽어 들여지는 8 비트 데이터는, 제어기/데이터 프로세서(370)에 제공되는 제1 칼럼 어드레스 신호(378), 제2 칼럼 어드레스 신호(380), 제1 로우 어드레스 신호(390), 제2 로우 어드레스 신호(392), 및 제3 로우 어드레스 신호(394)에 각각 포함된다.
도 6은 도 5C에 도시된 커맨드 해석기(343)의 더욱 세부적인 회로를 도시한다. 커맨드 해석기(343)는 입력 커맨드 타입에 따라 로컬(local) 및 내부 클럭 생성과 어드레스 스위치 회로를 제어하기 위한 복합 논리 회로이다. 도 6을 참조하여 보면, 8 커맨드 비트를 갖는 등록된 커맨드 출력 신호(397)는, 내부 명령으로서 제공되는 M 비트를 갖는 디코드된 명령 신호(398)를 자기 차례에서 제공하는 커맨드 디코더(command decoder)(451)에 제공된다. 커맨드 디코더(451)로부터, 등록된 커맨드 출력 신호(397)의 “커맨드 비트” 입력에 기초하여, 내부 명령이 생성된다. M 비트는 디바이스내로 실행될 명령의 수를 나타낸다. 디코드된 명령 신호(398)는, 동작 모드 그룹 신호(341)를 자기 차례에서 어드레스 스위치 제어기(461)에 제공하는 커맨드 분류기(455)에 제공된다. 커맨드 분류기(455)에 의해, 디바이스 제어의 미리 규정된 커맨드 카테고리가 판정된다. 판정된 제어 카테고리에 따라서, 동작 모드 그룹 신호(341)가 생성되어 어드레스 스위치 제어기(461)에 제공된다. 동작 모드 그룹 신호(341)는 3 비트 동작 모드 신호 OPM1, OPM2, OPM3 를 포함한다. 동작 모드 신호 OPM1, OPM2, OPM3의 생성은 도 7을 참조하여 후술될 것이다.
어드레스 스위치 제어기(461)는 스위치 제어 신호 SW1, SW1*, SW2, SW2*, SW3 및 SW3*를 포함하는 n 비트를 갖는 어드레스 스위치 제어 신호(399)를 제공한다. 신호 SW1, SW1*, SW2, SW2*, SW3 및 SW3*의 생성은 도 11을 참조하여 후술될 것이다. 도 5A 내지 5C 및 도 6을 참조하여 보면, 3 비트의 동작 모드 그룹 신호(341)가 내부 클럭 생성기(335)에 동작 모드 그룹 신호(341)로서 제공된다. 상기한 바와 같이, 임시 레지스터 클럭 신호(349)에 응답하여, 임시 레지스터 블록(320)의 레지스터들이 칼럼 및 로우 어드레스들을 저장한다. 어드레스들의 시퀀스는 입력 커맨드에 의해 설립된다. 동작 모드 신호를 사용하여, n 비트 제어가 생성되어 어드레스 스위치 회로(371)에 송신된다.
도 7은 도 6에 도시된 커맨드 분류기(455)의 더욱 세부적인 회로를 도시한다. 커맨드 분류기(455)는 도 6에 도시된 커맨드 디코더(451)로부터 디코드된 명령 신호(398)를 수신한다. 도 7을 참조하여 보면, 커맨드 분류기(455)는 제1, 제2, 및 제3 커맨드 논리 회로(471, 473, 475)와 제1, 제2, 및 제3 동작 모드 신호 생성기(511, 513, 515)를 포함한다. 제1 커맨드 논리 회로(471)는 NAND 게이트(545) 및 2개의 NOR 게이트(541, 543)를 포함한다. 제2 커맨드 논리 회로(473)는 NAND 게이트(567) 및 3개의 NOR 게이트(561, 563, 565)를 포함한다. 제3 커맨드 논리 회로(475)는 NAND 게이트(587) 및 3개의 NOR 게이트(581, 583, 585)를 포함한다.
이러한 예에 있어서, SI의 커맨드들은 “페이지 읽기”, “랜덤 데이터 입력”, “쓰기 구성”, “뱅크 선택”, “랜덤 데이터 읽기”, “페이지 읽기 복사”, “복사용 목표 어드레스”, “블록 삭제”, 및 “직렬 데이터 입력”이다. 다른 커맨드들도 또한 포함된다. (8 커맨드 비트로 표현되는) 이들 커맨드는 커맨드 해석기(343)의 커맨드 디코더(451)에 의해 디코드되고 그에 의해 복수의 디코드된 신호(481~489)를 포함하는 M 비트의 디코드된 명령 신호(398)로서 제공된다. 신호(481)는 디코드된 페이지 읽기 커맨드를 포함한다. 신호(482)는 디코드된 랜덤 데이터 입력 커맨드를 포함한다. 신호(483)는 디코드된 쓰기 구성 커맨드를 포함한다. 신호(484)는 디코드된 뱅크 선택 커맨드를 포함한다. 신호(485)는 디코드된 랜덤 데이터 읽기 커맨드를 포함한다. 신호(486)는 디코드된 페이지 읽기 복사 커맨드를 포함한다. 신호(487)는 복사 커맨드용 디코드된 목표 어드레스를 포함한다. 신호(488)는 디코드된 블록 삭제 커맨드를 포함한다. 신호(489)는 디코드된 직렬 데이터 입력 커맨드를 포함한다.
페이지 읽기 커맨드 신호(481)와 랜덤 데이터 입력 커맨드 신호(482)는 NOR 게이트(541)에 공급된다. 쓰기 구성 커맨드 신호(483)와 뱅크 선택 커맨드 신호(484)는 NOR 게이트(543)에 공급된다. NOR 게이트(541, 543)의 논리 출력 신호들은 NAND 게이트(545)에 공급되고, NAND 게이트(545)의 출력이 제1 커맨드 논리 회로(471)의 제1 커맨드 논리 신호(547)로서 제공된다. 신호(547)는 제1 동작 모드 신호 생성기(511)에 공급된다.
랜덤 데이터 읽기 커맨드 신호(485)와 페이지 읽기 복사 커맨드 신호(486)는 NOR 게이트(561)에 공급된다. 랜덤 데이터 입력 커맨드 신호(482)와 복사 커맨드 신호(487)용 목표 어드레스는 NOR 게이트(563)에 공급된다. 블록 삭제 커맨드 신호(488)와 뱅크 선택 커맨드 신호(484)는 NOR 게이트(565)에 공급된다. NOR 게이트(561, 563, 565)로부터의 논리 출력 신호는 NAND 게이트(567)에 공급되고, NAND 게이트(567)의 출력은 제2 커맨드 논리 회로(473)의 제2 커맨드 논리 회로(471)의 제2 커맨드 논리 신호(569)로서 제공된다. 신호(569)는 제2 동작 모드 신호 생성기(513)에 공급된다.
페이지 읽기 커맨드 신호(481)와 페이지 읽기 복사 커맨드 신호(486)는 NOR 게이트(581)에 공급된다. 직렬 데이터 입력 커맨드 신호(489)와 복사 커맨드 신호(487)용 목표 어드레스가 NOR 게이트(583)에 공급된다. 블록 삭제 커맨드 신호(488)와 뱅크 선택 커맨드 신호(484)는 NOR 게이트(585)에 공급된다. NOR 게이트(581, 583, 585)로부터의 논리 출력 신호들이 NAND 게이트(587)에 공급되고, NAND 게이트(587)의 출력이 제3 커맨드 논리 회로(475)의 제3 커맨드 논리 신호(589)로서 제공된다. 신호(589)는 제3 동작 모드 신호 생성기(515)에 공급된다.
제1, 제2, 및 제3 동작 모드 신호 생성기(511, 513, 515)는 또한 변경 플래그 신호(521) 및 리셋 신호(523)를 수신한다. 제1, 제2, 및 제3 동작 모드 신호 생성기(511, 513, 515)는 동작 모드 그룹 신호(341)에 의해 포함되는 제1, 제2, 및 제3 동작 모드 신호(549, 571, 591)(“OPM1”, “OPM2”, “OPM3”)를 각각 제공한다.
도 8은 도 5A에 도시된 내부 클럭 생성기(335)의 더욱 세부적인 회로를 도시 한다. 도 5A 및 도 8을 참조하여 보면, 내부 클럭 생성기(335)는 커맨드 레지스터 클럭 생성기(415), 임시 레지스터 클럭 생성기(417), 및 데이터 레지스터 클럭 생성기(419)를 포함한다. 도 9A에 도시된 바와 같이, 커맨드 레지스터 클럭 생성기(415)는 클럭 신호(117)를 수신하기 위한 클럭 입력부(IN)와 입력 포트 인에이블 신호(119)를 수신하기 위한 인에이블 입력부(EN)를 갖는 N-카운터(421)를 포함한다. 카운터(421)는, 커맨드 레지스터 클럭 신호(345)를 자기 차례에서 제공하는 AND 게이트(425)에 그 자신의 카운트 출력 신호(423)를 제공하기 위한 카운트 출력부(OUT)를 갖는다. 클럭 신호(117)는 또한 AND 게이트(425)에 공급된다. 카운터(421)는 입력 포트 인에이블 신호(119)에 의해 활성화되어 클럭 신호(117)의 펄스를 카운트한다. 카운트가 N(예컨대, 8)에 도달하면, 카운트가 종료되고, 그리하여 커맨드 레지스터(317)내의 SI의 등록이 종료된다. 카운트 출력 신호(423)는 N을 카운트하는 동안(즉, 1 바이트에 대응하는 8 클럭 사이클) “하이(high)”이다. 따라서, 카운트 출력 신호(423)에 응답하여 게이트 동작하는 것(gating)에 의해, AND 게이트(425)는 커맨드 레지스터 클럭 신호(345)에 포함될 N(즉, 8) 클럭을 출력한다. 이러한 예에 있어서, N은 커맨드의 비트 수를 나타낸다(도 3A 내지 3C 참조).
도 9B는 도 8에 도시된 임시 레지스터 클럭 생성기(417)와 데이터 레지스터 클럭 생성기(419)의 더욱 세부적인 회로를 도시한다. 도 9B를 참조하여 보면, 임시 레지스터 클럭 생성기(417)는 카운터(431), 카운트 판정 회로(433), 제한 값(limit value) 회로(435), 및 AND 게이트(437)를 포함한다. 제한 값 회로(435) 는 임시 등록 디코더(436) 및 레지스터(437)를 포함한다. 카운터(431)는 그 자신의 인에이블 입력부(EN)에 공급되는 입력 포트 인에이블 신호(119)에 의해 활성화되고, 그 후에 그 자신의 카운트 입력부(IN)에 공급되는 클럭 신호(117)의 펄스를 계속적으로 카운트한다. 동작 모드 그룹 신호(341)에 포함되어 있는 3개의 비트 동작 모드 신호 OPM1, OPM2 및 OPM3는 제한 값 회로(435)의 디코더(436)에 공급된다. 디코더(436)는 OPM1, OPM2, 및 OPM3를 디코드하고 그 디코드된 값이 레지스터(438)에 등록된다. 카운트 판정 회로(433)는 카운터(431)에 의한 카운트가 레지스터(438)에 홀드되어 있는 OPM1, OPM2, 및 OPM3에 의해 규정되는 제한 값(Vl1)에 도달하는지의 여부를 판정한다. 카운트 판정 회로(433)는 클럭 신호(117)를 수신하는 AND 게이트(437)에 카운트 판정 출력 신호(439)를 제공한다. 카운트 판정 출력 신호(439)는 카운터(431)가 카운트를 시작하면 “하이”가 되고, 카운트가 제한 값(Vl1)에 도달하면 “로(low)”가 된다. 신호(439)에 응답하여 게이트 동작하는 것에 의해, AND 게이트(437)는 임시 레지스터 클럭 신호(349)에 포함될 Vl1 클럭을 출력한다. 이러한 예에 있어서, OPM1, OPM2, 및 OPM3에 의해 규정되는 Vl1는 커맨드와 칼럼 및 로우 어드레스의 비트의 총 수를 나타낸다(도 3A 내지 3C 참조).
유사하게, 데이터 레지스터 클럭 생성기(419)는 카운터(441), 카운트 판정 회로(443), 제한 값 회로(445), 및 AND 게이트(447)를 포함한다. 제한 값 회로(445)는 데이터 등록 디코더(446) 및 레지스터(448)를 포함한다. 데이터 등록 디코더(446)의 디코드 기능은 임시 등록 디코더(436)의 그것과는 상이하다. 카운터(441)는 입력 포트 인에이블 신호(119)에 의해 활성화되고, 그 후, 계속해서 클 럭 신호(117)의 펄스를 카운트한다. OPM1, OPM2, 및 OPM3는 디코더(446)에 의해 디코드되고, 그 디코드된 값이 레지스터(448)에 등록된다. 카운트 판정 회로(443)는 카운터(441)에 의한 카운트가 레지스터(448)에 홀드되어 있는 OPM1, OPM2, 및 OPM3에 의해 규정되는 제한 값(Vl2)에 도달하는 지의 여부를 판정한다. 카운트 판정 회로(443)는 카운트 판정 출력 신호(449)를 AND 게이트(447)에 제공한다. 카운트 판정 출력 신호(449)는 카운터(441)가 카운트를 시작하면 “하이”가 되고, 카운트가 제한 값(Vl2)에 도달하면 “로(low)”가 된다. 신호(449)에 응답하여 게이트 동작하는 것에 의해, AND 게이트(447)는 데이터 레지스터 클럭 신호(347)에 포함될 Vl2 클럭을 출력한다. 이러한 예에 있어서, OPM1, OPM2 및 OPM3에 의해 규정되는 Vl2는 커맨드와 칼럼 및 로우 어드레스와 데이터의 비트의 총 수를 나타낸다(도 3A 내지 3C 참조).
도 10은 도 5A, 5B, 및 5C에 도시된 직렬 입력 처리 장치에 있어서의 클럭 신호(117), 커맨드 레지스터 클럭 신호(345), 임시 레지스터 클럭 신호(349), 및 데이터 레지스터 클럭 신호(347)의 신호들에 대한 관련 타이밍 시퀀스를 도시한다.
도 5, 9A, 9B, 및 10을 참조하여 보면, 이러한 예에 있어서, 시간(TO)에서 인에이블되는 입력 포트 인에이블 신호(119)에 의해, 커맨드 레지스터 클럭 생성기(415), 임시 레지스터 클럭 생성기(417), 및 데이터 레지스터 클럭 생성기(419)가 활성화된다. 이들 생성기의 카운터들(421, 431, 441)은 클럭 펄스의 카운트를 시작한다. 커맨드 레지스터 클럭 신호(345), 임시 레지스터 클럭 신호(349) 및 데이터 레지스터 클럭 신호(347)의 생성이 시간(T1)에서 시작된다. N 카운트와 더불 어, 카운터(421)는 카운트를 종료한다(시간 T2). 따라서, 커맨드 레지스터 클럭 신호(345)의 생성이 중지된다. 커맨드 레지스터 클럭 신호(345)에 응답하여, 커맨드 레지스터(317)는 그 내부에 직렬 입력 비트를 저장한다. 그 후, Vl1 카운트와 더불어, 카운터(431)는 카운트를 종료한다(시간 T3). 따라서, 임시 레지스터 클럭 신호(349)의 생성이 중지된다. 임시 레지스터 클럭 신호(349)에 응답하여, 직렬 입력 비트가 임시 레지스터 블록(320)의 레지스터(321~329)에 저장된다. 그 후, Vl2 카운트와 더불어, 카운터(441)는 카운트를 종료한다(시간 T4). 따라서, 데이터 레지스터 클럭 신호(347)의 생성이 중지된다. 데이터 레지스터 클럭 신호(347)에 응답하여, 직렬 입력의 데이터 비트가 데이터 레지스터(319)에 저장된다.
상기와 같이, 임시 레지스터 클럭 신호(349) 및 데이터 레지스터 클럭 신호(347)의 종점(end point)(T3 및 T4)이 커맨드 타입에 의해 판정된다. 입력 커맨드가 칼럼 어드레스(2 바이트)만을 가지면, 예컨대, 3 바이트 데이터는 3 × 8 사이클 = 24 클럭으로 래치될 것이다. 가장 짧은 커맨드 입력의 예는, 읽기 ID 또는 쓰기 ID 엔트리(entry)와 같은, 임의의 뒤 따르는 어드레스나 데이터 입력이 없는 1 바이트이다. 상기 예에 있어서, 임시 레지스터 블록(320)에 이미 래치되어 있는 데이터는 고려되지 않는다.
비트 데이터 스트림을 래치시킨 후에, 임시 레지스터 블록(320)의 제1 내지 제5 임시 레지스터(321~329)는, 커맨드 해석기(343)로부터의 어드레스 스위치 제어 신호(399)에 포함된 디코드되거나 해석된 커맨드에 따라, 로우 어드레스 또는 칼럼 어드레스용의 칼럼 어드레스 레지스터 블록(381)의 제1 및 제2 칼럼 레지스터(377, 379)와 로우 어드레스 레지스터 블록(395)의 제1, 제2, 및 제3 로우 레지스터(389, 391, 393) 중 특정된 하나의 레지스터에 연결된다.
동작 모드 <P:0>는 임시 레지스터와 특정된 어드레스 레지스터 사이의 경로 스위치의 제어 신호로서 직렬 입력 처리 장치에 사용된다. 어드레스 스위치 회로(371)의 내부 논리 스위치는 스위칭 신호“SW” 및 “SW*”에 의해 제어된다. 커맨드 해석과 함께, 전체 커맨드들이 그 다음의 비트 스트림 정보 및 커맨드 바이트 다음의 바이트의 수에 의거하여 동작 모드 <P:0>를 생성하도록 분류된다.
표 1은 레지스터 스위치 제어를 위한 커맨드 분류를 나타낸다.
직렬 입력의 커맨드 정의 OPM3 OPM2 OPM1
(i) 커맨드만 0 0 0
(ii) 커맨드 + 1 바이트 데이터 0 0 1
(iii) 커맨드 + 칼럼 어드레스 0 1 0
(iv) 커맨드 + 칼럼 어드레스 + 2112 바이트 데이터 0 1 1
(v) 커맨드 + 칼럼/로우 어드레스 + 2112 바이트 데이터 1 0 0
(vi) 커맨드 + 칼럼/로우 어드레스 1 0 1
(vii) 커맨드 + 로우 어드레스 1 1 0
표 1은 직렬로 상호 연결된 디바이스들을 위한 직렬 입력에 사용되는 커맨드 타입을 카테고리화한 것의 일예를 나타낸다. 동작 모드 <p:0>”(직렬로 상호 연결된 디바이스들에 있어서 p=2)는 다음 어드레스 바이트 크기와 어드레스 타입, 및 어떤 어드레스가 뒤 따르는가의 정보를 제공함으로써, 입력 비트 데이터가 데이터 레지스터 및 임시 레지스터 내로 흘러들어 가는 동안 연속적인 데이터 비트 스트림이 온 더 플라이로 디코드될 수 있다. 표 1에 있어서, (iv) 커맨드 + 칼럼 어드레스 + 2112 바이트 데이터는 도 3B에 도시된 SI 구성의 일예이다. (v) 커맨드 + 칼럼/로우 어드레스 + 2112 바이트 데이터는 도 3A에 도시된 SI 구성의 일예이다. 다른 커맨드 시스템에 있어서, 커맨드의 분류는 상기한 것과는 상이할 수 있으며, 메모리 시스템 구성 및 그것이 실행할 수 있는 기능에 좌우될 수 있다.
표 1에 도시된 바와 같은 동작 모드 생성의 논리는 도 7에 도시된 커맨드 분류기(455)에 의해 실행된다. 커맨드 디코드를 완료한 후에, 전체 커맨드는 커맨드 바이트를 뒤 따르는 어드레스의 타입에 따라 분류된다. 임시 레지스터 클럭 신호(349) 및 데이터 레지스터 클럭 신호(347)의 생성은 도 8에 도시된 내부 클럭 생성기(335)에 의해 실행된다. 내부 클럭 생성기(335)의 카운터(421)는 IPE 및 클럭 신호(117)의 1 번째 겹치는 상승점(rising point)으로부터 1 바이트 단위를 체크하여 카운트 출력 신호(423)를 제공할 필요가 있다. 카운트 출력 신호(423)의 신호 펄스에 기초하여, 다른 타입 기반의 커맨드 클럭 생성기(415), 임시 레지스터 클럭 생성기(417), 및 데이터 생성기(419)는 내부 클럭 신호기(335)의 그들의 기능적 동작을 실행한다.
본 예에 있어서, 직렬 입력으로부터 SIP 핀으로의 1 번째 및 2 번째의 바이트는 디바이스 번호(DN)(1 바이트) 및 커맨드(1 바이트)에 배분된다. 1 번째의 2바이트(16 클럭 사이클에 대응)는 고정이므로, 그곳에 변경이 적용되지 않는다. 3 번째 바이트로부터, 동작 모드가 입력 데이터 스트림의 종점을 판정할 때까지, 직렬 입력 비트 스트림을 캡쳐하도록 데이터 레지스터 클럭 신호(347)와 임시 레지스터 클럭 신호(349)가 인에이블되고 토글(toggle)된다. 입력 비트 스트림의 길이는 관련 블록 내로의 동작 모드 해석에 의해 기대되는 결과와 매치(match)된다. 임시의 5, 3, 2, 1, 또는 0 바이트 출력은 임시 레지스터 클럭 신호(349)의 종점을 통제한다. 관련 블록 내로의 데이터 레지스터 클럭 신호(347)의 생성에 대해 동일한 제어가 실행된다.
만약, 다음 어드레스가 동작 모드 해석에 기초한 3 바이트를 포함하면, 임시 레지스터 클럭 신호(349)는 3 바이트 클럭 포인트(clock point)에서 중지된다. 데이터 레지스터 클럭 신호(347)의 생성과 함께, 데이터 래치 및 제어는 중요한 요인이다.
상기한 바와 같이, 동작 모드 신호 “<p:0>”는 임시 및 특정된 레지스터들간의 경로 스위칭을 위한 제어 신호로서 직렬 입력 처리 장치에 사용된다. 동작 모드 그룹 신호(341)에 포함된 동작 모드 “OPM”은 어드레스 스위치 제어 신호(399)에 포함되는 경로 스위치 제어 “SW”로 변환된다. 표 2는 동작 모드 및 디코드된 경로 스위치 제어 출력을 나타낸다.
동작 모드
"OPM"		 경로 스위치 제어
"SW"
OPM3 OPM2 OPM1 SW3 SW3* SW2 SW2* SW1 SW1*
0 0 0 0 1 0 1 0 1
0 0 1 0 1 0 1 0 1
0 1 0 1 0 0 1 0 1
0 1 1 1 0 0 1 0 1
1 0 0 0 1 1 0 1 0
1 0 1 0 1 1 0 1 0
1 1 0 0 1 1 0 0 1
1 1 1 0 1 0 1 0 1
표 2는 멀티 메모리 디바이스가 직렬로 상호 연결되어 있는 메모리 시스템에 사용되는 커맨드 타입을 카테고리화한 것의 일예이다. 다른 커맨드 시스템에 있어서, 분류된 커맨드는 메모리 시스템에 의거하는 상이한 경로 스위치 제어 조합으로 변환될 수 있다.
도 11은 도 6에 도시된 어드레스 스위치 제어기(461)를 도시한다. 도 11을 참조하여 보면, 어드레스 스위치 제어기(461)는 동작 모드 그룹 신호(341)의 신호 “OPM3”, “OPM2” 및 “OPM1”을 수신한다. 제2 동작 모드 신호(571)(“OPM2”)는 반전기(611)에 의해 반전(invert)되고, 그 반전된 출력 신호와 제3 동작 모드 신호(591)(“OPM3”)는 NAND 게이트(613)에 공급된다. NAND 게이트(613)의 출력 신호(615)는 반전기(617)에 의해 반전되고, 제1 비반전(non-invert)된 스위칭 신호(619)(“SW1”)가 제공된다. 제1 비반전된 스위칭 신호(619)는 반전기(621)에 의해 또 반전되고, 제1 반전된 스위칭 신호(623)(“SW1*”)가 제공된다. 제1 동작 모드 신호(549)(“OPM1”)는 반전기(631)에 의해 반전되고, 그 반전된 출력 신호, 제2 동작 모드 신호(571), 및 제3 동작 모드 신호(591)가 NAND 게이트(633)에 공급된다. NAND 게이트(633)의 출력 신호와 출력 신호(615)는 NAND 게이트(635)에 공급되고, 그 출력 신호(637)는 제2 반전된 스위칭 신호(641)(“SW2*”)를 제공하는 반전기(639)에 의해 반전된다. 제2 반전된 스위칭 신호(641)는 반전기(643)에 의해 또 반전되고, 제2 비반전된 스위칭 신호(645)(“SW2”)가 제공된다. 제3 동작 모드 신호(591)(“OPM3”)는 반전기(651)에 공급되고 그 반전된 출력 신호와 제2 동작 모드 신호(571)는 NAND 게이트(653)에 공급된다. NAND 게이트(653)의 출력 신호(655)는 제3 비반전된 스위칭 신호(659)(“SW3”)를 제공하는 반전기(657)에 의해 반전된다. 제3 비반전된 스위칭 신호(659)는 반전기(661)에 의해 또 반전되고, 제3 반전된 스위칭 신호(663)(“SW3”)가 제공된다. 제1 비반전된 스위칭 신호(619), 제1 반전된 스위칭 신호(623), 제2 반전된 스위칭 신호(641), 제2 비반전된 스위칭 신호(645), 제3 비반전된 스위칭 신호(659), 및 제3 반전된 스위칭 신호(663)가 어드레스 스위치 제어 신호(399)에 포함된다. NAND 게이트(635) 및 반전기(639)는 AND 회로를 형성한다. 유사하게, NAND 게이트(653) 및 반전기(657)가 AND 회로를 형성한다.
어드레스 스위치 회로(371)는 스위칭 신호(399)에 포함된 제1 비반전된 스위칭 신호(619)(“SW1”), 제1 반전된 스위칭 신호(623)(“SW1*”), 제2 반전된 스위칭 신호(641)(“SW2*”). 제2 비반전된 스위칭 신호(645)(“SW2”), 제3 비반전된 스위칭 신호(659)(“SW3”), 및 제3 반전된 스위칭 신호(663)(“SW3*”)를 수신한다. 신호들은 도 11에 도시된 어드레스 스위치 제어기(461)에 의해 제공된다.
도 12는 도 5A, 5B, 및 5C에 도시된 직렬 입력 처리 장치의 데이터 제어 동작의 플로우차트를 도시한다. 도 5A 내지 5C 및 도 6 내지 도 12를 참조하여 보면, SI 신호가 직렬 입력 처리 장치에 제공된 후에, 데이터 제어 동작이 시작된다. 입력 포트 인에이블 신호(119)가 “하이”로 되고 있을 시에, 직렬 입력 데이터는 SIP로부터 계속적으로 수신되고(단계 711), 커맨드, 데이터 및 임시 등록용의 분리된 클럭들이 생성된다(단계 712). 임시 등록 클럭에 응답하여, 직렬 입력 비트가 홀드된다(단계 713). 비트 홀드 동안에, 수신된 SI 신호에 포함된 커맨드가 해석되고, 커맨드 등록 클럭의 생성이 중지된다(단계 714). 하지만, 임시 레지스터 클럭과 데이터 레지스터 클럭의 생성이 계속되고, SI 등록이 계속되며, SI 신호에 포함되는 어드레스의 2, 3, 또는 5 바이트의 수신시에, 어드레스가 홀드된다(단계 715). 2(즉, 칼럼 어드레스), 3(로우 어드레스), 또는 5(칼럼 및 로우 어드레스)의 어드레스 바이트 수의 정보는 해석된 커맨드로부터 제공된다(단계 714). 어드레스 바이트 정보에 따라서, 5 바이트 어드레스가 홀드되거나(단계 716), 2 바이트 어드레스가 홀드되거나(717), 3 바이트 어드레스가 홀드되고(단계 718), 임시 등록 클럭의 생성이 중지된다(단계 719). 단계(717)에 있어서, 2 바이트 어드레스는 제1 내지 제2 임시 레지스터(321~323)에 저장된다. 단계(718)에 있어서, 3 바이트 어드레스는 제1 내지 제3 임시 레지스터(321~325)에 저장된다. 단계(716)에 있어서, 5 바이트 어드레스는 제1 내지 제5 임시 레지스터(321~329)에 저장된다.
커맨드 해석기(343)로부터의 어드레스 스위치 제어 신호(399)는 단계(714)에서 해석된 동작 커맨드를 포함한다. 동작 커맨드에 따라서, 어드레스 스위치 회로(371)에 의해 3가지 상이한 방식으로 연결이 만들어진다(단계 720). 그 후, 임시로 홀드된 어드레스들은 어드레스 스위치 회로(371)의 연결된 스위치들을 통해 칼럼 어드레스 레지스터 블록(381) 및/또는 로우 어드레스 레지스터 블록(395)에 전송된다(단계 721).
2 바이트 어드레스인 경우에, 그것들은 칼럼 어드레스이다(도 3B 참조). 2 바이트 어드레스들은 제2 및 제1 임시 레지스터(323, 321)에 홀드된다. 제2 및 제1 임시 어드레스 출력 신호(363, 361)는, 도 5B에 도시된 바와 같이, 제2 및 제1 칼럼 레지스터(379, 377)에 각각 전송된다(어드레스 스위치 회로(371)의 화살표(I) 참조). (ii) 3 바이트 어드레스인 경우에, 그것들은 로우 어드레스이다(도 3C 참조). 3 바이트 어드레스는 제3, 제2, 및 제1 임시 레지스터(325, 323, 321)에 홀드된다. 제3, 제2, 및 제1 임시 어드레스 출력 신호(365, 363, 361)는 각각 제3, 제2, 및 제1 로우 레지스터(393, 391, 389)에 전송된다(도 5B의 스위칭 어드레스(371)의 화살표(II) 참조). (iii) 5 바이트 어드레스인 경우에, 1 번째의 2 바이트는 칼럼 어드레스를 나타내고 다른 3 바이트는 로우 어드레스를 나타낸다(도 3A 참조). 1 번째의 2 바이트 어드레스는 제5 및 제4 임시 레지스터(329, 327)에 홀드되고 다른 3 바이트 어드레스는 제3, 제2, 및 제1 임시 레지스터(325, 323, 321)에 홀드된다. 제5 및 제4 임시 어드레스 출력 신호(369, 367)는 제2 및 제1 칼럼 레지스터(379, 377)에 전송된다. 제3, 제2, 및 제1 임시 어드레스 입력 신호(365, 363, 361)는 제3, 제2, 및 제1 로우 레지스터(393, 391, 389)에 각각 전송된다(도 5B의 스위칭 어드레스(371)의 화살표(III) 참조).
칼럼 어드레스 래치 신호(382)에 응답하여, 제1 및 제2 칼럼 레지스터(377, 379)는 그곳에 제공된 임시 레지스터 어드레스를 래치시킨다. 유사하게, 로우 어드레스 래치 신호(384)에 응답하여, 제1 내지 제3 로우 레지스터(389~393)는 그곳에 제공된 임시 레지스터 어드레스를 래치시킨다.
임시 레지스터 어드레스의 전송 완료 시에, 데이터 클럭의 생성이 중지된다(단계 722). 칼럼 어드레스 읽기 신호(386)에 응답하여, 제1 및 제2 칼럼 레지스터(377, 379)의 등록된 칼럼 어드레스는 읽어 들여지고 제어기/데이터 프로세서(370)에 제공된다. 유사하게, 로우 어드레스 읽기 신호(388)에 응답하여, 제1 내지 제3 로우 레지스터(389~393)의 등록된 로우 어드레스는 읽어 들여지고 제어기/데이터 프로세서(370)에 제공된다. 제어기/데이터 프로세서(370)는 메모리(372)에 대한 액세스와 더불어 데이터 처리를 실행한다(단계 723). 처리된 데이터는 직렬 출력 포트(SOP)로부터 직렬 출력 신호로서 다음 디바이스의 SIP에 출력된다. 레지스터들은 커맨드 해석기(343)에 의한 커맨드 해석 동안에 손실 없이 전체 비트 데이터를 캡쳐한다.
본 실시예에 있어서, 상기한 바와 같이, 동시 데이터 캡쳐 및 커맨드의 해석이 실행되고, 그 결과, 짧은 사이클 동작으로 데이터를 손실하는 기회가 감소될 수 있다. 임시 레지스터 블록(320)을 사용하는 것은 커맨드 데이터를 기다리고 해석하는 시간 간격을 위한 어떠한 요구도 회피한다. 커맨드 데이터가 커맨드 레지스터(317)에서 디코드되고 있는 동안, SIP 핀으로부터의 비트 스트림은 새로운 커맨드가 발행될 때까지 임시 레지스터 블록(320) 내로 임시 저장된다. 커맨드 해석기(343)의 결과에 따라, 어드레스 스위치 회로(371)는 임시 레지스터 블록(320)으로부터 칼럼 어드레스 레지스터 블록(381) 및 로우 어드레스 레지스터 블록(395)로의 하나 이상의 연결을 만든다. 이러한 식으로, 커맨드 해석과 연속적인 데이터 캡쳐 사이의 시간 간격 없는 고속 동작이 달성될 수 있다. 임시 레지스터 블록(320)을 이용하는, 커맨드 디코드와 다음 직렬 데이터 비트 스트림 캡쳐 사이의 독립적인 경로 제어는, 고속 동작을 보장한다.
도 13A, 13B, 및 13C는 도 1에 도시된 제1 디바이스(113-1)에 제공되는 직렬 입력 신호(115)의 다른 구성을 묘사한다. 이것들은 비트 스트림의 “고정” 위치에 배분되는 칼럼 및 로우 어드레스 바이트의 예이다. 그룹화된 비트 스트림은 디바이스 번호(DN)(1 바이트)를 포함하지만, 여기서는 도시되지 않았다. 도 13A에 도시된 구성은 도 3A에 도시된 것과 동일하다: 즉, 커맨드 + 칼럼 및 로우 어드레스 + 2112 바이트 데이터이다. 도 13B에 도시된 구성은 도 3B에 도시된 것과 유사하다: 즉, 커맨드 + 칼럼 어드레스 + 2112 바이트 데이터이다. 하지만, 로우 어드레스가 없기 때문에, 칼럼 어드레스와 데이터 사이의 3 바이트는 더미 로우 어드레스 바이트 “더미(dummy)” 이다. 도 13C에 도시된 구성은 도 3C에 도시된 것과 유사하다: 즉, 커맨드 + 로우 어드레스 + 2112 바이트 데이터이다. 하지만, 칼럼 어드레스가 없기 때문에, 로우 어드레스 앞의 2 바이트는 더미 칼럼 어드레스 바이트이다. 상기와 같이, 커맨드 후의, 2 바이트 및 3 바이트는 칼럼 및 로우 어드레스에 고정적으로 배분된다. 다른 비트들은 다른 비트 정보용으로 유연성 있게 배분된다.
도 14A, 14B, 및 14C는 도 13A 내지 13C에 도시된 직렬 입력이 적용되는 본 발명의 다른 실시예를 도시한다. 도 5A, 5B, 및 5C에 도시된 것과의 차이는 어드레스 스위치 회로도 어드레스 스위치 제어 신호도 없다는 것이다. 이들 앞서 언급된 구성 요소들은. 로우 및 칼럼 어드레스 바이트가 임의의 커맨드 비트 스트림의 동일 위치에 매핑될 것이므로, 요구되지 않는다. 이전의 실시예에 있어서, 임시 레지스터에 임시로 홀드되어 있는 8 비트 데이터는 대응하는 어드레스 레지스터에 전송된다.
도 14A 내지 14C를 참조하여 보면, 커맨드, 어드레스 및 데이터를 포함하는 직렬 입력 신호(115)가 버퍼(811)에 그것의 직렬 입력 포트(SIP)를 통해 공급된다. 직렬 입력 신호(115)는 커맨드 레지스터(817), 데이터 레지스터(819) 및 제1 내지 제5 임시 레지스터(821 , 823, 825, 827, 829)를 포함하는 임시 레지스터 블록(820)에 공급된다. 각각의 커맨드 레지스터(817), 데이터 레지스터(819) 및 제1 임시 레지스터(821)는 순차로 직렬 입력 신호(115)에 포함된 커맨드, 어드레스 및 데이터를 수신한다.
내부 클럭 생성기(835)는 각각 버퍼(837) 및 버퍼(839)를 통해 클럭 신호(117) 및 입력 포트 인에이블 신호(119)를 수신한다. 클럭 생성 제어 신호(841)는, 커맨드 해석기(843)로부터, 커맨드 레지스터 클럭 신호(845)와 데이터 레지스터 클럭 신호(847) 및 임시 레지스터 클럭 신호(849)를 커맨드 레지스터(817)와 데이터 레지스터(819) 및 임시 레지스터 블록(820)의 제1 내지 제5 임시 레지스터(821~829)에 각각 제공하는, 내부 클럭 생성기(835)에 공급된다.
SIP의 데이터에 응답하여, 커맨드 레지스터(817)는 커맨드 해석기(843)에 등록된 커맨드 출력 신호(897)를 제공한다. 커맨드 해석기(843)는 디코드된 명령 신호(898) 및 어드레스 스위치 제어 신호(899)를 제어기/데이터 프로세서(870) 및 어드레스 스위치 회로(871)에 각각 제공한다. 칩 선택 신호(111), 입력 포트 인에이블 신호(119) 및 출력 포트 인에이블 신호(121)에 응답하여, 제어기/데이터 프로세서(870)는 디바이스를 제어하고 입력 포트 인에이블 출력 신호(133-1) 및 출력 포트 인에이블 출력 신호(135-1)를 각각 제공한다. 또한, 등록된 데이터 출력 신호(859) 및 디코드된 명령 신호(898)에 응답하여, 제어기/데이터 프로세서(870)는 메모리(872)에 대한 데이터 액세스(쓰기 및/또는 읽기)의 기능을 실행한다. 칩 선택 신호(111) 및 출력 포트 인에이블 신호(121)에 응답하여, 출력 데이터는 직렬 출력 신호(131-1)로서 출력된다.
제1 임시 레지스터(821)로부터 직렬로 출력된 제1 임시 어드레스 신호(851)는 제2 임시 레지스터(823)에 공급되고, 그로부터의 제2 임시 어드레스 신호(853)는 제3 임시 레지스터(825)에 공급된다. 제3 임시 레지스터(825)로부터의 제3 임시 어드레스 신호(855)는 제4 임시 레지스터(827)에 공급되고, 그로부터의 제4 임시 어드레스 신호(857)는 제5 임시 레지스터(829)에 공급된다.
제1 임시 레지스터(821)로부터의 8 비트의 제1 임시 어드레스 출력 신호(861), 제2 임시 레지스터(823)로부터의 8 비트의 제2 임시 어드레스 출력 신호(863), 제3 임시 레지스터(825)로부터의 8 비트의 제3 임시 어드레스 출력 신호(865), 제4 임시 레지스터(827)로부터의 8 비트의 제4 임시 어드레스 출력 신호(867), 및 제5 임시 레지스터(829)로부터의 8 비트의 제5 임시 어드레스 출력 신호(869)는, 로우 어드레스 레지스터 블록(895)의 제1, 제2 및 제3 로우 레지스터(889, 891, 893)와 칼럼 어드레스 레지스터 블록(881)의 제1 및 제2 칼럼 레지스터(877, 879)에 공급된다.
래치 신호(884)에 응답하여, 제1 내지 제5 임시 어드레스 출력 신호(861~869)의 각각의 8 비트 데이터는 로우 및 칼럼 어드레스 레지스터 블록(895, 881)의 대응하는 레지스터들에서 래치된다. 어드레스 읽기 신호(888)에 응답하여, 로우 및 칼럼 어드레스 레지스터 블록(895, 881)의 레지스터들의 각각의 8 비트 데이터가 읽어 들여지고 제어기/데이터 프로세서(870)에 제공된다. 래치 신호(884) 및 어드레스 읽기 신호(888)는 제어기/데이터 프로세서(870)에 의해 제공된다.
도 15는 도 14C에 도시된 커맨드 해석기(843)의 더욱 세부적인 회로를 도시한다. 커맨드 해석기(843)는 입력 커맨드 타입에 따라 로컬 및 내부 클럭 생성을 제어하기 위한 복합 논리 회로이다. 도 15를 참조하여 보면, K 커맨드 비트(예컨대, 8 비트)를 가진 등록된 커맨드 출력 신호(897)는, 내부 명령으로서 제공되는 M 비트를 가진 디코드된 명령 신호(898)를 자기 차례에서 제공하는 커맨드 디코더(951)에 공급된다. 커맨드 디코더(951)로부터, 등록된 커맨드 출력 신호(897)의 “커맨드 비트” 입력에 기초하여, 내부 명령이 생성된다. M 비트는 디바이스에 의해 실행될 명령의 수를 나타낸다. 디코드된 명령 신호(898)는 커맨드 분류기(955)에 공급되고, 그에 의해, 미리 규정된 커맨드 카테고리에 따라, 동작 모드 OPM1, OPM2 및 OPM3를 포함하는 동작 모드 그룹 신호가 디코드된다.
도 14A 내지 14C 및 15에 도시된 예에 있어서, 커맨드 분류기(955)로부터의 동작 모드 그룹 신호는, 클럭 생성용으로 내부 클럭 생성기(835)에 제공되는 클럭 생성 제어 신호(841)이다. 내부 클럭 생성기(835)에 의해 제공되는 임시 레지스터 클럭 신호(849)에 응답하여, 임시 레지스터 블록(820)의 레지스터들(821~829)은 칼럼 및 로우 어드레스를 저장한다. 어드레스들의 시퀀스는 입력 커맨드에 의해 설립된다.
도 16은 도 14A, 14B, 및 14C에 도시된 직렬 입력 처리 장치의 데이터 제어 동작의 플로우차트를 도시한다. 도 14A 내지 14C 및 도 15 내지 도 16을 참조하여 보면, SI 신호가 직렬 입력 처리 장치에 제공된 후에, 데이터 제어 동작이 시작된다. 입력 포트 인에이블 신호(119)가 “하이”로 되고 있을 시에, 직렬 입력 데이터가 SIP로부터 계속해서 수신되고(단계 971), 커맨드, 데이터, 및 임시 등록을 위한 분리된 클럭들이 생성된다(단계 972). 임시 등록 클럭에 응답하여, 직렬 입력 비트가 홀드된다(단계 973). 비트 홀드 동안에, 수신된 SI 신호에 포함된 커맨드가 해석되고 커맨드 등록 클럭의 생성이 중지된다(단계 974). 하지만, 임시 레지스터 클록 및 데이터 레지스터 클록의 생성이 계속되고, SI 등록이 계속되며, SI 신호에 포함된 2, 3, 또는 5 바이트의 어드레스의 수신시에, 어드레스는 임시 레지스터 블록(820)의 5개의 레지스터(829~821)에 홀드된다(단계 975).
5 바이트의 어드레스(즉, 도 13A에 도시된 바와 같은 칼럼 및 로우 어드레스)인 경우에, 5 바이트 어드레스는 제5 내지 제1 임시 레지스터(829~821)에 저장된다(단계 976). 2 바이트의 어드레스(즉, 도 13B에 도시된 바와 같은 칼럼 어드레스)인 경우에, 2 바이트 어드레스는 제5 및 제4 임시 레지스터(829, 827)에 저장된다(단계 977). 3 바이트의 어드레스(즉, 도 13C에 도시된 바와 같은 로우 어드레스)인 경우에, 3 바이트 어드레스는 제5 내지 제3 임시 레지스터(829~825)에 저장된다(단계 978). 그 후, 임시 등록 클럭의 생성이 중지된다(단계 979). 상기와 같이, 임시로 홀드된 어드레스들이 칼럼 어드레스 레지스터 블록(881) 및/또는 로우 어드레스 레지스터 블록(895)(단계 980)에 전송된다.
임시 레지스터 어드레스의 전송 완료시에, 데이터 클럭의 생성이 중지된다(단계 981). 읽기 신호(888)에 응답하여, 제1 및 제2 칼럼 레지스터(877, 879)의 등록된 칼럼 어드레스가 읽어 들여지고 제어기/데이터 프로세서(870)에 제공된다. 유사하게, 읽기 신호(888)에 응답하여, 제1 내지 제3 로우 레지스터(889~893)의 등록된 로우 어드레스가 읽어 들여지고 제어기/데이터 프로세서(870)에 제공된다. 제어기/데이터 프로세서(870)는 메모리(872)에 대한 액세스와 더불어 데이터 처리를 실행한다(단계 978). 처리된 데이터는 SOP로부터 다음 디바이스의 SIP에 직렬 출력 신호로서 출력된다. 레지스터들은 커맨드 해석기(843)에 의한 커맨드 해석 동안에 손실 없이 전체 비트 데이터를 캡쳐한다. 처리된 데이터는 SOP로부터 다음 디바이스의 SIP에 직렬 출력 신호로서 출력된다. 레지스터들은 커맨드 해석기(843)에 의한 커맨드 해석 동안에 손실 없이 전체 비트 데이터를 캡쳐한다. 제어기/데이터 프로세서(870)는 “더미” 어드레스와 칼럼 및 로우 어드레스 바이트들을 무시한다.
도 17은 도 5A에 도시된 내부 클럭 생성기의 다른 예를 도시한다. 도 17을 참조하여 보면, 내부 클럭 생성기(935)는 커맨드 레지스터 클럭 생성기(915), 임시 레지스터 클럭 생성기(917), 및 데이터 레지스터 클럭 생성기(919)를 포함한다. 도 18A에 도시된 바와 같이, 커맨드 레지스터 클럭 생성기(915)는, 클럭 신호(117)를 수신하기 위한 클럭 입력부(IN)와 입력 포트 인에이블 신호(119)를 수신하기 위한 인에이블 입력부(EN)를 가진 N-카운터(921)를 포함한다. 카운터(921)는 그 자신의 카운트 출력 신호(922, 923)를 각각 제공하기 위한 카운트 출력부들(OUT1, OUT2)을 갖는다. 출력 신호(922)는 임시 레지스터 클럭 생성기(917) 및 데이터 레지스터 클럭 생성기(919)를 인에이블시키기 위한 지연된 인에이블 신호이다. 출력 신호(923)는, 커맨드 레지스터 클럭 신호(345)를 자신의 차례에서 제공하는 AND 게이트(925)에 공급된다. 클럭 신호(117)도 AND 게이트(925)에 공급된다. 카운터(921)는 입력 포트 인에이블 신호(119)에 의해 활성화되어 클럭 신호(117)의 펄스를 카운트한다. 카운트가 N(예컨대, 8)에 도달하면, 카운트는 종료된다. N(즉, 1 바이트에 대응하는 8 클럭 사이클)을 카운트하고 있는 동안, 카운터 출력 신호(923)는 “하이”이다. 따라서, 카운트 출력 신호(923)에 응답하여 게이트 동작하는 것에 의해, AND 게이트(925)는 커맨드 레지스터 클럭 신호(345)에 포함될 N(즉, 8) 클럭을 출력한다.
도 18B는 도 17에 도시된 데이터 레지스터 클럭 생성기(919) 및 임시 레지스터 클럭 생성기(17)의 더욱 세부적인 회로를 도시한다. 도 18B를 참조하여 보면, 임시 레지스터 클럭 생성기(917)는 카운터(931), 카운트 판정 회로(933), 제한 값 회로(935), 및 AND 게이트(937)를 포함한다. 제한 값 회로(935)는 임시 등록 디코더(936) 및 레지스터(937)를 포함한다.
유사하게, 데이터 레지스터 클럭 생성기(919)는 카운터(941), 카운트 판정 회로(943), 제한 값 회로(945), 및 AND 게이트(947)를 포함한다. 제한 값 회로(945)는 데이터 등록 디코더(946) 및 레지스터(948)를 포함한다. 데이터 등록 디코더(946)의 디코드 기능은 임시 등록 디코더(936)의 그것과는 상이하다.
카운터들(931, 941)은 그의 인에이블 입력부(EN)에 공급되는 지연된 인에이블 신호(922)에 의해 활성화되고, 그 후, 그것들은 클럭 신호(117)의 펄스를 계속해서 카운트한다. 동작 모드 그룹 신호(341)에 포함된 3 비트 동작 모드 신호 OPM1, OPM2 및 OPM3는 디코더들(936, 946)에 공급된다. OPM1, OPM2 및 OPM3의 디코드된 값들(Vl3, Vl4)은 등록을 위해 레지스터들(938, 948)에 제공된다. 카운트 판정 회로들(933, 943)은 카운트가 제한 값들(Vl3, Vl4)에 도달했는지의 여부를 판정하여, 카운트 판정 출력 신호들(939, 949)을 각각 제공한다. 카운트 판정 출력 신호(939, 949)에 응답하여, AND 게이트들(937, 947)은 각각 Vl3 클럭 펄스와 Vl4 클럭 펄스를 포함하는 클럭 신호들(349, 347)을 출력한다.
도 19는 도 17에 도시된 내부 클럭 생성기(935)에 의해 제공되는 클럭 신호들에 대한 관련 타이밍 시퀀스를 도시한다. 도 17 내지 19를 참조하여 보면, 입력 포트 인에이블 신호(119)가 인에이블될 때, 커맨드 레지스터 클럭 생성기(915)가 활성화된다(시간 T0). 카운터(921)는 클럭 펄스의 카운트를 시작하고, 커맨드 레지스터 클럭 신호(345)의 생성이 시간(T1)에서 시작된다. 카운트가 N에 도달하면, 카운터(921)는 카운트를 종료하고(시간 T2.1), 지연된 인에이블 신호(22)가 제공된다. 지연된 인에이블 신호(922)에 응답하여, 카운터(931, 941)는 클럭 신호(117)의 클럭 펄스를 카운트하도록 인에이블된다. 제1 클럭 펄스에서, 카운터들(931, 941)은 카운트를 시작한다(시간 T2.2). Vl3 카운트와 더불어, 카운터(931)는 카운트를 종료한다(시간 T3). 따라서, 임시 레지스터 클럭 신호(349)의 클럭 펄스 생성이 중지된다. 유사하게, Vl4 카운트와 더불어, 카운터(441)는 카운트를 종료한다(시간 T4). 데이터 레지스터 클럭 신호(347)의 클럭 펄스 생성이 중지된다. 이러한 예에 있어서, 카운터들(931, 941)이 N-카운터(921)가 카운트를 완료할 때까지 동작하지 않음으로써, 전력 소비가 감소된다.
임시 레지스터들과 각 레지스터에 대한 분리된 클럭 생성을 포함하는 실시예에 따르면, 직렬 플래시 메모리가 고속으로 동작될 수 있다. 특히, 보통의 직렬 플래시 메모리에서와 같이 커맨드와 뒤 따르는 어드레스 바이트 사이에 시간 간격이 요구되지 않는다.
본 발명에 따른 실시예들은, 커맨드 해석이 커맨드 해석기(343)에서 고속으로 실행되고 있는 동안 싱글 비트의 손실 없이 직렬 데이터를 캡쳐하는 방법을 제공한다. 멀티 클럭들이 동작들에서 규정되는 직렬 비트 시퀀스에 따라 개개의 바이트들을 래치시키기 위해 사용되고, 임시 레지스터들은, 어드레스 레지스터들과 같은 배분된 레지스터들에 바이트 정보를 전송하기 전에, 비트 스트림을 임시로 저장하기 위해 사용된다. SI인, 입력 포트에서 수신되는 전체 비트 스트림들은, 클럭의 상승 에지에서 래치된다. 일예로서 1GHz 동작인 경우에 있어서, 1 ns 사이클 시간은 커맨드 비트 스트림 해석과 다음 비트 데이터 스트림 사이에 충분한 시간 여유를 제공하지 않으며, 따라서, 커맨드 해석 동안에 도래하는 비트 데이터를 저장하기 위해 추가적인 레지스터들이 고려되어야 한다. 실시예들은, 싱글 공통 클럭을 사용하는 대신, 비트 데이터 스트림을 래치시키도록 멀티 클럭을 생성하고 임시 레지스터들을 제어하는 수단들을 제공한다. 실시예들은 1 GHz를 넘는 클럭 주파수(1 ns 사이클 시간)의 고속 동작에 사용될 수 있다. 커맨드를 디코드하기 위해서, 직렬 커맨드 비트와 다음 비트 스트림 사이에 시간 간격이 요구되지 않는다.
상기한 실시예들에 있어서, 간략화를 목적으로, 동작이 활성 “하이” 신호에 기초하여 기술되었다. 회로들은 설계 프레퍼런스(design preference)에 따라, “로(low)” 활성 신호에 기초하여 동작을 실행하도록 설계될 수 있다. 커맨드 레지스터 클럭 신호(345)는 동작 코드 배분에 따라 2 바이트 또는 더 많은 바이트를 가질 수 있다. 타이밍 제어는, 커맨드 타입에 의해 인에이블되는 일련의 멀티 클럭으로부터, 선택된 직렬 레지스터들을 활성화시키는 추가적인 제어 신호들이 있는 싱글 클럭으로 변경될 수 있다. 멀티 클럭을 발행하는 시퀀스는, 타이밍의 세부, 어드레스의 배열, 및 어드레스의 길이에 따라 변화될 수 있다. 이전에 언급된 바와 같이, 그것은 직렬 입력 비트 스트림 제어에 직렬 플래시 메모리나 제품을 적용할 수 있다.
상기한 실시예들에 있어서, 간략화를 위해 디바이스 구성 요소들과 회로들이 도면에 도시된 바와 같이 서로 연결되어 있다. 장치, 디바이스들, 구성 요소들, 회로들 등으로의 본 발명의 실질적인 적용에 있어서는, 서로 직접적으로 연결될 수도 있다. 또한, 디바이스들, 구성 요소들, 회로들 등은, 장치의 동작을 위해 필요한 다른 디바이스들, 구성 요소들, 회로들 등을 통해 서로 간접적으로 연결될 수 있다. 따라서, 실제 구성에 있어서는, 회로 구성 요소들과 디바이스들이 서로 직접적으로 또는 간접적으로 연결된다.
실시예들은 MISL과 결합하여 기술되었다. 하지만, 본 발명은 그것에 한정되지 않는다. 본 발명은 직렬 입력 데이터를 캡쳐하거나 처리하기 위한 어떠한 장치 및 방법에도 적용될 수 있다.
본 발명의 상기한 실시예들은 예시만을 의도하였다. 변경, 변형 및 변화들이, 오로지 이 명세서에 첨부된 청구범위에 의해서 규정되는 본 발명의 권리 범위로부터 벗어남 없이, 당업자에 의해 특정 실시예들에 초래될 수 있다.

Claims (34)

  1. 미리 규정된 시퀀스에 따른 커맨드, 어드레스 및 데이터를 포함하고 상기 커맨드, 어드레스 및 데이터를 나타내는 비트 스트림들로서 그룹화되어 있는 직렬 입력(SI)을 처리하는 방법으로서,
    상기 SI를 수신하는 단계;
    상기 수신된 SI의 비트 스트림들을 홀드하는 단계;
    상기 비트 스트림들을 홀드하는 것과는 별개로, 상기 수신된 SI의 커맨드를 해석하는 단계; 및
    상기 해석된 커맨드에 응답하여 그리고 상기 수신된 SI에 기초하여 메모리를 액세스하는 단계를 포함하는 직렬 입력 처리 방법.
  2. 청구항 1에 있어서, 상기 해석 단계는 상기 홀드 단계와 병행하여 실행되는, 직렬 입력 처리 방법.
  3. 청구항 2에 있어서, 상기 해석 단계는 상기 홀드 단계가 실행되고 있는 동안에 실행되는, 직렬 입력 처리 방법.
  4. 청구항 3에 있어서, 상기 해석 단계는,
    상기 수신된 SI의 커맨드를 저장하는 단계; 및
    상기 커맨드의 동작 제어 모드를 판정하기 위해 상기 저장된 커맨드를 디코드하는 단계를 포함하는, 직렬 입력 처리 방법.
  5. 청구항 4에 있어서,
    인에이블 입력(IPE)을 수신하는 단계를 더 포함하고,
    상기 SI를 수신하는 단계는 상기 수신된 인에이블 입력에 응답하여 인에이블되는, 직렬 입력 처리 방법.
  6. 청구항 5에 있어서,
    상기 비트 스트림에 관련되는 입력 클럭에 응답하여 로컬적으로(locally) 동작 클럭들을 생성하는 단계를 더 포함하는, 직렬 입력 처리 방법.
  7. 청구항 6에 있어서, 상기 생성 단계는,
    상기 입력 클럭과 상기 인에이블 입력에 응답하여 제1 클럭을 생성하는 단계로서, 상기 제1 클럭은 상기 커맨드를 해석하기 위해 사용되는 단계; 및
    상기 제1 클럭과는 별개로, 상기 입력 클럭과 상기 동작 제어 모드에 응답하여 제2 클럭을 생성하는 단계로서, 상기 제2 클럭은 상기 비트 스트림들을 홀드하기 위해 사용되는 단계를 포함하는, 직렬 입력 처리 방법.
  8. 청구항 7에 있어서, 상기 생성 단계는,
    상기 입력 클럭과 상기 동작 제어 모드에 응답하여 제3 클럭을 생성하는 단계로서, 상기 제3 클럭은 상기 데이터에 관한 상기 비트 스트림들을 홀드하기 위해 사용되는 단계를 더 포함하는, 직렬 입력 처리 방법.
  9. 청구항 8에 있어서,
    상기 제1 클럭의 생성을 중지시키는 단계;
    상기 판정된 동작 제어 모드에 따라, 상기 제1 클럭 생성의 중지 후에 상기 제2 클럭의 생성을 중지시키는 단계; 및
    상기 판정된 동작 제어 모드에 따라, 상기 제2 클럭 생성의 중지 후에 상기 제3 클럭의 생성을 중지시키는 단계를 더 포함하는, 직렬 입력 처리 방법.
  10. 청구항 9에 있어서,
    상기 액세스 단계는,
    상기 수신된 SI의 데이터를 캡쳐하는 단계를 포함하고,
    상기 홀드 단계는,
    상기 수신된 SI의 어드레스를 나타내는 비트 스트림을 임시로 저장하는 단계; 및
    상기 캡쳐된 데이터에 기초하여 상기 메모리를 액세스하기 위해 상기 임시로 저장된 어드레스를 전송하는 단계를 포함하는, 직렬 입력 처리 방법.
  11. 청구항 10에 있어서, 상기 전송 단계는,
    상기 동작 제어 모드에 응답하여 상기 임시로 저장된 어드레스의 경로를 설립해서, 그곳을 통해 상기 임시로 저장된 어드레스를 전송하도록 하는 단계를 포함하는, 직렬 입력 처리 방법.
  12. 청구항 11에 있어서,
    상기 동작 제어 모드에 따라 전송 경로 정보를 제공하는 단계로서, 상기 전송 경로 정보는 상기 임시로 저장된 어드레스의 경로를 설립하기 위해 사용되는 단계를 더 포함하는, 직렬 입력 처리 방법.
  13. 청구항 10에 있어서, 상기 전송 단계는,
    상기 임시로 저장된 어드레스를 미리 규정된 경로를 통해 전송하는 단계를 포함하는, 직렬 입력 처리 방법.
  14. 청구항 9에 있어서,
    상기 제2 클럭을 생성하는 단계는,
    상기 수신된 인에이블 입력에 응답하여 상기 제2 클럭을 생성하는 단계를 포함하고,
    상기 제3 클럭을 생성하는 단계는,
    상기 수신된 인에이블 입력에 응답하여 상기 제3 클럭을 생성하는 단 계를 포함하는, 직렬 입력 처리 방법.
  15. 청구항 9에 있어서,
    상기 제2 클럭을 생성하는 단계는,
    상기 제1 클럭의 생성의 중지를 완료시에 상기 제2 클럭을 생성하는 단계를 포함하고,
    상기 제3 클럭을 생성하는 단계는,
    상기 제1 클럭의 생성의 중지를 완료시에 상기 제3 클럭을 생성하는 단계를 포함하는, 직렬 입력 처리 방법.
  16. 미리 규정된 시퀀스에 따른 커맨드, 어드레스 및 데이터를 포함하고 상기 커맨드, 어드레스 및 데이터를 나타내는 입력 비트 스트림들로서 그룹화되어 있는 직렬 입력(SI)을 처리하고, 데이터 처리를 위해 메모리를 액세스하는 장치로서,
    상기 SI의 입력 비트 스트림들을 임시로 저장하기 위한 임시 홀드 회로;
    상기 임시 홀드 회로에 의해 임시로 홀드되는 상기 입력 비트 스트림들과는 별개로, 상기 SI의 커맨드를 해석하기 위한 해석 회로; 및
    상기 해석된 커맨드에 응답하여 그리고 상기 SI에 기초하여 상기 메모리를 액세스하기 위한 데이터 처리 회로를 포함하는,
    데이터 처리를 위해 메모리를 액세스하는 장치.
  17. 청구항 16에 있어서, 상기 해석 회로는,
    상기 커맨드를 저장하기 위한 저장 회로; 및
    상기 커맨드의 동작 제어 모드를 판정하기 위해 상기 저장된 커맨드를 디코드하기 위한 디코드 회로를 포함하는,
    데이터 처리를 위해 메모리를 액세스하는 장치.
  18. 청구항 17에 있어서,
    상기 동작 제어 모드들에 응답하여 동작 클럭들을 생성하기 위한 클럭 생성 회로를 더 포함하는,
    데이터 처리를 위해 메모리를 액세스하는 장치.
  19. 청구항 18에 있어서,
    상기 메모리를 액세스하기 위해 상기 임시 홀드 회로에 임시로 저장된 상기 비트 스트림의 어드레스를 저장하기 위한 어드레스 레지스터 회로를 더 포함하는,
    데이터 처리를 위해 메모리를 액세스하는 장치.
  20. 청구항 19에 있어서,
    상기 동작 제어 모드들에 응답하여 상기 임시 홀드 회로로부터 상기 어드레스 레지스터 회로까지의 상기 임시 저장된 어드레스의 전송 경로를 설립하기 위한 경로 회로를 더 포함하는,
    데이터 처리를 위해 메모리를 액세스하는 장치.
  21. 청구항 20에 있어서,
    상기 임시 홀드 회로는, 하나의 레지스터가 그 자신의 저장된 비트 스트림을 다음 레지스터에 전하도록, J개의 레지스터가 직렬로 연결되는 J 임시 레지스터들을 포함하고,
    상기 어드레스 레지스터 회로는 상기 J 임시 레지스터들로부터 전송되는 어드레스를 저장하기 위한 J 어드레스 레지스터들을 포함하며, J는 1보다 큰 정수인,
    데이터 처리를 위해 메모리를 액세스하는 장치.
  22. 청구항 21에 있어서, 상기 경로 회로는,
    상기 동작 제어 모드들의 어드레스 스위칭 정보에 따라, 상기 J 임시 레지스터들과 상기 J 어드레스 레지스터들 사이의 어드레스 전송 경로들을 선택하기 위한 스위치 회로를 포함하는,
    데이터 처리를 위해 메모리를 액세스하는 장치.
  23. 청구항 21에 있어서, 상기 경로 회로는,
    상기 임시 저장된 어드레스들을 상기 J 임시 레지스터들로부터 상기 J 어드레스 레지스터들에 전송하기 위한 미리 규정된 전송 경로를 포함하는,
    데이터 처리를 위해 메모리를 액세스하는 장치.
  24. 직렬 상호 연결 구성의 복수의 디바이스들을 포함하는 장치로서, 상기 디바이스들의 각각은 직렬 입력 데이터를 수신하기 위한 직렬 입력 연결 및 직렬 출력 데이터를 제공하기 위한 직렬 출력 연결을 갖고, 상기 디바이스들의 각각은 직렬 데이터를 캡쳐하기 위한 장치를 가지며, 상기 디바이스들 중 적어도 하나가,
    미리 규정된 시퀀스에 따른 커맨드, 어드레스 및 데이터의 그리고 상기 커맨드, 상기 어드레스 및 상기 데이터를 나타내는 입력 비트 스트림들의 바이트들로서 그룹화되어 있는 직렬 입력(SI)을 수신하기 위한 직렬 입력 회로;
    상기 수신된 SI의 입력 비트 스트림들을 임시로 저장하기 위한 임시 홀드 회로;
    상기 임시 홀드 회로에 의해 홀드되는 커맨드와는 별개로, 상기 SI의 커맨드를 해석하기 위한 해석 회로; 및
    상기 해석된 커맨드에 응답하여 그리고 상기 수신된 SI에 기초하여 메모리를 액세스하기 위한 데이터 처리 회로를 포함하는,
    복수의 디바이스들을 포함하는 장치.
  25. 청구항 24에 있어서, 상기 해석 회로는,
    상기 커맨드의 동작 제어 모드를 판정하기 위해 상기 저장된 커맨드를 디코드하고 상기 디코드된 커맨드들을 분류하기 위한 제어 판정 회로를 포함하는,
    복수의 디바이스들을 포함하는 장치.
  26. 청구항 25에 있어서,
    상기 임시 홀드 회로는, 하나의 레지스터가 그 자신의 저장된 비트 스트림을 다음 레지스터에 전하도록, J개의 레지스터가 직렬로 연결되는 J 임시 레지스터들을 포함하고,
    어드레스 레지스터 회로는 상기 J 임시 레지스터들로부터 전송되는 상기 어드레스를 저장하기 위한 J 어드레스 레지스터들을 포함하며, J는 1보다 큰 정수인,
    복수의 디바이스들을 포함하는 장치.
  27. 청구항 26에 있어서, 상기 J 어드레스 레지스터들은,
    상기 J 임시 레지스터들로부터 전송되는 상기 어드레스의 칼럼 어드레스를 저장하기 위한 K 개의 레지스터들로서, K는 1보다 큰 정수인, K 레지스터들; 및
    상기 J 임시 레지스터들로부터 전송되는 상기 어드레스의 로우 어드레스를 저장하기 위한 (J - K) 레지스터들을 포함하는,
    복수의 디바이스들을 포함하는 장치.
  28. 청구항 27에 있어서, J는 5이고 K는 2인,
    복수의 디바이스들을 포함하는 장치.
  29. 청구항 27에 있어서, 상기 디바이스는,
    상기 동작 제어 모드들에 응답하여 상기 임시 홀드 회로로부터 상기 어드레스 레지스터 회로까지의 상기 임시 저장된 어드레스의 전송 경로를 설립하기 위한 경로 회로를 더 포함하는,
    복수의 디바이스들을 포함하는 장치.
  30. 청구항 29에 있어서, 상기 경로 회로는,
    상기 동작 제어 모드들의 어드레스 스위칭 정보에 따라, 상기 J 임시 레지스터들과 상기 J 어드레스 레지스터들 사이의 어드레스 전송 경로들을 스위칭하기 위한 스위치 회로를 포함하는,
    복수의 디바이스들을 포함하는 장치.
  31. 청구항 29에 있어서, 상기 경로 회로는,
    상기 임시 저장된 어드레스를 상기 J 임시 레지스터들로부터 상기 J 어드레스 레지스터들 중 대응되는 하나에 전송하기 위한 미리 규정된 전송 경로를 포함하는,
    복수의 디바이스들을 포함하는 장치.
  32. 청구항 30에 있어서, 상기 디바이스는,
    커맨드 수신 회로 및 상기 임시 홀드 회로에 대한 제1 및 제2 클럭 신호들을 각각 개별적으로 생성하기 위한 클럭 생성 회로를 더 포함하며,
    상기 커맨드 수신 회로는 상기 제1 클럭 신호에 응답하여 커맨드를 등록하고 시프트하며,
    상기 임시 홀드 회로는 상기 제2 클럭에 응답하여 데이터를 등록하고 시프트하는,
    복수의 디바이스들을 포함하는 장치.
  33. 직렬 상호 연결 구성의 복수의 디바이스들의 직렬 입력(SI)에 포함된 데이터를 캡쳐하는 장치로서, 상기 디바이스들의 각각은 직렬 입력 데이터를 수신하기 위한 직렬 입력 연결 및 직렬 출력 데이터를 제공하기 위한 직렬 출력 연결을 갖고, 상기 장치는 상기 디바이스들 중 적어도 하나에 채용되며, 상기 장치는,
    미리 규정된 시퀀스에 따른 커맨드, 어드레스 및 데이터의 그리고 상기 커맨드, 상기 어드레스 및 상기 데이터를 나타내는 입력 비트 스트림들의 바이트들로서 그룹화되어 있는 상기 SI를 수신하기 위한 직렬 입력 회로(SI);
    커맨드 데이터의 비트 스트림들을 저장하기 위한 커맨드 수신 회로;
    상기 커맨드 수신 회로에 저장된 상기 커맨드 데이터를 디코드하기 위한 커맨드 해석 회로;
    상기 커맨드 데이터가 상기 커맨드 수신 회로에서 디코드되고 있는 동안에, 상기 어드레스와 상기 데이터의 입력 비트 스트림들을 임시로 저장하기 위한 임시 홀드 회로; 및
    커맨드 디코더에 의해 디코드된 상기 커맨드에 응답하여, 상기 홀드된 입력 비트 스트림들을 어드레스 레지스터들에 선택적으로 연결시키기 위한 어드레스 스위칭 회로를 포함하는,
    데이터를 캡쳐하는 장치.
  34. 직렬 상호 연결 구성의 복수의 디바이스들의 직렬 데이터를 캡쳐하는 방법으로서, 상기 디바이스들의 각각은 직렬 입력 데이터를 수신하기 위한 직렬 입력 연결 및 직렬 출력 데이터를 제공하기 위한 직렬 출력 연결을 갖고, 상기 방법은,
    미리 규정된 시퀀스에 따른 커맨드, 어드레스 및 데이터를 포함하고 상기 커맨드, 상기 어드레스 및 상기 데이터를 나타내는 입력 비트 데이터 스트림들의 바이트들로서 그룹화되어 있는 직렬 데이터 입력을 수신하는 단계;
    커맨드 레지스터의 상기 커맨드의 입력 비트 데이터 스트림을 계속해서 저장하는 단계;
    상기 커맨드 레지스터에 저장된 상기 커맨드를 디코드하는 단계;
    상기 커맨드가 디코드되고 있는 동안, 상기 어드레스와 상기 데이터의 입력 비트 데이터 스트림들을 계속해서 임시로 저장하는 단계; 및
    커맨드 디코더에 의해 디코드된 상기 커맨드에 응답하여, 임시 레지스터들을 어드레스 레지스터들에 선택적으로 연결시키는 단계를 포함하는,
    직렬 데이터를 캡쳐하는 방법.
KR1020097012104A 2006-12-06 2007-12-04 직렬 입력 데이터 캡쳐 장치 및 방법 KR101468753B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/567,551 2006-12-06
US11/567,551 US7818464B2 (en) 2006-12-06 2006-12-06 Apparatus and method for capturing serial input data

Publications (2)

Publication Number Publication Date
KR20090094275A KR20090094275A (ko) 2009-09-04
KR101468753B1 true KR101468753B1 (ko) 2014-12-08

Family

ID=39493214

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097012104A KR101468753B1 (ko) 2006-12-06 2007-12-04 직렬 입력 데이터 캡쳐 장치 및 방법

Country Status (8)

Country Link
US (2) US7818464B2 (ko)
EP (1) EP2097902A4 (ko)
JP (3) JP2010511944A (ko)
KR (1) KR101468753B1 (ko)
CN (2) CN103823783A (ko)
CA (1) CA2667904C (ko)
TW (1) TWI470437B (ko)
WO (1) WO2008067659A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8781053B2 (en) 2007-12-14 2014-07-15 Conversant Intellectual Property Management Incorporated Clock reproducing and timing method in a system having a plurality of devices
US8467486B2 (en) 2007-12-14 2013-06-18 Mosaid Technologies Incorporated Memory controller with flexible data alignment to clock
US8599642B2 (en) * 2010-06-23 2013-12-03 International Business Machines Corporation Port enable signal generation for gating a memory array device output
CN102799546B (zh) * 2012-06-30 2015-07-08 广西工学院 输出位信息的读写与时序控制器
JP2015076110A (ja) * 2013-10-08 2015-04-20 マイクロン テクノロジー， インク． 半導体装置及びこれを備えるデータ処理システム
US9293176B2 (en) * 2014-02-18 2016-03-22 Micron Technology, Inc. Power management
US9460791B1 (en) * 2015-12-08 2016-10-04 Inphi Corporation Data clock synchronization in hybrid memory modules
US10380060B2 (en) * 2016-06-17 2019-08-13 Etron Technology, Inc. Low-pincount high-bandwidth memory and memory bus
JP6274589B1 (ja) * 2016-09-28 2018-02-07 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および連続読出し方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020087708A1 (en) * 2000-12-22 2002-07-04 Low Arthur John Method of processing serial data,serial data processor and architecture therefore
US6769039B2 (en) * 2001-06-01 2004-07-27 Nec Electronics Corporation Data processing apparatus with circuit for confirming normality of serial transmission data

Family Cites Families (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4174536A (en) * 1977-01-21 1979-11-13 Massachusetts Institute Of Technology Digital communications controller with firmware control
DE3586523T2 (de) * 1984-10-17 1993-01-07 Fujitsu Ltd Halbleiterspeicheranordnung mit einer seriellen dateneingangs- und ausgangsschaltung.
US4683555A (en) * 1985-01-22 1987-07-28 Texas Instruments Incorporated Serial accessed semiconductor memory with reconfigureable shift registers
JPS62152050A (ja) * 1985-12-26 1987-07-07 Nec Corp 半導体メモリ
JPS63113624A (ja) * 1986-10-30 1988-05-18 Tokyo Electric Co Ltd 電子秤のプリンタインタ−フエ−ス
US4816996A (en) * 1987-07-24 1989-03-28 Motorola, Inc. Queued serial peripheral interface for use in a data processing system
EP0360917B1 (de) * 1988-09-30 1993-12-22 Siemens Nixdorf Informationssysteme Aktiengesellschaft Verfahren und Schaltungsanordnung zur Steuerung einer seriellen Schnittstellenschaltung
WO1990010903A1 (en) * 1989-03-15 1990-09-20 Oki Electric Industry Co., Ltd. Serial data receiving circuit
US5126808A (en) * 1989-10-23 1992-06-30 Advanced Micro Devices, Inc. Flash EEPROM array with paged erase architecture
US5175819A (en) * 1990-03-28 1992-12-29 Integrated Device Technology, Inc. Cascadable parallel to serial converter using tap shift registers and data shift registers while receiving input data from FIFO buffer
US5243703A (en) * 1990-04-18 1993-09-07 Rambus, Inc. Apparatus for synchronously generating clock signals in a data processing system
US5430859A (en) * 1991-07-26 1995-07-04 Sundisk Corporation Solid state memory system including plural memory chips and a serialized bus
US6230233B1 (en) * 1991-09-13 2001-05-08 Sandisk Corporation Wear leveling techniques for flash EEPROM systems
KR950000761B1 (ko) * 1992-01-15 1995-01-28 삼성전자 주식회사 직렬 입력신호의 동기회로
JP3088180B2 (ja) * 1992-03-26 2000-09-18 日本電気アイシーマイコンシステム株式会社 シリアル入力インタフェース回路
KR960000616B1 (ko) * 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
JPH06275069A (ja) * 1993-03-20 1994-09-30 Hitachi Ltd シリアルメモリ
US5365484A (en) * 1993-08-23 1994-11-15 Advanced Micro Devices, Inc. Independent array grounds for flash EEPROM array with paged erase architechture
JPH0793219A (ja) * 1993-09-20 1995-04-07 Olympus Optical Co Ltd 情報処理装置
US5602780A (en) * 1993-10-20 1997-02-11 Texas Instruments Incorporated Serial to parallel and parallel to serial architecture for a RAM based FIFO memory
US5452259A (en) * 1993-11-15 1995-09-19 Micron Technology Inc. Multiport memory with pipelined serial input
US5404460A (en) * 1994-01-28 1995-04-04 Vlsi Technology, Inc. Method for configuring multiple identical serial I/O devices to unique addresses through a serial bus
US5596724A (en) * 1994-02-04 1997-01-21 Advanced Micro Devices Input/output data port with a parallel and serial interface
DE4429433C1 (de) * 1994-08-19 1995-10-26 Siemens Ag Adreßzuordnungsverfahren
US5473566A (en) * 1994-09-12 1995-12-05 Cirrus Logic, Inc. Memory architecture and devices, systems and methods utilizing the same
KR100470575B1 (ko) * 1995-01-31 2005-06-27 가부시끼가이샤 히다치 세이사꾸쇼 불휘발성메모리
KR0142367B1 (ko) * 1995-02-04 1998-07-15 김광호 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로
US5636342A (en) * 1995-02-17 1997-06-03 Dell Usa, L.P. Systems and method for assigning unique addresses to agents on a system management bus
JPH0922393A (ja) 1995-07-06 1997-01-21 Mitsubishi Electric Corp 通信機能を有するワンチップフラッシュメモリ装置
US5835935A (en) * 1995-09-13 1998-11-10 Lexar Media, Inc. Method of and architecture for controlling system data with automatic wear leveling in a semiconductor non-volatile mass storage memory
JP3693721B2 (ja) * 1995-11-10 2005-09-07 Ｎｅｃエレクトロニクス株式会社 フラッシュメモリ内蔵マイクロコンピュータ及びそのテスト方法
TW307869B (en) * 1995-12-20 1997-06-11 Toshiba Co Ltd Semiconductor memory
KR100211760B1 (ko) * 1995-12-28 1999-08-02 윤종용 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로
KR0170723B1 (ko) * 1995-12-29 1999-03-30 김광호 단일 ras 신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리 장치
US5828899A (en) * 1996-01-04 1998-10-27 Compaq Computer Corporation System for peripheral devices recursively generating unique addresses based on the number of devices connected dependent upon the relative position to the port
JPH09231740A (ja) * 1996-02-21 1997-09-05 Nec Corp 半導体記憶装置
US5941974A (en) * 1996-11-29 1999-08-24 Motorola, Inc. Serial interface with register selection which uses clock counting, chip select pulsing, and no address bits
KR100243335B1 (ko) * 1996-12-31 2000-02-01 김영환 독립적인 리프레쉬 수단을 가지는 데이지 체인 구조의 반도체 장치
KR100272037B1 (ko) * 1997-02-27 2000-12-01 니시무로 타이죠 불휘발성 반도체 기억 장치
GB2329792A (en) * 1997-08-20 1999-03-31 Nokia Telecommunications Oy Identification signals enable a transceiver module to correctly configure itself to an attached functional module
JPH1166841A (ja) * 1997-08-22 1999-03-09 Mitsubishi Electric Corp 半導体記憶装置
KR100240873B1 (ko) * 1997-08-26 2000-01-15 윤종용 송수신 겸용의 레지스터를 갖는 직렬인터페이스장치
US6128703A (en) * 1997-09-05 2000-10-03 Integrated Device Technology, Inc. Method and apparatus for memory prefetch operation of volatile non-coherent data
JP4039532B2 (ja) * 1997-10-02 2008-01-30 株式会社ルネサステクノロジ 半導体集積回路装置
US5937425A (en) * 1997-10-16 1999-08-10 M-Systems Flash Disk Pioneers Ltd. Flash file system optimized for page-mode flash technologies
US6148364A (en) * 1997-12-30 2000-11-14 Netlogic Microsystems, Inc. Method and apparatus for cascading content addressable memory devices
US5848026A (en) 1997-12-08 1998-12-08 Atmel Corporation Integrated circuit with flag register for block selection of nonvolatile cells for bulk operations
US6002638A (en) * 1998-01-20 1999-12-14 Microchip Technology Incorporated Memory device having a switchable clock output and method therefor
WO1999045460A2 (en) * 1998-03-02 1999-09-10 Lexar Media, Inc. Flash memory card with enhanced operating mode detection and user-friendly interfacing system
US6085290A (en) * 1998-03-10 2000-07-04 Nexabit Networks, Llc Method of and apparatus for validating data read out of a multi port internally cached dynamic random access memory (AMPIC DRAM)
US6144576A (en) * 1998-08-19 2000-11-07 Intel Corporation Method and apparatus for implementing a serial memory architecture
US5995417A (en) * 1998-10-20 1999-11-30 Advanced Micro Devices, Inc. Scheme for page erase and erase verify in a non-volatile memory array
JP4601737B2 (ja) * 1998-10-28 2010-12-22 株式会社東芝 メモリ混載ロジックｌｓｉ
JP2000149564A (ja) * 1998-10-30 2000-05-30 Mitsubishi Electric Corp 半導体記憶装置
FR2786420B1 (fr) * 1998-11-30 2001-01-05 Prospection & Inventions Procede de pose d'une embase de fixation de piece et outil de fixation pour la mise en oeuvre du procede
US6304921B1 (en) * 1998-12-07 2001-10-16 Motorola Inc. System for serial peripheral interface with embedded addressing circuit for providing portion of an address for peripheral devices
KR100284742B1 (ko) * 1998-12-28 2001-04-02 윤종용 입출력 센스앰프의 개수가 최소화된 메모리장치
US7130958B2 (en) * 2003-12-02 2006-10-31 Super Talent Electronics, Inc. Serial interface to flash-memory chip using PCI-express-like packets and packed data for partial-page writes
US6680904B1 (en) * 1999-12-27 2004-01-20 Orckit Communications Ltd. Bi-directional chaining of network access ports
US7356639B2 (en) * 2000-01-05 2008-04-08 Rambus Inc. Configurable width buffered module having a bypass circuit
US20050160218A1 (en) * 2004-01-20 2005-07-21 Sun-Teck See Highly integrated mass storage device with an intelligent flash controller
US6442098B1 (en) * 2000-02-08 2002-08-27 Alliance Semiconductor High performance multi-bank compact synchronous DRAM architecture
US6988154B2 (en) 2000-03-10 2006-01-17 Arc International Memory interface and method of interfacing between functional entities
US6816933B1 (en) * 2000-05-17 2004-11-09 Silicon Laboratories, Inc. Serial device daisy chaining method and apparatus
US6535948B1 (en) * 2000-05-31 2003-03-18 Agere Systems Inc. Serial interface unit
US6317350B1 (en) 2000-06-16 2001-11-13 Netlogic Microsystems, Inc. Hierarchical depth cascading of content addressable memory devices
US6647100B1 (en) 2000-07-26 2003-11-11 Conexant Systems, Inc. Universal Serial Bus datapump command interpreter
US6754807B1 (en) * 2000-08-31 2004-06-22 Stmicroelectronics, Inc. System and method for managing vertical dependencies in a digital signal processor
US6317352B1 (en) * 2000-09-18 2001-11-13 Intel Corporation Apparatus for implementing a buffered daisy chain connection between a memory controller and memory modules
US6853557B1 (en) * 2000-09-20 2005-02-08 Rambus, Inc. Multi-channel memory architecture
FR2816751A1 (fr) * 2000-11-15 2002-05-17 St Microelectronics Sa Memoire flash effacable par page
US6732221B2 (en) * 2001-06-01 2004-05-04 M-Systems Flash Disk Pioneers Ltd Wear leveling of static areas in flash memory
US6996644B2 (en) * 2001-06-06 2006-02-07 Conexant Systems, Inc. Apparatus and methods for initializing integrated circuit addresses
KR100413762B1 (ko) * 2001-07-02 2003-12-31 삼성전자주식회사 뱅크 수를 가변할 수 있는 반도체 장치 및 그 방법
US6928501B2 (en) * 2001-10-15 2005-08-09 Silicon Laboratories, Inc. Serial device daisy chaining method and apparatus
US6763426B1 (en) * 2001-12-27 2004-07-13 Cypress Semiconductor Corporation Cascadable content addressable memory (CAM) device and architecture
US7073022B2 (en) * 2002-05-23 2006-07-04 International Business Machines Corporation Serial interface for a data storage array
US7062601B2 (en) * 2002-06-28 2006-06-13 Mosaid Technologies Incorporated Method and apparatus for interconnecting content addressable memory devices
KR100499686B1 (ko) * 2002-07-23 2005-07-07 주식회사 디지털웨이 메모리 확장 가능한 휴대용 플래쉬 메모리 장치
CA2396632A1 (en) * 2002-07-31 2004-01-31 Mosaid Technologies Incorporated Cam diamond cascade architecture
KR100487539B1 (ko) * 2002-09-02 2005-05-03 삼성전자주식회사 직렬 에이티에이 케이블과 연결되는 불휘발성 반도체메모리 장치
EP1424635B1 (en) * 2002-11-28 2008-10-29 STMicroelectronics S.r.l. Non volatile memory device architecture, for instance a flash kind, having a serial communication interface
KR100493884B1 (ko) * 2003-01-09 2005-06-10 삼성전자주식회사 시리얼 플래시 메모리에서의 현지 실행을 위한 제어 장치및 그 방법, 이를 이용한 플래시 메모리 칩
US7308524B2 (en) * 2003-01-13 2007-12-11 Silicon Pipe, Inc Memory chain
US20040199721A1 (en) * 2003-03-12 2004-10-07 Power Data Communication Co., Ltd. Multi-transmission interface memory card
JP4836794B2 (ja) * 2003-05-13 2011-12-14 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド シリアルメモリインターコネクトを介して複数のメモリモジュールに接続されたホストを含むシステム
JP4156986B2 (ja) * 2003-06-30 2008-09-24 株式会社東芝 不揮発性半導体記憶装置
US7539909B2 (en) * 2003-09-30 2009-05-26 Intel Corporation Distributed memory initialization and test methods and apparatus
US7031866B1 (en) * 2003-11-05 2006-04-18 Virage Logic Corp. System and method for testing a memory
US8375146B2 (en) * 2004-08-09 2013-02-12 SanDisk Technologies, Inc. Ring bus structure and its use in flash memory systems
KR100705221B1 (ko) * 2004-09-03 2007-04-06 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법
KR100632952B1 (ko) 2004-09-30 2006-10-11 삼성전자주식회사 정전으로 인한 프로그램 페일의 유무를 판별할 수 있는방법 및 장치
US6950325B1 (en) * 2004-10-07 2005-09-27 Winbond Electronics Corporation Cascade-connected ROM
US7209405B2 (en) * 2005-02-23 2007-04-24 Micron Technology, Inc. Memory device and method having multiple internal data buses and memory bank interleaving
US7765424B2 (en) * 2005-08-19 2010-07-27 Micron Technology, Inc. System and method for injecting phase jitter into integrated circuit test signals
US7475187B2 (en) * 2005-09-15 2009-01-06 Infineon Technologies Ag High-speed interface circuit for semiconductor memory chips and memory system including the same
US20070260757A1 (en) * 2006-03-28 2007-11-08 Bueb Christopher J Command interface for flash device
US7502267B2 (en) * 2006-09-22 2009-03-10 Winbond Electronics Corporation Clock frequency doubler method and apparatus for serial flash testing

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020087708A1 (en) * 2000-12-22 2002-07-04 Low Arthur John Method of processing serial data,serial data processor and architecture therefore
US6769039B2 (en) * 2001-06-01 2004-07-27 Nec Electronics Corporation Data processing apparatus with circuit for confirming normality of serial transmission data

Also Published As

Publication number Publication date
KR20090094275A (ko) 2009-09-04
CN103823783A (zh) 2014-05-28
JP5613799B2 (ja) 2014-10-29
CN101548328B (zh) 2014-04-23
CN101548328A (zh) 2009-09-30
WO2008067659A1 (en) 2008-06-12
JP2013229045A (ja) 2013-11-07
EP2097902A4 (en) 2010-01-06
US8904046B2 (en) 2014-12-02
US20100332685A1 (en) 2010-12-30
JP2011028786A (ja) 2011-02-10
TW200834327A (en) 2008-08-16
CA2667904A1 (en) 2008-06-12
JP5382661B2 (ja) 2014-01-08
EP2097902A1 (en) 2009-09-09
US20080137467A1 (en) 2008-06-12
TWI470437B (zh) 2015-01-21
JP2010511944A (ja) 2010-04-15
US7818464B2 (en) 2010-10-19
CA2667904C (en) 2016-05-17

Similar Documents

Publication Publication Date Title
KR101468753B1 (ko) 직렬 입력 데이터 캡쳐 장치 및 방법
KR101154148B1 (ko) 복수 개의 독립적인 직렬 링크 메모리
US8700818B2 (en) Packet based ID generation for serially interconnected devices
KR101293365B1 (ko) 출력 제어 메모리
US8493808B2 (en) Data flow control in multiple independent port
TWI437575B (zh) 具串列及並列模式之記憶體系統與方法
US8984249B2 (en) ID generation apparatus and method for serially interconnected devices
US8331361B2 (en) Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
KR101476471B1 (ko) 1 이상의 메모리 디바이스를 가진 시스템
US20110185086A1 (en) Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
JP4808318B2 (ja) メモリアプリケーション用のハイブリッドデータｉ／ｏのデータ転送方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
LAPS Lapse due to unpaid annual fee