KR0170723B1 - 단일 ras 신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리 장치 - Google Patents

단일 ras 신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리 장치 Download PDF

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단일 로우 어드레스 스트로브()신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리장치가 포함되어 있다. 본 발명은 외부적으로는 단일 뱅크처럼 동작하면서, 즉 로우 어드레스 스트로브() 신호가 1개 이면서 내부적으로는 뱅크를 2개로 구성하여, 상기 로우 어드레스 스트로브(

Description

단일신호에 의해 동시 동작이 가능한 이중뱅크를 갖는 반도체 메모리장치
제1도는 종래기술에 따른 표준 DRAM의 개략적인 블락도.
제2도는 본 발명에 따른 단일신호에 의해 동시 동작이 가능한 이중뱅크를 갖는 DRAM의 개략적인 블락도.
제3도는 제2도에 있어서 마스터신호 발생기의 로우 어드레스 스트로브 버퍼의 구체회로도.
제4도는 제2도에 있어서 마스터신호 발생기의 제어신호 발생회로의 구체회로도.
제5도는 제3도 및 제4도의 동작 타이밍도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 단일 로우 어드레스 스트로브(Row Address Strobe)()에 의해 동시 동작이 가능한 이중뱅크를 갖는 반도체 메모리장치에 관한 것이다.
통상의 메모리장치를 계층적(Hierachical)으로 사용하는 씨스템(System)에 있어서 표준 DRAM은 대역폭(Bandwidth)이 작다. 따라서 일정시간 안에 많은 데이터를 전송하여 효율을 높이기 위해서, 여러 개의 메모리장치들이 각각 2개 이상의 뱅크(Bank)로 구성되어 메모리 콘트롤러(Controller)가 각각의 뱅크에서 연속적으로 데이터를 얻을 수 있게 되는 뱅크 인터리빙(Bank Interleaving)을 수행하여 동작된다.
본 발명은 메모리 콘트럴러가 2개의 DRAM을 인터리빙하는 기능을 DRAM 내부에 첨가함으로써, 상기 동작이 1개의 DRAM으로 가능하게 된다는데 그 특징이 있다.
제1도는 종래기술에 따른 표준 DRAM의 개략적인 블락도이다.
제1도를 참조하면, 상기 표준 DRAM은, 로우 어드레스 스트로브() 신호 및 로우 어드레스의 MSB(Most Significant Bit)를 받아 마스터신호(PR)을 발생하는 마스터신호 발생기(1)와, 상기 마스터신호 발생기(1)의 출력인 상기 마스터신호(PR)의 따라 동작하는 제어회로(3)와, 상기 제어회로(3)의 출력신호에 따라 동작하는 메모리 어레이(5)를 포함한다.
제1도에 보여진 종래의 표준 DRAM은, 로우 어드레스 스트로브() 신호가 로우(Low)레벨이면 엑티브(Active) 상태가 되고, 상기 로우 어드레스 스트로브() 신호가 하이레벨이면 프리차지(Precharge) 상태가 되는 단순한 단일(Signle) 뱅크 동작을 하는 구조이다.
이때문에, 로우 어드레스(Row Address)중 MSB를 바꾸려면, 항상 프라차지 상태가 완전히 끝난 다음에 새로운 엑티브 상태에서 처리하여야 한다.
따라서 종래의 표준 DRAM에 있어서 MSB에 의해 선택되는 2개의 뱅크를 만들어서 서로 독립적으로 동작하게 하려면, 상기 로우 어드레스 스트로브() 신호가 2개가 있어야 하는 단점이 있다.
따라서 본 발명의 목적은, 종래의 표준 DRAM과 호환성을 유지하기 위해 외부적으로는 단일 뱅크처럼 동작하면서, 즉 로우 어드레스 스트로브() 신호가 1개 이면서 내부적으로는 뱅크를 2개로 구성하여, 상기 로우 어드레스 스트로브() 신호의 프리차지 시간값이 기준 이하일 경우에는 이전에 선택된 뱅크의 프리차지 동작은 그대로 진행되면서 새로운 뱅크의 엑티브 동작이 서로 충돌없이 진행될 수 있는, 단일 로우 어드레스 스트로브 신호()에 의해 동시 동작이 가능한 이중 뱅크를 갖는 메모리장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 단일 로우 어드레스 스트로브() 신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리장치는,
외부에서 입력되는 로우 어드레스 스트로브 신호에 의해 엑티브 동작 및 프리차지 동작이 결정되는 2개 이상의 뱅크 메모리 어레이를 갖는 반도체 메모리장치에 있어서,
상기 뱅크 메모리 어레이중, 프라차지되는 뱅크 메모리 어레이의 프리차지 동작이 끝나기 전에, 다른 뱅크 메모리 어레이에 해당하는 뱅크 선택비트가 인가되고 상기 로우 어드레서 스트로브 신호가 엑티브 상태로 변환되면, 상기 프리차지되는 뱅크 메모리 어레이의 프리차지 동작은 계속 진행되도록 하면서 상기 다른 뱅크 메모리 어레이의 엑티브 동작을 활성화시킬 수 있는 마스터신호 발생수단을 구비하는 것을 특징으로 한다.
여기에서 상기 로우 어드레스 스트로브 신호의 프리차지 구간이 소정의 시간 보다 짧을 때에, 상기 프리차지되는 뱅크 메모리 어레이의 프리차지 동작과 상기 다른 뱅크 메모리 어레이의 엑티브 동작이 동시에 일어나는 것을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제2도는 본 발명에 따른 단일 로우 어드레스 스트로브 신호()에 의해 동시 동작이 가능한 이중뱅크를 갖는 DRAM의 개략적인 블락도이다.
제2도를 참조하면, 상기 이중 뱅크를 갖는 DRAM은, 외부에서 입력되는 로우 어드레스 스트로브() 신호를 받아 마스터신호(PR)를 발생하는 로우 어드레스 스트로브 버퍼(Buffer)와 상기 로우 어드레스 스트로브 버퍼의 출력인 마스터신호(PR) 및 외부에서 입력되는 뱅크 선택비트(MSB)를 받아 제1 및 제2제어신호(PR1, PR2)를 발생하는 제어신호 발생회로로 구성되는 마스터신호 발생기(11), 상기 제어신호 발생회로의 제1 및 제2제어신호(PR1, PR2)의 상태에 따라 각각 동작하는 A 및 B뱅크 제어회로(12, 13), 상기 A 및 B뱅크 제어회로(12, 13)의 출력신호에 따라 동작하는 A 및 B뱅크 메모리 어레이(14, 15)를 포함한다.
제3도는 제2도에 있어서 상기 마스터신호 발생기(11)의 로우 어드레스 스트로브 버퍼의 구체회로도로서, MP1 및 MP2는 피모스(PMOS) 트랜지스터이고, MN1 내지 MN4는 엔모스(NMOS) 트랜지스터이며, 11 내지 13는 인버터이다.
제4도는 제2도에 있어서 상기 마스터신호 발생기(11)의 제어신호 발생회로의 구체회로도로서, MP3 및 MP4는 피모스 트랜지스터이고, MN5 내지 MN8은 엔모스 트랜지스터이고, I4 내지 I14는 인버터이고, TM1 및 TM2는 트랜스미션 게이트(Transmission Gate)이며, ND1 및 ND2는 낸드(NAND)게이트이다.
제5도는 제3도 및 제4도의 동작 타이밍(Timing)도이다.
제2도, 제3도, 및 제4도의 동작을 제5도의 타이밍도를 참조하여 설명하면 다음과 같다.
제5도의 타이밍도에 보여진 바와 같이, 제4도에서 먼저 외부에서 입력되는 로우 어드레스의 MSB(Most Significant Bit)인 뱅크 선택비트(MSB)가 로우레벨이 되면, MP4가 턴온(Turn-on)되고 MN5 및 MN6은 턴오프(Turn-off)되며, 이때 PVCCH 신호는 초기에 하이레벨이 되어 있어 MP3는 이미 턴온되어 있으므로, 하이레벨의 데이터가 I9 및 I10으로 구성되는 래치(Latch)에 저장되고 로우레벨의 데이터가 I11 및 I12로 구성되는 래치에 저장된다.
다음제 제3도에서 외부에서 입력되는 로우 어드레스 스트로브() 신호가 로우레벨이 되면, MP2가 턴온(Turn-on)되고 MN1 및 MN2는 턴오프(Turn-off)되며, 이때 PVCCH 신호는 하이레벨이 되어 있으므로, MP1이 턴온됨으로써, PRAE 신호가 하이레벨이 된다.
이에 따라 제4도의 트랜스미션 게이트(TM1, TM2)가 턴오프되어, 상기 I9 및 I10으로 구성되는 래치는 계속 하이레벨의 데이터를 유지하고 상기 I11 및 I12로 구성되는 래치는 계속 로우레벨의 데이터를 유지한다.
이때 제3도에서 상기 PRAE 신호가 하이레벨이 된 후 PR 신호가 하이레벨이 됨으로써, 상기 I9 및 I10으로 구성되는 래치에 저장된 하이레벨의 데이터는 낸드게이트(DN1) 및 인버터(I13)를 통해 전달되어 제1제어신호(PR1)가 하이레벨로 인에이블(Enable)된다.
또한 상기 I11 및 I12로 구성되는 래치에 저장된 로우레벨의 데이터는 낸드게이트(ND2) 및 인버터(I14)를 통해 전달되어 제2제어신호(PR2)가 로우레벨로 디스에이블(Disable)된다.
즉 상기 로우 어드레스 스트로브() 신호가 로우레벨이 될 때, 외부에서 입력되는 로우 어드레스의 MSB인 상기 뱅크 선택비트(MSB)가 로우레벨이면 상기 제1제어신호(PR1)가 하이레벨로 인에이블되어 제2도의 A 뱅크 제어회로(12)를 통해 A 뱅크 메모리 어레이(14)가 엑티브 동작을 하게 되고, 상기 뱅크 선택비트(MSB)가 하이레벨이면 상기 제2제어신호(PR2)가 하이레벨로 인에이블되어 B 뱅크 제어회로(13)를 통해 B 뱅크 메모리 어레이(15)가 엑티브 동작을 하게 된다.
상기 로우 어드레스 스트로브() 신호가 하이레벨이 되면, MP2가 턴오프되고 MN1 및 MN2는 턴온되어 PRAE 신호가 로우레벨이 된 다음 이에 따라 PR 신호도 로우레벨이 됨으로써, 상기 제1 및 제2제어신호(PR1, PR2)가 모두 로우레벨이 되어 상기 A 및 B 뱅크 메모리 어레이(14, 15)는 프리차지 동작을 하게 된다.
그런데 제5도 타이밍도의 tRP2 구간에서와 같이, 상기 로우 어드레스 스트로브() 신호가 하이레벨이 되어 프리차지 동작이 일어난 후, 프리차지 시간인 tRP1이 지나기 전에 상기 로우 어드레스 스트로브() 신호가 로우레벨이 되고 이때 상기 뱅크 선택비트(MSB)가 하이레베리면, 상술한 바와 같이 상기 제2제어신호(PR2)가 하이레벨로 인에이블되어 제2도의 B 뱅크 제어회로(13)를 통해 B 뱅크 메모리 어레이(15)가 엑티브 동작을 시작하게 된다.
즉 A 뱅크 메모리 어레이 (14)는 프리차지 동작을 계속 진행하면서, 이와 무관하게 B 뱅크 메모리 어레이(15)가 엑티브 동작을 시작할 수 있는 것이다.
따라서 상술한 본 발명에 따른 단일 로우 어드레스 스트로브() 신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리장치는,
외부적으로는 단일 뱅크처럼 동작하면서, 즉 로우 어드레스 스트로브() 신호가 1개 이면서 내부적으로는 뱅크를 2개로 구성하여, 상기 로우 어드레스 스트로브() 신호의 프리차지 시간값이 기준 이하일 경우에는 이전에 선택된 뱅크의 프리차지 동작은 그대로 진행되면서 새로운 뱅크의 엑티브 동작이 서로 충돌없이 진행될 수 있는 장점이 있다.
또한 본 발명은 상기 실시예에 한정되지 않으며, 다양한 변형이 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의하여 가능하다.

Claims (5)

  1. 외부에서 입력되는 로우 어드레스 스트로브 신호에 의해 엑티브 동작 및 프리차지 동작이 결정되는 2개 이상의 뱅크 메모리 어레이를 갖는 반도체 메모리장치에 있어서, 상기 뱅크 메모리 어레이중, 프리차지되는 뱅크 메모리 어레이의 프리차지 동작이 끝나기 전에, 다른 뱅크 메모리 어레이에 해당하는 뱅크 선택비트가 인가되고 상기 로우 어드레스 스트로브 신호가 엑티브 상태로 변환되면, 상기 프리차지되는 뱅크 메모리 어레이의 프리차지 동작은 계속 진행되도록 하면서 상기 다른 뱅크 메모리 어레이의 엑티브 동작을 활성화시킬 수 있는 마스터신호 발생수단을 구비하는 단일 로우 어드레스 스트로브()신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 로우 어드레스 스트로브 신호가 프리차지 상태에서 엑티브 상태로 변환되는 경우, 상기 프리차지 구간이 실제 프리차지에 소요되는 시간보다 짧을 때에, 상기 프리차지되는 뱅크 메모리 어레이의 프리차지 동작과 상기 다른 뱅크 메모리 어레이의 엑티브 동작이 동시에 일어나는 것을 특징으로 하는 단일 로우 어드레스 스트로브()신호에 의해 동시동작이 가능한 이중 뱅크를 갖는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 뱅크 선택비트에 의해 선택되는 뱅크 메모리 어레이가, 상기 로우 어드레스 스트로브 신호가 로우레벨일 때 엑티브 동작을 하고, 상기 로우 어드레스 스트로브 신호가 하이레벨일 때 프리차지 동작을 하는 것을 특징으로 하는 단일 로우 어드레스 스트로브()신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 뱅크 메모리 어레이가 상기 뱅크 선택비트의 상태에 따라서 선택되는 것을 특징으로 하는 단일 로우 어드레스 스트로브()신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 뱅크 선택비트가 외부에서 입력되는 로우 어드레스의 MSB인 것을 특징으로 하는 단일 로우 어드레서 스트로브()신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리장치.
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