KR100333391B1 - 멀티 워드 라인 테스트 회로 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 테스트 회로에 있어서, 복수 개의 워드 라인을 동시에 인에이블시켜서 고속 테스트를 수행하는 멀티 워드라인 테스트 회로에 관한 것이다. 이를 위한 본 발명의 멀티 워드라인 테스트 회로는 라스바(/RAS), 카스바(/CAS), 라이트인에이블바(/WE) 신호 및 어드레스 신호를 수신하여 상기 메모리 장치를 테스트하기 위한 테스트 신호를 발생하는 테스트 신호 발생부와, 각각의 메모리 뱅크마다 설치되고 상기 테스트 신호와 어드레스 신호를 수신하며 상기 테스트 신호가 인에이블 되는 경우에 상기 어드레스 신호에 의해 선택된 1개의 메모리 뱅크에 있는 다수개의 워드 라인을 동시에 인에이블시키도록 블록 어드레스 신호를 상기 메모리 뱅크로 발생하는 다수개의 블록 어드레스 신호 발생부와, 상기 각각의 메모리 뱅크마다 설치되고 상기 블록 어드레스 신호에 의해 선택된 1개의 메모리 뱅크에 있는 다수개의 워드 라인을 동시에 인에이블시키는 구동 드라이버부와, 상기 각각의 메모리 뱅크마다 설치되고 상기 테스트 신호 발생부로부터 수신된 상기 테스트 신호가 인에이블 될 때 외부로부터 수신된 컬럼 어드레스신호에 의해 외부 데이타 처리신호를 선택된 메모리 뱅크의 구동 드라이버부로 발생하는 다수개의 외부 데이타 처리신호 발생부와, 상기 각각의 메모리 뱅크마다 설치되고 상기 테스트 신호 발생부로부터 수신된 상기 테스트 신호가 인에이블 될 때 상기 메모리 장치의 내부에서 발생된 컬럼 어드레스신호에 의해 내부 데이타 처리신호를 선택된 메모리 뱅크의 구동 드라이버부로 발생하는 다수개의 내부 데이타 처리신호 발생부와, 상기 각각의 메모리 뱅크마다 설치되고 상기 테스트 신호 발생부로부터 수신된 상기 테스트 신호가 인에이블 될 때 상기 내부 데이타 처리신호 및 상기 외부 데이타 처리신호에 의해 선택된 메모리 뱅크의 구동 드라이버부를 구동시키는 신호를 발생하는 다수개의 구동신호 발생부를 구비한 것을 특징으로 한다.
Description
본 발명은 반도체 메모리 장치의 테스트 회로에 있어서, 메모리 장치를 테스트하는 경우에 복수 개의 워드 라인(Word Line)을 동시에 인에이블(Enable) 시킴으로써, 고속으로 테스트를 수행할 수 있는 회로에 관한 것이다.
제작이 이루어진 반도체 메모리 장치는 판매 전에 메모리 셀(Memory Cell)이 정상인지 여부를 테스트하게 된다. 이 때, 메모리 셀의 용량이 클수록 테스트 시간이 증가하여 테스트 비용도 그에 따라 증가하게 된다.
지금까지의 테스트는 메모리 셀에 데이터를 쓰고, 읽는 일반적인 동작을 이용하여 왔다. 4 뱅크(Bank) 구조를 가진 256M DRAM(Dynamic Random Access Memory)의 경우에 있어서, 1 개의 DRAM을 테스트 하는데 걸리는 시간을 살펴보면 다음과 같다.
주파수가 100 MHz (1 CLOCK = 10 ns)인 경우에, 1 개의 워드 라인에 달린 메모리 셀이 512 개이고, 1 개의 뱅크에 8192 개의 워드 라인이 존재하며, 4 뱅크 구조를 가지므로, 1 번 쓰고(Write), 1 번 읽는데(Read) 걸리는 테스트 시간은 10 ns × 512 × 8192 × 4 × 2 = 335.5 ms 의 시간이 소요된다. 이러한 256 MDRAM을 한 달에 100 만개 정도 생산한다고 가정하면, 1,000,000 × 335.5 ms = 93.2 시간이 테스트하는데 걸리는 시간이 된다. 여기에, 수많은 테스트 과정을 고려하면, 엄청난 테스트 시간이 소요되는 것이다. 따라서, 그에 따른 많은 노력과, 경비 등이 낭비되는 결과가 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 메모리 장치를 테스트하는 경우에 복수 개의 워드 라인을 동시에 인에이블시켜서 고속으로 테스트를 수행함으로써, 메모리 장치의 테스트에 따른 시간과 비용을 줄인 멀티 워드라인 테스트 회로를 제공하는데 있다.
도 1은 본 발명의 실시예에 따른 멀티 워드 라인 테스트 회로의 블록도,
도 2는 본 발명의 실시예에 따른 멀티 워드 라인 테스트 회로에 있어서, 입력 신호에 대한 출력 신호의 파형도,
도 3은 본 발명의 실시예에 따른 멀티 워드 라인 테스트 회로에 있어서, 블록 어드레스 신호 발생 회로도,
도 4는 본 발명의 실시예에 따른 멀티 워드 라인 테스트 회로에 있어서, 구동 신호 발생 회로도,
도 5는 본 발명의 실시예에 따른 멀티 워드 라인 테스트 회로에 있어서, 외부 데이터 처리 신호 발생 회로도,
도 6은 본 발명의 실시예에 따른 멀티 워드 라인 테스트 회로에 있어서, 내부 데이터 처리 신호 발생 회로도,
(도면의 주요 부분에 대한 부호의 명칭)
1, 2, 3, 4: 메모리 뱅크 5: 테스트 신호 발생기
6, 7, 8, 9: 블록 어드레스 신호 발생부
11, 12, 13, 14: 구동 드라이버
10, 110, 210, 310: 외부 데이터 처리 신호 발생부
20, 120, 220, 320: 내부 데이터 처리 신호 발생부
30, 130, 230, 330: 동작 상태 신호 발생부
21, 25: 프리차아지 수단 22, 26: 어드레스 신호 입력부
23, 27: 래치 수단 24, 28: 제어 수단
31, 41: 입력부 32, 42, 43: 전달 수단
33: 구동 신호 발생 수단 34: 버퍼 수단
44: 외부 데이터 처리 신호 발생 수단
P1, ... , P8: PMOS 트랜지스터 N1, ... , N8: NMOS 트랜지스터
I1, ... , I36: 인버터 NOR1, NOR2: NOR 게이트
NA1, ... , NA10: NAND 게이트 T1, ... , T6: 전달 게이트
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 멀티 워드라인 테스트 회로는 라스바(/RAS), 카스바(/CAS), 라이트인에이블바(/WE) 신호 및 어드레스 신호를 수신하여 상기 메모리 장치를 테스트하기 위한 테스트 신호를 발생하는 테스트 신호 발생부와, 각각의 메모리 뱅크마다 설치되고 상기 테스트 신호와 어드레스 신호를 수신하며 상기 테스트 신호가 인에이블 되는 경우에 상기 어드레스 신호에 의해 선택된 1개의 메모리 뱅크에 있는 다수개의 워드 라인을 동시에 인에이블시키도록 블록 어드레스 신호를 상기 메모리 뱅크로 발생하는 다수개의 블록 어드레스 신호 발생부와, 상기 각각의 메모리 뱅크마다 설치되고 상기 블록 어드레스 신호에 의해 선택된 1개의 메모리 뱅크에 있는 다수개의 워드 라인을 동시에 인에이블시키는 구동 드라이버부와, 상기 각각의 메모리 뱅크마다 설치되고 상기 테스트 신호 발생부로부터 수신된 상기 테스트 신호가 인에이블 될 때 외부로부터 수신된 컬럼 어드레스신호에 의해 외부 데이타 처리신호를 선택된 메모리 뱅크의 구동 드라이버부로 발생하는 다수개의 외부 데이타 처리신호 발생부와, 상기 각각의 메모리 뱅크마다 설치되고 상기 테스트 신호 발생부로부터 수신된 상기 테스트 신호가 인에이블 될 때 상기 메모리 장치의 내부에서 발생된 컬럼 어드레스신호에 의해 내부 데이타 처리신호를 선택된 메모리 뱅크의 구동 드라이버부로 발생하는 다수개의 내부 데이타 처리신호 발생부와, 상기 각각의 메모리 뱅크마다 설치되고 상기 테스트 신호 발생부로부터 수신된 상기 테스트 신호가 인에이블 될 때 상기 내부 데이타 처리신호 및 상기 외부 데이타 처리신호에 의해 선택된 메모리 뱅크의 구동 드라이버부를 구동시키는 신호를 발생하는 다수개의 구동신호 발생부를 구비한 것을 특징으로 하는 멀티 워드 라인 테스트 회로. 상기 블록 어드레스 신호 발생부는 테스트 신호가 인에이블 되는 경우에 4 개의 워드 라인을 동시에 인에이블 시키는 블록 어드레스 신호를 발생시키는 것을 특징으로 한다.
상기 구동 신호 발생부는 테스트 신호가 인에이블 되는 동안에 구동 드라이버를 동작시키도록 구동 신호를 발생하는 것을 특징으로 한다.
상기 외부 데이터 처리 신호 발생부는 외부 칼럼(Column) 어드레스 신호가 인에이블 되는 경우에 외부 데이터 처리 신호를 발생하는 것을 특징으로 한다.
상기 내부 데이터 처리 신호 발생부는 내부 칼럼 어드레스 신호가 인에이블 되는 경우에 내부 데이터 처리 신호를 발생하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 멀티(Multi) 워드 라인 테스트 회로의 블록도를 도시한 것이다. 도 1을 참조하면, 본 발명은 메모리 장치를 테스트하는 경우에 테스트 신호(tm_mtwl)를 발생하는 테스트 신호 발생부(5)와, 다수의 메모리 뱅크(1, 2, 3, 4)마다 설치되어서 테스트 신호(tm_mtwl)가 인에이블 되는 경우에 복수 개의 워드 라인(w0_0, ... , w3_3)을 인에이블 시키도록 블록(Block) 어드레스(Address) 신호를 발생하는 다수의 블록 어드레스 신호 발생부(6, 7, 8, 9)와, 다수의 메모리 뱅크(1, 2, 3, 4)마다 설치되어서 테스트 신호(tm_mtwl)를 입력받아 다수의 구동 드라이버(11, 12, 13, 14)에 구동 신호(cast10z)를 제공하는 다수의 구동 신호 발생부(30, 130, 230, 330)와, 다수의 메모리 뱅크(1, 2, 3, 4)마다 설치되어서 테스트 신호(tm_mtwl)에 따라 메모리 외부에서 인가되는 데이터를 처리하기 위한 신호(eya8pz)를 발생하는 다수의 외부 데이터 처리 신호 발생부(10, 110, 210, 310)와, 다수의 메모리 뱅크(1, 2, 3, 4)마다 설치되어서 테스트 신호(tm_mtwl)에 따라 메모리 내부의 데이터를 처리하기 위한 신호(iya8pz)를 발생하는 다수의 내부 데이터 처리 신호 발생부(20, 120, 220, 320)와, 다수의 메모리 뱅크(1, 2, 3, 4)마다 설치되어 상기 구동 신호(cast10z)와 외부 데이터 처리 신호(eya8pz) 및 내부 데이터 처리 신호(iya8pz)를 입력받아 복수 개의 워드 라인을 통하여 데이터 신호를 메모리 뱅크(1, 2, 3, 4)에 전달하는 다수의 구동 드라이버(11, 12, 13, 14)로 이루어진다.
도 1에서는 4 개의 메모리 뱅크(1, 2, 3, 4)를 가지는 256 M DRAM의 경우를 도시하였다.
본 발명에서는 1 개의 메모리 뱅크 내의 8192 개의 워드 라인 중에서 4 개의 워드 라인을 동시에 인에이블 시킴으로써 테스트를 행한다. 테스트를 행하는 경우에 4 개의 워드 라인 만을 인에이블 시키고, 그 이상의 워드 라인을 인에이블 시키지 않는 것은 감지 증폭기(Sense Amplifier)를 4 개 이상 설치하여, 워드 라인을 인에이블 시키는 경우에 데이터 입출력 동작이 불안하게 되기 때문이다. 따라서, 4 개의 워드 라인을 인에이블 시키는 것이 가장 바람직하다.
도 2에는 본 발명의 실시예에 따른 멀티 워드 라인 테스트 회로에서 복수 개의 워드 라인을 인에이블 시켜서 메모리 장치를 테스트하는 경우의 신호의 파형을 도시한 것이다. 도 2를 참조하면, 외부 칼럼 어드레스 신호(casp6)가 인에이블 되는 경우에 그에 따라 외부 데이터 처리 신호(eya8pz)가 발생하도록 하고, 내부 칼럼 어드레스 신호(icasp6)가 인에이블 되는 경우에 그에 따라 내부 데이터 처리 신호(iya8pz)가 발생하도록 한다. 또한, 상기 외부 데이터 처리 신호(eya8pz)와 내부 데이터 처리 신호(iya8pz)가 인에이블 되는 동안 구동 신호(cast10)가 인에이블 되어 구동 드라이버를 동작시키도록 한다.
도 3에는 메모리 장치를 테스트하는 경우에 1 개의 메모리 뱅크 내에 복수 개의 워드 라인을 인에이블 시키기 위하여 어드레스 신호를 발생하는 블록 어드레스 신호 발생부를 도시한 것이다.
도 3에는 하나의 메모리 뱅크(뱅크 0)에 대하여 블록 어드레스 신호를 발생하는 하나의 블록 어드레스 신호 발생부(6)만을 도시하였다. 256M DRAM의 경우에 각 메모리 뱅크에는 16 개의 블록이 있는데, 상기 16 개의 블록에 연결된 다수의 블록 어드레스 신호 발생부는 구성 및 동작이 상기 도 3에 도시된 블록 어드레스신호 발생부의 구성 및 동작과 동일하다.
16 개의 블록을 선택하는 어드레스 신호는 mxax09부터 mxax12까지의 신호와, 상기 신호와 극성이 반대인 mxaz09부터 mxaz12 까지의 신호인데, 데이터를 읽거나 쓰는 경우에는 하나의 워드 라인만을 선택하도록 신호가 발생한다. 따라서, 4 개의 워드 라인을 동시에 인에이블 시키기 위해서는 mxax11과 mxax12, 그리고, mxaz11, mxaz12 신호를 디스에이블 시켜주면 된다. 도 3에 도시된 블록 어드레스 신호 발생부(6)는 mxax11과 mxaz11의 어드레스 신호를 발생하는 블록 어드레스 신호 발생부라고 가정하자.
도 3을 참조하면, 블록 어드레스 신호 발생부(6)는 극성이 서로 반대인 블록 어드레스 신호(mxax, mxaz)를 각각 발생하기 위한 구조를 하고 있다. 제 1 블록 어드레스 신호(mxax) 발생 수단은 프리차아지(Precharge) 신호(pcgpx)와 전원 신호(pwrz)를 입력으로 하는 프리차아지 수단(21)과, 외부 어드레스 신호(ealpz)및 전체 어드레스 신호(eatz)를 입력받는 제 1 및 제 2 NMOS 트랜지스터가 직렬로 연결되어 상기 프리차아지 수단(21)의 출력단에 이어지는 어드레스 신호 입력부(22)와, 상기 어드레스 신호 입력부(22)의 출력 신호를 래치하기 위한 래치 수단(23)과, 상기 래치 수단(23)의 출력 신호와 테스트 신호(tm_mtwl)에 따라 블록 어드레스 신호를 제어하는 제어 수단(24)으로 이루어진다.
상기 프리차아지 수단(21)은 프리차아지 신호(pcgpx)와 전원 신호(pwrz)가 각각 제 1 및 제 2 PMOS 트랜지스터(P1, P2)의 게이트(Gate)에 인가되고, 상기 제 1 및 제 2 PMOS 트랜지스터(P1, P2)의 소오스(Source)는 전원 전압에 연결되며, 드레인(Drain)끼리 연결된다.
상기 어드레스 신호 입력부(22)는 외부 어드레스 신호(ealpz)를 게이트로 입력받고, 드레인은 상기 제 1 및 제 2 PMOS 트랜지스터(P1, P2)의 드레인에 연결되는 제 1 NMOS 트랜지스터(N1)와, 전체 어드레스 신호(eatz)를 게이트로 입력받고, 소오스는 접지 전원에 연결되며, 드레인은 상기 제 1 NMOS 트랜지스터(N1)의 소오스에 연결되는 제 2 NMOS 트랜지스터(N2)로 이루어진다.
상기 래치 수단(23)은 상기 제 1 및 제 2 PMOS 트랜지스터(P1, P2)의 드레인에 제 2 인버터(Inverter: I2)가 연결되어, 입력 신호를 반전시키는데, 상기 제 2 인버터(I2)의 출력 신호를 제 2 인버터(I2)의 입력단으로 다시 반전시켜서 전달하도록 제 3 인버터(I3)가 연결된다.
상기 제어 수단(24)은 제 2 인버터(I2)의 출력 신호와 테스트 신호(tm_mtwl)를 입력으로 하는 NOR 게이트(NOR1)를 통하여 제 1 블록 어드레스 신호(mxax)를 제어한다.
제 2 블록 어드레스 신호(mxaz)의 경우는 상기의 구성 및 동작과 동일하고, 다만, 전체 어드레스 신호(eatz)의 반전 신호(eatx)를 게이트 입력으로 하는 제 4 NMOS 트랜지스터(N4)에 의하여 상기 제 1 블록 어드레스 신호(mxax)의 반전된 신호가 제 2 블록 어드레스 신호(mxaz)로 출력된다.
테스트 신호(tm_mtwl)가 로우 상태로 인가되어 메모리 장치를 테스트하는 경우가 아닐 때에는 입력 신호에 따라, 하나의 워드 라인만 선택되도록 상기 블록 어드레스 신호(mxax, mxaz)는 서로 극성이 다르게 된다. 그러나, 테스트신호(tm_mtwl)가 하이 상태로 인가되어 메모리 장치를 테스트 하는 경우에는 입력 신호에 상관없이 상기 블록 어드레스 신호(mxax, mxaz)는 로우 상태로 디스에이블 된다.
제 12 블록 어드레스 신호 발생부도 상기 도 3과 같은 구조로 블록 어드레스 신호 발생부가 구성되어 있기 때문에, 테스트 신호(tm_mtwl)가 하이 상태로 인가되는 경우에는 제 11 및 제 12 블록 어드레스 신호(mxax11, mxaz11, mxax12, mxaz12)가 모두 로우 상태로 디스에이블 된다. 따라서, 메모리 장치를 테스트를 하는 경우에 있어서, 제 11 및 제 12 블록 어드레스 신호가 로우 상태로 디스에이블되기 때문에, 하나의 메모리 뱅크 내에서 4 개의 워드 라인이 선택된다.
도 4에는 테스트 신호(tm_mtwl)가 인에이블 되어 4 개의 워드 라인이 구동되는 동안에 각 메모리 뱅크에 연결된 구동 드라이버를 구동시키기 위한 구동 신호(cast10)를 발생하는 구동 신호 발생부를 도시한 것이다. 도 4의 경우는 메모리 뱅크 0(1)에 해당하는 구동 신호 발생부(30)를 도시한 것이다.
도 4를 참조하면, 구동 신호 발생부(30)는 전체 어드레스 신호(eatz) 중에서 뱅크 어드레스 신호(eatz<13>, eatz<14>)와 로우 어드레스 신호(rasz)를 입력으로 하는 제 1 NAND 게이트(NA1)로 이루어진 제 1 입력부(31)와, 테스트 신호(tm_mtwl)에 따라 상기 제 1 입력부(31)의 출력 신호를 전달 또는 차단하는 제 1 전달 수단(32)과, 데이터 종료 신호(ybstendx), 칼럼 어드레스 신호(casp6z), 및 전원 신호(pwrz)를 입력으로 하여 구동 신호를 발생하는 구동 신호 발생 수단(33)과, 상기 구동 신호 발생 수단(33)의 출력 신호를 버퍼링(Buffering)하기 위한 버퍼수단(34)으로 이루어진다.
상기 제 1 전달 수단(32)은 PMOS 트랜지스터와 NMOS 트랜지스터가 병렬로 연결되어, 입력부(31)의 출력 신호를 제 7 인버터(I7)로 전달하기 위한 제 2 전달 게이트(T2)와, 접지 전원을 상기 제 7 인버터(I7)의 입력단과 제 5 NAND 게이트(NA5)의 입력단으로 제공하기 위한 제 1 전달 게이트(T1)로 이루어진다. 테스트 신호(tm_mtwl)는 상기 제 2 전달 게이트(T2)의 PMOS 트랜지스터와 제 1 전달 게이트(T1)의 NMOS 트랜지스터의 게이트에 인가되고, 인버터(I6)를 통하여 상기 제 1 전달 게이트(T1)의 PMOS 트랜지스터의 게이트와 제 2 전달 게이트(T2)의 NMOS 트랜지스터의 게이트에 인가된다.
구동 신호 발생 수단(33)은 다수의 NAND 게이트와 인버터로 이루어진다. 제 2 NAND 게이트(NA2)는 상기 제 7 인버터(I7)의 출력 신호와 칼럼 어드레스 신호(casp6z)를 입력으로 하여 제 3 NAND 게이트(NA3)의 입력단에 출력 신호를 제공한다. 제 5 NAND 게이트(NA5)는 상기 제 7 인버터(I7)의 입력 신호와 칼럼 어드레스 신호(cast6z)를 입력으로 하고, 출력 신호를 제 6 NAND 게이트(NA6)의 입력단에 제공한다. 제 6 NAND 게이트(NA6)는 상기 제 5 NAND 게이트(NA5)의 출력 신호와 제 9 및 제 10 인버터(I9, I10)를 통하여 지연된 전원 신호(pwrz) 및, 제 3 NAND 게이트(NA3)의 출력 신호를 입력으로 하여 출력 신호가 제 8 인버터(I8)를 통하여, 데이터 종료 신호(ybstendx)와 함께 제 4 NAND 게이트(NA4)에 인가된다. 제 4 NAND 게이트(NA4)의 출력 신호는 제 3 NAND 게이트(NA3)에 제공되고, 제 3 NAND 게이트(NA3)는 구동 신호(cast10z)를 발생한다.
상기 버퍼 수단(34)은 구동 신호 발생 수단(33)의 출력 신호를 입력으로 하는 제 11 인버터(I11)와 상기 제 11 인버터(I11)의 출력단에 연결된 제 12 인버터(I12)로 이루어진다.
테스트 신호(tm_mtwl)가 로우 상태로 인가되는 경우에는 제 1 전달 게이트(T1)는 턴-오프(Turn-Off)되고, 제 2 전달 게이트(T2)는 턴-온(Turn-On)되어 뱅크 어드레스 신호(eatz<13>, eatz<14>) 및 로우 어드레스 신호(rasz)와 칼럼 어드레스 신호(casp6z)에 의해 구동 신호(cast10z)가 발생한다. 이 때에는 하나의 워드 라인이 인에이블 되고 그에 따라 구동 신호(cast10z)가 발생된다.
반면에, 테스트 신호(tm_mtwl)가 하이 상태로 인가되는 경우에는 제 2 전달 게이트(T2)가 턴-오프되고, 제 1 전달 게이트(T1)가 턴-온되어 제 7 인버터(I7)에는 로우 상태의 신호가 인가된다. 그 결과, 칼럼 어드레스 신호(casp6z)가 하이 상태로 인가되는 경우에는 하이 상태의 구동 신호(cast10z)가 출력된다.
도 2의 경우에서와 같이, 칼럼 어드레스 신호(casp6z) 대신에 내부 칼럼 어드레스 신호(icasp6z)가 하이 상태로 인가되는 경우에도 마찬가지로 구동 신호(cast10z)는 하이 상태의 출력 신호를 발생하게 된다.
따라서, 칼럼 어드레스 신호(casp6)와 내부 칼럼 어드레스 신호(icasp6)가 하이 상태로 인가되어, 4 개의 워드 라인이 인에이블 되는 동안 상기 구동 신호(cast10)는 하이 상태를 유지하고, 그에 따라 구동 드라이버를 동작시키게 된다.
도 5에는 본 발명의 실시예에 따른 외부 데이터 처리 신호 발생부를 도시한것이다. 도 5에는 메모리 뱅크 0(1)에 있어서의 외부 데이터 처리 신호 발생부(20) 만을 도시하였는데, 나머지 메모리 뱅크(2, 3, 4)에 해당하는 데이터 처리 신호 발생부(120, 220, 320)의 구성 및 동작은 상기 도 5의 구성 및 동작과 동일하다.
도 5를 참조하면, 데이터 처리 신호 발생부(20)는 뱅크 어드레스 신호(eatz<13>, eatz<14>)와, 칼럼 어드레스 신호(casp6z), 및 로우 어드레스 신호(rasz)를 입력으로 하는 제 7 NAND 게이트(NA7)로 이루어진 제 2 입력부(41)와, 테스트 신호(tm_mtwl)에 따라 제 2 입력부(41)의 출력 신호 또는 칼럼 어드레스 신호(casp6z)를 전달하는 제 2 전달 수단(42)과, 상기 제 2 전달 수단(42)의 출력 신호를 전달 경로에 따라 지연 시간을 달리하여 전달하기 위한 제 3 전달 수단(43)과, 상기 제 3 전달 수단(43)의 출력 신호에 의해서 외부 데이터 처리 신호(eya8pz)를 발생하는 외부 데이터 처리 신호 발생 수단(44)으로 이루어진다.
상기 제 2 전달 수단(42)은 제 2 입력부(41)의 출력 신호를 제 14 인버터(I14)의 입력단으로 제공하는 제 4 전달 게이트(T4)와, 칼럼 어드레스 신호(casp6z)를 제 14 인버터(I14)의 입력단으로 제공하는 제 3 전달 게이트(T3)로 이루어진다. 상기 제 4 전달 게이트(T4)의 PMOS 트랜지스터의 게이트는 테스트 신호(tm_mtwl)를 입력받고, NMOS 트랜지스터의 게이트는 인버터(I13)를 통하여 테스트 신호(tm_mtwl)의 반전 신호를 입력받는다. 제 3 전달 게이트(T3)는 PMOS 트랜지스터의 게이트는 인버터(I13)를 통하여 테스트 신호(tm_mtwl)를 입력받고, NMOS 트랜지스터의 게이트는 테스트 신호(tm_mtwl)를 바로 입력받는다.
상기 제 3 전달 수단(43)에서 제 14 인버터(I14)의 출력 신호는 다수의 인버터(I15, ... , I18)를 통하는 제 1 경로와 또 다른 다수의 인버터(I19, ... , I23)를 통한 제 2 경로로 제 8 NAND 게이트(NA8)에 인가된다. 제 14 인버터(I14)의 출력단과 제 1 경로의 제 16 인버터(I16)의 출력단, 그리고 제 18 인버터(I18)의 출력단은 각각 스위치를 통하여 연결되어 있어서, 제 14 인버터(I14)의 출력 신호 전달 경로를 선택함으로써, 전달 신호 지연 시간을 조절할 수 있다. 제 2 경로의 제 19 인버터(I19)와 제 20 인버터(I20)의 출력단에는 각각 드레인과 소오스가 연결되어 커패시터(Capacitor)의 역할을 하는 PMOS 트랜지스터(P5, P6) 및 NMOS 트랜지스터(N5, N6)의 게이트가 연결된다.
상기 외부 데이터 처리 신호 발생 수단(44)에서 제 8 NAND 게이트(NA8)의 출력 신호는 제 24 인버터(I24)를 통하여 반전되어 외부 데이터 처리 신호(eya8pz)를 발생한다.
테스트 신호(tm_mtwl)가 로우 상태로 인가되는 경우에는 제 3 전달 게이트(T3)가 턴-오프되고, 제 4 전달 게이트(T4)가 턴-온되어, 제 7 NAND 게이트(NA7)의 출력 신호는 입력 신호에 따라 하이 또는 로우 상태로 전달되는데, 이 때에는 하나의 워드 라인이 인에이블 되는 경우로서 그에 따라 외부 데이터 출력 신호(eya8pz)가 발생한다. 그러나, 테스트 신호(tm_mtwl)가 하이 상태로 인가되는 경우에는 로우 어드레스 신호(rasz)와 뱅크 어드레스 신호(eatz<13>, eatz<14>)에 관계없이 제 14 인버터(I14)의 입력단에 칼럼 어드레스 신호(casp6z)가 인가되어 그에 따라 외부 데이터 처리 신호(eya8pz)가 발생한다.
제 1 경로에서 스위치를 조절하여 제 8 NAND 게이트(NA8)에 인가되는 신호의지연 시간을 조절하거나, 제 2 경로의 스위치를 조절하여, 저항과 커패시터에 의한 시정수(Time Constant)를 조절함으로써, 외부 데이터 처리 신호(eya8pz)의 펄스 폭을 조절할 수 있다.
도 6에는 본 발명의 실시예에 따른 내부 데이터 처리 신호 발생부(10)를 도시한 것이다. 도 6에는 메모리 뱅크 0(1)에 있어서의 내부 데이터 처리 신호 발생부(10) 만을 도시하였는데, 나머지 메모리 뱅크(2, 3, 4)에 해당하는 내부 데이터 처리 신호 발생부(110, 210, 310)의 구성 및 동작은 상기 도 6의 구성 및 동작과 동일하다.
또한, 상기 내부 데이터 처리 신호 발생부(10)는 외부 데이터 처리 신호 발생부(20)와 동일하게 내부 칼럼 어드레스 신호(icasp6z)가 인가되는 경우에 그에 따라 내부 데이터 처리 신호(iya8pz)를 발생하기 때문에, 상기 도 5에서 칼럼 어드레스 신호(casp6z) 대신에 내부 칼럼 어드레스 신호(icasp6z)를 입력으로 받으면 된다. 따라서, 상기 내부 데이터 처리 신호 발생부(10)의 구성 및 동작은 도 5의 외부 데이터 처리 신호 발생부(20)의 구성 및 동작과 동일하다.
상기와 같이 4 뱅크 구조로 이루어진 256M DRAM의 경우에 있어서는 4 개의 워드 라인을 인에이블 시켜서 테스트를 수행함으로써, 종래의 경우와 비교하여 1/16의 테스트 시간이 소요된다.
이상에서 자세히 설명된 바와 같이, 본 발명의 멀티 워드 라인 테스트 회로에 따르면, 메모리 장치를 테스트하는 경우에 복수 개의 워드 라인을 인에이블 시켜서 테스트를 수행함으로써 테스트에 소요되는 시간과 노력 및 비용을 절감할 수 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (8)
- 반도체 메모리 장치의 테스트 회로에 있어서,라스바(/RAS), 카스바(/CAS), 라이트인에이블바(/WE) 신호 및 어드레스 신호를 수신하여 상기 메모리 장치를 테스트하기 위한 테스트 신호를 발생하는 테스트 신호 발생부와, 각각의 메모리 뱅크마다 설치되고 상기 테스트 신호와 어드레스 신호를 수신하며 상기 테스트 신호가 인에이블 되는 경우에 상기 어드레스 신호에 의해 선택된 1개의 메모리 뱅크에 있는 다수개의 워드 라인을 동시에 인에이블시키도록 블록 어드레스 신호를 상기 메모리 뱅크로 발생하는 다수개의 블록 어드레스 신호 발생부와,상기 각각의 메모리 뱅크마다 설치되고 상기 블록 어드레스 신호에 의해 선택된 1개의 메모리 뱅크에 있는 다수개의 워드 라인을 동시에 인에이블시키는 구동 드라이버부와,상기 각각의 메모리 뱅크마다 설치되고 상기 테스트 신호 발생부로부터 수신된 상기 테스트 신호가 인에이블 될 때 외부로부터 수신된 컬럼 어드레스신호에 의해 외부 데이타 처리신호를 선택된 메모리 뱅크의 구동 드라이버부로 발생하는 다수개의 외부 데이타 처리신호 발생부와,상기 각각의 메모리 뱅크마다 설치되고 상기 테스트 신호 발생부로부터 수신된 상기 테스트 신호가 인에이블 될 때 상기 메모리 장치의 내부에서 발생된 컬럼 어드레스신호에 의해 내부 데이타 처리신호를 선택된 메모리 뱅크의 구동 드라이버부로 발생하는 다수개의 내부 데이타 처리신호 발생부와,상기 각각의 메모리 뱅크마다 설치되고 상기 테스트 신호 발생부로부터 수신된 상기 테스트 신호가 인에이블 될 때 상기 내부 데이타 처리신호 및 상기 외부 데이타 처리신호에 의해 선택된 메모리 뱅크의 구동 드라이버부를 구동시키는 신호를 발생하는 다수개의 구동신호 발생부를 구비한 것을 특징으로 하는 멀티 워드 라인 테스트 회로.
- 제 1 항에 있어서, 상기 다수의 블록 어드레스 신호 발생부는,프리차아지 신호와 전원 신호를 각각 게이트의 입력으로 하고, 소오스가 전원 전압에 연결되며 드레인이 서로 연결된 PMOS 트랜지스터로 이루어진 프리차아지부와,외부 어드레스 신호 및 전체 어드레스 신호를 각각 입력받는 제 1 및 제 2 NMOS 트랜지스터가 직렬로 연결되고 상기 제 1 NMOS 트랜지스터의 드레인은 상기 프리차아지 수단의 출력단에 연결되고, 제 2 NMOS 트랜지스터의 소오스는 접지 전원에 연결되는 어드레스신호 입력부와,순환 형태로 인버터가 연결되어 상기 어드레스 신호 입력부의 출력 신호를 래치하기 위한 래치부와,상기 래치부의 출력 신호와 테스트 신호를 입력으로 하는 NOR 게이트로 이루어진 제어부를 포함하는 것을 특징으로 하는 멀티 워드 라인 테스트 회로.
- 제 1 항에 있어서, 상기 다수의 구동 신호 발생부는전체 어드레스 신호 중에서 뱅크 어드레스 신호와 로우 어드레스 신호를 입력으로 하는 NAND 게이트로 이루어진 입력부와,테스트 신호를 입력으로 하여 상기 입력부의 출력 신호를 전달 또는 차단하는 전달부와,상기 전달부의 출력 신호를 입력 받아서, 데이터 종료 신호와 칼럼 어드레스 신호 및 전원 신호에 따라 구동 신호를 발생하는 구동 신호 발생부와,짝수의 인버터를 통하여 상기 구동 신호 발생 수단의 출력 신호를 전달하기 위한 버퍼부로 이루어지는 것을 특징으로 하는 멀티 워드 라인 테스트 회로.
- 제 3 항에 있어서, 상기 전달부는,테스트 신호를 PMOS 트랜지스터의 게이트 입력으로 하고, 인버터를 통해 반전된 테스트 신호를 NMOS 트랜지스터의 게이트 입력으로 하며, 입력부의 출력 신호를 구동 신호 발생부로 전달하기 위한 제 1 전달 게이트와,테스트 신호를 NMOS 트랜지스터의 게이트 입력으로 하고, 인버터를 통해 반전된 테스트 신호를 PMOS 트랜지스터의 게이트 입력으로 하며, 접지 전원을 상기 구동 신호 발생부로 전달하기 위한 제 2 전달 게이트로 이루어지는 것을 특징으로 하는 멀티 워드 라인 테스트 회로.
- 제 3 항에 있어서, 상기 구동신호 발생부는,다수의 NAND 게이트와 인버터로 이루어져서,제 1 인버터는 상기 전달 수단의 출력 신호를 입력받아 이를 반전시키고,제 1 NAND 게이트는 상기 제 1 인버터의 출력 신호와 칼럼 어드레스 신호를 입력으로 받아 출력 신호를 제 2 NAND 게이트에 제공하고,제 3 NAND 게이트는 상기 전달 수단의 출력 신호와 칼럼 어드레스 신호를 입력받아 출력 신호를 제 4 NAND 게이트로 제공하고,제 4 NAND 게이트는 짝수 개의 인버터를 통하여 지연된 전원 신호와 제 3 NAND 게이트의 출력 신호와, 제 2 NAND 게이트의 출력 신호를 입력으로 하고,제 5 NAND 게이트는 데이터 종료 신호와 제 2 인버터를 통하여 상기 제 4 NAND 게이트의 출력 신호의 반전된 신호를 입력으로 하여, 상기 제 2 NAND 게이트로 제공하고,상기 제 2 NAND 게이트는 제 1 NAND 게이트의 출력 신호와 제 5 NAND 게이트의 출력 신호를 입력으로 하여 구동 신호를 발생하는 것을 특징으로 하는 멀티 워드 라인 테스트 회로.
- 제 1 항에 있어서, 상기 다수의 외부 데이터 처리 신호 발생부는로우 어드레스 신호와 뱅크 어드레스 신호와 칼럼 어드레스 신호를 입력으로 하는 NAND 게이트로 이루어지는 입력부와,테스트 신호와 칼럼 어드레스 신호를 입력으로 하여 상기 입력부의 출력 신호 또는 칼럼 어드레스 신호를 전달하는 제 1 전달부와,상기 제 1 전달 수단의 출력 신호를 전달 경로에 따라 지연 시간을 달리하여 전달하기 위한 제 2 전달부와,상기 제 2 전달부에서 전달 경로를 달리하여 전달되는 신호를 입력으로 하는 NAND 게이트와 상기 NAND 게이트의 출력 신호를 반전시키기 위한 인버터로 이루어지는 외부 데이터 처리 신호 발생부를 포함하는 것을 특징으로 하는 멀티 워드 라인 테스트 회로.
- 제 6 항에 있어서, 상기 제 1 전달부는,테스트 신호를 PMOS 트랜지스터의 게이트 입력으로 하고, 인버터를 통해 반전된 테스트 신호를 NMOS 트랜지스터의 게이트 입력으로 하며, 입력부의 출력 신호를 제 2 전달 수단으로 전달하기 위한 제 1 전달 게이트와,테스트 신호를 NMOS 트랜지스터의 게이트 입력으로 하고, 인버터를 통해 반전된 테스트 신호를 PMOS 트랜지스터의 게이트 입력으로 하며, 칼럼 어드레스 신호를 상기 제 2 전달 수단으로 전달하기 위한 제 2 전달 게이트로 이루어지는 것을 특징으로 하는 멀티 워드 라인 테스트 회로.
- 제 6 항에 있어서, 상기 제 2 전달부는,상기 제 1 전달 수단의 출력 신호를 반전시키기 위한 제 1 인버터와,직렬로 연결된 짝수 개의 인버터를 통해 상기 제 1 인버터의 출력 신호를 전달하기 위한 제 1 전달 경로와,직렬로 연결된 홀수 개의 인버터와 상기 홀수 개의 인버터 사이에 커패시터 역할을 하는 PMOS 트랜지스터 또는 NMOS 트랜지스터의 게이트가 연결되어서 제 1 인버터의 출력 신호를 전달하기 위한 제 2 전달 경로로 이루어지는 것을 특징으로 하는 멀티 워드 라인 테스트 회로.
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