KR19990085199A - 칼럼 선택선 신호를 제어하여 데이터를 마스킹하는 반도체 메모리장치 및 이의 칼럼 디코더 - Google Patents

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Abstract

본 발명은 마스킹 신호와 칼럼 어드레스가 조합된 칼럼 선택선 신호를 사용하여 데이터를 마스킹함으로써 데이터 입출력선 및 데이터 입출력 드라이버의 수를 감소시키기 위한 칼럼 선택선 신호를 제어하여 데이터를 마스킹하는 반도체 메모리 장치 및 이의 칼럼 디코더를 개시한다. 상기 반도체 메모리 장치는 워드 라인과 비트 라인에 연결된 다수의 메모리 셀들을 포함하는 다수의 메모리 셀 어레이들, 각각 그 일단이 상기 메모리 셀 어레이들 중 어느 하나인 제 1 메모리 셀 어레이의 비트 라인에 연결되고 그 다른 단은 상기 제 1 메모리 셀 어레이와 이웃하는 제 2 메모리 셀 어레이의 비트 라인에 연결되며 칼럼 어드레스와 상기 칼럼 어드레스에 해당하는 비트라인에 데이터가 라이트되지 않도록하는 마스킹 신호가 조합된 칼럼 선택선 신호들에 각각 응답하여 스위칭 온되는 다수의 스위칭부들, 하나 이상이며 데이터를 양방향으로 드라이빙하는 데이터 입출력 드라이버들, 및 상기 비트 라인들과 상기 데이터 입출력 드라이버들을 연결하는 데이터 입출력선들을 포함한다.

Description

칼럼 선택선 신호를 제어하여 데이터를 마스킹하는 반도체 메모리 장치 및 이의 칼럼 디코더
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 칼럼 선택선 신호가 하나 이상 활성화될 때 특정한 칼럼 선택선 신호를 비활성화하기 위해 칼럼 선택선 신호를 제어하여 데이터를 마스킹하는 반도체 메모리 장치 및 이의 칼럼 디코더에 관한 것이다.
반도체 메모리는 외부로부터 입력된 데이터를 메모리 셀에 저장하는 데이터 라이트 동작과 상기 메모리 셀에 저장된 데이터를 외부로 출력하는 데이터 리드 동작이 있다. 상기 데이터 라이트 및 데이터 리드 동작을 수행할 때 모든 데이터를 라이트하거나 리드하지 않는다. 예컨대 데이터 라이트 동작시 특정 타이밍에서 특정 메모리 셀의 데이터가 변경될 필요가 없을 경우 상기 특정 메모리 셀에 동일한 데이터가 다시 라이트되지 않게 마스킹한다.
도 1은 종래 기술에 의해 데이터 입출력 드라이버들을 제어하여 데이터를 마스킹하는 반도체 메모리 장치이다.
상기 도 1을 참조하면, 상기 반도체 메모리 장치(1)는 제 1 및 제 2 메모리 셀 어레이들(A1,A2), n개의 앤모스 트랜지스터들(N0내지 Nn-1), 다수의 데이터 입출력선들(I/O line0내지 I/O linek-1), 및 다수의 데이터 입출력 드라이버들(I/O DRV0, I/O DRVk-1)을 구비한다.
상기 제 1 및 제 2 메모리 셀 어레이들(A1,A2)은 워드 라인들(WL), 비트 라인들(BL10내지 BL1n-1, BL20내지 BL2n-1), 및 상기 워드 라인들(WL) 중 어느 하나와 상기 비트 라인들(BL10내지 BL1n-1, BL20내지 BL2n-1) 중 어느 하나에 연결된 다수의 메모리 셀들(cell)을 포함한다.
상기 앤모스 트랜지스터들(N0내지 Nn-1)은 각각 칼럼 선택선 신호들(CSL0내지 CSLn-1) 중 어느 하나를 입력하여 상기 메모리 셀 어레이들(A1,A2)에 형성된 비트 라인들(BL10내지 BL1n-1, BL20내지 BL2n-1) 중 어느 하나를 선택하는 것으로서, 상기 앤모스 트랜지스터들(N0내지 Nn-1)은 각각 게이트에는 상기 칼럼 선택선 신호들(CSL0내지 CSLn-1) 중 어느 하나가 입력되고 소오스에는 상기 제 1 메모리 셀 어레이(A1)에 형성된 비트 라인들(BL10내지 BL1n-1)중 어느 하나가 연결되고 드레인에는 상기 제 2 메모리 셀 어레이(A2)에 형성된 비트 라인들(BL20내지 BL2n-1)중 어느 하나에 연결된다. 다시말해서 상기 앤모스 트랜지스터들(N0내지 Nn-1) 중 어느 하나는 상기 칼럼 선택선 신호들(CSL0내지 CSLn-1) 중 어느 하나가 활성화될 때 턴온된다.
이때 상기 칼럼 선택선 신호들(CSL0내지 CSLn-1)은 상기 비트 라인들(BL10내지 BL1n-1, BL20내지 BL2n-1)을 상기 데이터 입출력선들(I/O line0내지 I/O linek-1)에 연결하기 위해 칼럼 디코더(도시하지 않음)에서 출력된 신호이다. 그리고 상기 비트 라인들(BL10내지 BL1n-1, BL20내지 BL2n-1)과 상기 앤모스 트랜지스터들(N0내지 Nn-1) 사이에는 각각 비트 라인 센스 증폭기(도시하지 않음)가 형성되어 상기 비트 라인들(BL10내지 BL1n-1, BL20내지 BL2n-1)에 실린 데이터를 센싱하고 증폭하는 역할을 한다.
상기 칼럼 선택선 신호들(CSL0내지 CSLn-1)은 데이터 라이트 명령시 하나 또는 k개가 동시에 활성화될 수 있으므로 상기 데이터 입출력선들(I/O line0내지 I/O linek-1) 및 데이터 입출력 드라이버들(I/O DRV0내지 I/O DRVk-1)은 각각 k개 형성된다.
상기 k개의 데이터 입출력 드라이버들(I/O DRV0내지 I/O DRVk-1)은 데이터를 드라이빙하기 위한 것으로서 양방향으로 동작하고, 각각 마스킹 신호들(M0내지 Mk-1) 중 어느 하나에 응답하여 상기 마스킹 신호들(M0내지 Mk-1)이 활성화될 때 디세이블된다. 예컨대 k개의 메모리 셀들(cell)에 데이터를 동시에 라이트하는 명령시 상기 k개의 마스킹 신호들(M0내지 Mk-1) 중 m개가 활성화되면 상기 데이터 입출력 드라이버들(I/O DRV0내지 I/O DRVk-1) 중 m개가 디세이블되어 데이터는 k개의 메모리 셀들(cell) 중 m개에는 라이트되지 않고 k-m개에만 동시에 라이트된다.
상기 제 1 메모리 셀 어레이(A1)에 형성된 워드 라인들(WL) 중 어느 하나가 활성화될 때 데이터가 상기 제 1 메모리 셀 어레이(A1)에 형성된 메모리 셀들(cell) 중 k개에 동시에 라이트되는 동작을 설명하면 다음과 같다.
먼저 k개, 예컨대 0 내지 k-1번 칼럼 선택선 신호들(CSL0내지 CSLk-1)이 논리 하이로 활성화되면, 상기 0 내지 k-1 앤모스 트랜지스터들(N0내지 Nk-1)이 턴온되고 상기 k개의 데이터 입출력 드라이버들(I/O DRV0내지 I/O DRVk-1)로 입력된 데이터들은 각각 상기 k개의 데이터 입출력선들(I/O line0내지 I/O linek-1)을 통해 상기 제 1 메모리 셀 어레이(A1)의 0 내지 k-1 비트 라인들(BL10내지 BL1k-1)에 실린다. 상기 0 내지 k-1 비트 라인들(BL10내지 BL1k-1)에 실린 데이터는 상기 제 1 메모리 셀 어레이(A1)에 형성된 0 내지 k-1 메모리 셀 어레이들(cell)에 동시에 라이트된다.
그러나 이때 상기 제 1 마스킹 신호(M1)를 활성화되어 1번 데이터 입출력 드라이버(I/O DRV1)가 디세이블되면, 상기 제 1 메모리 셀 어레이(A1)의 1번 비트 라인(BL1)에는 데이터가 실리지 않고 그 결과 상기 1번 비트 라인(BL1)에 연결된 메모리 셀(cell)에는 데이터가 라이트되지 않는다.
따라서 상기에서 설명한 종래의 반도체 메모리 장치에서는 n개의 칼럼 선택선 신호들 중 k개가 활성화되고 k개의 마스킹 신호들(M0내지 Mk-1) 중 m개가 활성화될 때 k개의 데이터 입출력 드라이버들(I/O DRV0내지 I/O DRVk-1)중 m개가 디세이블됨으로써 메모리 셀들(cell)중 k-m개에만 데이터가 동시에 라이트된다.
그러나 이때 상기 데이터 입출력 드라이버들(I/O DRV0내지 I/O DRVk-1)중 m개가 디세이블되는 시간과 상기 디세이블된 m개의 데이터 입출력 드라이버에 연결된 데이터 입출력선을 일정 레벨의 전압으로 프리차아지 또는 이퀄라이즈하는 시간을 정확하게 제어하기 어려운 문제점이 있다. 또한 상기 반도체 메모리 장치는 데이터 입출력선 및 데이터 입출력 드라이버를 각각 k개 구비해야하므로 칩 사이즈가 커진다.
본 발명이 이루고자 하는 기술적 과제는, 칼럼 어드레스와 마스킹 신호가 조합된 칼럼 선택선 신호를 이용하여 특정 데이터가 특정 메모리 셀에 라이트되는 것을 방지하는 칼럼 선택선 신호를 제어하여 데이터를 마스킹하는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 반도체 메모리 장치의 칼럼 디코더를 제공하는데 있다.
도 1은 종래 기술에 의해 데이터 입출력 드라이버들을 제어하여 데이터를 마스킹하는 반도체 메모리 장치이다.
도 2는 본 발명에 의해 칼럼 선택선 신호를 제어하여 데이터를 마스킹하는 반도체 메모리 장치이다.
도 3은 본 발명에 의한 반도체 메모리 장치의 칼럼 디코더이다.
도 4는 상기 도 3에 도시된 칼럼 디코더에서 칼럼 어드레스의 하위 비트들(CAi)이 CA2CA1CA0로서 3비트일 경우 형성되는 8개의 프리 디코더들(40,41,…,47)을 나타낸다.
도 5는 상기 도 4에 도시한 프리 디코더들(40,47)의 회로도이다.
도 6은 상기 도 5에 도시된 제 1 및 제 2 제어 신호(PBWD,PBWB)를 발생하는 회로도이다.
상기 과제를 이루기 위하여 본 발명은, 워드 라인과 비트 라인에 연결된 다수의 메모리 셀들을 포함하는 다수의 메모리 셀 어레이들, 각각 그 일단이 상기 메모리 셀 어레이들 중 어느 하나인 제 1 메모리 셀 어레이의 비트 라인에 연결되고 그 다른 단은 상기 제 1 메모리 셀 어레이와 이웃하는 제 2 메모리 셀 어레이의 비트 라인에 연결되며 칼럼 어드레스와 상기 칼럼 어드레스에 해당하는 비트라인에 데이터가 라이트되지 않도록하는 마스킹 신호가 조합된 칼럼 선택선 신호들에 각각 응답하여 스위칭 온되는 다수의 스위칭부들, 하나 이상이며 데이터를 양방향으로 드라이빙하는 데이터 입출력 드라이버들, 및 상기 비트 라인들과 상기 데이터 입출력 드라이버들을 연결하는 데이터 입출력선들을 포함하는 것을 특징으로하는 칼럼 선택선 신호를 제어하여 데이터를 마스킹하는 반도체 메모리 장치를 제공한다.
상기 칼럼 선택선 신호들이 동시에 활성화되는 최대 개수가 k일 때 상기 데이터 입출력 드라이버들은 k개 이하로 형성되는 것이 바람직하고, 이때 상기 마스킹 신호들 중 m개가 활성화되는 데이터 라이트 명령이 발생하면 상기 칼럼 선택선 신호들 중 k-m개가 활성화되어 상기 스위칭부들 중 k-m개가 스위칭 온되고 상기 하나 이상의 데이터 입출력 드라이버로 입력된 데이터는 k-m개의 메모리 셀에 동시에 라이트된다.
상기 다른 과제를 이루기 위하여 본 발명은, 칼럼 선택선 신호를 하나 또는 k개를 동시에 활성화되도록 선택하는 선택 신호, 마스킹 신호, 및 칼럼 어드레스의 하위 비트들을 각각 입력하여 디코딩함으로써 어느 하나 또는 k개 이하가 동시에 인에이블되는 k개의 프리 디코더들, 및 상기 프리 디코더들에서 출력된 신호들과 칼럼 어드레스의 상위 비트들을 입력하여 디코딩함으로써 다수의 칼럼 선택선 신호들을 출력하는 메인 디코더를 구비하고,
상기 선택 신호가 k개의 칼럼 선택선 신호가 동시에 활성화되도록 하는 논리 상태이고 상기 k개의 마스킹 신호들 중 m개가 활성화될 경우, 상기 프리디코더들 중 k-m개가 인에이블되어 상기 칼럼 선택선 신호들 중 k-m개가 동시에 활성화되는 것을 특징으로하는 칼럼 디코더를 제공한다.
상기 선택 신호가 하나의 칼럼 선택선 신호가 활성화되도록하는 논리 상태이고 상기 k개의 마스킹 신호들이 비활성화되면, 상기 프리 디코더들 중 어느 하나가 인에이블되어 상기 프리 디코더들에서 출력되는 신호들 중 어느 하나만 활성화되는 것이 바람직하다.
상기 칼럼 어드레스의 하위 비트들이 i개이고 상위 비트들이 j개일 때 상기 프리 디코더들 및 마스킹 신호들의 개수(k)는 각각 2i이고 상기 칼럼 선택선 신호들의 개수는 2i+j인 것이 바람직하다.
상기 프리 디코더들은 인에이블 클럭을 입력하고 상기 인에이블 클럭에 의해 인에이블되는 것이 바람직하다.
상기 프리 디코더들은 각각 상기 칼럼 어드레스의 하위 비트에 관계없이 마스킹 신호를 버퍼링하는 제 1 논리부, 상기 칼럼 어드레스의 하위 비트를 조합하는 제 2 논리부, 및 상기 제 1 논리부에서 출력된 신호와 상기 제 2 논리부에서 출력된 신호 중 어느 하나를 선택하는 제 3 논리부로 이루어지고 상기 제 3 논리부에서 출력된 신호가 활성화될 때 상기 메인 디코더가 인에이블되는 것이 바람직하다.
상기 제 1 논리부는 k개의 마스킹 신호들 중 어느 하나를 입력하여 이를 반전시키는 인버터와 상기 인버터에서 출력된 신호와 상기 선택 신호가 버퍼링된 제 1 제어 신호를 입력하는 제 1 낸드 게이트로 이루어지고, 상기 제 2 논리부는 상기 칼럼 어드레스의 하위 비트들 또는 이들 중 어느 하나 이상이 반전된 신호를 입력하는 제 2 낸드 게이트와 상기 제 2 낸드 게이트에서 출력된 신호와 상기 선택 신호가 반전된 제 2 제어 신호를 입력하는 제 3 낸드 게이트로 이루어지고, 상기 제 3 논리부는 상기 제 1 및 제 3 낸드 게이트에서 출력된 신호와 상기 인에이블 클럭(PCLKD)을 입력하는 제 4 낸드 게이트와 상기 제 4 낸드 게이트에서 출력된 신호를 버퍼링하는 짝수개의 인버터들로 이루어지는 것이 바람직하고, 이때 상기 제 3 논리부에서 출력된 신호들 중 어느 하나 이상이 논리 로우로 활성화될 때 상기 메인 디코더가 인에이블된다.
그리고 상기 선택 신호가 논리 하이이면 상기 제 2 제어 신호가 논리 로우되어 상기 프리 디코더들 각각에 형성된 제 3 낸드 게이트들은 항상 논리 하이를 출력함으로써 상기 프리 디코더들은 각각 상기 마스킹 신호들에 반전된 신호를 출력하고, 이때 상기 마스킹 신호들 중 m개가 논리 로우로 활성화되면 상기 프리 디코더들 중 k-m개는 논리 로우로 활성화된 신호를 출력하는 것이 바람직하다.
상기 선택 신호가 논리 로우이면 상기 제 1 제어 신호가 논리 로우되어 상기 프리 디코더들 각각에 형성된 제 2 낸드 게이트들은 항상 논리 하이를 출력함으로써 상기 프리 디코더들 중 상기 칼럼 어드레스의 하위 비트에 해당하는 어느 하나만 논리 로우로 활성화된 신호를 출력하는 것이 바람직하다.
따라서 본 발명에 의하면 데이터 입출력선 및 데이터 입출력 드라이버의 수가 감소되어 칩 사이즈가 작아진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 2는 본 발명에 의해 칼럼 선택선 신호를 제어하여 데이터를 마스킹하는 반도체 메모리 장치이다.
상기 도 2를 참조하면, 상기 반도체 메모리 장치(2)는 제 1 및 제 2 메모리 셀 어레이들(A1,A2), 다수의 스위칭부들(S0내지 Sn-1), 제 1 및 제 2 데이터 입출력선들(I/O line1, I/O line2), 및 제 1 및 제 2 데이터 입출력 드라이버들(I/O DRV1, I/O DRV2)을 구비한다.
상기 제 1 및 제 2 메모리 셀 어레이들(A1,A2)은 다수의 워드 라인들(WL), 다수의 비트 라인들(BL10내지 BL1n-1, BL20내지 BL2n-1), 및 상기 워드 라인들(WL) 중 어느 하나와 상기 비트 라인들(BL10내지 BL1n-1, BL20내지 BL2n-1) 중 어느 하나에 연결된 다수의 메모리 셀들(Cell)을 포함한다.
상기 스위칭부들(S0내지 Sn-1)은 각각 칼럼 선택선 신호들(CSL0내지 CSLn-1) 중 어느 하나를 입력하여 상기 제 1 및 제 2 메모리 셀 어레이들(A1,A2)에 형성된 비트 라인들(BL10내지 BL1n-1, BL20내지 BL2n-1) 중 어느 하나를 선택하는 것으로서, 앤모스 트랜지스터들(N0내지 Nn-1)로 형성된다.
상기 칼럼 선택선 신호들(CSL0내지 CSLn-1)은 상기 비트 라인들(BL10내지 BL1n-1, BL20내지 BL2n-1)을 상기 제 1 및 제 2 데이터 입출력선들(I/O line1, I/O line2)에 연결하기 위해 칼럼 디코더(도 3에 도시함)에서 출력된 신호로서, 각각 칼럼 어드레스(Column address, CA)와 상기 칼럼 어드레스에 해당하는 비트라인에 데이터가 라이트되지 않도록하는 마스킹 신호가 조합된 것이다.
상기 앤모스 트랜지스터들(N0내지 Nn-1)은 각각 게이트에는 상기 칼럼 선택선 신호들(CSL0내지 CSLn-1) 중 어느 하나가 입력되고 소오스에는 제 1 메모리 셀 어레이(A1)에 형성된 비트 라인들(BL10내지 BL1n-1)중 어느 하나가 연결되고 드레인에는 상기 제 1 메모리 셀 어레이(A1)와 이웃하는 제 2 메모리 셀 어레이(A2)에 형성된 비트 라인들(BL20내지 BL2n-1)중 어느 하나에 연결된다. 다시말해서 상기 앤모스 트랜지스터들(N0내지 Nn-1) 중 어느 하나는 상기 칼럼 선택선 신호들(CSL0내지 CSLn-1) 중 어느 하나가 활성화될 때 턴온된다.
상기 비트 라인들(BL10내지 BL1n-1, BL20내지 BL2n-1)과 상기 앤모스 트랜지스터들(N0내지 Nn-1) 사이에는 각각 비트 라인 센스 증폭기(도시하지 않음)가 형성되어 상기 비트 라인들(BL10내지 BL1n-1, BL20내지 BL2n-1)에 실린 데이터를 센싱하고 증폭하는 역할을 한다.
상기 제 1 및 제 2 데이터 입출력 드라이버들(I/O DRV1, I/O DRV2)은 데이터를 드라이빙하기 위한 것으로서 양방향으로 동작하고, 상기 제 1 및 제 2 데이터 입출력선들(I/O line1, I/O line2)은 스위칭 온된 스위칭부들에 연결된 비트 라인들을 상기 제 1 및 제 2 데이터 입출력 드라이버(I/O DRV1, I/O DRV2)에 연결한다. 따라서 상기 스위칭 온된 스위칭부들에 연결된 비트 라인들에 실린 데이터는 상기 제 1 및 제 2 데이터 입출력 드라이버들(I/O DRV1, I/O DRV2)로 전송되거나 상기 제 1 및 제 2 데이터 입출력 드라이버들(I/O DRV1, I/O DRV2)에서 출력된 데이터가 상기 비트 라인들로 전송된다.
상기 제 1 메모리 셀 어레이(A1)에 형성된 워드 라인들(WL) 중 어느 하나가 활성화될 때 데이터가 상기 제 1 메모리 셀 어레이(A1)에 형성된 메모리 셀들(cell) 중 k개에 동시에 라이트되는 동작을 설명하면 다음과 같다.
먼저 k개, 예컨대 0 내지 k-1번 칼럼 선택선 신호들(CSL0내지 CSLk-1)이 논리 하이로 활성화되면, 상기 0 내지 k-1 앤모스 트랜지스터들(N0내지 Nk-1)이 턴온되어 상기 제 1 및 제 2 데이터 입출력 드라이버들(I/O DRV1내지 I/O DRV2)로 입력된 데이터는 각각 상기 데이터 입출력선들(I/O line0내지 I/O linek-1)을 통해 상기 제 1 메모리 셀 어레이(A1)의 0 내지 k-1 비트 라인들(BL10내지 BL1k-1)에 교번하여 실린 후 상기 제 1 메모리 셀 어레이(A1)의 메모리 셀들(cell) 중 k개에 동시에 저장된다.
다시말해서 상기 제 1 데이터 입출력 드라이버(I/O DRV1)로 입력된 데이터는 상기 제 1 데이터 입출력선(I/O line1)을 통해 상기 제 1 메모리 셀 어레이(A1)의 짝수번 비트 라인들(BL10,BL12,…,BL1k-2)에 동시에 실리고, 상기 제 2 데이터 입출력 드라이버(I/O DRV2)로 입력된 데이터는 상기 제 2 데이터 입출력선(I/O line2)을 통해 상기 제 1 메모리 셀 어레이(A1)의 홀수번 비트 라인들(BL11,BL13,…,BL1k-1)에 동시에 실린다.
상기 제 1 메모리 셀 어레이(A1)의 0 내지 k-1 비트 라인들(BL10내지 BL1k-1)에만 데이터가 실리고 상기 제 2 메모리 셀 어레이(A2)의 0 내지 k-1 비트 라인들(BL20내지 BL2k-1)에 데이터가 실리지 않는 것은, 상기 제 1 메모리 셀 어레이(A1)의 0 내지 k-1 비트 라인들(BL10내지 BL1k-1)에 연결된 센스 증폭기는 인에이블되는 반면 상기 0 내지 k-1 비트 라인들(BL20내지 BL2k-1)에 연결된 센스 증폭기는 디세이블되기 때문이다.
그러나 이때 상기 0 내지 k-1번 칼럼 선택선 신호들(CSL0내지 CSLk-1)에 포함된 k개의 마스킹 신호들 중 m개가 활성화되면 상기 0 내지 k-1번 칼럼 선택선 신호들(CSL0내지 CSLk-1)들 중 k-m만 활성화된다. 따라서 상기 0 내지 k-1 앤모스 트랜지스터들(N0내지 Nk-1) 중 m개는 턴오프되고 k-m개만 턴온되어 상기 제 1 및 제 2 데이터 입출력 드라이버들(I/O DRV1내지 I/O DRV2)로 입력된 데이터는 각각 상기 데이터 입출력선들(I/O line0내지 I/O linek-1)을 통해 상기 제 1 메모리 셀 어레이(A1)의 0 내지 k-1 비트 라인들(BL10내지 BL1k-1) 중 k-m개에 동시에 실린 후 상기 제 1 메모리 셀 어레이(A1)의 메모리 셀들(cell) 중 k-m개에 동시에 저장된다
본 실시예에서는 상기 데이터 입출력선들 및 데이터 입출력 드라이버들이 2개인 경우를 나타낸 것으로서, 이외에 상기 칼럼 선택선 신호들이 동시에 활성화되는 최대 개수(k) 이하로 형성할 수 있다. 또한 상기에서는 데이터 라이트 명령시 칼럼 선택선 신호를 제어하여 데이터를 마스킹하는 것을 예로 들었는데, 이외에 데이터 리드 명령에서는 데이터 출력 버퍼를 제어하여 데이터를 마스킹할 수 있다.
따라서 본 발명에 의한 반도체 메모리 장치는, 마스킹 신호를 칼럼 선택선 신호에 포함시키고 상기 마스킹 신호가 포함된 칼럼 선택선 신호로 상기 스위칭부들(S0내지 Sn-1)을 인에이블함으로써 상기 데이터 입출력선 및 데이터 입출력 드라이버의 수를 상기 칼럼 선택선 신호들이 동시에 활성화되는 최대 개수(k) 이하로 감소시킬 수 있어 칩 사이즈가 감소되는 잇점이 있다.
도 3은 본 발명에 의한 반도체 메모리 장치의 칼럼 디코더이다.
상기 도 3을 참조하면, 칼럼 디코더(31)는 k개의 마스킹 신호들(M0내지 Mk-1), 칼럼 어드레스들의 하위 비트들(CAi), 및 선택 신호(PBW)를 입력하여 다수의 칼럼 선택선 신호들(CSL0내지 CSLn-1) 중 어느 하나 이상을 활성화하여 출력하는 것으로서, k개의 프리 디코더들(pre-decoder, 40,41,…), 및 하나의 메인 디코더(61)를 포함한다.
상기 선택 신호(PBW)는 상기 칼럼 선택선 신호들(CSL0내지 CSLn-1) 중 어느 하나를 활성화하거나 k개를 동시에 활성화하기 위한 신호이다.
상기 프리 디코더들(40,41,…)은 인에이블 클럭(도 4에 도시됨)에 의해 인에이블되고, 각각 상기 마스킹 신호들(M0내지 Mk-1) 중 어느 하나, 칼럼 어드레스들의 하위 비트들(CAi), 및 선택 신호(PBW)를 입력하여 디코딩하는 것으로서, 상기 선택 신호(PBW) 및 상기 마스킹 신호들(M0내지 Mk-1)에따라 어느 하나 또는 k개 이하가 동시에 인에이블된다.
상기 칼럼 어드레스의 하위 비트들(CAi)이 i개이고 상위 비트들 j개일 때 상기 프리 디코더들(40,41,…) 및 마스킹 신호들(M0내지 Mk-1)의 개수(k)는 각각 2i개이고 상기 칼럼 선택선 신호들(CSL0내지 CSLn-1)의 개수(n)는 2i+j이다. 예컨대 상기 칼럼 어드레스의 하위 비트들(CAi)이 3개일 경우 상기 프리 디코더들(40,41,…) 및 상기 마스킹 신호들(M0내지 Mk-1)의 개수(k)는 8(23)이 된다.
상기 메인 디코더(61)는 칼럼 어드레스의 상위 비트들(CAj)과 상기 프리 디코더들(40,41,…)에서 출력된 신호(Z0,Z1,…,Zk-1)들 중 활성화된 신호를 입력하여 디코딩함으로써 n(2i+j)개의 칼럼 선택선 신호들(CSL0내지 CSLn-1) 중 k개 이하를 활성화시킨다.
도 4는 상기 도 3에 도시된 칼럼 디코더에서 칼럼 어드레스의 하위 비트들(CAi)이 CA2CA1CA0로서 3비트일 경우 형성되는 8개의 프리 디코더들(40,41,…,47)을 나타낸다.
상기 도 4를 참조하면, 상기 8개의 프리 디코더들(40,41,…,47)은 인에이블 클럭(PCLKD)에 의해 인에이블된다.
상기 선택 신호(PBW)가 칼럼 선택선 신호들(CSL0내지 CSLn-1) 중 어느 하나만을 활성화하기 위한 논리 상태가 되고 8개의 마스킹 신호들(M0내지 M7) 모두가 비활성화되면, 상기 프리디코더들(40,41,…,47) 중 어느 하나만 인에이블되어 상기 프리디코더들(40,41,…)에서 출력되는 신호들(Z0,Z1,…,Z7) 중 어느 하나가 활성화된다. 예컨대 상기 CA2CA1CA0이 000일 경우 프리 디코더(40)만 인에이블되어 상기 프리 디코더(40)의 출력 신호(Z0)만 활성화되고, 상기 CA2CA1CA0이 111일 경우 상기 프리디코더(40)의 출력 신호(Z7)만 활성화된다.
그리고 상기 선택 신호(PBW)가 칼럼 선택선 신호들(CSL0내지 CSLn-1) 중 8개를 동시에 활성화하기 위한 논리 상태이고 상기 8개의 마스킹 신호(M0내지 M7) 모두가 비활성화될 경우, 상기 프리 디코더들(40,41,…,47) 모두가 인에이블되어 상기 프리 디코더들(40,41,…,47)에서 출력되는 신호들(Z0,Z1,…,Zk-1) 모두가 활성화된다. 그러나 상기 선택 신호(PBW)가 칼럼 선택선 신호들(CSL0내지 CSLn-1) 중 8개를 동시에 활성화하기 위한 논리 상태이더라도 상기 8개의 마스킹 신호(M0내지 M7) 중 m개가 활성화될 경우, 상기 프리디코더들(40,41,…,47) 중 k-m개만 인에이블되어 상기 프리디코더들(40,41,…,47)에서 출력되는 신호들(Z0,Z1,…,Zk-1) 중 k-m개만 활성화된다.
도 5는 상기 도 4에 도시한 프리 디코더들(40,47)의 회로도이다.
상기 도 5를 참조하면, (a)는 프리 디코더(40)을 나타내고 (b)는 프리 디코더(47)을 나타낸다.
상기 프리 디코더(40)는 상기 0 내지 2번 칼럼 어드레스(CA0,CA1,CA2)에 관계없이 0번 마스킹 신호(M0)를 버퍼링하는 제 1 논리부(91), 상기 0 내지 2번 칼럼 어드레스(CA0,CA1,CA2)를 조합하는 제 2 논리부(92), 및 상기 제 1 논리부(91)에서 출력된 신호와 상기 제 2 논리부(92)에서 출력된 신호 중 어느 하나를 선택하는 제 3 논리부(93)로 이루어진다.
상기 프리 디코더들(40, 47)의 출력단에 형성되는 메인 디코더(도 3의 61)는 상기 프리 디코더들(40, 47)에서 출력되는 신호들(Z0,Z7)이 논리 로우일 때 인에이블되는 로우 인에이블 회로일 경우, 상기 제 1 논리부(91)는 상기 0번 마스킹 신호(M0)를 반전시키는 인버터(71)와 상기 인버터(71)에서 출력된 신호와 제 1 제어 신호(PBWD)를 입력하는 제 1 낸드 게이트(72)를 구비하고, 상기 제 2 논리부(92)는 상기 0 내지 2번 칼럼 어드레스(CA0,CA1,CA2)가 각각 반전된 신호를 입력하는 제 2 낸드 게이트(73)와 상기 제 2 낸드 게이트(73)에서 출력된 신호와 제 2 제어 신호(PBWB)를 입력하는 제 3 낸드 게이트(74)로 이루어진다. 그리고 상기 제 3 논리부(93)는 상기 제 1 및 제 3 낸드 게이트(72,74)에서 출력된 신호와 인에이블 클럭(PCLKD)을 입력하는 제 4 낸드 게이트(75), 및 상기 제 4 낸드 게이트(75)에서 출력된 신호를 버퍼링하는 인버터들(76,77)을 포함한다.
상기 프리 디코더(47)는 제 2 낸드 게이트(83)가 0 내지 2번 칼럼 어드레스(CA0,CA1,CA2)를 그대로 입력하는 것을 제외하면 상기 프리 디코더(40)와 동일한다.
따라서 상기 프리 디코더(40)의 제 2 낸드 게이트(73)는 상기 0 내지 2 칼럼 어드레스(CA0,CA1,CA2)가 모두 0일 경우에만 논리 로우를 출력하고 상기 칼럼 디코더(47)의 제 2 낸드 게이트(83)는 상기 0 내지 2 칼럼 어드레스(CA0,CA1,CA2)가 모두 1일 경우에만 논리 하이를 출력한다.
이외에 프리 디코더들(도 4의 41 내지 46)도 제 2 낸드 게이트가 0 내지 2번 칼럼 어드레스(CA0,CA1,CA2)중 어느 하나 이상을 반전하여 입력하는 것을 제외하면 상기 프리 디코더들(40,47)과 동일하다.
도 6은 상기 도 5에 도시된 제 1 및 제 2 제어 신호(PBWD,PBWB)를 발생하는 회로도이다.
상기 도 6을 참조하면, 상기 제 2 제어 신호(PBWB)는 인버터(97)에 의해 선택 신호(PBW)가 반전된 신호이고 상기 제 1 제어 신호(PBWD)는 인버터(98)에 의해 상기 제 2 제어 신호(PBWB)가 반전된 신호이다.
상기 도 5 및 도 6을 참조하여 상기 프리 디코더들(40, 47)의 동작을 설명하면 다음과 같다.
상기 선택 신호(PBW)가 논리 하이이면 제 2 제어 신호(PBWB)가 논리 로우되어 상기 제 3 낸드 게이트들(74, 84)은 상기 0 내지 2번 칼럼 어드레스(CA0,CA1,CA2)에 관계없이 항상 논리 하이를 출력한다. 따라서 상기 프리 디코더들(40,47)에서 출력되는 신호들(Z0,Z7)은 각각 상기 0번 및 7번 마스킹 신호(M0,M7)에 반전된 신호가 된다. 예컨대, 상기 선택 신호(PBW)가 논리 하이인 상태에서 상기 0번 마스킹 신호(M0)가 논리 로우이고 상기 7번 마스킹 신호(M7)가 논리 하이이면, 상기 프리 디코더(40)의 출력 신호(Z0)는 논리 하이로 비활성화되고 상기 프리 디코더(47)는 논리 로우로 활성화된다.
이어서 상기 선택 신호(PBW)가 논리 로우이면 상기 제 1 제어 신호(PBWD)가 논리 로우되어 상기 제 2 낸드 게이트들(72,82)은 상기 0번 및 1번 마스킹 신호(M0,M1)에 관계없이 항상 논리 하이를 출력한다. 따라서 상기 프리 디코더들(40,47)에서 출력되는 신호들(Z0,Z7)은 각각 상기 제 2 낸드 게이트(73,83)에서 출력된 신호의 논리 상태와 동일하다. 예컨대, 상기 선택 신호(PBW)가 논리 로우이고 상기 0 내지 2번 칼럼 어드레스(CA0,CA1,CA2)가 111이면 상기 프리 디코더(40)의 제 2 낸드 게이트(73)는 논리 하이를 출력하고 상기 프리 디코더(47)의 제 2 낸드 게이트(83)는 논리 로우를 출력함으로써 상기 프리 디코더(40)의 출력 신호(Z0)는 논리 하이로 비활성화되고 상기 프리 디코더(47)의 출력 신호(Z7)는 논리 로우로 활성화된다.
이때 메인 디코더(도 3의 61)로 입력되는 상위 칼럼 어드레스(CAj)가 5개의 비트, 즉 3 내지 7번 비트(CA3내지 CA7)로 이루어질 경우 상기 메인 디코더는 256(28)개의 칼럼 선택선 신호들(CSL0내지 CSLn-1)을 출력한다.
따라서 도 3에서 상기 선택 신호(PBW)가 논리 하이이고 상기 마스킹 신호들(M0내지 Mk-1) 중 m개가 논리 로우로 활성화되면, 상기 프리 디코더(40,41,…)에서 출력된 신호들(Z0,Z1,…,Z7) 중 k-m개만 논리 로우로 활성화되고 그 결과 칼럼 디코더(도 3)를 구비한 반도체 메모리 장치(도 2)에서 데이터 라이트 명령시 앤모스 트랜지스터들(N0내지 Nn-1) 중 k-m개가 턴온되어 k-m개의 메모리 셀(cell)에 데이터가 라이트된다.
그리고 상기 선택 신호(PBW)가 논리 로우이면 k개의 프리 디코더들(40,41,…) 중 상기 칼럼 어드레스의 하위 비트에 해당하는 어느 하나만 논리 로우로 활성화되어 메인 디코더에서 출력되는 n개의 칼럼 선택선 신호들(CSL0내지 CSLn-1) 중 어느 하나만 활성화된다. 그 결과 반도체 메모리 장치(도 2)에서 데이터 라이트 명령시 앤모스 트랜지스터들(N0내지 Nn-1) 중 어느 하나만 턴온되어 하나의 메모리 셀(cell)에만 데이터가 라이트된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상, 설명된 바와 같이 본 발명에 의한 칼럼 선택선 신호를 제어하여 데이터를 마스킹하는 반도체 메모리 장치 및 이의 칼럼 디코더는 마스킹 신호와 칼럼 어드레스가 조합된 칼럼 선택선 신호를 사용하여 데이터를 마스킹함으로써 특정 메모리 셀에 데이터가 마스킹되는 시간이 정확하게 조절되고 데이터 입출력선 및 데이터 입출력 드라이버의 수가 감소됨으로써 칩 사이즈가 작아진다.

Claims (13)

  1. 워드 라인과 비트 라인에 연결된 다수의 메모리 셀들을 포함하는 다수의 메모리 셀 어레이들;
    각각 그 일단이 상기 메모리 셀 어레이들 중 어느 하나인 제 1 메모리 셀 어레이의 비트 라인에 연결되고 그 다른 단은 상기 제 1 메모리 셀 어레이와 이웃하는 제 2 메모리 셀 어레이의 비트 라인에 연결되며 칼럼 어드레스와 상기 칼럼 어드레스에 해당하는 비트라인에 데이터가 라이트되지 않도록하는 마스킹 신호가 조합된 칼럼 선택선 신호들에 각각 응답하여 스위칭 온되는 다수의 스위칭부들;
    하나 이상이며 데이터를 양방향으로 드라이빙하는 데이터 입출력 드라이버들; 및
    상기 비트 라인들과 상기 데이터 입출력 드라이버들을 연결하는 데이터 입출력선들을 포함하는 것을 특징으로하는 칼럼 선택선 신호를 제어하여 데이터를 마스킹하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 칼럼 선택선 신호들이 동시에 활성화되는 최대 개수가 k일 때
    상기 데이터 입출력 드라이버들은 k개 이하로 형성된 것을 특징으로하는 칼럼 선택선 신호를 제어하여 데이터를 마스킹하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 칼럼 선택선 신호들이 동시에 활성화되는 최대 개수가 k이고 상기 마스킹 신호들 중 m개가 활성화되는 데이터 라이트 명령시
    상기 칼럼 선택선 신호들 중 k-m개가 활성화되어 상기 스위칭부들 중 k-m개가 스위칭 온되고 상기 하나 이상의 데이터 입출력 드라이버로 입력된 데이터는 k-m개의 메모리 셀에 동시에 라이트되는 것을 특징으로하는 칼럼 선택선 신호를 제어하여 데이터를 마스킹하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 칼럼 선택선 신호를 하나 또는 k개를 동시에 활성화되도록 선택하는 선택 신호, 상기 마스킹 신호, 및 칼럼 어드레스의 하위 비트들을 각각 입력하여 디코딩함으로써 어느 하나 또는 k개 이하가 동시에 인에이블되는 k개의 프리 디코더들; 및
    상기 프리 디코더들에서 출력된 신호들과 칼럼 어드레스의 상위 비트들을 입력하여 디코딩함으로써 다수의 칼럼 선택선 신호들을 출력하는 메인 디코더로 이루어진 칼럼 디코더를 더 구비하고,
    상기 선택 신호가 k개의 칼럼 선택선 신호가 동시에 활성화되도록 선택되고 상기 k개의 마스킹 신호들 중 m개가 활성화될 경우, 상기 프리디코더들 중 k-m개가 인에이블되고 상기 칼럼 선택선 신호들 중 k-m개가 동시에 활성화되는 것을 특징으로하는 칼럼 선택선 신호를 제어하여 데이터를 마스킹하는 반도체 메모리 장치.
  5. 칼럼 선택선 신호를 하나 또는 k개를 동시에 활성화되도록 선택하는 선택 신호, 마스킹 신호, 및 칼럼 어드레스의 하위 비트들을 각각 입력하여 디코딩함으로써 어느 하나 또는 k개 이하가 동시에 인에이블되는 k개의 프리 디코더들; 및
    상기 프리 디코더들에서 출력된 신호들과 칼럼 어드레스의 상위 비트들을 입력하여 디코딩함으로써 다수의 칼럼 선택선 신호들을 출력하는 메인 디코더를 구비하고,
    상기 선택 신호가 k개의 칼럼 선택선 신호가 동시에 활성화되도록 하는 논리 상태이고 상기 k개의 마스킹 신호들 중 m개가 활성화될 경우, 상기 프리 디코더들 중 k-m개가 인에이블되어 상기 칼럼 선택선 신호들 중 k-m개가 동시에 활성화되는 것을 특징으로하는 반도체 메모리 장치의 칼럼 디코더.
  6. 제5항에 있어서, 상기 선택 신호가 하나의 칼럼 선택선 신호가 활성화되도록하는 논리 상태이고 상기 k개의 마스킹 신호들이 비활성화되면,
    상기 프리 디코더들 중 어느 하나가 인에이블되어 상기 프리 디코더들에서 출력되는 신호들 중 어느 하나만 활성화되는 것을 특징으로하는 반도체 메모리 장치의 칼럼 디코더.
  7. 제5항에 있어서, 상기 칼럼 어드레스의 하위 비트들이 a개이고 상위 비트들이 b개일 때 상기 프리 디코더들 및 마스킹 신호들의 개수(k)는 각각 2a이고 상기 칼럼 선택선 신호들의 개수는 2a+b인 것을 특징으로하는 반도체 메모리 장치의 칼럼 디코더.
  8. 제5항에 있어서, 상기 프리 디코더들은
    인에이블 클럭을 입력하고 상기 인에이블 클럭에 의해 인에이블되는 것을 특징으로하는 반도체 메모리 장치의 칼럼 디코더.
  9. 제5항에 있어서, 상기 프리 디코더들은 각각
    상기 칼럼 어드레스의 하위 비트에 관계없이 마스킹 신호를 버퍼링하는 제 1 논리부;
    상기 칼럼 어드레스의 하위 비트를 조합하는 제 2 논리부; 및
    상기 제 1 논리부에서 출력된 신호와 상기 제 2 논리부에서 출력된 신호 중 어느 하나를 선택하는 제 3 논리부로 이루어지고
    상기 제 3 논리부에서 출력된 신호가 활성화될 때 상기 메인 디코더가 인에이블되는 것을 특징으로하는 반도체 메모리 장치의 칼럼 디코더.
  10. 제9항에 있어서, 상기 제 1 논리부는
    k개의 마스킹 신호들 중 어느 하나를 입력하여 이를 반전시키는 인버터와 상기 인버터에서 출력된 신호와 상기 선택 신호가 버퍼링된 제 1 제어 신호를 입력하는 제 1 낸드 게이트로 이루어지고,
    상기 제 2 논리부는 상기 칼럼 어드레스의 하위 비트들 또는 이들 중 어느 하나 이상이 반전된 신호를 입력하는 제 2 낸드 게이트와 상기 제 2 낸드 게이트에서 출력된 신호와 상기 선택 신호가 반전된 제 2 제어 신호를 입력하는 제 3 낸드 게이트로 이루어지고,
    상기 제 3 논리부는 상기 제 1 및 제 3 낸드 게이트에서 출력된 신호와 상기 인에이블 클럭(PCLKD)을 입력하는 제 4 낸드 게이트와 상기 제 4 낸드 게이트에서 출력된 신호를 버퍼링하는 짝수개의 인버터들로 이루어지고,
    이때 상기 제 3 논리부에서 출력된 신호들 중 어느 하나 이상이 논리 로우로 활성화될 때 상기 메인 디코더가 인에이블되는 것을 특징으로하는 반도체 메모리 장치의 칼럼 디코더.
  11. 제10항에 있어서, 상기 선택 신호가 논리 하이이면
    상기 제 2 제어 신호가 논리 로우되어 상기 프리 디코더들 각각에 형성된 제 3 낸드 게이트들은 항상 논리 하이를 출력함으로써 상기 프리 디코더들은 각각 상기 마스킹 신호들에 반전된 신호를 출력하는 것을 특징으로하는 반도체 메모리 장치의 칼럼 디코더.
  12. 제11항에 있어서, 상기 마스킹 신호들 중 m개가 논리 로우로 활성화되면
    상기 프리 디코더들 중 k-m개는 논리 로우로 활성화된 신호를 출력하는 것을 특징으로하는 반도체 메모리 장치의 칼럼 디코더.
  13. 제10항에 있어서, 상기 선택 신호가 논리 로우이면
    상기 제 1 제어 신호가 논리 로우되어 상기 프리 디코더들 각각에 형성된 제 2 낸드 게이트들은 항상 논리 하이를 출력함으로써 상기 프리 디코더들 중 상기 칼럼 어드레스의 하위 비트에 해당하는 어느 하나만 논리 로우로 활성화된 신호를 출력하는 것을 특징으로하는 반도체 메모리 장치의 칼럼 디코더.
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