JPH03217051A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、×１ビット入出力動作と、×４ビット等の複
数ビットの入出力動作との機能の選択を、例えばワイヤ
ボンディングオプションによって行うダイナミック・ラ
ンダム・アクセス・メモリ（以下、ＤＲＡＭという）等
の半導体記憶装置、特にその電源配線（以下、■ＣＣ配
線という）に関するものである。

（従来の技術〉 従来、このような分野の技術としては、例えば第２図の
ようなものがあった。以下、その構成を図を用いて説明
する。

第２図は、従来の半導体記憶装置のＶＣＣ配線例を示す
図である。

この半導体記憶装置は、例えばＤＲＡＭを示すもので、
ｖＣＣ印加用のＶＣＣボンディングポスト１にはワイヤ
２、３が接続され、そのワイヤ２３が、メモリチップ１
０内に形成されたＶＣＣパッド１１及びモード切換ボン
ディングパッド１２に接続されている。メモリチップ１
０内には、メモリセルマトリクス及びデコーダ等で構成
されたメモリアレイブロック１３と、トランジスタ・ト
ランジスタ・ロジック（以下、ＴＴＬという）で構成さ
れたメモリ周辺回路を有する回路系１４とが、形成され
ている。

また、メモリチップ１０内には、×４ビット入出力動作
モード（以下、第２の入出力動作モードという）時に駆
動されるデータ出力用の出力バッファ１５Ａ〜１５Ｄが
形成されている。ここで、×１ビット入出力動作（以下
、第１の入出力動作モードという）時には、出力バッフ
ァ１５Ｄのみが駆動される。出力バッファ１５Ｃ，１５
Ｄは、回路系１４と共にＶＣＣ配線１６−１を介してＶ
ＣＣパッド１１に接続され、さらに出力パッド１３ ５Ａ．１５Ｂは、ＶＣＣ配線１６−２を介してモード切
換ボンディングパッド１２に接続されている。

このモード切換ボンディングパッド１２には、クランプ
回路１７及びモード切換信号出力回路１８が接続されて
いる。クランプ回路１７は、モード切換ボンディングパ
ッド１２がワイヤ３を介してＶＣＣボンディングポスト
１に接続されていない第１の入出力動作モード時におい
て、そのモード切換ボンデイングパッド１２を接地電位
ＶＳＳにクランプする機能を有し、ＭＯＳトランジスタ
で構成されている。モード切換信号出力回路１８は、第
２の入出力動作モード時において接地電位ＶＳＳのモー
ド切換信号を出力して出力バッファ１５Ａ〜１５Ｄを動
作させ、第１の入出力動作モード時において電源電位■
ＣＣを出力して出力バッファ１５Ｄのみを動作させる回
路であり、インバータで構成されている。

この種の半導体記憶装置において、第１と第２の入出力
動作モードの選択は、ワイヤボンディン４ グオプションによって行っており、ワイヤ３により、■
ＣＣボンディングポスト１とモード切換ボンディングパ
ッド１２とを結線した時には、×４動作である第２の入
出力動作モードで動作し、結線しない時には、×１動作
である第１の入出力動作モードで動作する。

すなわち、ワイヤ３で結線しない場合、クランプ回路１
７は、モード切換ボンディングパッド１２の電位を接地
電位ＶＳＳにクランプする。すると、モード切換信号出
力回路１８は、電位ＶＣＣのモード切換信号を出力して
出力バッファ１５Ｄのみを動作させる。この時、出力バ
ッファ１５Ｄに対応して設けられた図示しない１個の入
カバッファも動作状態となる。このように、１個の出力
バッファ１５Ｄ及びそれに対応する図示しない１個の入
カバッファが動作状態となると、それらの出力バッファ
１５Ｄ及びそれに対応する入カバッファにより、回路系
１４を介してメモリアレイブロック１３に対し、１ビッ
ト単位のデータの読出しあるいは書込みが行われる。

一方、ワイヤ３によってＶＣＣボンディングボス１〜］
とモード切換ボンディングパッド１２とを結線した場合
、第２の入出力動作モードとなり、ＶＣＣボンディング
ポスト１に印加された電位ＶＣＣにより、モード切換ボ
ンディングパッド１２が電位ＶＣＣとなり、モード切換
信号出力回路１８から電位ＶＳＳのモード切換信号が出
力される。

すると、出力バッファ１５Ａ〜１５Ｄがずべて動作状態
になると共に、その出力バッファ１５Ａ〜１５Ｄに対応
して設けられた図示しない４個の入力バッファも動作状
態となる。そのため、これらの出力バッファ１５Ａ〜１
５Ｄ及びそれに対応する図示しない４個の入カバッファ
により、回路系１４を介してメモリアレイブロック１３
に対する４ビットデータの読出しあるいは書込み動作が
行われる。

（発明が解決しようとする課題） しかしながら、上記構成の装置では、次のような課題が
あった。

第２図の装置において、出力バッファ１５Ａ〜６ １５Ｄ及びそれに対応する図示しない４個の入力バッフ
ァは、他の回路も含めて、駆動するための電位■ＣＣの
電源が必要である。しかも、図示しない入カバッファは
、外部からのデータを増幅し、それをメモリアレイブロ
ック１３Ａ＞書込むためのものであるから、それほど大
きな電力消費がない。

これに対し、出力バッファ１５Ａ〜１５Ｄでは、メモリ
アレイブロック１３から読出されたテ゛一タをＴＴＬ出
力の１１　０　１＋あるいは′は″に駆動して外部回路
に供給しなければならないため、大きな充放電電流が流
れる。しかも、従来の装置では、ＶＣＣパッド１１から
の電位■ＣＣの電源を■ＣＣ配線１６−１．１６−２を
介してすべての出力バッファ１５Ａ〜１５Ｄへ供給し、
それらを駆動する構造であるため、第２の入出力動作モ
ード時において、出力バッファ１５Ａ〜１５Ｄがすべて
゛は′′出力の動作をすると、消費電力が非常に大きく
なり、その上、ワイヤ２のインピーダンスのために■Ｃ
Ｃパッド１１の電位が落ち込み、回路系１４、特にその
回路系１４内のＴＴＬレベル入７ 力回路が電位不足のために誤動作するという問題があり
、それを解決することが困難であった。

本発明は前記従来技術がもっていた課題として、第２の
入出力動作モード時において■ＣＣパッドの電位が落ち
込み、回路系が誤動作するという点について解決した半
導体記憶装置を提供するものである。

本発明は前記課題を解決するために、ＶＣＣ印加用のＶ
ＣＣボンディングポストに接続されたＶＣＣパッドと、
例えば×１．ビット入出力動作を行わせるための第１−
の入出力動作モードと例えば×４ビット入出力動作を行
わせるだめの第２の入出力動作モードとを切換えるため
のモード切換ボンディングパッドと、■ＣＣ配線によっ
て前記ＶＣＣパッドに接続されＴＴＬで構成されたメモ
リ周辺回路を有する回路系と、前記ＶＣＣパッドからの
電源供給によって駆動される複数のデータ出力用の出力
バッファとを備え、前記■ＣＣボンディングポストと前
記モード切換ホンディングパッドとの間のワイヤ等によ
る結線の有無によって前記８ 第１または第２の入出力動作モードのいずれか一方を選
択する構成にしたＤＲＡＭ等の半導体記憶装置において
、次のような手段を講じたものである。

即ち、前記複数の出力バッファのうち、前記第１及び第
２の入出力動作モード時に動作する出力バッファを、前
記回路系と共に第１のＶＣＣ配線によって前記ＶＣＣパ
ッドに接続し、前記第２の入出力動作モード時のみ動作
する出力バッファを、第２のＶＣＣ配線によって前記モ
ード切換ホンディングパッドに接続したものである。

（作用） 本発明によれば、以上のように半導体記憶装置を構成し
たので、第１及び第２の入出力動作モード時に共に動作
する出力バッファは、第１の■ＣＣ配線を介してＶＣＣ
パッドからの電源で駆動され、第２の入出力動作モード
時のみ動作する出力バッファは、第２の■ＣＣ配線を介
してモード切換ボンディングパッドからの電源で専用に
駆動される。これにより、第２の入出力動作モード時Ｃ
こ０ おいて複数の出力バッファがすべて゛１′゜出力の動作
をしたとしても、それらの出力バッファに対してＶＣＣ
パッドとモード切換ボンディングパッドとの２箇所から
電源供給が行われるため、従来のようなＶＣＣパッドの
電位の落ち込みが低減され、それによりＶＣＣパッドが
ら電源供給を受ける回路系の入力電位低下が防止でき、
その回路系の言呉動作の防止が図れる。従って、前記課
題を解決できるのである。

（実施例） 第１図は、本発明の実施例を示す半導体記憶装置の■Ｃ
Ｃ配線を示す図である。

この半導体記憶装置は、×１ビットの入出力動作を行う
第１の入出力動作モードと、×４ビットの入出力動作を
行う第２の入出力動作モードとのいずれか一方を、ワイ
ヤボンディングオプションによって選択するＤＲＡＭを
示すもめである。ＶＣＣ印加用のＶＣＣボンディングポ
スト２１には、ワイヤ２２．２３を介してメモリチップ
３０内の■ＣＣパッド３１及びモード切換ボンディング
パ］−〇 ッド３２がそれぞれ接続されている。

このメモリチップ３０内には、データ格納用のメモリア
レイブロック４０、メモリ周辺回路を有する回路系５０
、及びデータ出力用の４個の出力バッファ６０Ａ〜６０
Ｄが形成されている。出力バッファ６０Ａ〜６０Ｃは×
４ビット入出力動作モード時、つまり第２の入出力動作
モード時に動作するもの、出力バッファ６０Ｄは×１ビ
ット入出力動作モード時、つまり第１の入出力動作モー
ド時と第２の入出力動作モード時に共に動作するバッフ
ァて゛ある。出力バッファ６０Ｃ及び６０Ｄは回路系５
０と共に第１のＶＣＣ配線６１−１を介してＶＣＣパッ
ト３１に接続され、さらに出力バッファ６０Ａ及び６０
Ｂは第２のＶＣＣ配線６１−２を介してモード切換ボン
ディングパット３２に接続されている。

第２の■ＣＣ配線６１−２には、モード切換ボンディン
グパッド３２の電位を接地電位ＶＳＳにクランプするた
めのクランプ回路６２と、モード切換ボンディングパッ
ド３２の電位に応じたモー１１ ド切換信号を出力するモード切換信号出力回路６３とが
、接続されている。モード切換信号出力回路６３は、第
１の入出力動作モード時において電位■ＣＣのモード切
換信号を出力して出力バッファ６０Ｄのみを動作させ、
第２の入出力動作モード時に電位ＶＳＳのモード切換信
号を出力して出力バッファ６０Ａ〜６０Ｄを動作させる
機能を有している。

第３図は、第１図の一部を省略した概略の回路図である
。

第１図のメモリアレイブロック４０は、データ格納用の
メモリセルマトリクス４１を備え、そのメモリセルマト
リクス４１には、ワード線４２を介して行アドレスデコ
ーダ４３が接続されている。

さらに、このメモリセルマトリクス４１には、ビット線
４４を介してセンスアンプ４５及び列アドレスデコーダ
４６が接続されている。行アドレスデコーダ４３及び列
アドレスデコーダ４６は、行アドレスバス４７及び列ア
ドレスバス４８を介して回路系５０にそれぞれ接続され
ている。

１２ 回路系５０は、制御クロック『τ丁を入力して行タイミ
ング信号を出力する行制御回路５１と、ライトイネーブ
ル信号ＷＥ及び制御クロック而ミを入力して列タイミン
グ信号を出力する列制御回路５２とを備えている。行制
御回路５１の出力側は、アドレスＡＤ取り込み用の行ア
ドレスバッファ５３を介して行アドレスバス４７に接続
されると共に、センスアンプ４５に接続されている。

列制御回路５２の出力側には、アドレスＡＤ取り込み用
の列アドレスバッファ５４を介して列アトレスバス４８
が接続されている。

また、メモリアレイブロック４０内には、列アドレスデ
コーダ４６に接続されたデータパス４つが形成されてい
る。このデータパス４つには、メモリアレイブロック４
０外に形成された４個の入カバッファ５５Ａ〜５５Ｄ及
ひ′パスアンプ５６Ａ〜５６Ｄが接続され、さらにその
バスアンプ５６Ａ〜５６Ｄに、それそ′れ出力バッファ
６０Ａ〜６０Ｄが接続されている。入力バッファ５５Ａ
〜・５５Ｄは、入力データＤｉｎを増幅してデータパス
４９に書込む回路であり、第１図の■ＣＣパッド３１か
らの電位ＶＣＣによって駆動される。バスアンプ５６Ａ
〜５６Ｄは、読出し速度を上げるためにデータバス４９
からの読出しデータを増幅する回路である。出力バッフ
ァ６０Ａ〜６０Ｄは、データバス４９の読出しテータレ
ベルに応じてＴＴＬ出力のＩＩ　Ｏ　Ｉ＋あるいはｉ＋
　１　＋＋の出力データＤｏｕｔを出力する回路て゛あ
る。バスアンプ５６Ａ〜５６Ｄ及び出力バッファ６０Ａ
〜６０Ｄは、ＶＣＣパット３１からの電位ＶＣＣによっ
て駆動される。

第４図は、第１図のクランプ回路６２の回路図である。

このクランプ回路６２は、相互コンダクタンスが極めて
小さく設定されたＮチャンネル型ＭＯＳトランジスタ６
２ａで構成され、そのトランジスタ６２ａのトレインが
モード切換ボンデイングパッド３２に、ゲートがＶＣＣ
パッド３１に、ソースが接地電位■ＳＳにそれぞれ接続
されている。

このトランジスタ６２ａは、常時オン状態で、モ１４ ード切換ボンディングパッド３２に電位ＶＣＣが印加さ
れていない時、そのモード切換ボンディングパッド３２
を接地電位ＶＳＳにクランプする。

一方、モード切換ボンディングパッド３２に電位ＶＣＣ
が印加された時、トランジスタ６２ａはオン状態となっ
ているのだが、相互コンダクタンスが小さいため、モー
ド切換ボンディングパッド３２が電位ｖｃｃ　（　’“
Ｈ＋＋レベル）になる。

第５図は、第１図のモード切換信号出力回路６３の回路
図である。

このモード切換信号出力回路６３は、モード切換ボンデ
ィングパッド３２の電位を入力、モード切換信号８６Ｂ
を出力とするインバータ６３ａで構成され、■ＣＣパッ
ト３１から供給される電位ＶＣＣによって駆動される。

このインバータ６３ａでは、モード切換ボンディングパ
ッド３２に電位■ＣＣが印加されている時は電位■ＳＳ
のモード切換信号８６３を出力し、モード切換ボンディ
ングパッド３２に電位■ＣＣが印加されていない時には
電位ＶＣＣのモード切換信号８６３を出力１５ して入カバッファ５５Ａ〜５５Ｄ及び出力バッファ６０
Ａ〜６０Ｄの動作を制御する機能を有している。すなわ
ち、インバータ６３ａから出力されるモード切換信号Ｓ
６３が電位ＶＳＳであれば、第２の入出力動作モードと
なって入力バッファ５５Ａ〜５５Ｄ及び出力バッファ６
０Ａ〜６０Ｄがすべて動作し、モード切換信号８６３が
電位ＶＣＣであれば、第１の入出力動作モードとなって
入カバッファ５５Ｄ及び出力バッファ６０Ｄのみが動作
する。

次に、動作を説明する。

第１の入出力動作モードの場合には、■ＣＣボンディン
グポスト２１とモード切換ボンディングパッド３２とを
結線せず、第２の入出力動作モードの時には、ワイヤ２
３によって■ＣＣボンディングボスト２１とモード切換
ボンディングパッド３２とを結線する。

先ず、第１の入出力動作モードの場合、ワイヤ２３が結
線されていないので、■ＣＣボンディングボスト２１に
電位■ＣＣを印加すると、その電１６ 位ＶＣＣがワイヤ２２を介してＶＣＣパッド３１に供給
される。ＶＣＣパッド３１に電位ＶＣＣが供給されると
、回路系５０及び出力バッファ６０Ｃ，６０Ｄに電源が
印加されてそれらが駆動すると共に、メモリアレイブロ
ック４０、クランプ回路６２及びモード切換信号出力回
路６３に電源が供給される。クランプ回路６２は、その
トランジスタ６２ａの働きによってモード切換ボンディ
ングパッド３２を接地電位ＶＳＳにクランプする。

すると、モード切換信号出力四８６３中のインバータ６
３ａの反転動作により、そのインバータ６３ａから電位
■ＣＣのモード切換信号３６Ｂが出力され、入力バッフ
ァ５５Ｄ及び出力バッファ６０Ｄのみが動作状態となる
。

制御クロックマＡｓ，ＣＡＳ及びライＩ−イネーブル信
号Ｗ『が回路系５０に供給されると、その回路系５０が
動作する。すなわち、制御クロックＫＫＫの例えば立下
がりにより、行制御回路５１から出力されるタイミング
信号によって行アドレスバッファ５３及びセンスアンプ
４５が活性化さ１７ れる。行アドレスバッファ５３が活性化されると、アド
レスＡＤが取り込まれ、その行アドレスバッファ５３の
出力を受けて、行アドレスデコーダ４３により、１本の
ワード線４２が活性化されて゛Ｈ＋＋に立上がる。ワー
ド線の立上がりにより、メモリセルマトリクス４１内の
選択されたセルレベルに応じた差信号が、各ビット線４
４に現れる。

この差信号はセンスアンプ４５より、ＩＩ　Ｏ　Ｉ＋あ
るいは゛１“の論理レベルに増幅される。

一方、制御クロツクπＮ丁及びライトイネーブル信号Ｗ
Ｔ′によって回路系５０が動作すると、例えばその制御
クロックＣＡＳの立下がりにより、列制御回路５２から
出力されるタイミング信号によって列アドレスバッファ
５４が活性化し、その列アドレスバッファ５４がアドレ
スＡＤを取り込む。゜すると、列アドレスバッファ５４
の出力を受けて列アドレスデコーダ４６が、センスアン
プ４５から出力される差信号の１つを選択し、その差信
号をデータバス４９へ送る。データパス４つ上の差信号
は、読出し速度向上のためにバスアンプ１８ ５６Ｄで増幅された後、出力バッファ６０Ｄにより、デ
ータパスレベルに応じてＴＴＬ出力の゛０′”あるいは
゛１′゛の出力データＤｏｕｔが出力される。

書込み時には、ライトイネーブル信号ｗｂで制御される
内部クロックにより、入カバッファ５０Ｄで入力データ
Ｄｉｎを増幅し、データバス４９に書込むことにより、
メモリセルマトリクス４１の所定のアドレスにデータが
書込まれる。

次に、■ＣＣボンディングポスト２］とモード切換ボン
ディングパッド３２とを、ワイヤ２３で接続して第２の
入出力動作モードを選択した場合の動作を説明する。

第２の入出力動作モードでは、■ＣＣボンデイングポス
ト２１に印加された電位■ＣＣがＶＣＣパッド３１及び
モード切換ボンディングパッド３２に与えられるので、
その■ＣＣパッド３１及びモード切換ボンディングパッ
ド３２から出力バッファ６０Ａ〜６０Ｄ及び入力バッフ
ァ５５Ａ〜５５Ｄへ電源が供給される。そしてモード切
換ボン１つ ディングパッド３２により、電位■ＣＣがクランプ回路
６２及びモード切換信号出力回路６３に供給される。

クランプ回路６２は、そのトランジスタ６２ａの相互コ
ンダクタンスが極めて小さく設定されているので、その
トランジスタ６２ａの働きによって第２のＶＣＣ配線６
１−２が電位ＶＣＣに保持される。すると、モード切換
信号出力回路６３中のインバータ６３ａの反転動作によ
り、そのインバータ６３ａから電位ＶＳＳのモード切換
信号８６３が出力され、全ての入カバッフ７５５Ａ〜５
５Ｄ及び出力バッファ６０Ａ〜６０Ｄが動作状態となる
。そのため、入カバッファ５５Ａ〜５５Ｄによって４ビ
ットの入力データＤｉｎが入力され、その４ビットの入
力データＤｉｎがメモリセルマトリクス４１に書込まれ
る。同様に、メモリセルマトリクス４１に書込まれた４
ビットのデータは、出力バッファ６０Ａ〜６０Ｄを介し
て４ビットの出力データＤｏｕｔとして外部へ出力され
る。

ここで、出力バッファ６０Ａ〜６０Ｄが全て２０ ”　１　”出力の動作をする場合、従来の回路では４個
の出力バッファ１５Ａ〜１５ＤをＶＣＣパッド１１から
の■ＣＣ配線１６−１．１６−２で全て駆動しているた
め、その時の駆動電流がｉであったが、本実施例では、
出力バッファ６０Ｃ及び６０Ｄを第１の■ＣＣ配線６１
−１で駆動すると共に、他の出力バッファ６０Ａ及び６
０Ｂを第２のＶＣＣ配線６１−２で駆動する構成である
ため、第１と第２のＶＣＣ配線６１−１．６１−２にそ
れぞれ流れる電流はｉ／２となる。そのため、ワイヤ２
２のインピーダンスによる■ＣＣパッド３１の電位の落
ち込みが低減され、そのＶＣＣパッド３１に接続された
回路系５０、特にそのＴＴＬレベル入力回路への電位低
下の悪影響が少なくなって回路系５０の誤動作を的確に
防止できる。

なお、本発明は、図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。

（ａ）　　第１図において、第２の入出力動作モード時
のみ動作する出力バッファ６０Ａ〜６０Ｃを２１ 第２のＶＣＣ配線６１−２で駆動し、第１及び第２の入
出力動作モード時共に動作する出力バッファ６０Ｄを第
１のＶＣＣ配線６１−１で駆動させる配線構造にしても
、上記実施例とほぼ同様の利点が得られる。

（ｂ）　　上記実施例では、第１の入出力動作モード時
に×１ビットの入出力動作、第２の入出力動作モード時
に×４ビットの入出力動作を行う構成について説明した
が、この第１と第２の入出力動作モード時に動作するビ
ット数は任意の数に変形することが可能である。このよ
うな場合、出力バッファ数に応じて、例えばその約半分
をＶＣＣパッド３１から、他の約半分をモード切換ボン
ディングパッド３２から、それぞれ電源供給するように
すれば、上記実施例とほぼ同様の利点が得られる。

（Ｃ）　　第１図では、ＶＣＣボンディングボスト２１
とｖＣＣパッド３１及びモード切換ボンディングパッド
３２との間を、ワイヤ２２．２３でそれぞれ接続するよ
うにしたが、他のチップ構造等２２ にすることによってそのワイヤ２２．２３に代えて、例
えばメタル層で結線しても良い。この場合には、レーザ
等を用いてそのメタル層を切断する等して、第１と第２
の入出力動作モードの切換を行うようにすれば良い。

（ｄ）　　第１図のＶＣＣパッド３１、モード切換ポ゛
ンディングパッド３２、回路系５０、出力バッファ６０
Ａ〜６０Ｄ等の配置形態は図示以外の配置状態に代えて
も良く、さらにそのメモリチップ３０内に設けられるメ
モリアレイブロック４０の回路構成等を図示以外の回路
に変形する等、種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、第１と第
２の入出力動作モード時共に動作する出力バッファを、
回路系と共に■ＣＣパッドからの第１のＶＣＣ配線で駆
動し、第２の入出力動作モード時のみ動作する出力バッ
ファを、モード切換ボンディングパッドからの第２の■
ＣＣ配線で専用に駆動する構成にしたので、第２の入出
力動作モード時において全ての出力バッファが′は′′
出力の動作を行った場合、そのＶＣＣパッドの電位の落
ち込みが低減される。そのため、ＶＣＣパッドに接続さ
れた回路系に対する入力電位の低下を防止でき、それに
よってその回路系の誤動作を的確に防止できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体記憶装置のＶＣＣ
配線を示す図、第２図は従来の半導体記憶装置のＶＣＣ
配線例を示す図、第３図は第１図の概略の回路図、第４
図は第１図のクランプ回路の回路図、第５図は第１図の
モード切換信号出力回路の回路図である。 ２１・・・・・・ＶＣＣボンディングポスト、２２，２
３・・・・・・ワイヤ、３１・・・・・・■ＣＣパッド
、３２・・・・・モード切換ボンディングパッド、４０
・・・・・・メモリアレイブロック、５０・・・・・・
回路系、６０Ａ〜６０Ｄ・・・・・・出力バッファ、６
１−１．６１−２・・・・・・第１，第２の■ＣＣ配線
、６２・・・・・・クランプ回路、６３・・・・・・モ
ード切換信号出力１１ｉ１ｉ７路。 第１図Ｃ ） 第５図

Claims (1)

1. 【特許請求の範囲】 電源印加用の電源ボンディングポストに接続された電源
   パッドと、異なるビット数で入出力動作を行わせるため
   の第１と第２の入出力動作モードを切換えるためのモー
   ド切換ボンディングパッドと、電源配線によって前記電
   源パッドに接続されトランジスタ・トランジスタ・ロジ
   ックで構成されたメモリ周辺回路を有する回路系と、前
   記電源パッドからの電源供給によって駆動される複数の
   データ出力用の出力バッファとを備え、前記電源ボンデ
   ィングポストと前記モード切換ボンディングパッドとの
   間の結線の有無によって前記第１または第２の入出力動
   作モードのいずれか一方を選択する構成にした半導体記
   憶装置において、前記複数の出力バッファのうち、 前記第１及び第２の入出力動作モード時に動作する出力
   バッファを、前記回路系と共に第１の電源配線によって
   前記電源パッドに接続し、 前記第２の入出力動作モード時のみ動作する出力バッフ
   ァを、第２の電源配線によつて前記モード切換ボンディ
   ングパッドに接続した、 ことを特徴とする半導体記憶装置。