JPH05159572A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 降圧回路を内蔵するダイナミック型ＲＡＭ等
のスタンバイ状態における消費電力を削減し、そのバッ
テリーバックアップを確実なものとする。 【構成】 ダイナミック型ＲＡＭ等に、比較的大きな電
流供給能力を有しかつそれ自身の動作電流が比較的大き
な降圧回路ＶＤ２と、比較的小さな電流供給能力を有し
かつそれ自身の動作電流が極めて小さな降圧回路ＶＤ１
とを設け、降圧回路ＶＤ２を、例えばロウアドレススト
ローブ信号ＲＡＳＢの立ち下がり又は立ち上がりあるい
はＹアドレス信号の論理レベルの変化が検出されたとき
ハイレベルとされる内部制御信号ＬＣに従って選択的に
かつ所定の期間だけ一時的に動作状態とするとともに、
降圧回路ＶＤ１を定常的に動作状態とする。その結果、
ダイナミック型ＲＡＭ等のいかなる動作をも保証しつ
つ、降圧回路ＶＤ２を必要最少限の期間だけ動作状態と
し、ダイナミック型ＲＡＭ等のスタンバイ状態における
動作電流を削減することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関する
もので、例えば、降圧回路を内蔵するダイナミック型Ｒ
ＡＭ（ランダムアクセスメモリ）等に利用して特に有効
な技術に関するものである。

【０００２】

【従来の技術】ＭＯＳＦＥＴ（金属酸化物半導体型電界
効果トランジスタ。この明細書では、ＭＯＳＦＥＴをし
て絶縁ゲート型電界効果トランジスタの総称とする）等
の回路素子の微細化によって、高集積化及び大容量化を
図ったダイナミック型ＲＡＭがある。これらのダイナミ
ック型ＲＡＭは、微細化された回路素子の耐圧破壊やホ
ットキャリア等を防止する意味あいから、例えば＋３．
３Ｖのような比較的小さな絶対値の内部電源電圧を必要
とし、＋５Ｖのような標準的な絶対値の外部電源電圧を
もとに上記内部電源電圧を形成する降圧回路を内蔵す
る。

【０００３】降圧回路を内蔵するダイナミック型ＲＡＭ
については、例えば、特願平１−６５８４０号等に記載
されている。

【０００４】

【発明が解決しようとする課題】上記ダイナミック型Ｒ
ＡＭ等に内蔵される降圧回路は、差動増幅回路を中心と
する電位制御回路を含み、それが動作状態とされる間
に、定常的な動作電流を流す。降圧回路によって流され
る動作電流の値は、その電流供給能力が大きくなるにし
たがって大きくなり、特にバッテリーバックアップ時に
おいて、ダイナミック型ＲＡＭ等の低消費電力化を制限
する結果となる。

【０００５】これに対処するため、本願発明者等は、こ
の発明に先立って、比較的小さな電流供給能力を有しか
つ定常的に動作状態とされる降圧回路と、比較的大きな
電流供給能力を有しかつダイナミック型ＲＡＭ等が選択
状態とされるとき選択的に動作状態とされる降圧回路と
を設けることで、特にバッテリーバックアップ時におけ
るダイナミック型ＲＡＭ等の低消費電力化を図ることを
考えた。このとき、比較的大きな電流供給能力を有する
降圧回路は、ロウアドレスストローブ信号ＲＡＳＢ（こ
こで、それが有効とされるとき選択的にロウレベルとさ
れるいわゆる反転信号又は反転信号線等については、そ
の名称の末尾にＢを付して表す。以下同様）がロウレベ
ルとされることで動作状態とされ、ロウアドレスストロ
ーブ信号ＲＡＳＢがハイレベルとされることで非動作状
態とされる。

【０００６】ところが、このようなダイナミック型ＲＡ
Ｍ等では、ロウアドレスストローブ信号ＲＡＳＢがロウ
レベルとされる時間ｔ_RAS に比例して降圧回路の動作時
間が長くなり、動作電流の積算値Ｉ_CCIOは、図７に点線
で示されるように、上記時間ｔ_RAS に従って急速に増大
する。その結果、例えばＲＡＳオンリーリフレッシュモ
ード等において、ユーザがスタンバイ状態としているは
ずのダイナミック型ＲＡＭ等の消費電力が意外と大きく
なり、場合によってはバッテリーバックアップできなく
なるという問題が生じる。

【０００７】この発明の目的は、ダイナミック型ＲＡＭ
等に内蔵される降圧回路の動作時間を縮小し、その動作
電流を削減することにある。この発明の他の目的は、降
圧回路を内蔵するダイナミック型ＲＡＭ等のスタンバイ
状態における消費電力を削減し、そのバッテリーバック
アップを確実なものとすることにある。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭ等
に、比較的大きな電流供給能力を有しかつそれ自身の動
作電流が比較的大きな第１の降圧回路と、比較的小さな
電流供給能力を有しかつそれ自身の動作電流が極めて小
さな第２の降圧回路とを設け、上記第１の降圧回路を、
例えばロウアドレスストローブ信号の立ち下がり又は立
ち上がりあるいはアドレス信号の論理レベルの変化が検
出されたとき選択的にかつ所定の期間だけ一時的に動作
状態とするとともに、第２の降圧回路を定常的に動作状
態とする。

【０００９】

【作用】上記手段によれば、ダイナミック型ＲＡＭのい
かなる動作をも保証しつつ、降圧回路を必要最少限の期
間だけ一時的に動作状態とし、そのスタンバイ状態にお
ける動作電流を削減することができる。その結果、降圧
回路を内蔵するダイナミック型ＲＡＭのスタンバイ状態
における消費電力を削減し、そのバッテリーバックアッ
プを確実なものとすることができる。

【００１０】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭ（ＤＲＡＭ）の一実施例のブロック図が示さ
れている。また、図２ならびに図３には、図１のダイナ
ミック型ＲＡＭに含まれる降圧回路ＶＤ１及びＶＤ２な
らびにタイミング発生回路ＴＧの一実施例の部分的な回
路図ならびに回路ブロック図がそれぞれ示されいてる。
さらに、図４には、図１のダイナミック型ＲＡＭに含ま
れるアドレス遷移検出回路ＡＴＤの一実施例の回路ブロ
ック図が示され、図５には、図４のアドレス遷移検出回
路ＡＴＤに含まれる単位アドレス遷移検出回路ＵＴＤ０
の一実施例の回路図が示されている。加えて、図６に
は、図１のダイナミック型ＲＡＭの一実施例の動作タイ
ミング図が示され、図７には、その効果を説明するため
の評価特性図が示されている。これらの図をもとに、こ
の実施例のダイナミック型ＲＡＭの構成と動作の概要な
らびにその特徴について説明する。なお、図１ないし図
５に示される回路素子ならびに各ブロックを構成する回
路素子は、特に制限されないが、公知の半導体集積回路
製造技術により、単結晶シリコンのような１個の半導体
基板上に形成される。また、以下の回路図において、そ
のチャンネル（バックゲート）部に矢印が付されるＭＯ
ＳＦＥＴはＰチャンネル型であって、矢印が付されない
ＮチャンネルＭＯＳＦＥＴと区別して示される。

【００１１】図１において、ダイナミック型ＲＡＭは、
半導体基板面の大半を占めて配置されるメモリアレイＭ
ＡＲＹをその基本構成とする。メモリアレイＭＡＲＹ
は、同図の垂直方向に平行して配置される複数のワード
線と、水平方向に平行して配置される複数組の相補ビッ
ト線と、これらのワード線及び相補ビット線の交点に格
子状に配置される多数のダイナミック型メモリセルとを
含む。

【００１２】メモリアレイＭＡＲＹを構成するワード線
は、ＸアドレスデコーダＸＤに結合され、択一的に選択
状態とされる。ＸアドレスデコーダＸＤには、Ｘアドレ
スバッファＸＢからｉ＋１ビットの内部アドレス信号Ｘ
０〜Ｘｉが供給され、タイミング発生回路ＴＧから図示
されない内部制御信号ＸＤＧが供給される。また、Ｘア
ドレスバッファＸＢには、アドレス入力端子Ａ０〜Ａｉ
を介してｉ＋１ビットのＸアドレス信号ＡＸ０〜ＡＸｉ
が時分割的に供給され、タイミング発生回路ＴＧから内
部制御信号ＸＬが供給される。

【００１３】ＸアドレスデコーダＸＤは、上記内部制御
信号ＸＤＧに従って、選択的に動作状態とされる。この
動作状態において、ＸアドレスデコーダＸＤは、内部ア
ドレス信号Ｘ０〜Ｘｉをデコードし、メモリアレイＭＡ
ＲＹの対応するワード線を択一的にハイレベルの選択状
態とする。

【００１４】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号をもとに内部ア
ドレス信号Ｘ０〜Ｘｉを形成して、Ｘアドレスデコーダ
ＸＤに供給する。

【００１５】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、センスアンプＳＡの対応する単位回路に
結合される。センスアンプＳＡの単位回路のそれぞれ
は、メモリアレイＭＡＲＹの各相補ビット線に対応して
設けられる単位増幅回路及びスイッチＭＯＳＦＥＴ対を
含む。このうち、単位増幅回路は、タイミング発生回路
ＴＧから供給される図示されない内部制御信号に従って
選択的にかつ一斉に動作状態とされ、メモリアレイＭＡ
ＲＹの選択されたワード線に結合される複数のメモリセ
ルから対応する相補ビット線を介して出力される微小読
み出し信号を増幅して、ハイレベル又はロウレベルの２
値読み出し信号とする。一方、センスアンプＳＡの各単
位回路を構成するスイッチＭＯＳＦＥＴ対は、Ｙアドレ
スデコーダＹＤから供給されるビット線選択信号の対応
するビットがハイレベルとされることで選択的にオン状
態とされ、メモリアレイＭＡＲＹの対応する相補ビット
線と共通データ線ＣＤとを選択的に接続状態とする。

【００１６】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｉが供給され、タイミング発生回路ＴＧから図示さ
れない内部制御信号ＹＤＧが供給される。また、Ｙアド
レスバッファＹＢには、アドレス入力端子Ａ０〜Ａｉを
介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的に供給
され、タイミング発生回路ＴＧから内部制御信号ＹＬが
供給される。

【００１７】ＹアドレスデコーダＹＤは、上記内部制御
信号ＹＤＧに従って、選択的に動作状態とされる。この
動作状態において、ＹアドレスデコーダＹＤは、内部ア
ドレス信号Ｙ０〜Ｙｉをデコードして、上記センスアン
プＳＡの各スイッチＭＯＳＦＥＴ対に供給されるビット
線選択信号を択一的にハイレベルとする。

【００１８】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成して、Ｙアドレスデコーダ
ＹＤに供給する。内部アドレス信号Ｙ０〜Ｙｉは、アド
レス遷移検出回路ＡＴＤにも供給される。

【００１９】ここで、アドレス遷移検出回路ＡＴＤは、
特に制限されないが、図４に示されるように、内部アド
レス信号Ｙ０〜Ｙｉに対応して設けられるｉ＋１個の単
位アドレス遷移検出回路ＵＴＤ０〜ＵＴＤｉと、各単位
アドレス遷移検出回路の出力信号すなわち反転内部信号
ＴＤ０Ｂ〜ＴＤｉＢを受けるｉ＋１入力のナンドゲート
ＮＡＧ１とを含む。単位アドレス遷移検出回路ＵＴＤ０
〜ＵＴＤｉのそれぞれは、図５の単位アドレス遷移検出
回路ＵＴＤ０に代表して示されるように、対応する内部
アドレス信号Ｙ０等を受ける立ち下がり検出回路ＴＤＦ
と、対応する内部アドレス信号Ｙ０等のインバータＮ１
による反転信号すなわち反転内部アドレス信号Ｙ０Ｂ等
を受ける立ち上がり検出回路ＴＤＲとを含む。

【００２０】このうち、立ち下がり検出回路ＴＤＦは、
対応する内部アドレス信号Ｙ０等の立ち下がりを検出
し、ノアゲートＮＯＧ２の出力信号として、内部アドレ
ス信号Ｙ０等の遷移時間に相当するパルス幅の内部信号
ＴＦを形成する。同様に、立ち上がり検出回路ＴＤＲ
は、対応する内部アドレス信号Ｙ０等の立ち上がりを検
出し、ノアゲートＮＯＧ１の出力信号として、内部アド
レス信号Ｙ０等の遷移時間に相当するパルス幅の内部信
号ＴＲを形成する。これらの内部信号ＴＦ及びＴＲは、
ノアゲートＮＯＧ３を経た後、単位アドレス遷移検出回
路ＵＴＤ０等の出力信号すなわち反転内部信号ＴＤ０Ｂ
等として、ナンドゲートＮＡＧ１の対応する入力端子に
供給される。これにより、ナンドゲートＮＡＧ１すなわ
ちアドレス遷移検出回路ＡＴＤの出力信号つまり内部信
号ＴＤは、図６に示されるように、単位アドレス遷移検
出回路ＵＴＤ０〜ＵＴＤｉから出力される反転内部信号
ＴＤ０Ｂ〜ＴＤｉＢのいずれかがロウレベルとされると
き、言い換えるならば内部アドレス信号Ｙ０〜Ｙｉのい
ずれかの論理レベルが変化される間、一時的にハイレベ
ルとされる。内部信号ＴＤは、タイミング発生回路ＴＧ
に供給される。

【００２１】図１の説明に戻ろう。メモリアレイＭＡＲ
Ｙの指定された相補ビット線が選択的に接続される共通
データ線ＣＤは、データ入出力回路ＩＯＣの一方の入出
力端子に結合される。データ入出力回路ＩＯＣの入力端
子は、データ入力端子Ｄｉｎに結合され、その出力端子
は、データ出力端子Ｄｏｕｔに結合される。

【００２２】データ入出力回路ＩＯＣは、ライトアンプ
ＷＡ及びメインアンプＭＡならびにデータ入力バッファ
ＩＢ及びデータ出力バッファＯＢを含む。このうち、ラ
イトアンプＷＡの入力端子はデータ入力バッファＩＢの
出力端子に結合され、データ入力バッファＩＢの入力端
子はデータ入力端子Ｄｉｎに結合される。また、メイン
アンプＭＡの出力端子はデータ出力バッファＯＢの入力
端子に結合され、データ出力バッファＯＢの出力端子は
データ出力端子Ｄｏｕｔに結合される。

【００２３】データ入出力回路ＩＯＣのデータ入力バッ
ファＩＢは、ダイナミック型ＲＡＭが書き込みモードで
選択状態とされるとき、データ入力端子Ｄｉｎを介して
供給される書き込みデータを取り込み、ライトアンプＷ
Ａに伝達する。このとき、ライトアンプＷＡは、データ
入力バッファＩＢを介して供給される書き込みデータを
もとに所定の相補書き込み信号を形成し、共通データ線
ＣＤを介してメモリアレイＭＡＲＹの選択されたメモリ
セルに書き込む。一方、メインアンプＭＡは、ダイナミ
ック型ＲＡＭが読み出しモードで選択状態とされると
き、メモリアレイＭＡＲＹの選択されたメモリセルから
共通データ線ＣＤを介して出力される読み出し信号をさ
らに増幅し、データ出力バッファＯＢに伝達する。この
とき、データ出力バッファＯＢは、メインアンプＭＡを
介して出力される読み出し信号を、データ出力端子Ｄｏ
ｕｔから送出する。

【００２４】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢな
らびにライトイネーブル信号ＷＥＢとアドレス遷移検出
回路ＡＴＤから供給される内部信号ＴＤとをもとに、各
種の内部制御信号を形成し、ダイナミック型ＲＡＭの各
回路に供給する。

【００２５】この実施例において、タイミング発生回路
ＴＧは、特に制限されないが、図３に示されるように、
ロウアドレスストローブ信号ＲＡＳＢを受けるＲＡＳ系
タイミング発生回路ＲＴＧと、３個のパルス発生回路Ｐ
Ｇ１〜ＰＧ３とを備える。このうち、ＲＡＳ系タイミン
グ発生回路ＲＴＧは、図６に示されるように、ロウアド
レスストローブ信号ＲＡＳＢの立ち下がりを受けて内部
信号Ｒ１を形成し、またその立ち上がりを受けて内部信
号Ｒ２を形成する。内部信号Ｒ１はパルス発生回路ＰＧ
１に供給され、内部信号Ｒ２はパルス発生回路ＰＧ２に
供給される。パルス発生回路ＰＧ３には、前記アドレス
遷移検出回路ＡＴＤの出力信号すなわち内部信号ＴＤが
供給される。

【００２６】次に、パルス発生回路ＰＧ１は、上記ＲＡ
Ｓ系タイミング発生回路ＲＴＧから供給される内部信号
Ｒ１をもとに、所定のパルス幅Ｔ１を有する内部信号Ｒ
Ｆを形成する。この内部信号ＲＦのパルス幅Ｔ１は、図
６に示されるように、ロウアドレスストローブ信号ＲＡ
ＳＢがロウレベルとされダイナミック型ＲＡＭが選択状
態とされてからワード線選択動作やビット線選択動作等
を含むメモリアクセスが終了するまでの時間を充分にカ
バーしうる最少の時間とされる。同様に、パルス発生回
路ＰＧ２は、ＲＡＳ系タイミング発生回路ＲＴＧから供
給される内部信号Ｒ２をもとに所定のパルス幅Ｔ２の内
部信号ＲＲを形成する。この内部信号ＲＲのパルス幅Ｔ
２は、図６に示されるように、ロウアドレスストローブ
信号ＲＡＳＢがハイレベルに戻されダイナミック型ＲＡ
Ｍが非選択状態とされてからビット線のプリチャージ時
間等を含むリカバリが終了するまでの時間を充分にカバ
ーしうる最少の時間とされる。一方、パルス発生回路Ｐ
Ｇ３は、アドレス遷移検出回路ＡＴＤから供給される内
部信号ＴＤをもとに所定のパルス幅Ｔ３を有する内部信
号ＡＴを形成する。この内部信号ＡＴのパルス幅Ｔ３
は、図６に示されるように、例えばスタティックカラム
モード等においてＹアドレス信号がＹＡ２に変化されて
からカラムアドレスすなわちＹアドレスの切り換えが終
了するまでの時間を充分にカバーしうる最少の時間とさ
れる。

【００２７】内部信号ＲＦ及びＲＲならびにＡＴは、オ
アゲートＯＧ１の第１ないし第３の入力端子にそれぞれ
供給される。このオアゲートＯＧ１の出力信号は、内部
制御信号ＬＣとして、後述する降圧回路ＶＤ２に供給さ
れる。これにより、内部制御信号ＬＣは、図６に示され
るように、内部信号ＲＦ又はＲＲあるいはＡＴのいずれ
かがハイレベルとされる間、選択的にハイレベルとされ
る。

【００２８】この実施例のダイナミック型ＲＡＭは、さ
らに、外部端子ＶＣＣを介して供給される外部電源電圧
ＶＣＣをもとに所定の内部電源電圧ＶＣＬを形成する一
対の降圧回路ＶＤ１（第２の内部電源電圧発生回路）及
びＶＤ２（第２の内部電源電圧発生回路）を備える。こ
のうち、降圧回路ＶＤ１は、後述するように、比較的小
さな電流供給能力を有し、定常的に動作状態とされる。
また、降圧回路ＶＤ２は、比較的大きな電流供給能力を
有し、タイミング発生回路ＴＧから供給される前記内部
制御信号ＬＣに従って選択的に動作状態とされる。な
お、外部電源電圧ＶＣＣは、特に制限されないが、例え
ば＋５Ｖのような比較的絶対値の大きな正の電源電圧と
され、内部電源電圧ＶＣＬは、例えば＋３．３Ｖのよう
な比較的絶対値の小さな正の電源電圧とされる。

【００２９】ここで、降圧回路ＶＤ１は、特に制限され
ないが、図２に示されるように、差動形態とされる一対
のＮチャンネルＭＯＳＦＥＴＱ１１及びＱ１２を含む。
これらのＭＯＳＦＥＴのドレインは、電流ミラー形態と
されアクティブ負荷として作用する一対のＰチャンネル
ＭＯＳＦＥＴＱ１及びＱ２を介して外部電源電圧ＶＣＣ
に結合され、その共通結合されたソースは、ダイオード
形態とされることで電流源として作用するＮチャンネル
ＭＯＳＦＥＴＱ１３を介して回路の接地電位に結合され
る。これにより、これらのＭＯＳＦＥＴＱ１及びＱ２な
らびにＱ１１ないしＱ１３は一つの差動増幅回路を構成
し、ＭＯＳＦＥＴＱ１１及びＱ１２のゲートはそれぞれ
差動増幅回路の反転及び非反転入力端子となる。この差
動増幅回路の反転入力端子すなわちＭＯＳＦＥＴＱ１１
のゲートには、降圧回路ＶＤ１の図示されない基準電位
発生回路から所定の基準電位ＶＬが供給される。なお、
基準電位ＶＬは、例えば＋３．３Ｖとされ、その電位は
外部電源電圧ＶＣＣや周辺温度の影響を受けない比較的
安定したものとされる。

【００３０】降圧回路ＶＤ１は、さらに外部電源電圧Ｖ
ＣＣと回路の接地電位との間に直列形態に設けられるＰ
チャンネルＭＯＳＦＥＴＱ３及びＮチャンネルＭＯＳＦ
ＥＴＱ１４を含む。このうち、ＭＯＳＦＥＴＱ３のゲー
トには、差動増幅回路の非反転出力信号すなわちＭＯＳ
ＦＥＴＱ１１のドレイン電位が供給され、ＭＯＳＦＥＴ
Ｑ１４のゲートには所定の定電圧が供給される。ＭＯＳ
ＦＥＴＱ３及びＱ１４の共通結合されたドレインと回路
の接地電位との間には、比較的大きな静電容量を有する
平滑用のキャパシタＣ１が設けられる。ＭＯＳＦＥＴＱ
３及びＱ１４の共通結合されたドレインの電位は、内部
電源電圧ＶＣＬとしてダイナミック型ＲＡＭの各回路に
供給されるとともに、差動増幅回路の非反転入力端子す
なわちＭＯＳＦＥＴＱ１２のゲートに供給される。

【００３１】これらのことから、内部電源電圧ＶＣＬと
基準電位ＶＬとの電位差は、差動増幅回路の非反転出力
信号すなわちＭＯＳＦＥＴＱ３のゲート電圧の変化とな
って伝達され、そのコンダクタンスを選択的に変化させ
る。すなわち、内部電源電圧ＶＣＬの電位が基準電位Ｖ
Ｌより低い場合、差動増幅回路の非反転出力信号すなわ
ちＭＯＳＦＥＴＱ３のゲート電圧は低くされる。このた
め、ＭＯＳＦＥＴＱ３のコンダクタンスは大きくなり、
これによって内部電源電圧ＶＣＬの電位が高くされる。
一方、内部電源電圧ＶＣＬの電位が基準電位ＶＬよりも
高くなると、差動増幅回路の非反転出力信号すなわちＭ
ＯＳＦＥＴＱ３のゲート電圧は高くされる。このため、
ＭＯＳＦＥＴＱ３のコンダクタンスが小さくなり、これ
によって内部電源電圧ＶＣＬの電位が低くされる。これ
らの結果、差動増幅回路は、内部電源電圧ＶＣＬと基準
電位ＶＬを一致させるべく作用するものとなる。

【００３２】この実施例において、降圧回路ＶＤ１を構
成するＭＯＳＦＥＴＱ１〜Ｑ３ならびにＱ１１〜Ｑ１４
は、比較的小さなサイズをもって形成される。このた
め、降圧回路ＶＤ１は、ダイナミック型ＲＡＭ等のスタ
ンバイ時におけるリーク電流を補う程度の比較的小さな
電流供給能力を有するものとされ、またそれ自身の動作
に必要な動作電流も極めて小さなものとされる。したが
って、ダイナミック型ＲＡＭのスタンバイ時には、降圧
回路ＶＤ１が定常的に動作状態とされるにもかかわら
ず、その消費電力はわずかなものとなる。

【００３３】次に、降圧回路ＶＤ２は、図２に示される
ように、降圧回路ＶＤ１のＭＯＳＦＥＴＱ１及びＱ２な
らびにＱ３にそれぞれ対応するＰチャンネルＭＯＳＦＥ
ＴＱ４及びＱ５ならびにＱ７と、ＭＯＳＦＥＴＱ１１〜
Ｑ１４にそれぞれ対応するＮチャンネルＭＯＳＦＥＴＱ
１５〜Ｑ１８と、キャパシタＣ１に対応するキャパシタ
Ｃ２とを含む。このうち、ＭＯＳＦＥＴＱ１７のゲート
には、上記内部制御信号ＬＣが供給される。また、外部
電源電圧ＶＣＣとＭＯＳＦＥＴＱ７のゲートとの間に
は、そのゲートに内部制御信号ＬＣを受けるＰチャンネ
ルＭＯＳＦＥＴＱ６が設けられ、ＭＯＳＦＥＴＱ１８に
は、そのゲートに内部制御信号ＬＣを受けるＮチャンネ
ルＭＯＳＦＥＴＱ１９が直列形態に設けられる。なお、
降圧回路ＶＤ２を構成するＭＯＳＦＥＴＱ４〜Ｑ７なら
びにＱ１５〜Ｑ１９は、比較的大きなサイズをもって形
成される。このため、降圧回路ＶＤ２は、ダイナミック
型ＲＡＭのいかなる動作をも保証しうる比較的大きな電
流供給能力を有するものとされ、またそれ自身の動作に
必要な動作電流も比較的大きなものとされる。

【００３４】内部制御信号ＬＣがハイレベルとされると
き、降圧回路ＶＤ２では、電流源となるＭＯＳＦＥＴＱ
１７及びＱ１９がオン状態とされ、ＭＯＳＦＥＴＱ６が
オフ状態とされる。このため、降圧回路ＶＤ２は動作状
態とされ、基準電位ＶＬに相当する中心電位の内部電源
電圧ＶＣＬを形成する。内部制御信号ＬＣがロウレベル
とされるとき、降圧回路ＶＤ２では、ＭＯＳＦＥＴＱ１
７及びＱ１９がオフ状態とされ、ＭＯＳＦＥＴＱ６がオ
ン状態とされる。このため、ＭＯＳＦＥＴＱ７もオフ状
態となり、降圧回路ＶＤ２は非動作状態とされる。

【００３５】前述のように、内部制御信号ＬＣは、ロウ
アドレスストローブ信号ＲＡＳＢがロウレベルとされる
当初において、ダイナミック型ＲＡＭのメモリアクセス
に要する時間を充分にカバーしうる最少の時間だけ一時
的にハイレベルとされる。また、Ｙアドレス信号の論理
レベルが変化されるとき、スタティックカラムモード等
におけるカラムアドレスの切り換えに要する時間を充分
にカバーしうる最少の時間だけ一時的にハイレベルとさ
れ、さらにロウアドレスストローブ信号ＲＡＳＢがハイ
レベルに戻される直後において、ダイナミック型ＲＡＭ
のリカバリに要する時間を充分にカバーしうる最少の時
間だけ一時的にハイレベルとされる。しかるに、この実
施例のダイナミック型ＲＡＭでは、比較的大きな動作電
流が必要とされるメモリアクセス時やカラムアドレスの
切り換え時あるいはリカバリ時において、それぞれ必要
とされる時間だけ、比較的大きな電流供給能力を有する
降圧回路ＶＤ２が一時的に動作状態とされ、これらの動
作が行われないいわゆるスタンバイ状態には、比較的小
さな電流供給能力を有しかつそれ自身の動作電流も極め
て小さな降圧回路ＶＤ１だけが動作状態とされる。この
ため、この実施例のダイナミック型ＲＡＭでは、図７に
実線で示されるように、ロウアドレスストローブ信号Ｒ
ＡＳＢがロウレベルとされる時間ｔ_RAS が長くなるにし
たがって、動作電流の積算値Ｉ_CCIOが従来のダイナミッ
ク型ＲＡＭより少なくなる。これらの結果、ダイナミッ
ク型ＲＡＭのいかなる動作をも保証しつつ、ダイナミッ
ク型ＲＡＭのスタンバイ状態における動作電流を削減
し、そのバッテリーバックアップを確実なものとするこ
とができるものである。

【００３６】以上の本実施例に示されるように、この発
明を降圧回路を内蔵するダイナミック型ＲＡＭ等の半導
体装置に適用することで、次のような作用効果が得られ
る。すなわち、 （１）ダイナミック型ＲＡＭ等に、比較的大きな電流供
給能力を有しかつそれ自身の動作電流が比較的大きな第
１の降圧回路と、比較的小さな電流供給能力を有しかつ
それ自身の動作電流が極めて小さな第２の降圧回路とを
設け、第１の降圧回路を、例えばロウアドレスストロー
ブ信号の立ち下がり又は立ち上がりあるいはアドレス信
号の論理レベルの変化が検出されたとき選択的にかつ所
定の期間だけ一時的に動作状態とするとともに、第２の
降圧回路を定常的に動作状態とすることで、ダイナミッ
ク型ＲＡＭのいかなる動作をも保証しつつ、降圧回路を
必要最少限の期間だけ動作状態とすることができるとい
う効果が得られる。 （２）上記（１）項により、スタンバイ状態における降
圧回路の動作電流を削減することができるという効果が
得られる。 （３）上記（１）項及び（２）項により、降圧回路を内
蔵するダイナミック型ＲＡＭのスタンバイ状態における
消費電力を削減し、そのバッテリーバックアップを確実
なものとすることができるという効果が得られる。

【００３７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、同時に複
数ビットの記憶データを入出力するいわゆる多ビット構
成とされるものであってもよいし、メモリアレイＭＡＲ
Ｙが複数のメモリマット又はサブメモリアレイに分割さ
れるいわゆるアレイ分割方式を採るものであってもよ
い。また、この実施例では、降圧回路ＶＤ２の動作時間
を切り換えることによってメモリアクセスやカラムアド
レスの切り換えあるいはリカバリに要する動作電流を確
保しているが、例えば図８に示されるように、パルス発
生回路ＰＧ１〜ＰＧ３から出力される内部信号ＲＦ及び
ＲＲならびにＡＴをもとに３種類の内部制御信号ＬＣ１
〜ＬＣ３を形成し、これらの内部制御信号によって電流
供給能力の異なる３個の降圧回路ＶＤ３〜ＶＤ５を選択
的に動作状態としてもよい。ダイナミック型ＲＡＭに設
けられる降圧回路の数は、この実施例による制約を受け
ないし、メモリアレイＭＡＲＹ用又は周辺回路用として
専用の降圧回路をそれぞれ設けてもよい。ダイナミック
型ＲＡＭは、アドレスマルチプレクス方式を採ることを
必要条件としないし、そのブロック構成や起動制御信号
及びアドレス信号の名称ならびに組み合わせ等は、種々
の実施例が考えられよう。

【００３８】さらに、図２及び図５に示される降圧回路
ＶＤ１及びＶＤ２ならびに単位アドレス遷移検出回路Ｕ
ＴＤ０等の具体的回路構成や、図３及び図４に示される
タイミング発生回路ＴＧ及びアドレス遷移検出回路ＡＴ
Ｄのブロック構成は任意であるし、電源電圧の極性及び
絶対値ならびにＭＯＳＦＥＴの導電型等も、種々の実施
形態を採りうる。内部電源電圧発生回路は、上記実施例
のように外部電源電圧を降圧することで内部電源電圧を
形成する降圧回路だけではなく、少なくとも外部電源電
圧をもとに所定の内部電源電圧を形成するものであれば
よい。

【００３９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、降圧回路を備えるスタ
ティック型ＲＡＭ等の各種半導体記憶装置やゲートアレ
イ集積回路等の論理集積回路装置にも適用できる。この
発明は、少なくとも降圧回路を備える半導体装置に広く
適用できる。

【００４０】

【発明の効果】ダイナミック型ＲＡＭ等に、比較的大き
な電流供給能力を有しかつそれ自身の動作電流が比較的
大きな第１の降圧回路と、比較的小さな電流供給能力を
有しかつそれ自身の動作電流が極めて小さな第２の降圧
回路とを設け、第１の降圧回路を、例えばロウアドレス
ストローブ信号の立ち下がり又は立ち上がりあるいはア
ドレス信号の論理レベルの変化が検出されたとき選択的
にかつ所定の期間だけ一時的に動作状態とするととも
に、第２の降圧回路を定常的に動作状態とすることで、
ダイナミック型ＲＡＭのいかなる動作をも保証しつつ、
降圧回路を必要最少限の期間だけ動作状態とし、その動
作電流を削減することができる。その結果、降圧回路を
内蔵するダイナミック型ＲＡＭのスタンバイ状態におけ
る消費電力を削減し、そのバッテリーバックアップを確
実なものとすることができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
第１の実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれる降圧回
路の一実施例を示す部分的な回路図である。

【図３】図１のダイナミック型ＲＡＭに含まれるタイミ
ング発生回路の一実施例を示す部分的な回路ブロック図
である。

【図４】図１のダイナミック型ＲＡＭに含まれるアドレ
ス遷移検出回路の一実施例を示すブロック図である。

【図５】図４のアドレス遷移検出回路に含まれる単位ア
ドレス遷移検出回路の一実施例を示す回路図である。

【図６】図１のダイナミック型ＲＡＭの一実施例を示す
動作タイミング図である。

【図７】図１のダイナミック型ＲＡＭの効果を説明する
ための評価特性図である。

【図８】この発明が適用されたダイナミック型ＲＡＭの
第２の実施例を示す部分的なブロック図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアン
プ、ＸＤ・・・Ｘアドレスデコーダ、ＹＤ・・・Ｙアド
レスデコーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＢ・
・・Ｙアドレスバッファ、ＡＴＤ・・・アドレス遷移検
出回路、ＩＯＣ・・・データ入出力回路、ＴＧ・・・タ
イミング発生回路、ＶＤ１〜ＶＤ５・・・降圧回路。Ｑ
１〜Ｑ７・・・ＰチャンネルＭＯＳＦＥＴ、Ｑ１１〜Ｑ
１９・・・ＮチャンネルＭＯＳＦＥＴ、Ｃ１〜Ｃ２・・
・キャパシタ。ＲＴＧ・・・ＲＡＳ系タイミング発生回
路、ＰＧ１〜ＰＧ３・・・パルス発生回路、ＯＧ１・・
・オアゲート。ＵＴＤ０〜ＵＴＤｉ・・・単位アドレス
遷移検出回路、ＮＡＧ１・・・ナンドゲート。ＴＤＦ・
・・立ち下がり検出回路、ＴＤＲ・・・立ち上がり検出
回路、ＮＯＧ１〜ＮＯＧ３・・・ノアゲート、Ｎ１・・
・インバータ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 所定のパルス幅を有する内部制御信号に
   従って選択的にかつ上記パルス幅に相当する時間だけ一
   時的に動作状態とされ外部電源電圧をもとに所定の内部
   電源電圧を形成する第１の内部電源電圧発生回路を具備
   することを特徴とする半導体装置。
2. 【請求項２】 上記第１の内部電源電圧発生回路は、比
   較的大きな電流供給能力を有するものであって、上記半
   導体装置は、比較的小さな電流供給能力を有しかつ定常
   的に動作状態とされる第２の内部電源電圧発生回路を具
   備するものであることを特徴とする請求項１の半導体装
   置。
3. 【請求項３】 上記半導体装置は、ダイナミック型ＲＡ
   Ｍであり、上記第１及び第２の内部電源電圧発生回路
   は、降圧回路であることを特徴とする請求項１又は請求
   項２の半導体装置。
4. 【請求項４】 上記内部制御信号は、所定の起動制御信
   号又はアドレス信号の論理レベルの変化を受けて選択的
   に形成されるものであることを特徴とする請求項１，請
   求項２又は請求項３の半導体装置。
5. 【請求項５】 上記起動制御信号の立ち下がり又は立ち
   上がりあるいは上記アドレス信号の論理レベルの変化を
   受けて形成される上記内部制御信号のパルス幅は、それ
   ぞれ異なる値とされるものであることを特徴とする請求
   項４項記載の半導体装置。
6. 【請求項６】 上記半導体装置は、上記起動制御信号の
   立ち下がり又は立ち上がりあるいはアドレス信号の論理
   レベルの変化を受けて形成される複数の上記内部制御信
   号に従って選択的に動作状態とされかつそれぞれ異なる
   電流供給能力を有する複数の上記第１の内部電源電圧発
   生回路を具備するものであることを特徴とする請求項４
   の半導体装置。
7. 【請求項７】 所定の起動制御信号又はアドレス信号の
   論理レベルの変化を受けて選択的にかつ一時的に動作状
   態とされ外部電源電圧をもとに所定の内部電源電圧を形
   成する降圧回路を具備することを特徴とする半導体装
   置。