KR100226085B1 - 반도체기억장치 - Google Patents

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Abstract

본 발명은 셀프 리프레쉬를 포함하는 대기시에 컬럼계회로의 대기전류를 삭감함으로서, 소비전류를 저감할 수 있다. 해결수단은 로우어드레스 스트로브신호에 따라서 동작하는 로우어드레스버퍼(14), 로우디코더(16) 및 로우계제어회로(18)는 전원배선(46)에 접속되어 전원(VCC)이 공급된다. 컬럼 어드레스 스트로브신호에 따라서 동작하는 컬럼 어드레스 버퍼(20), 컬럼디코더(22), 데이터입력버퍼(28), 데이터출력버퍼(30), 라이트앰프(32) 및 데이터 앰프(34)는 전원배선(48)에 접속된다. 전원공급트랜지스터(44)는 액티브시에 온하여 배선(48)에 전원(VCC)을 공급하고, 셀프 리프레쉬을 포함하는 대기시에 오프하여 배선(48)으로의 전원(VCC)의 공급을 차단한다.

Description

반도체기억장치
본발명은 반도체기억장치에 관한 것으로, 상세하게는 DRAM(dynamic random access memory)의 소비전류의 삭감에 관한 것이다.
최근의 반도체기술의 진보에 따라, DRAM을 탑재한 전자기기는, 휴대화 및 전지구동화로 소형화가 요구되고 있다. 때문에, 전자기기에 탑재되는 DRAM의 저소비전류화를 도모할 필요가 있다.
DRAM은 메모리 셀의 캐패시터에 전하를 축적함으로서 데이터를 기억하고 있기 때문에, 시간이 경과하면 메모리 셀의 데이터가 소실되어 버린다. 이 때문에, DRAM은 실제로 동작하고 있지 않은 대기시에 있어서, 메모리 셀의 셀프 리프레쉬(self-refresh)가 행해진다.
DRAM의 내부회로는, 로우 어드레스 스트로브신호에 따라서 동작하는 로우계회로와 컬럼 어드레스 스트로브신호에 따라서 동작하는 컬럼계회로를 구비한다. 이들의 내부회로에는 한쌍의 전원배선을 거쳐서 고전위전원(VCC) 및 저전위전원(VSS)이 동작전원으로서 공급되어 있다.
그런데 DRAM은 셀프 리프레쉬를 포함하는 대기시에 있어서, 내부회로가 정지하고 있더라도, 내부회로를 구성하는 트랜지스터에 테일링(tailing)전류가 흐른다. 내부회로를 구성하는 트랜지스터가 다수 있기 때문에, 테일링전류의 합은 무시할 수 없는 크기로 되어, DRAM의 소비전류가 증가한다. 특히, 컬럼계회로는 대기시에 있어서 동작이 완전히 정지되기 때문에, 컬럼계회로를 흐르는 대기전류가 문제가 된다.
본발명은 상기한 문제점을 해결하기 위한 것으로서, 그 목적은, 셀프 리프레쉬를 포함하는 대기시에 있어서, 컬럼계회로의 대기전류를 삭감함으로서, 소비전류를 저감할수 있는 반도체기억장치를 제공함에 있다.
제1도는 제1실시형태의 DRAM을 나타낸 블록도.
제2도는 제1도의 레벨변환회로를 상세하게 나타낸 회로도.
제3도는 제1도의 DRAM의 통상 동작시간의 타이밍챠트.
제4도는 제1도의 DRAM의 셀프 리프레쉬동작시간의 타임챠트.
제5도는 제2실시형태의 DRAM의 개략을 나타낸 블록도.
제6도는 제5도의 DRAM의 작용을 나타낸 타임챠트.
상기한 목적을 달성하기 위해서, 청구항1 발명은 메모리 셀어레이와, 로우어드레스 스트로브신호에 따라서 동작하는 로우계회로와, 컬럼 어드레스 스트로브신호에 따라서 동작하는 컬럼계회로를 구비하고, 메모리 셀어레이의 셀프 리프레쉬를 행하도록한 반도체기억장치에 있어서, 로우계회로에는 제1전원을 동작전원으로서 공급하고, 컬럼계회로에는 액티브시에 제1전원을 동작전원으로서 공급하여, 셀프 리프레쉬를 포함하는 대기시에 제1전원보다도 능력이 낮은 제2전원을 동작전원으로서 공급하도록 했다.
청구항2의 발명은 로우계회로에 제1전원을 공급하기 위한 제1전원배선과, 컬럼계회로에 동작전원을 공급하기 위한 제2전원배선과, 액티브시와 대기시에 제2전원배선에 공급하는 동작전원을 제1전원과 제2전원으로 절환하기 위한 절환회로를 설비하였다.
청구항3의 발명은 절환회로를, 로우어드레스 스트로브신호에 따라서 셀프 리프레쉬동작을 행하게 하기 위한 엔트리신호를 출력하는 셀프 리프레쉬 엔트리회로와, 제1전원배선 및 제2전원배선 사이에 설비하여, 엔트리 신호에 준해서 오프되어 제1전원을 차단함으로서 제2전원을 생성하여 제2전원배선에 공급하고, 엔트리신호가 출력되어 있지 않을 때 온되어 제1전원을 제2전원배선에 공급하는 전원공급트랜지스터를 구비한 것으로 했다.
청구항4의 발명은, 전원공급트랜지스터를 pMOS 트랜지스터로 하여, 절환회로를 엔트리신호를 제1전원보다도 전압치가 높은 제어신호로 변환하기위한 레벨변환회로를 구비한 것으로 했다.
청구항5의 발명은 절환회로를 로우어드레스 스트로브신호에 준하여 칩을 대기상태로부터 액티브상태로 변환하기 위한 액티브 엔트리신호를 출력하는 액티브 엔트리회로와, 제1전원배선 및 제2전원배선 사이에 설비되어, 대기시에 액티브 엔트리신호에 따라서 온되어 제1전원의 전압을 저하시킴으로서 제2전원을 생성하여 제2전원배선에 공급하기위한 전원공급용 nMOS 트랜지스터와, 제1전원배선 및 제2전원배선 사이에 설비되어, 액티브시에 액티브 엔트리 신호에 준해서 온되어 제1전원을 제2전원배선에 공급하기위한 전원공급용 pMOS 트랜지스터를 구비하는 것으로 했다.
본발명에 의하면, 셀프 리프레쉬동작을 포함하는 대기시에 컬럼계회로에는 제1전원보다도 능력이 낮은 제2전원이 공급되기 때문에, 컬럼계회로를 구성하는 트랜지스터의 테일링 전류가 삭감되고, 대기전류가 저감되어 소비전류의 증가가 억제된다.
[발명의 실시의 형태]
[제1실시형태]
이하, 본발명의 제1실시형태의 반도체기억장치를 도1~도4에 따라서 설명한다.
도1은 본형태의 반도체기억장치로서의 DRAM(10)을 나타낸다. 이 DRAM(10)에는 제1전원으로서의 고전위전원(VCC)과 저전위전원(VSS) (도2에 나타냄)이 동작전원으로서 공급된다.
DRAM(10)은 메모리 셀어레이(12), 로우어드레스 버퍼(14), 로우디코더(16), 및 로우계제어회로(18)를 구비하고 있다. 메모리 셀어레이(12)는 복수의 워드선(WL)과, 복수쌍의 비트선쌍를 구비하고 있다. 각 워드선(WL)과 각 비트선쌍사이에는 메모리 셀(도시하지않음)이 접속되어 있다.
또, DRAM(10)은 컬럼어드레스 버퍼(20), 컬럼디코더(22), 컬럼 게이트(24), 센스앰프(26), 데이터입력버퍼(28), 데이터출력버퍼(30), 라이트앰프(32), 데이터앰프(34) 및 컬럼계제어회로(36)를 구비한다. 또, DRAM(10)은 셀프 리프레쉬 엔트리회로(40), 레벨변환회로(42) 및 전원공급트랜지스터(44)로 되는 절환회로(38)를 구비한다.
본형태에서는, 로우어드레스 버퍼(14), 로우디코더(16), 로우계제어회로(18)가 로우계회로를 구성하고 있다. 또, 컬럼어드레스 버퍼(20), 컬럼디코더(22), 데이터입력버퍼(28), 데이터출력버퍼(30), 라이트앰프(32), 데이터앰프(34) 및 컬럼계제어회로(36)가 컬럼계회로를 구성하고 있다.
또, DRAM(10)에는 제1 및 제2전원배선(46,48)이 구비되어 있다. 제1 및 제2전원배선(46,48)은 전원공급트랜지스터(44)를 거쳐서 접속되어 있다. 제1전원배선(46)에는 도시하지않은 밧데리로부터 고전위전원(VCC)이 공급되어 있다.
제1전원배선(46)은 메모리 셀어레이(12), 로우어드레스 버퍼(14), 로우디코더(16), 로우계제어회로(18), 센스앰프(26) 및 셀프 리프레쉬 엔트리회로(40)에 접속되어, 이 들에 고전위전원(VCC)을 공급한다.
제2전원배선(48)은 컬럼어드레스 버퍼(20), 컬럼디코더(22), 데이터입력버퍼(28), 데이터출력버퍼(30), 라이트앰프(32), 데이터앰프(34) 및 컬럼계제어회로(36)에 접속되어, 이들에 고전위측의 전원을 공급한다.
로우계제어회로(18)는 로우어드레스 스트로브신호를 입력하고, 동신호에 따라서 로우어드레스 버퍼(14) 및 센스앰프(26)에 제어신호를 출력한다.
컬럼계제어회로(36)는 컬럼어드레스 스트로브신호를 입력하고, 동신호에 따라서 컬럼 어드레스 버퍼(20), 데이터입력버퍼(28), 데이터출력버퍼(30), 라이트앰프(32) 및 데이터앰프(34)에 제어신호를 출력한다.
로우 어드레스 버퍼(14)는 로우계제어회로(18)의 제어신호에 따라서 로우아어드레스신호(RA)를 입력하고, 그것을 로우디코더(16)에 출력한다. 로우디코더(16)는 로우어드레스신호(RA)를 워드선택신호에 디코드하여 메모리 셀어레이(12)의 복수의 워드선 중, 소정의 워드선(WL)을 선택한다.
컬럼 어드레스 버퍼(20)는 컬럼계제어회로(36)의 제어신호에 준하여 컬럼어드레스신호(CA)를 입력하고, 그것을 컬럼디코더(22)에 출력한다. 컬럼디코더(22)는 컬럼 어드레스신호(CA)를 컬럼선택신호에 디코드하여, 그 선택신호을 컬럼 게이트(24)에 출력하고, 메모리 셀어레이(12)의 복수쌍의 비트선쌍중, 소정의 비트선쌍를 선택한다.
메모리 셀어레이(12)의 복수의 비트선쌍에는 센스앰프(26)가 접속되어 있다. 센스앰프(26)는 비트선쌍의 데이터를 증폭한다.
데이터버스선쌍은 컬럼 게이트(24)를 거쳐서 복수의 비트선쌍에 접속되어 있다. 데이터버스선쌍에는 라이트앰프(32) 및 데이터앰프(34)가 접속되어 있다.
데이터입력버퍼(28)는 데이터기입시에 컬럼계제어회로(36)의 제어신호에 따라서 외부에서 전송된 데이터(D)를 입력하여, 라이트앰프(32)에 출력한다. 라이트앰프(28)는 컬럼계제어회로(36)의 제어신호에 따라서 데이터버스선쌍을 거쳐서 메모리 셀어레이(12)에 데이터를 기입한다.
데이터앰프(34)는 데이터판독시에 컬럼계제어회로(36)의 제어신호에 따라서 데이터버스선쌍의 데이터를 증폭하여, 그 증폭데이터를 데이터출력버퍼(30)에 출력한다. 데이터출력버퍼(30)는 컬럼계제어 회로(36)의 제어신호에 따라서 데이터(Q)를 출력한다.
절환회로(38)는 DRAM(10)의 액티브시와 대기시(셀프 리프레쉬 동작시)에, 제2전원배선(48)에 공급하는 고전위측의 전원을 변경하기 위한 회로이다.
셀프 리프레쉬 엔트리회로(40)는 로우어드레스 스트로브신호및 컬럼 어드레스 스트로브신호를 입력하여, 양신호에 따라서 셀프 리프레쉬동작을 제어하기위한 엔트리신호(SR)를 출력한다.
즉, 도3에 나타낸 바와같이, 로우어드레스 스트로브신호가 하강후에 컬럼 어드레스 스트로브신호가 하강하면 셀프 리프레쉬 엔트리회로(40)는 DRAM(10)이 기입 또는 판독의 통상 동작으로 판정하여, L레벨(전원 (VSS)의 전압)의 엔트리신호(SR)을 출력한다.
또, 도4에 나타낸 바와같이, 컬럼 어드레스 스트로브신호가 하강한 후에 로우어드레스 스트로브신호가 하강하고, 로우 어드레스 스트로브신호의 하강으로부터 100μ sec 경과하면, DRAM(10)의 셀프 리프레쉬모드로 판정하여, H 레벨(전원VCC의 전압)의 엔트리신호(SR)를 출력한다. 로우어드레스 스트로브신호가 L레벨기간 엔트리신호(SR)는 H레벨로 유지된다.
도2에 나타낸 바와같이, 레벨변환회로(42)는 전원(SVCC) (VCC)과 저전위전원(VSS)을 동작전원으로서 공급하고 있다.
전원(SVCC)은 DRAM(10)에 외부에서 공급된 전원이다. 레벨변환회로(42)는 엔트리신호(SR)의 논리진폭을 전원(SVCC)에서 전원(VSS)까지 변환한다.
레벨변환회로(42)는 5개의 pMOS 트랜지스터(51~55) 및 3개의 nMOS 트랜지스터(56~58)를 구비한다. pMOS 트랜지스터(51,52) 및 nMOS 트랜지스터(56)는 전원(SVCC) 및 전원(VSS)간에 직렬로 접속되고, pMOS 트랜지스터(52) 및 nMOS 트랜지스터(56)의 게이트에는 인버터(50)를 거쳐서 엔트리신호(SR)의 반전신호가 입력되어 있다.
pMOS 트랜지스터(53,54) 및 nMOS 트랜지스터(57)는 전원(SVCC) 및 전원(VSS) 사이에 직렬로 접속되고, pMOS 트랜지스터(54) 및 nMOS 트랜지스터(57)의 게이트에는 엔트리신호(SR)가 입력되어 있다.
pMOS 트랜지스터(51)의 게이트는 pMOS 트랜지스터(54) 및 nMOS 트랜지스터(57) 사이의 노드(N1)에 접속되고, pMOS 트랜지스터(53)의 게이트는 pMOS 트랜지스터(52) 및 nMOS 트랜지스터(56) 사이의 노드(N2)에 접속되어 있다.
pMOS 트랜지스터(55) 및 nMOS 트랜지스터(58)는 전원(SVCC) 및 전원(VSS) 사이에 직렬로 접속되고, pMOS 트랜지스터(55) 및 nMOS 트랜지스터(58)의 게이트는 상기 노드(N1)에 접속되어 있다. 그리고, pMOS 트랜지스터(55) 및 nMOS 트랜지스터(58)의 드레인으로부터 제어신호(φ)를 출력한다.
따라서, 엔트리신호(SR)가 L레벨이면, pMOS 트랜지스터(54)가 온되고 nMOS 트랜지스터(57)가 오프된다. 이 때문에, 노드(N1)는 H레벨(전원(SVCC)의 전압레벨)이 된다. 노드(N1)가 H레벨이 되면, pMOS 트랜지스터(55)는 오프하고 nMOS 트랜지스터(58)는 온 된다. 그 결과, 제어신호(φ)는 L레벨(전원(VSS)의 전압레벨)로 된다.
역으로, 엔트리신호(SR)가 H레벨이면, pMOS 트랜지스터(54)가 오프되고 nMOS 트랜지스터(57)는 온된다. 이 때문에 노드(N1)는 L레벨(전원(VSS)의 전압레벨)로 되어 pMOS 트랜지스터(55)가 온되고 nMOS 트랜지스터(58)는 오프된다. 그 결과, 제어신호(φ)는 H레벨(전원(SVCC)의 전압레벨)로 된다. 즉, H레벨(전원VCC의 전압)의 엔트리신호(SR)는 H레벨(전원(SVCC)의 전압)의 제어신호(φ)로 변환된다.
전원공급트랜지스터(44)는 pMOS 트랜지스터이고, 전원배선(46)에 접속된 소스와, 전원배선(48)에 접속된 드레인과, 상기 제어신호(φ)가 입력된 게이트를 구비한다.
전원공급트랜지스터(44)는 DRAM(10)이 통상 동작시이면, L레벨의 제어신호(φ)에 따라서 온되어 전원(VCC)을 전원배선(48)에 공급한다.
또, 전원공급트랜지스터(44)는 DRAM(10)이 셀프 리프레쉬을 포함하는 대기시 이면, H 레벨의 제어신호(φ)에 따라서 오프되어 전원(VCC)을 차단한다. 이 때, 제어신호(φ)의 전압은 전원(SVCC)의 전압레벨로 되기 때문에, 전원공급트랜지스터(44)는 완전히 오프되어, 전원공급트랜지스터(44)의 테일링 전류는 완전히 없게 된다.
다음에, 상기한 바와 같이 구성된 DRAM(10)의 작용을 도3, 4에 따라서 설명한다.
도3에 나타낸 바와 같이, 로우어드레스 스트로브신호가 하강한 후에 컬럼어드레스 스트로브신호가 하강하면, DRAM(10)은 기입 또는 판독의 통상동작으로 된다.
이 때문, 셀프 리프레쉬 엔트리회로40의 엔트리신호(SR)는 L레벨(전원(VSS)의 전압)이 되고, 제어신호(φ)도 L레벨(전원(VSS)의 전압)이 된다. L 레벨의 제어신호(φ)에 따라서 전원공급트랜지스터(44)가 온되어, 컬럼계회로에는 전원배선(48)을 거쳐서 고전위측의 전원으로서 전원(VCC)이 공급된다.
그리고, 로우 어드레스신호(RA)에 따라서 메모리 셀어레이(12)의 소정의 워드선이 선택됨과 동시에, 컬럼 어드레스신호(CA)에 따라서 소정의 비트선쌍이 선택된다. 그 선택된 메모리 셀에 대한 데이터의 기입 또는 판독이 행해진다.
또, 도4에 나타난 바와 같이, 컬럼어드레스 스트로브신호가 하강한후에 로우어드레스 스트로브신호가 하강하고, 로우 어드레스 스트로브신호의 하강으로부터 100μ sec 경과하면, DRAM(10)의 셀프 리프레쉬모드로 된다.
이 때문에, 셀프 리프레쉬 엔트리회로(40)의 엔트리신호(SR)는 H레벨(전원(VCC)의 전압)으로 되고, 제어신호(φ)는 H 레벨(전원(SVCC)의 전압)이 된다. H레벨의 제어신호(φ)에 따라서 전원공급트랜지스터(44)가 오프되고 전원(VCC)의 전원배선(48)으로의 공급이 차단된다.
그리고, 로우계제어회로(18)에 의해서 로우어드레스 버퍼(14) 및 로우디코더(16)가 제어되고, 메모리 셀어레이(12)의 소정의 워드선이 선택된다. 선택된 워드선에 접속된 복수의 메모리 셀이 리프레쉬된다.
따라서, 본실시의 형태는 이하의 효과가 있다.
(1) DRAM(10)의 셀프 리프레쉬을 포함하는 대기시에는 전원공급 트랜지스터(44)를 오프시켜 전원배선(48)으로의 전원(VCC)의 공급을 차단한다. 이 때문에, 대기시에 컬럼계회로에 공급되는 고전위측의 전원과 저전위측의 전원이 같게 되어, 컬럼계회로를 구성하는 트랜지스터에 흐르는 테일링전류를 없애 대기전류를 저감하여, DRAM(10)의 소비전류의 증가를 억제할 수 있다.
(2) DRAM(10)의 셀프 리프레쉬시에 전원공급트랜지스터(44)의 게이트에 공급하는 제어신호(φ)의 전압을 전원(SVCC)의 전압으로 하고 있기 때문에 전원공급트랜지스터(44)의 테일링전류를 완전히 없앨 수 있다.
[제2실시형태]
다음에, 본발명의 제2실시형태의 반도체기억장치를 도5, 도6에 따라서 설명한다. 또, 설명의 편의상, 도1과 같은 구성에 대해서는 동일한 부호를 붙여 설명한다.
도5는 본 형태의 반도체기억장치로서의 DRAM(60)을 나타낸다. 이 DRAM(60)에는 제1전원으로서의 고전위전원(VCC)과 저전위전원(VSS)이 동작전원으로서 공급된다.
DRAM(60)은 로우계회로(62) 및 컬럼계회로(64)를 구비함과 동시에, 액티브엔트리회로(63), 전원공급용 nMOS 트랜지스터(66) 및 전원공급용 pMOS 트랜지스터(68)를 구비한다. 본 형태에서는 액티브 엔트리회로(63), 전원공급용 nMOS 트랜지스터(66) 및 전원공급용 pMOS 트랜지스터(68)에 의해서 절환회로가 구성되어 있다.
제1전원배선(46)은 로우계회로(62) 및 액티브 엔트리회로(63)에 접속되어, 이 들에 고전위전원(VCC)을 공급한다. 제2전원배선(48)은 컬럼계회로(64)에 접속되어 이 들에 고전위측의 전원을 공급한다.
전원공급용 nMOS 트랜지스터(66)는 전원배선(46)에 접속된 드레인과 전원배선(48)에 접속된 소스와, 액티브 엔트리신호(ACT)가 입력된 게이트를 구비한다. 전원공급용 pMOS 트랜지스터(68)는 전원배선(46)에 접속된 소스와, 전원배선(48)에 접속된 드레인과, 액티브 엔트리신호(ACT)가 입력된 게이트를 구비한다.
전원공급용 nMOS 트랜지스터(66)는 DRAM(60)이 대기시이면, H레벨의 액티브 엔트리신호(ACT)에 따라서 온되어 전원(VCC)의 전압을 트랜지스터(66)의 임계치전압(Vth)만큼 저하시킨 제2전원을 생성하여 전원배선(48)에 공급한다.
전원공급용 pMOS 트랜지스터(68)는 DRAM(60)이 액티브시이면, L레벨의 액티브 엔트리신호(ACT)에 따라서 온되어 전원(VCC)을 전원배선(48)에 공급된다.
따라서, 본실시 형태는, 이하의 효과가 있다.
(1) DRAM(60)의 대기시에는 전원공급용 nMOS 트랜지스터(66)에 의해서 전원(VCC)의 전압을 트랜지스터(66)의 임계치전압(Vth)만큼 저하시킨 제2전원을 전원배선(48)에 공급하고 있다. 그 때문, 대기시에 컬럼계회로에 공급되는 고전위측의 전원과 전원(VSS)의 전위차를 액티브시의 전위차보다도 작게 할 수 있어, 컬럼계회로(64)를 구성하는 트랜지스터에 흐르는 테일링전류를 삭감하여 대기전류를 저감하여 DRAM(60)의 소비전류의 증가를 억제할 수 있다.
또, 본발명은 다음과 같이 임의로 변경하여 구체화할 수도 있다.
(1) 상기 각 실시형태에 있어서, DRAM(10,60)의 내부에 승압회로를 설비하여 전원(VCC)에 따라서 전원(SVCC)을 생성하도록 해도 좋다.
이상 상술한 바와 같이 청구항1의 발명은, 셀프 리프레쉬을 포함하는 대기시에, 컬럼계회로의 대기전류를 삭감함으로서, 소비전류를 저감할 수 있는 반도체기억장치를 제공할 수 있다.

Claims (5)

  1. 메모리 셀어레이와, 로우 어드레스 스트로브신호에 따라서 동작하는 로우계회로와, 컬럼 어드레스 스트로브신호에 따라서 동작하는 컬럼계회로를 구비하고, 상기 메모리 셀어레이의 셀프 리프레쉬를 행하도록 한 반도체기억장치에 있어서, 상기 로우계회로에는 제1전원을 동작전원으로서 공급하고, 상기 컬럼계회로에는 액티브시에 상기 제1전원을 동작전원으로서 공급하고, 셀프 리프레쉬을 포함하는 대기시에 상기 제1전원보다도 능력이 낮은 제2전원을 동작전원으로서 공급하도록 한 것이 특징인 반도체기억장치.
  2. 제1항에 있어서, 상기 로우계회로에 상기 제1전원을 공급하기위한 제1전원배선과, 상기 컬럼계회로에 동작전원을 공급하기위한 제2전원배선과, 액티브시와 대기시에 상기 제2전원배선에 공급하는 동작전원을 상기 제1전원과 상기 제2전원으로 절환하기 위한 절환회로를 구비하는 것이 특징인 반도체기억장치.
  3. 제2항에 있어서, 상기 절환회로는, 상기 로우 어드레스 스트로브신호에 따라서 셀프 리프레쉬동작을 행하게 하기 위한 엔트리신호를 출력하는 셀프 리프레쉬 엔트리회로와, 상기 제1전원배선 및 제2전원배선사이에 설비되어 상기 엔트리신호에 따라서 오프되어 상기 제1전원을 차단함으로서 상기 제2전원을 생성하고 상기 제2전원배선에 공급하고, 상기 엔트리신호가 출력되어 있지 않을 때 온되어 상기 제1전원을 상기 제2전원배선에 공급하는 전원공급 트랜지스터를 구비하는 것이 특징인 반도체기억장치.
  4. 제3항에 있어서, 상기 전원공급트랜지스터는 pMOS 트랜지스터이고, 상기 질환회로는 상기 엔트리신호를 상기 제1전원보다도 전압치가 높은 제어신호로 변환하기위한 레벨변환회로를 구비하는 것이 특징인 반도체기억장치.
  5. 제2항에 있어서, 상기 절환회로는, 상기 로우 어드레스 스트로브신호에 따라서 칩을 대기 상태로부터 액티브상태로 절환하기위한 액티브 엔트리신호를 출력하는 액티브엔트리회로와, 상기 제1전원배선 및 제2전원배선 사이에 구비되어 대기시에 상기 액티브 엔트리신호에 따라서 온되어 상기 제1전원의 전압을 저하시킴으로서 상기 제2전원을 생성하여 상기 제2전원배선에 공급하기 위한 전원공급용 nMOS 트랜지스터와, 상기 제1전원배선 및 제2전원배선간에 설비되어 액티브시에 상기 액티브 엔트리신호에 따라서 온되어 상기 제1전원을 상기 제2전원배선에 공급하기위한 전원공급용 pMOS 트랜지스터를 구비하는 것이 특징인 반도체기억장치.
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