JP3376960B2 - 半導体記憶装置およびそれを用いたシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
および複数の半導体記憶装置から構成されるメモリボー
ド等の半導体記憶装置を用いたシステムに関する。

【０００２】

【従来の技術】ＤＲＡＭ等のメモリ（半導体チップ）の
集積化が進むにつれて、複数のメモリを用いて例えばメ
モリボード等のメモリシステムを構成した際に、メモリ
システムのスタンバイ時の電流を減らしたいという要請
が生じてきている。

【０００３】メモリにおいて、スタンバイ時にデータを
保持するために必要となる電流には、メモリチップ内部
のハーフＶＣＣ（ＨａｌｆＶＣＣ：即ち、電源電位ＶＣ
Ｃの半分の電位；以下『ＨＶＣＣ』と呼ぶ。また、各図
では符号『ＨＶＣ』で参照する。）やバックバイアスな
どの電位を生成するための回路に流れるものがある。Ｈ
ＶＣＣはビット線のプリチャージおよびセル対極に供給
する電位として使用される。バックバイアスはメモリセ
ルを構成するトランジスタの基板電位であって、ＤＲＡ
Ｍの場合は−１Ｖ程度に引っ張られている。各メモリの
動作には、こうした各電位を生成するための回路が必要
である。また、この２つ以外の電位として、後述するＶ
ＢＯＯＴなどの他の電位も考えられるが、内部電位を生
成するための回路に流れる電流としては、代表的にはＨ
ＶＣＣおよびバックバイアス用の基板電位を生成するた
めの内部電源回路（レギュレータ）に流れる電流が考え
られる。

【０００４】したがって、スタンバイ時の電流を低減す
るためには、これらで消費される電流を削減することが
必要となる。すなわち、チップ内の各回路に所定の内部
電源電位を供給するために、当該チップ内に設けられて
いる内部電源回路で消費される電流を減らすことが必要
となってきている。

【０００５】消費電流の低減を図ったＤＲＡＭ・メモリ
ボードの一例が特開平０９−０６３２６７号公報「半導
体記憶装置」に記載されている。この公報には、内部降
圧回路を持たない複数のＤＲＡＭを用いてメモリボード
を構成し、ボード上に配置したバッファ回路であらかじ
め電源電位を降圧し、その降圧した電位を各ＤＲＡＭの
外部電源ピンに接続することで、各ＤＲＡＭの電源電位
そのものを降圧された電位とする構成が記載されてい
る。すなわち、各ＤＲＡＭ内の内部電源回路の入力電位
を降圧電位とすることで、各ＤＲＡＭ内に設けられてい
る内部電源回路の消費電流の低減を図るものである。

【０００６】図１７〜図１９は、上記公報に記載されて
いる従来の技術を簡略化して図示したものである。図１
７に示すメモリボード１００は、８個のＤＲＡＭ１１
０，１１０，…と、各ＤＲＡＭ１１０を制御するコント
ローラ１２０とから構成されている。外部制御信号／Ｒ
ＡＳ，／ＣＡＳは、コントローラ１２０を介して、各Ｄ
ＲＡＭに行アドレスストローブ信号（／ＲＡＳｄ），列
アドレスストローブ信号（／ＣＡＳｄ）として供給され
る。コントローラ１２０には図１８に示すようなバッフ
ァ回路１２１が設けられていて、このバッファ回路１２
１によって入力された電源電位ＶＣＣが降圧され、降圧
電位ＶＣＬが生成される。例えば５Ｖから３．３Ｖに降
圧するなどである。そして、降圧電位ＶＣＬが各ＤＲＡ
Ｍ１１０，１１０，…の電源電位となる。

【０００７】また、上記従来の技術では、待機時の電流
をさらに減らすため、バッファ回路１２１を、図１８に
示すように、基準電位ＶＲＥＦをともに入力電位とする
１対のバッファアンプ１２１ａ，１２１ｂで構成し、さ
らに、ＤＲＡＭの待機状態を検出するための状態検出回
路１２２を設け、状態検出回路１２２から出力される待
機状態を示す信号ＡＣＴによって、トランジスタ１２１
ｃをオン・オフ制御することで、一方のバッファアンプ
１２１ｂの動作をオン／オフ制御する構成を採用してい
る。これによって、コントローラ１２０に入力された／
ＲＡＳ，／ＣＡＳ信号に基づいてＤＲＡＭの動作状態を
検出し、スリープモードに近い状態となった場合に、電
源電位ＶＣＣから、降圧電位ＶＣＬへの電流のパスの半
分をカットすることで、降圧電位ＶＣＬからの出力電流
を制限するようにしている。ただし、出力電流を全部を
カットすると降圧電位ＶＣＬがフローティングになって
しまうため、一方のバッファアンプ１２１ａは常に動作
するようにしている。

【０００８】図１９は、図１７に示す各ＤＲＡＭ１１０
の内部回路の一部を示す回路図である。ＤＲＡＭ１１０
には、コントローラ１２０から供給される電位ＶＣＬか
ら内部の中間電位ＨＶＣＣ（ＨＶＣ）を生成するための
内部電源回路１１０ａと、各々がｎ−ＭＯＳトランジス
タＭ２０と容量Ｃ２０とからなる複数の１トランジスタ
ＲＡＭセル（以下、メモリセル）１１０ｂ，１１０ｂ，
…（ただし、簡単化のため図示は１セルのみ）と、各々
がセンスアンプＡ３０，ｎ−ＭＯＳトランジスタＭ３
０，Ｍ３１，Ｍ３２からなる複数のセンス・リフレッシ
ュ回路１１０ｃ，１１０ｃ，…（ただし図示は１メモリ
セルに対応する回路のみ図示）とから構成されている。
内部電源回路１１０ａは、降圧電位ＶＣＬと接地点ＧＮ
Ｄ間に直列に接続されている抵抗Ｒ１０，ｎ−ＭＯＳト
ランジスタＭ１０，ｐ−ＭＯＳトランジスタＭ１１，抵
抗Ｍ１１と、ドレインが電位ＶＣＬに、ゲートがｎ−Ｍ
ＯＳトランジスタＭ１０のゲートおよびドレインならび
に抵抗Ｒ１０の一端に接続されているｎ−ＭＯＳトラン
ジスタＭ１２と、ゲートがｐ−ＭＯＳトランジスタＭ１
１のゲートおよびドレインならびに抵抗Ｒ１１の一端に
接続されているｐ−ＭＯＳトランジスタＭ１３とから構
成されている。ｎ−ＭＯＳトランジスタＭ１２と、ｐ−
ＭＯＳトランジスタＭ１３は、互いにソースを接続し、
その接続点からＨＶＣＣ電位ＨＶＣを出力する。

【０００９】各メモリセル１１０ｂでは、ｎ−ＭＯＳト
ランジスタＭ２０のドレインが相補型の一対のビット線
の一方（ＢＬ）に、ゲートがワード線ＷＬに、そしてソ
ースが容量Ｃ２０の一方の端子に接続され、また、容量
Ｃ２０の他方の端子がＨＶＣＣ電位に接続されている。
センス・リフレッシュ回路１１０ｃでは、相補型の一対
のビット線を差動入力とするセンスアンプＡ３０の入力
段に設けられている３個のｎ−ＭＯＳトランジスタＭ３
０，３１，３２のゲートがともにビット線のプリチャー
ジ信号（ＢＰＲ信号）線に接続され、ＢＰＲ信号の制御
によってデータの読み出し時および所定周期のリフレッ
シュ時にリフレッシュ動作を行う。なお、ｎ−ＭＯＳト
ランジスタＭ３０およびＭ３２の各ドレインは、それぞ
れ、センスアンプＡ３０の差動入力の互いに異なる端子
に接続され、ソースは、ともにＨＶＣＣ電位に接続され
ている。また、ｎ−ＭＯＳトランジスタＭ３１のドレイ
ンおよびソースは、センスアンプＡ３０の差動入力端子
間に並列に接続されている。

【００１０】

【発明が解決しようとする課題】従来のメモリでは、各
メモリの内部に、それぞれ、ＨＶＣＣ電位等の中間電源
電位を生成するための内部電源回路が設けられている。
そして、リフレッシュ動作時には、各内部電源回路から
各メモリ内の複数のセルに対してパルス状の電流を供給
している。したがって、内部電源回路の出力段は、出力
電圧の安定性の観点からはできるだけ低インピーダンス
の構成をとることが望ましい。例えば、図１９に示すよ
うに、ｎ−ＭＯＳトランジスタＭ１２とｐ−ＭＯＳトラ
ンジスタＭ１３のドレイン−ソース間の各接点を直列に
接続し、ｎ−ＭＯＳトランジスタＭ１２のソースとｐ−
ＭＯＳトランジスタＭ１３のソースの接続点を出力端子
とする電源回路、すなわち能動素子を出力段とするよう
な構成を用いている。このような構成を用いた場合、出
力インピーダンスの低インピーダンス化を図ることは比
較的容易である。

【００１１】しかしながら、図１９に示すような簡易な
回路構成を採用した場合、回路の発振を防止する等のた
め、定常状態におけるｎ−ＭＯＳトランジスタＭ１２お
よびｐ−ＭＯＳトランジスタＭ１３に流れる貫通電流
を、ある程度の大きさに保たなければならない。そのた
め、ＤＲＡＭの電源電位を降圧したり、あるいは図１８
に示すような電源回路からの出力電流を低減するための
措置を講じたとしても、ＤＲＡＭ内の内部電源回路で消
費される定常状態における動作電流の大きさが問題とな
っていた。ちなみに、図示したものと異なり、より複雑
な回路構成を用いたり、容量を追加した構成を用いた場
合には、内部電源回路の回路規模が大きくなってしまう
という問題が生じる。

【００１２】上記のように、従来の技術において、ＤＲ
ＡＭメモリボード等の半導体記憶装置およびそのシステ
ムのスタンバイ時のデータ保持電流の低減を図ろうとし
た場合、各ＤＲＡＭ内に設けられている内部電源回路の
消費電流を大幅に低減することができないという問題が
あった。そこで、本発明は、以上の事情を鑑み、スタン
バイ時のデータ保持電流を従来に比べ低減することがで
きる半導体記憶装置およびそれを用いたシステムを提供
することを目的とする。

【００１３】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、複数のメモリセルと、複数
のメモリセルに印加される内部電位を、外部から供給さ
れる電源電位から半導体記憶装置内部で生成する内部電
源回路と、複数のメモリセルがデータ保持状態にある場
合に、それらのメモリセルがリフレッシュ動作を行って
いないときに、内部電源回路を停止する内部電源回路停
止手段とを備え、前記内部電源回路の出力節点が、スイ
ッチ手段を介して、半導体記憶装置外部へ接続可能であ
る半導体記憶装置を複数備えるシステムであって、前記
内部電源回路の出力節点をスイッチ手段を介して半導体
記憶装置外部へ接続するための半導体記憶装置の外部端
子を、各半導体記憶装置間で相互に接続し、１つの半導
体記憶装置をマスタとして内部電源回路を動作させると
ともに、スイッチ手段を閉成させ、他の半導体記憶装置
をスレーブとして前記内部電源回路停止手段による停止
制御を実行し、前記マスタとスレーブの状態を動的に切
り替え制御する調停手段を備えたことを特徴としてい
る。また、請求項２記載の発明は、請求項１記載の半導
体記憶装置のシステムにおいて、前記各半導体記憶装置
は、複数のメモリセルがデータ保持状態にある場合にそ
れらのメモリセルがリフレッシュ動作を行っていないと
きに前記スイッチ手段を閉成させる制御手段を備えるこ
とを特徴としている。

【００１４】

【００１５】また、請求項３記載の発明は、請求項１又
は２記載の半導体記憶装置のシステムにおいて、前記調
停手段が、各半導体記憶装置のうちでスレーブ状態にあ
る半導体記憶装置でのみ、リフレッシュ動作を実行可能
とする制御を行うことを特徴としている。また、請求項
４記載の発明は、請求項３記載の半導体記憶装置のシス
テムにおいて、リフレッシュ動作を行う半導体記憶装置
において、前記スイッチ手段を開放させる制御を行うこ
とを特徴としている。

【００１６】

【００１７】また、請求項５記載の発明は、請求項１〜
４のいずれか１項に記載の半導体記憶装置のシステムに
おいて、さらに、データ保持特性が悪いメモリセルを冗
長メモリセルによって置換する置換手段を備えることを
特徴としている。

【００１８】ＤＲＡＭは通常であればモジュール状で使
用されるので、本願発明はそれらのうちの一つだけ、あ
るいは後述するコントローラ又は複数のＤＲＡＭの何れ
か１個で電流を維持するようにしたことを特徴としてい
る。本願発明では、各ＤＲＡＭから、例えば、ＨＶＣＣ
という元々従来はＤＲＡＭ外部に出されていなかった信
号を外に引き出すために、新たにピンを設けたりスイッ
チを設けたりしており、かかる点において上記従来の技
術とは異なっている。

【００１９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。なお、各図において、従来
の技術を示す図１７〜図１９に示すものと同一の構成を
には、同一の参照符号を付け、その説明を省略する。

【００２０】〔実施形態１〕図１に示すように、本発明
によるメモリシステムは、ＤＲＡＭメモリボード１に、
ＤＲＡＭ１１が例えば８個搭載されているほか、コント
ローラ１２が載せられた形態で構成されている。コント
ローラ１２が載っていることは必須条件ではないが、同
図ではコントローラ１２が搭載されているものを例示し
てある。

【００２１】８個のＤＲＡＭ１１，１１，…と、コント
ローラ１２とは、共通の電位ＶＣＣ（システム外部から
供給される電源電位）を、そのまま電源電位としてい
る。コントローラ１２は、外部から入ってきた複数の信
号（図１７の／ＲＡＳ，／ＣＡＳ信号等を含む信号群；
図中の『ＳＩＧＮＡＬ』）をバッファして、信号群『Ｓ
ＩＧＮＡＬｄ』を生成し、これらの信号で各ＤＲＡＭ１
１，１１，…をコントロールする。なお、これらの信号
は図示したように１本ではなく複数本から構成されてい
る。

【００２２】本願実施の形態では、さらにコントローラ
１２から、各ＤＲＡＭ１１，１１，…の内部電源回路で
生成されるＨＶＣＣと同一の電位を有する外部電位ＨＶ
Ｃ＿ＥＸＴを出力する。そのため、コントローラ１２内
に、図２に示すようなＨＶＣＣ電位を生成するためのＨ
ＶＣＣジェネレータの回路（以下、ＨＶＣ回路２）を造
り込んでいる。

【００２３】図２に示すＨＶＣ回路２は、図１９に示し
た内部電源回路１１０ａと基本的な構成を同一とするも
のであって、図１９に示す各素子と同一の機能を有する
ものには同一の数字に英字ａを付加した符号を付けてい
る。図２に示すＨＶＣ回路２は、入力された電源電位Ｖ
ＣＣを降圧して、電源電位ＶＣＣの約２分の１の電位を
有するＨＶＣＣ電位を生成して出力する。ただし、ＨＶ
Ｃ回路２から出力されるＨＶＣＣ電位には、ＤＲＡＭ１
１の外部で生成されることを示す符号ＥＸＴを付加した
ＨＶＣ＿ＥＸＴという符号を付けて参照する。

【００２４】一方、図１のＤＲＡＭ１１，１１，…の構
成図が図３である。本実施の形態のＤＲＡＭ１１が、図
１９に示す従来のＤＲＡＭ１１０と異なる点は、図１９
の内部電源回路１１０ａに対応するＨＶＣ回路２ａの動
作電流を切断するためのｐ−ＭＯＳトランジスタＭ４１
と、ｎ−ＭＯＳトランジスタＭ４２とを、ＨＶＣ回路２
ａの電源電位ＶＣＣと側と、グランド側とに設けている
点と、ＨＶＣ回路２ａの動作電流をこれらのトランジス
タによって切断したときに、ＤＲＡＭ１１内で用いられ
るＨＶＣＣ電位（ＨＶＣ）を、図２のコントローラ１２
内のＨＶＣ回路２から出力されるＨＶＣＣ電位（ＨＶＣ
＿ＥＸＴ）によって代用可能とするための、ｐ−ＭＯＳ
トランジスタＭ４３とｎ−ＭＯＳトランジスタＭ４４か
らなるスイッチを設けている点である。

【００２５】ｐ−ＭＯＳトランジスタＭ４１とｎ−ＭＯ
ＳトランジスタＭ４２は、ＤＲＡＭ１１内で生成される
ＤＲＡＭがスタンバイ状態にあることを示す信号ＳＬＥ
ＥＰによって、直接、あるいはインバータＩ１０を介し
て反転した信号によって、オン／オフ制御される。ま
た、信号ＳＬＥＥＰと信号ＳＬＥＥＰを反転した信号
は、ｎ−ＭＯＳトランジスタＭ４４とｐ−ＭＯＳトラン
ジスタＭ４３をオン／オフ制御するために用いられる。
なお、ＳＬＥＥＰ信号は周知の技術を用いてＤＲＡＭに
入力される信号群ＳＩＧＮＡＬｄに基づいて生成される
信号であり、この例では、８個のＤＲＡＭに共通したタ
イミングで切り替わる。

【００２６】以上の構成によって、本実施の形態のＤＲ
ＡＭ１１は、ＳＬＥＥＰ信号が“Ｈ”レベルになったと
きにトランジスタＭ４１，Ｍ４２をオフするとともに、
トランジスタＭ４３，Ｍ４４をオンすることによって、
ＨＶＣ回路２の動作を停止するとともに、ＤＲＡＭ１１
内で用いるＨＶＣＣ電位（ＨＶＣ）を、コントローラ１
２内のＨＶＣ回路２から出力されるＨＶＣ＿ＥＸＴ電位
によって駆動するよう動作する。一方、信号ＳＬＥＥＰ
が“Ｌ”レベルのときには、トランジスタＭ４１，Ｍ４
２がオンし、トランジスタＭ４３，Ｍ４４がオフさせる
ので、ＨＶＣ＿ＥＸＴ電位が遮断され、内部のＨＶＣ回
路２ａによってＨＶＣＣ電位が提供される。

【００２７】なお、図３のＨＶＣ回路２ａは、図２に示
したＨＶＣ回路２と基本的な構成を同一とするものであ
って、図２に示すものに対応する各素子には同一の符号
を付けている。また、図３のＤＲＡＭ１１のメモリセル
１１０ｂに係る部分の構成は、上述した図１９に示すも
のと同一であり、対応する各構成には同一の符号を付け
ている。

【００２８】本実施の形態では、上記の構成によって、
ＤＲＡＭ１１，１１，…が『データ保持モード（スリー
プモード）』すなわち実際にアクセスされずに単にデー
タを保持しているだけの状態であるときに、ＤＲＡＭ１
１，１１，…内のＨＶＣＣを生成するための内部電源回
路（ＨＶＣ回路２ａ）に流れる電流をカットして、ＨＶ
Ｃ回路２ａの動作を停止し、さらに電位ＨＶＣ＿ＥＸＴ
との間のスイッチをオンすることで、コントローラ１２
のＨＶＣ回路２側から各ＤＲＡＭ内のＨＶＣＣ電位をド
ライブするようにしている。すなわち、本実施の形態に
おいては、ＤＲＡＭがスリープモード、すなわちリフレ
ッシュが時々発生するだけのモードに入ったときには、
外部のコントローラ１２内のＨＶＣ回路２から供給され
るＨＶＣ＿ＥＸＴ電位によって、ＤＲＡＭ内のＨＶＣＣ
電位がドライブされるようになる。

【００２９】以上の構成において、コントローラ１２内
のＨＶＣ回路２はデータを保持するだけのＨＶＣＣ駆動
能力があれば良い。各ＤＲＡＭ１１，１１，１１，…内
のＨＶＣ回路２ａ，２ａ，…には、ＤＣ（直流）レベル
を出すためにどうしても貫通電流が流れてしまうが、本
実施の形態によれば貫通電流が流れるのをコントローラ
１２内のＨＶＣ回路２の一箇所にすることができる。し
たがって、この場合、元々、各ＤＲＡＭ内に８個あった
ＨＶＣ回路２ａが、コントローラ１２内の１個になるこ
とになるので、データ保持状態におけるデータ保持電流
のうち、ＨＶＣＣを生成するために要する電流を、従来
の１／８にすることができる。

【００３０】なお、図２に示すコントローラ内１２のＨ
ＶＣ回路２には、動作をオン／オフさせるような制御を
何も入れていなかったが、例えば、図４に示すように、
図３に示すＳＬＥＥＰ信号と同様の制御信号をコントロ
ーラ内で生成し、各ＤＲＡＭ１１，１１，…内のＨＶＣ
回路２ａ，…が動作しているときには、反対に、コント
ローラ内のＨＶＣ回路２ｃを停止するような制御を行う
こともできる。これは、ＤＲＡＭのアクティブ時（デー
タの読み出し／書き込みのアクセスが行われている時）
には各ＤＲＡＭチップ内のＨＶＣＣジェネレータ（ＨＶ
Ｃ回路２ａ，２ａ，…）が使用されるので、コントロー
ラ１２内のＨＶＣＣジェネレータ（ＨＶＣ回路２ｃ）を
動作させておく必要がないからでる。これによれば、Ｄ
ＲＡＭのアクティブ時における動作電流をさらに低減す
ることができる。

【００３１】なお、図４のＳＬＥＥＰ信号は、コントロ
ーラ１２に入ってくる信号群ＳＩＧＮＡＬ内の単一また
は複数の信号の状態に基づいて、コントローラ１２によ
って、ＤＲＡＭがスリープモードであると検出されたと
きに“Ｈ”レベルに制御される信号である。

【００３２】ところで、上記の構成において、ＤＲＡＭ
の動作時に、各ＤＲＡＭ内のＨＶＣＣジェネレータ（Ｈ
ＶＣ回路２ａ，２ａ，…）を使用するようしている理由
は、ＨＶＣＣ電位をチップの外部から供給すると、ＤＲ
ＡＭ内のＨＶＣＣ電位に外部からのノイズが載ること等
により、電位が変動する可能性があり、このような場合
に、例えば各メモリセルからのデータの読み出し特性に
影響が生じる恐れ等があるからである。したがって、本
実施の形態では、ＤＲＡＭを動作させるときには、ＤＲ
ＡＭ内に設けたスイッチ手段（トランジスタＭ４３，Ｍ
４４）によって、コントローラ１２から供給された中間
電位ＨＶＣ＿ＥＸＴを切り離すとともに、各チップにＨ
ＶＣ回路２ａを設け、スリープモード以外の動作時には
これを動作させるようにしている。

【００３３】本実施の形態の効果は、図１に示したよう
な８個のＤＲＡＭからなるメモリボードのスタンバイ電
流が、本願発明を適用しなかった場合に比べ約１／８と
なることである。１／８になるのは、ＨＶＣＣ電位を生
成するための回路の貫通電流の分だけであって、スタン
バイ時にＨＶＣＣ電位から各メモリセルで消費される電
流そのものは減らないが、この消費電流は貫通電流に比
べれば無視することができる程度の大きさであるため、
実質的には貫通電流のみを考慮すれば十分な消費電流の
低減効果を得ることができる。

【００３４】〔実施形態２〕図５は、本発明の第２の実
施の形態としてのＤＲＡＭの構成を示す回路図である。
なお、図５において、図３に示すものと同一の構成に
は、同一の符号を付けて説明を省略する。

【００３５】図５に示すＤＲＡＭ１１ａは、図３に示す
ＤＲＡＭ１１と比較して、さらにセルトランジスタＭ２
０の基板電位ＶＢＢに関してＨＶＣＣ電位と同様の制御
を行うものである。基板電位ＶＢＢはマイナス電位であ
るため、何らかの電位レベル変換のための回路を設けな
いとスイッチングができないので、実施可能要件を満た
すために本実施の形態では、ｐ−ＭＯＳトランジスタＭ
５３，Ｍ５４およびｎ−ＭＯＳトランジスタＭ５５，Ｍ
５６からなるレベル変換回路５１を設け、ＳＬＥＥＰ信
号のレベル変換を行い、ｐ−ＭＯＳトランジスタＭ５１
とｐ−ＭＯＳトランジスタＭ５２によってＤＲＡＭの外
部から供給される基板電位ＶＢＢ＿ＥＸＴと、ＤＲＡＭ
内の基板電位生成回路５０で生成される基板電位のいず
れか一方をトランジスタＭ２０のバックゲートに接続す
るようにしている。ただし、レベル変換回路５１は、本
願発明の必須の要件ではなく、外部の付加回路で代替え
する等、他の周知の手段への変更が適宜可能である。ま
た、図５のＤＲＡＭ１１ａは、図１に示すメモリボード
１と同様な構成のメモリボードにおいてＤＲＡＭ１１と
同様に使用されるものであるが、この場合、コントロー
ラ１２内には基板電位ＶＢＢ＿ＥＸＴを生成するための
回路を新たに設ける。

【００３６】レベル変換回路５１では、ｐ−ＭＯＳトラ
ンジスタＭ５３，Ｍ５４のソースがともに電源電位ＶＣ
Ｃに接続され、ｐ−ＭＯＳトランジスタＭ５３，Ｍ５４
のドレインがそれぞれ、ｎ−ＭＯＳトランジスタＭ５５
のドレインおよびｎ−ＭＯＳトランジスタＭ５６のゲー
トと、ｎ−ＭＯＳトランジスタＭ５６のドレインおよび
ｎ−ＭＯＳトランジスタＭ５５のゲートに接続されてい
る。また、ｎ−ＭＯＳトランジスタＭ５５およびｎ−Ｍ
ＯＳトランジスタＭ５６のソースは、ともに基板電位生
成回路５０で生成された基板電位に接続されている。

【００３７】一方、ｐ−ＭＯＳトランジスタＭ５１のソ
ースは、基板電位生成回路５０で生成された基板電位に
接続され、ドレインはメモリセルのトランジスタＭ２０
のバックゲートとｐ−ＭＯＳトランジスタＭ５２のドレ
インに接続されている。また、ｐ−ＭＯＳトランジスタ
Ｍ５２のソースは図示しない外部端子を介して基板電位
ＶＢＢ＿ＥＸＴに接続されている。

【００３８】そして、ＳＬＥＥＰ信号を反転するインバ
ータＩ１０の出力をｐ−ＭＯＳトランジスタＭ５３のゲ
ートに入力し、またｐ−ＭＯＳトランジスタＭ５３のド
レイン出力をｐ−ＭＯＳトランジスタＭ５１のゲートに
入力することで、ＳＬＥＥＰ信号が“Ｌ”レベルのとき
にトランジスタＭ５１をオンし、基板電位生成回路５０
で生成された内部の基板電位によってトランジスタＭ２
０の基板電位ＶＢＢを駆動し、ＳＬＥＥＰ信号が“Ｈ”
レベルのときに、トランジスタＭ５１をオンすること
で、 基板電位生成回路５０の出力節点とトランジスタ
Ｍ２０の基板電位ＶＢＢとの間の接続を遮断する。ま
た、ＳＬＥＥＰ信号をｐ−ＭＯＳトランジスタＭ５４の
ゲートに入力し、ｐ−ＭＯＳトランジスタＭ５４のドレ
イン出力をｐ−ＭＯＳトランジスタＭ５２のゲートに入
力することで、ＳＬＥＥＰ信号が“Ｈ”レベルのとき
に、トランジスタＭ５２をオンして、外部から供給され
る基板電位ＶＢＢ＿ＥＸＴによってトランジスタＭ２０
の基板電位ＶＢＢを駆動し、ＳＬＥＥＰ信号が“Ｌ”レ
ベルのときにトランジスタＭ５２をオフして、外部から
供給される基板電位ＶＢＢ＿ＥＸＴとトランジスタＭ２
０の基板電位ＶＢＢとの間の接続を遮断する。

【００３９】基板電位生成回路５０は、ＤＲＡＭのメモ
リセル１１０ｂ，１１０ｂ，…のＭＯＳトランジスタＭ
２０の基板電位を生成するものである。図６に示すよう
に、メモリチップでは、Ｎ型拡散層とＰ型ウェルがあっ
て、基板に電位を与えている。この基板電位を−１Ｖ程
度にひいておくと色々な面で好ましい。トランジスタの
ＶＴ（閾値電圧）にはバックバイアス依存性があり、あ
る程度基板電位をひいておかないとバックバイアス依存
性が急峻な部分で動作させることになるが、そうする
と、ノイズでデータが漏れる場合があるなどの問題が生
じる。こうしたことから、ＤＲＡＭではある程度はバッ
クバイアスをひいておかないと使用することができな
い。

【００４０】そのため、スリープモード時においても基
板電位生成回路５０を常に非動作としておくわけにはゆ
かない。そこで、本実施の形態では、ＤＲＡＭ１１ａに
対して外部から基板電位ＶＢＢ＿ＥＸＴを供給するとと
もに、基板電位ＶＢＢの駆動源を、外部または内部のい
ずれかにスイッチングするための回路（トランジスタＭ
５１，Ｍ５２）を設けることで、ＤＲＡＭ１１ａ内部の
基板電位生成回路５０の出力を遮断状態にすることを可
能とし、実施形態１と同様にしてＤＲＡＭのスタンバイ
時のデータ保持電流を減らしている。

【００４１】なお、トランジスタＭ２０のバックゲート
をバイアスする基準電位生成回路５０は、例えば図７に
示すようなチャージポンプ回路によって構成することが
できる。リング状に接続された奇数段のインバータＩ２
１，Ｉ２２，Ｉ２３からなるリングオシレータによって
発生されたパルスは、容量Ｃ３１に繰り返し入力され、
さらに基板容量Ｃ３２とダイオードＤ１１，Ｄ１２から
なる回路によって電荷が汲み上げられ、マイナスの電位
ＶＢＢが生成される。この基板電位ＶＢＢを外部からド
ライブした場合には、図７のリングオシレータ部分の動
作を止めることができるため、リングオシレータ部分の
動作電流を削減することができる。ただし、図５では基
板電位発生回路５０内のリングオシレータを止めるため
の構成は省略してしいるが、例えば、ＳＬＥＥＰ信号に
応じて、基板電位ＶＢＢの駆動源をＶＢＢ＿ＥＸＴに切
り替えると同時に、インバータＩ２１，Ｉ２２，Ｉ２３
の動作を停止するような構成を追加してやれば、基板電
位発生回路５０の出力の遮断と同時に動作の停止を行う
こともできる。

【００４２】〔実施形態３〕次に、図８を参照して、メ
モリボード上からコントローラを省略した場合の本発明
の実施の形態について説明する。本実施の形態のメモリ
ボード１ｂでは、図８にＡＲＢ（８）で示した８本の信
号を新たに使用するとともに、ＨＶＣＣ電位ＨＶＣ＿Ｅ
ＸＴを、８個のＤＲＡＭ１１ｂ，１１ｂ，…間で相互に
接続された電源線を介して、いずれかのＤＲＡＭ１１ｂ
内の内部電源回路（ＨＶＣ回路）で生成したものを、他
のＤＲＡＭ１１ｂ，１１ｂ，…へと供給することで駆動
するようにしている。『ＡＲＢ』は ARBITRATION （調
停）の略であり、８個のＤＲＡＭ１１ｂ，１１ｂ，…間
で相互に接続された８本の信号線を介して各ＤＲＡＭ１
１ｂ間で送受信され、各ＤＲＡＭ１１ｂでただ一つの内
部ＨＶＣ回路のみが動作するようにしている。さらに、
信号ＡＲＢは、リフレッシュ動作が複数のＤＲＡＭ１１
ｂにおいて同時に起きることを防ぐように調停をとるた
めに使用されている。

【００４３】具体的には、図９に示すように、内部のＨ
ＶＣ回路２ｃ（図４参照）を動作させているチップをマ
スタ、他のチップをスレーブと定義すると、本実施の形
態においては、まず、マスタに設定されているチップの
ＡＲＢ信号が、立ち上げられた状態で保持される。ここ
で、マスタに設定されているチップをスレーブへ移行す
る場合には、まずマスタのチップが自分のチップに対応
するＡＲＢ信号を立ち下げ、他のチップにスレーブへの
移行の要求を伝達する。次に、このマスタからのスレー
ブへの移行要求を受け取った他のチップは、自分がマス
タに移行できる状態にある場合、自分のチップに対応す
るＡＲＢ信号を立ち上げるとともに、マスタの状態に移
行する。そして、これまでマスタに設定されていたチッ
プは、他のチップのＡＲＢ信号が立ち上がったことを検
出した後に、マスタからスレーブへと実際に設定状態を
移行する。

【００４４】なお図９では、図８に示す８個のＤＲＡＭ
１１ｂ，１１ｂ，…のうちの４個のＤＲＡＭ１１ｂ，１
１ｂ，１１ｂ，１１ｂを代表して示している。各ＤＲＡ
Ｍ１１ｂには、図４に示したものと同一構成のＨＶＣ回
路２ｃを各１個と、図１９に示したものと同様のメモリ
セル１１０ｂを複数個（ただし、簡単化のため図示は１
個のみ）と、複数のメモリセル１１０ｂに入力されるＨ
ＶＣＣ電位を、当該メモリ内のＨＶＣ回路２ｃの出力で
駆動するか、あるいは他のメモリ内のＨＶＣ回路２ｃの
出力のいずれかによって駆動するかを切り替えるための
スイッチ回路３ｃを１個とが、それぞれ設けられてい
る。スイッチ回路３ｃの１組の接点は、図８に示した信
号群ＳＩＧＮＡＬと８本の信号ＡＲＢとの状態に基づい
て、図示していない各ＤＲＡＭ１１ｂ内に設けられた論
理回路によって制御される。また、各ＤＲＡＭ１１ｂ，
１１ｂ，…内には、ほかにも、実施形態１で示したコン
トローラ１２が有するものと同等の機能を実現するため
の制御回路が設けられているが、ここでは図示を省略し
ている。

【００４５】以上の構成において、本実施形態では、各
ＤＲＡＭ１１ｂがスタンバイ状態にあるとき、メモリボ
ード１ｂ上の８個のＤＲＡＭ１１ｂ，１１ｂ，…のうち
の何れか１個がマスタとなり（図９でＭＡＳＴＥＲ＝
１）、当該マスタ内のＨＶＣ回路２ｃ一つで自分のメモ
リセル１１０ｂと他のスレーブとなったＤＲＡＭ（図９
でＭＡＳＴＥＲ＝０）内のメモリセル１１０ｂの全体を
ドライブするようにしている。スレーブとなったＤＲＡ
Ｍ１１ｂ，１１ｂではＨＶＣ回路２ｃ，２ｃの出力を遮
断し、それらのメモリセル１１０ｂ，１１０ｂへはマス
タのＨＶＣ回路２ｂからのＨＶＣＣ電位が供給される。
ただし、リフレッシュ動作を行っているＤＲＡＭチップ
１１ｂでは、各メモリセル１１０ｂが外部のＨＶＣＣ電
位ＨＶＣ＿ＥＸＴから切り離されていて、内部のＨＶＣ
回路２ｃの出力によって駆動される。このとき、ＡＲＢ
信号を用いて各ＤＲＡＭ１１ｂ，１１ｂ，…は互いに通
信し、あるＤＲＡＭ１１ｂがマスタだと申告すれば他の
ＤＲＡＭ１１ｂ，１１ｂ，…がスレーブになるよう制御
される。リフレッシュを何時行うかは、各ＤＲＡＭ内に
設けられている図示していない周知の技術による制御回
路によって制御される。図９では、ＤＲＡＭ内部で生成
された制御フラグＲＥＦＲＥＳＨが立っているときに
（ＲＥＦＲＥＳＨ＝１のときに）、当該ＤＲＡＭがリフ
レッシュするようになっている。

【００４６】信号ＡＲＢの本数は、必ずしもメモリボー
ド上のＤＲＡＭの個数に一致させる必要はないが、ＡＲ
Ｂ信号を８本とした形態が最も単純な実現形態となる。
すなわち、ＡＲＢ信号線が８本あれば、自分がマスタに
なるときに自分に対応した何れか１本の信号を立ち上げ
る。つまり当該信号を“０”→“１”に変化させるよう
にする。他のいずれかのＤＲＡＭが“１”（マスタ）で
あれば自分はスレーブになる。また、同時に“１”に変
化させたときのＤＲＡＭ間の優先順位は例えば、メモリ
ボード上でより右に配置されたＤＲＡＭから、あるいは
より左に配置されたＤＲＡＭからなどなるように予め設
定しておければ良い。

【００４７】８本のＡＲＢ信号の全部が“０”であれ
ば、リフレッシュをしていないＤＲＡＭの中で例えば最
も左に配置されたものがマスタとなるようにすれば良
い。ＡＲＢ信号による調停のやり方はほかにも種々のも
のがあるが、調停信号の構成や制御方法事態は本願発明
の本質ではないので、適宜周知の手法を適用することが
できる。ただし、ＡＲＢ信号は、最低でも２本ないと複
数のＤＲＡＭ間における調停を実現できないが、８本で
あれば自分がマスタになっているフラグを立てれば良い
だけなので制御回路の構成を簡単にできる。

【００４８】実施形態１と同様に本実施形態でもスタン
バイ電流は１／８になる。スタンバイ状態におけるリフ
レッシュは滅多に起こらないため、リフレッシュしてい
るチップは実際上はほとんどない。図９は、一瞬間発生
する事象を図示してあるだけである。マスタが『リフレ
ッシュ』状態に移行する必要が生じることも当然ある
が、その場合にはマスタがリフレッシュになる前にＡＲ
Ｂを“０”にするので、他のチップはマスタであったＤ
ＲＡＭのＡＲＢが“０”になったことを検知して、例え
ばマスタであったＤＲＡＭの隣のチップがマスタとなる
ように制御し、マスタが切り替わったところでリフレッ
シュを行うようにする。すなわち、マスタは動的に切り
替わるようにすることで、リフレッシュを常にスレーブ
のチップで行えるようにする。

【００４９】図１０に各ＤＲＡＭ１１ｂ，１１ｂ，…間
で送受信されるマスタの受け渡しを行うための信号の時
間変化を示す。ＳＬＥＥＰ、ＲＦＦＬＧ、ＭＡＳＴＥ
Ｒ、ＲＥＦＲＥＳＨはＤＲＡＭの内部信号である。＿０
は、０番目のチップであることを、＿１は１番目のチッ
プであることを、そして＿２は２番目のチップであるこ
とを示している。一方、ＡＲＢ０，ＡＲＢ１，…は外部
の信号である。ＲＦＦＬＧはリフレッシュの必要がある
ことを示すフラグである。

【００５０】（１）外部入力信号により、ＤＲＡＭがデ
ータ保持モードに入ると、ＳＬＥＥＰが活性化される。
（２）０番目のチップを優先的にマスタにするため、Ｍ
ＡＴＥＲ＿０とそれを外部に知らせる為の信号ＡＲＢ０
が活性化される。（３）ＭＡＳＴＥＲ＿０が活性化中
に、０番目のチップの内部でリフレッシュモード中に一
定間隔で自動生成されるＲＦＦＬＧ＿０が活性化された
とすると、０番目のチップは、ＡＲＢ０を立ち下げて、
１番目のチップにマスタを受け渡したいことを知らせ
る。（４）１番目のチップは、チップ内でリフレッシュ
動作が始まっていない事を確認したのちＡＲＢ１を立ち
上げて、マスクを引き継いだことを知らせるとともに、
ＭＡＳＴＥＲ＿１を立ち上げる。（５）０番目のチップ
は、ＡＲＢ１が立ち上がったのを確認したのち、ＲＥＦ
ＦＬＧ＿０の状態を再確認してからＭＡＳＴＥＲ＿０を
立ち下げる。次にリフレッシュ動作を開始する。（６）
ＲＥＦＲＥＳＨ＿０信号は、リフレッシュ動作が終了
後、立ち下げられる。リフレッシュ信号は１番目の次は
２番目、３番目と伝えられ、最後に０番目に戻ってく
る。

【００５１】図１１に、マスタの受け渡し時にリフレッ
シュが起きていた場合の波形を示す。０番目のチップと
１番目のチップで、ほぼ同時にＲＦＦＬＧが活性化され
た場合（（ａ）および（ｂ））、マスタに設定されてい
る０番目のチップはＡＲＢ０を立ち下げてスレーブへの
移行を申告し（（ｃ））、一方、１番目のチップはＲＥ
ＦＲＥＳＨ＿１を立ち上げて（（ｄ））、リフレッシュ
動作を行い（（ｅ））、ＲＥＦＲＥＳＨ＿１が立ち下が
るのを待って、ＡＲＢ１を立ち上げる（（ｆ））。すな
わち、１番目のチップは、ＡＲＢ０が非活性化されたと
しても（（ｃ））、ＲＥＦＲＥＳＨ＿１が活性化中なの
で、すぐにはＡＲＢ１を活性化せずに、ＲＥＦＲＥＳＨ
＿１が立ち下がるのを待ってからＡＲＢ１を立ち上げて
いる（（ｆ））。他は、図１０と同じである。

【００５２】〔変形例，応用例〕本発明の半導体記憶装
置は、ＤＲＡＭのチップ内で、電源電位ＶＣＣとは異な
る電位を生成する内部電源回路を、動的にオン／オフす
るとともにオフしたときに外部から内部電源電位を駆動
すること、あるいは他のＤＲＡＭチップ内の内部電源回
路との組み合わせにおいて電源回路の動作を切り替え制
御することで、複数のＤＲＡＭを用いるシステムにおい
てＤＲＡＭの内部電源回路を共用することを特徴とする
ものである。上記の実施の形態は、内部電源回路が生成
する電位として、中間電位ＨＶＣＣおよび基板電位ＶＢ
Ｂを用いた例であったが、本発明は、これに限られず、
メモリチップ内部で生成される電源電位ＶＣＣと接地電
位以外の電位を持つ内部電源電位に対して適用すること
ができる。

【００５３】例えば、ワード線用の昇圧電位（ＶＢＯＯ
Ｔ）に関しても、本願発明を適用することができる。Ｄ
ＲＡＭ内の電位は代表的には図１２に示す種類の電位が
存在している。また、同図に示した各電位は図１３に示
される箇所に使用される。なお、例えば昇圧電位ＶＢＯ
ＯＴは、図７と同様のチャージポンプ回路で生成するこ
とができ、そのための実現形態を示したのが図１４であ
る。この図の場合もリングオシレータ部分の回路を止め
ることができる。

【００５４】また、本発明による半導体記憶装置を複数
用いることで構成するシステムは、上述したような複数
のＤＲＡＭとコントローラあるいは複数のＤＲＡＭから
なるメモリボードに限定されるものではない。例えば、
コンピュータやその周辺機器、あるいは他の電子機器に
よるシステム内にその一部として組み込まれているもの
であっても良い。ただし、本発明による半導体記憶装置
およびそれを用いたシステムは、ＤＲＡＭチップ１個で
は、スタンバイ時の電流を低減する効果を得ることはで
きない。すなわち、少なくともＤＲＡＭが２個以上用い
られたシステムにおいて本願発明の効果が発揮される。
ただし、本願発明の半導体記憶装置のシステムは、コン
トローラと半導体記憶装置の両者に、あるいは半導体記
憶装置単体に、本願発明が特徴とする構成を備えてい
る。したがって本願発明は、半導体記憶装置単体とし
て、あるいはコントローラ単体として、市場に流通させ
ることが可能である。

【００５５】また、本願発明の半導体記憶装置のシステ
ムには、ＤＲＡＭのコントローラ内に、データ保持特性
が悪いセル、すなわちデータ保持電流が大きいセルを、
冗長なメモリセルによって置換し、これによって一部の
セルに特性が規格を満足できないＤＲＡＭを製品として
救済するための手段を付加することが好ましい。例えば
１つのチップ内の少数のメモリセルのデータ保持特性が
悪かった場合、すなわち、頻繁にリフレッシュを行う必
要があるメモリセルが少数存在した場合、これを特性試
験によって検知し、あらかじめ用意した予備の冗長メモ
リセルで置き換える構成を用いれば、通常の時間間隔で
のリフレッシュによって、データを保持することが可能
となる。本願発明は、メモリセル内の内部電源回路の動
作電流を低減する効果を奏するものであるから、上記の
ようなデータ保持特性が悪化したメモリセルに対する救
済措置を採るための手段を合わせて用いることで、リフ
レッシュ間隔を短くすることなく、すなわち、リフレッ
シュ電流を小さくすることができるメモリに本願発明を
適用することで、スタンバイ時のデータ保持電流を低減
する効果（割合）がさらに顕著となる。この点につい
て、図１５を参照してさらに詳細に説明する。

【００５６】図１５は、ＤＲＡＭのデータ保持電流と、
リフレッシュ時間の関係を示す図である。縦軸のデータ
保持電流は、たまに起きるリフレッシュの電流と、ＤＲ
ＡＭ内のＨＶＣ回路等に常時、流れる電流の総和であ
る。また、横軸のリフレッシュ時間はリフレッシュ動作
を行う時間間隔を意味している。ただし、縦軸および横
軸の数値は、大小の相対的な関係を示すための参考値で
ある。図１５は、リフレッシュ動作を行う間隔が短くな
るほど、平均のデータ保持電流が大きくなることを示し
ている。このような特性を有するＤＲＡＭに対して、上
記のようなメモリセルの救済措置を講じた場合、すなわ
ち、データ保持特性が悪いセルを冗長メモリセルで置き
換えた場合、短いリフレッシュ間隔を必要とするメモリ
セルを使用しなくなるので、リフレッシュ間隔を広くす
ることができ、それによってメモリ全体での平均のデー
タ保持電流を減らすことができる。

【００５７】このようにして、メモリの救済措置を講じ
ることでリフレッシュ電流の低減を図ると、メモリのデ
ータ保持電流に占める内部電源回路に流れる電流の割合
が増加する。したがって、さらにデータ保持電流を低減
しようとすると、たとえメモリセルのリフレッシュ電流
を限りなくゼロに近づけることができたとしても、ＨＶ
ＣＣジェネレータ等の回路の消費電流によって電流低減
効果は飽和してしまう。逆にみれば、本願発明は、デー
タ保持電流にリフレッシュの電流の占める割合が大きい
メモリに適用するよりも、メモリセルの救済手段を付加
する等して、データ保持電流にリフレッシュの電流が占
める割合の小さい半導体記憶装置にシステムに対して適
用した方が、本願発明はその効果をより顕著に奏するこ
とができる。メモリセルの救済措置を講じた後では、例
えば８個のＤＲＡＭからなるシステムでは、本願発明を
適用することで飽和電流をほとんど１／８にすることが
可能となる。

【００５８】本願発明によるコントローラにメモリセル
救済機能を具備させる場合の構成について図１６を参照
して説明する。図１６は、図１に示すコントローラ１２
に置き換えて用いることができるコントローラ１２ａの
内部構成と、ＤＲＡＭ１１，１１，…と、その周辺回路
とからなるメモリシステム（例えばメモリボード）を示
すブロック図である。図１６に示すコントローラ１２ａ
を用いてメモリボードを構成する場合、例えば８個のＤ
ＲＡＭ１１と、コントローラ１２ａのほか、不揮発メモ
リ１２００をメモリボード上に搭載する必要がある。こ
の不揮発メモリ１２００には、例えば製造時の性能試験
結果に基づいて、あらかじめＤＲＡＭ１１，１１，…内
でデータ保持特性が悪いセル、すなわち救済すべきセル
のアドレス情報を記憶しおく。

【００５９】コントローラ１２ａは、図２に示すＨＶＣ
回路２のほか、冗長制御に用いる、外部アドレスバスと
アドレス変換器１２０３間に設けられたアドレスバッフ
ァ１１１１と、外部データバスとセレクタ１２０５間に
設けられたＩ／Ｏバッファ１１１２と、予備メモリセル
アレイを複数組み備えるメモリセルアレイ１２０１と、
アドレス変換器１２０３から出力されたインデックスア
ドレスを入力してメモリセルアレイ１２０１にワード線
信号を出力するデコーダ１２０２と、不揮発メモリ１２
００から供給されるアドレス変換情報に基づいてアドレ
スバッファ１１１１から供給されるアドレスデータをイ
ンデックスアドレスとタグアドレスに振り分けて変換す
るアドレス変換器１２０３と、メモリセルアレイ１２０
１内のＴＡＧ情報とアドレス変換器１２０３から出力さ
れるタグアドレスとを比較する複数の比較器１２０４
と、各ＤＲＡＭ１１に接続されたデータバスとメモリセ
ルアレイ１２０１からのリダンダンシデータバス間に設
けられ、比較器１２０４から出力されるヒットフラグ、
メモリセルアレイ１２０１内のＩ／Ｏ情報（入出力情
報）、およびメモリセルアレイ１２０１のデータ部内の
リダンダンシデータ（置き換え用の冗長データ）を入力
して、ＤＲＡＭ１１内のデータとメモリセルアレイ１２
０１のリダンダンシデータとのいずれかを選択的に接続
するセレクタ１２０５と、不揮発メモリ１２００からメ
モリセルアレイ１２０１に対する書き込みデータのバッ
ファとなる書き込みバッファ１２０６とから構成されて
いる。

【００６０】上記の構成において、このコントローラ１
２ａは、システムの電源立ち上げ時に、メモリセルアレ
イ１２０１に、書き込みバッファ１２０６を介して外部
の不揮発メモリ１２００からデータ保持特性が悪いビッ
トのアドレス情報を書き込む。外部からのＤＲＡＭ１
１，１１，…に対するアクセス時には、メモリセルアレ
イ１２０１内のデータと、アドレスバッファ１１１１を
介して外部アドレスバスから入力された入力アドレスと
が、セットアソシアティブ方式で照合され、ヒットした
場合には、比較器１２０３からのヒットフラグが立つこ
とで、セレクタ１２０５によって、メモリセルアレイ１
２０１内の該当するリダンダンシデータによるビット置
換が実行される。この際、入力アドレスをインデックス
側にするかＴＡＧ側にするかは、アドレス変換情報に基
づいて、アドレス変換器１２０３で振り分けられる。

【００６１】外部から見た場合、１つのアドレスを入力
することで、ＤＲＡＭ１１，１１，…から入出力される
データと、救済用のメモリセルアレイ１２０１から入出
力されるデータとがセレクタ１２０５で選択されて入出
力されるので、外部からのアクセスは冗長構成部分の有
無によってなんら変更されない。

【００６２】なお、アドレス変換器１２０３による変換
方式は、不揮発メモリ１２００内のアドレス変換情報に
よって設定可能であり、デバイス単位で例えば製造時の
特性試験結果等に応じて変更することができる。実際の
置換すべきメモリセルのアドレス空間における分布状態
に合わせて、セットアソシアティブ方式における固定ア
ドレスの部分を最適に設定する。また、メモリセルアレ
イ１２０１のリフレッシュは、ＤＲＡＭ１１よりも頻繁
に行い、メモリセルアレイ１２０１のホールド時間を所
定値以上に確保できるようにすることが好ましい。ま
た、上記の構成において、メモリセルアレイ１２０１
は、ＤＲＡＭ１１と入出力バスを独立に設けられてビッ
ト救済データを提供するものであるが、メモリセルアレ
イ１２０１は、ＤＲＡＭ１１と同一のチップ上、すなわ
ちオンチップで設けることも可能である。

【００６３】以上述べたように、本願発明によれば、デ
ータ保持のスタンバイ状態の内部電源を、外部から供給
された電源によって駆動するようにしたので、ＤＲＡＭ
内の内部電源で消費される電流を削減することができ、
結果としてＤＲＡＭ全体のデータ保持電流を減らすこと
ができる。これは、データ保持のスタンバイ状態（デー
タリテンションモード）中にシステム内で動作している
内部電源回路の数を減らすことができるためである。ま
た、これは、半導体記憶装置の製品としては、補償容量
時間当たりのセルフリフレッシュの回数を減らすことを
意味している。

【００６４】なお、メモリボード（メモリジュール）の
形態で見た場合に、本願の実施の形態（例えば図１）
を、従来例（図１７）と比較した場合の特徴は、本願の
実施の形態において、各ＤＲＡＭと外部のコントローラ
の両者がＨＶＣ回路を有している点と、両者がＨＶＣ＿
ＥＸＴピンを持っている点と、ＤＲＡＭ内でスリープモ
ードの信号でＨＶＣ回路と外部ＨＶＣ電源とをスイッチ
ングしている点であり、従来例のものはこれらの特徴を
有していない。すなわち、従来例では、ＨＶＣＣ回路が
ＤＲＡＭ内にのみあり、コントローラ内には存在しな
い。また、従来例ではＨＶＣＣ回路から外部に信号が出
ているわけでもない。さらに、従来例は降圧電位すなわ
ちＶＣＬに係る構成を備えているだけであって、本願実
施形態のようにＨＶＣＣを制御するための構成を備えて
おらず、また、複数のＤＲＡＭでＨＶＣＣ等の内部電源
を共通化するような構成も備えていない。

【００６５】

【発明の効果】上記のように、本発明によれば、ＤＲＡ
Ｍ等の半導体記憶装置内の内部電源回路が生成する内部
電位を外部から各半導体記憶装置へと供給可能としたの
で、各半導体記憶装置内に設けられている内部電源回路
を非動作とするが可能となり、スタンバイ時における消
費電流を大幅に低減することができる。したがって、半
導体記憶装置システムにおけるスタンバイ時のデータ保
持電流を従来に比べ大幅に低減することが可能となる。

【図面の簡単な説明】

【図１】 本発明による半導体記憶装置のシステムの実
施の形態（実施形態１：メモリボード１）を示すブロッ
ク図。

【図２】 図１のコントローラ１２内の内部電源回路
（ＨＶＣ回路２）を示す回路図。

【図３】 図１のＤＲＡＭ１１の構成を示す回路図。

【図４】 図２のＨＶＣ回路２の変形例（ＨＶＣ回路２
ｃ）を示す回路図。

【図５】 本発明による半導体記憶装置の他の実施の形
態（実施形態２：ＤＲＡＭ１１ａ）を示す回路ブロック
図。

【図６】 図３のメモリセル１１０ｂを構成するｎ−Ｍ
ＯＳトランジスタＭ２０の縦構造を示すチップの断面
図。

【図７】 図５の基板電位生成回路５０の内部回路を説
明するための回路図。

【図８】 本発明による半導体記憶装置のシステムの他
の実施の形態（実施形態３：メモリボード１ｂ）を示す
ブロック図。

【図９】 図１のメモリボード１ｂの内部構成および動
作を説明するためのブロック図。

【図１０】 図１のメモリボード１ｂの動作を説明する
ためのタイミングチャート。

【図１１】 図１のメモリボード１ｂの他の動作を説明
するためのタイミングチャート。

【図１２】 図１のＤＲＡＭ１１等で用いられる内部電
源の複数の電位の高さを示す説明図。

【図１３】 メモリセルにおける図１２の各電位の印加
点を示す説明図。

【図１４】 図１２の昇圧電位ＶＢＯＯＴの生成回路の
一例を示す回路図。

【図１５】 ＤＲＡＭのリフレッシュ時間とデータ保持
電流の関係を示す特性図。

【図１６】 図１のコントローラ１２の変形例（コント
ローラ１２ａ）を説明するためのブロック図。

【図１７】 従来のメモリボード１００の構成を示すブ
ロック図。

【図１８】 図１７のコントローラ１２０内の内部電源
回路１２０の構成を示す回路ブロック図。

【図１９】 図１７のＤＲＡＭ１１０内の内部構成を示
す回路図。

【符号の説明】

１，１ｂ メモリボード ２，２ａ，２ｃ ＨＶＣ回路（内部電源回路） １１，１１ａ，１１ｂ ＤＲＡＭ １２，１２ａ コントローラ ５１ レベル変換回路 １１０ｂ メモリセル

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 複数のメモリセルと、複数のメモリセル
   に印加される内部電位を、外部から供給される電源電位
   から半導体記憶装置内部で生成する内部電源回路と、複
   数のメモリセルがデータ保持状態にある場合に、それら
   のメモリセルがリフレッシュ動作を行っていないとき
   に、内部電源回路を停止する内部電源回路停止手段とを
   備え、前記内部電源回路の出力節点が、スイッチ手段を
   介して、半導体記憶装置外部へ接続可能である半導体記
   憶装置を複数備えるシステムであって、 前記内部電源回路の出力節点をスイッチ手段を介して半
   導体記憶装置外部へ接続するための半導体記憶装置の外
   部端子を、各半導体記憶装置間で相互に接続し、 １つの半導体記憶装置をマスタとして内部電源回路を動
   作させるとともに、スイッチ手段を閉成させ、 他の半導体記憶装置をスレーブとして前記内部電源回路
   停止手段による停止制御を実行し、 前記マスタとスレーブの状態を動的に切り替え制御する
   調停手段を備えた ことを特徴とする半導体記憶装置のシ
   ステム。
2. 【請求項２】 前記各半導体記憶装置は、複数のメモリ
   セルがデータ保持状態にある場合にそれらのメモリセル
   がリフレッシュ動作を行っていないときに前記スイッチ
   手段を閉成させる制御手段を備えることを特徴とする請
   求項１記載の半導体記憶装置のシステム。
3. 【請求項３】 前記調停手段が、各半導体記憶装置のう
   ちでスレーブ状態にある半導体記憶装置でのみ、リフレ
   ッシュ動作を実行可能とする制御を行うことを特徴とす
   る請求項１又は２記載の半導体記憶装置のシステム。
4. 【請求項４】 リフレッシュ動作を行う半導体記憶装置
   において、前記スイッチ手段を開放させる制御を行うこ
   とを特徴とする請求項３記載の半導体記憶装置のシステ
   ム。
5. 【請求項５】 さらに、データ保持特性が悪いメモリセ
   ルを冗長メモリセルによって置換する置換手段を備える
   ことを特徴とする請求項１〜４のいずれか１項に記載の
   半導体記憶装置のシステム。