JPH06215561A - ダイナミック型ｒａｍ - Google Patents

Abstract

(57)【要約】 【目的】 高集積化及び低消費電力化の実現やバッテリ
ーバックアップに適したダイナミック型ＲＡＭを提供す
る。 【構成】 セルフリフレッシュ動作を行わせるＣＭＯＳ
リングオシレータの論理ゲート段数を、同一チップ内に
形成された電源電圧を感知するレベル判定回路又は温度
モニタの出力結果により切り替えて発振周期を補正す
る。 【効果】 電源電圧の変化や温度変化に対応したダイナ
ミック型メモリセルの情報保持時間に適合するようセル
フリフレッシュ周期が切り替えられるので、メモリセル
側では必要最小のキャパシタ容量値にできることによる
高集積化とリフレッシュ回数を低減できることによる低
消費電力化が図られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はダイナミック型ＲＡＭ
（ランダム・アクセス・メモリ）に関し、内部発振器に
よるセルフリフレッシュ動作を行う機能を備えたものに
利用して有効な技術に関するものである。

【０００２】

【従来の技術】ＣＭＯＳ論理ゲートを複数段連結してリ
ングオシレータを構成し、セルフリフレッシュ動作を行
わせるようにしたダイナミック型ＲＡＭがある。

【０００３】

【発明が解決しようとする課題】従来のＣＭＯＳ論理ゲ
ートを複数段連結して構成するリングオシレータの発振
周期は、｛ＣＭＯＳ論理ゲート遅延×論理段数÷２｝で
決まるため、電源電圧の低下またはチップ温度の上昇に
よりＣＭＯＳ論理ゲートの遅延が大きくなり、リングオ
シレータの発振周期が長くなる。ダイナミック型ＲＡＭ
ではリングオシレータの発振周期をもとにセルフリフレ
ッシュを行っているため、電源電圧が下がり、メモリセ
ルへの書き込み電荷が少なくなった場合や、チップ温度
が上昇してメモリセルからの電荷のリーク量が大きくな
った時にはリフレッシュ周期を短くしなければならない
が、リングオシレータでは逆にリフレッシュ周期を長く
してしまうという問題がある。

【０００４】従来のダイナミック型ＲＡＭでは、上記電
源電圧の低下や温度上昇によるメモリセルの情報保持時
間とリフレッシュ周期の変動を見込んでメモリセル容量
を増加させたり、リフレッシュ周期を短く設定する等の
方法がとられていたが、メモリセル面積の増加により高
集積化の妨げるという問題やセルフリフレッシュ時の消
費電力を増大させるという問題が生じる。

【０００５】この発明の目的は、高集積化及び低消費電
力化を図ったダイナミック型ＲＡＭを提供することにあ
る。この発明の他の目的は、バッテリーバックアップに
適したダイナミック型ＲＡＭを提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、セルフリフレッシュ動作を
行わせるＣＭＯＳリングオシレータの論理ゲート段数
を、同一チップ内に形成された電源電圧を感知するレベ
ル判定回路又は温度モニタの出力結果により切り替えて
発振周期を補正する。

【０００７】

【作用】上記した手段によれば、電源電圧の変化や温度
変化に対応したダイナミック型メモリセルの情報保持時
間に適合するようセルフリフレッシュ周期が切り替えら
れるので、メモリセル側では必要最小のキャパシタ容量
値にできることによる高集積化とリフレッシュ回数を低
減できることによる低消費電力化が図られる。

【０００８】

【実施例】図１には、この発明に係るセルフリフレッシ
ュ用の発振回路の一実施例の回路図が示されている。同
図の各回路素子は、公知の半導体集積回路の製造技術に
よって、ダイナミック型ＲＡＭを構成する他の回路素子
とともに単結晶シリコンのような１個の半導体基板上に
おいて形成される。

【０００９】同図において、破線枠で示された回路ａ及
び回路ａ’は電源電圧のレベル判定回路及温度モニタ回
路である。回路ａに示す電源電圧レベル判定回路及び温
度モニタ回路内のＱ１からＱｎはＭＯＳＦＥＴであり、
チャンネル（バックゲート）部分に矢印が付されたのは
Ｐチャンネル型ＭＯＳＦＥＴであり、矢印が付されてな
いのはＮチャンネル型ＭＯＳＦＥＴである。Ｒ１、Ｒ２
は抵抗であり、拡散層抵抗または、金属配線抵抗で形成
される。

【００１０】抵抗Ｒ２は抵抗Ｒ１に対して温度依存性が
大きい材料で形成されており、温度が上昇すると抵抗Ｒ
１，Ｒ２からなる抵抗分割比が上昇する回路が構成され
る。回路ａ’は回路ａと同様に構成されているが、電源
から直列に接続されたＭＯＳＦＥＴの数、及びＲ１，Ｒ
２の抵抗値が異なる。すなわち、回路ａと回路ａ’と
は、感知する電源電圧と温度が異なるように設定され
る。

【００１１】回路ｂはリングオシレータであり、ＩＮＶ
１からＩＮＶｎはＣＭＯＳインバータであり、ＮＡＮＤ
１からＮＡＮＤ４はＮＡＮＤゲートである。図中の回路
ｃは電源電圧、温度判定回路を一定間隔で間欠的に動作
させるためのカウンタ（分周回路）であり、リングオシ
レータからの出力をカウントし、回路ａ及び回路ａ’を
数カウント毎に１回の割合で間欠的に動作させる。これ
は、電源電圧や温度が、短い時間内に頻繁に変化するこ
とがないことに着目し、実質的に問題ない長い時間間隔
で間欠的に感知すれば足りるからである。これにより、
回路ａ及び回路ａ’の抵抗Ｒ１，Ｒ２及びＲ１’，Ｒ
２’や直列ＭＯＳＦＥＴ回路には常に貫通電流が流れる
ことはなく、大幅に消費電流を抑えることが出来る。

【００１２】個々の回路動作を説明すると、電源電圧、
温度モニタ回路ａは、ＭＯＳＦＥＴＱ４〜Ｑｎにより電
源電圧よりプルダウンされた電位をＱ１，Ｑ２からなる
インバータのＰＭＯＳのソース電源に用い、抵抗Ｒ１，
Ｒ２で電源を抵抗分割したレベルをゲート入力すること
により、電源電圧レベルがＭＯＳＦＥＴＱ４〜Ｑｎの段
数およびＭＯＳＦＥＴのしきい値により任意に決まる値
より低くなった場合、抵抗Ｒ１，Ｒ２で電源を抵抗分割
したレベルがインバータの論理しきい値より高いと判定
されて出力が反転する。

【００１３】チップ温度が上昇した場合も、抵抗Ｒ１，
Ｒ２の温度特性が異なることから、抵抗分割比が上昇
し、インバータの論理しきい値より高いと判定され、出
力が反転する。電源電圧、温度判定回路ａ’も上記回路
ａと基本的には同様の動作をするが、電源から直列に接
続されたＭＯＳＦＥＴの数及び抵抗Ｒ１’，Ｒ２’の値
が異なるため、回路ａより更に電源電圧が低下した場合
またはチップ温度が上昇した場合に出力がハイレベルに
される。

【００１４】回路ｂのリングオシレータはＩＮＶ３〜Ｉ
ＮＶｎ及びＮＡＮＤ３〜ＮＡＮＤ６からなる奇数段の論
理ゲートをループすることにより、（ＣＭＯＳ論理ゲー
ト遅延×論理段数÷２）で決まる周期で自己発振する。

【００１５】以下に本回路の動作について電源電圧が変
動した場合を例に説明する。電源電圧が電源電圧レベル
判定回路ａのＭＯＳＦＥＴＱ４〜Ｑｎの段数およびＭＯ
ＳＦＥＴのしきい値により任意に決まる値より高い場
合、回路ａの出力Ｓ１はロウレベルとなり、ＮＡＮＤ１
のゲートを閉じているためリングオシレータはループＬ
１で発振する。

【００１６】もし、電源電圧が変動し回路ａの設定値を
下回った場合、電源電圧が低下したことによりＣＭＯＳ
論理ゲートの遅延が大きくなるが、電源電圧レベル判定
回路の出力インバータＳ１が反転してハイレベルとな
り、リングオシレータのＬ１のループを閉じ、ＮＡＮＤ
１のゲートを開いてこれを経由する論理段数の少ないル
ープＬ２で発振し発振周波数を補正する。

【００１７】更に電源電圧が低下した場合は、次ぎに電
源電圧レベル判定回路ａ’が同様に動作し出力信号Ｓ２
が反転してハイレベルになり、リングオシレータのＬ２
のループを閉じ、更に論理段数の少ないＮＡＮＤ２を経
由するループＬ３で発振し、発振周期を補正する。

【００１８】回路ｃは上記の回路ａ及びａ’に定常的に
貫通電流が流れることを防ぐため設けられた回路であ
り、リングオシレータの発信パルスをカウントし、定期
的にハイレベルを出力する。これを受けるインバータ回
路ＩＮＶｃのロウレベルの出力信号により、Ｐチャンネ
ル型ＭＯＳＦＥＴＱ３がオン状態なって回路ａでは抵抗
分割回路の電圧判定動作が開始される。この判定出力Ｓ
１はクロックドインバータＣＩＮ１により伝達される
が、回路ｃからの信号がロウレベルに変わって上記Ｐチ
ャンネル型ＭＯＳＦＥＴＱ３がオフ状態にされる、上記
判定出力Ｓ１はＣＩＮ２及びＩＮＶａによりラッチされ
る。他の回路ａ’でもＰチャンネル型ＭＯＳＦＥＴＱ
３’のスイッチ制御とラッチ回路の制御が同様に行われ
る。

【００１９】図２には、この発明に係るリングオシレー
タの動作を説明するためのタイミング図が示されてい
る。同図には、電源電圧レベル判定等の補正用トリガー
信号Ｓ１，Ｓ２により発振周期の切り変わる様子が示さ
れている。同図は論理シミュレータを用いて解析した値
であり、電源電圧を一定にしているため、トリガー信号
Ｓ１，Ｓ２の入力により発振周期が変わっていく様子が
示されている。実際の使用では、電源電圧の低下により
論理ゲートの遅延が大きくなり発振周期が長くなるのを
補正するように作用する。この実施例における補正と
は、発振周波数を一定の周波数に安定させるというもの
ではなく、ダイナミック型メモリセルの情報保持時間に
合わせたリフレッシュ周期の補正である。

【００２０】上記実施例は電源電圧による切り替えポイ
ントを二つだけ設けているが、切り替えポイントは数段
にわたっても良いことはいうまでもない。補正のための
トリガーは電源電圧、温度以外の信号でも良く、複数の
トリガーを併用することも可能であることはいうまでも
ない。電源電圧、温度モニタ回路は、本実施例以外の回
路構成でも可能であることはいうまでもない。

【００２１】図１０に、本発明のＤＲＡＭ（ダイナミッ
ク型ＲＡＭ）を用いたＩＣカードの要部概略図を示す。
プラスチック基板上に本発明のＤＲＡＭ及びマイクロコ
ントローラが搭載されている。上記マイクロコントロー
ラは本発明のＤＲＡＭ用制御回路であって、本発明のＤ
ＲＡＭのメモリアクセス動作を制御する。また、本発明
のＤＲＡＭ及びマイクロコントローラの内部配線と上記
プラスチック基板上の配線とは互いに接続されている。
さらに上記コネクタと上記プラスチック基板上の配線と
が電気的に接続されており、上記コネクタと外部のシス
テムにおけるインターフェース回路とを接続する。ま
た、バッテリーが搭載されており、システムから取り外
されたときには、バッテリーバックアップが行われる。
このことによって、ダイナミック型ＲＡＭを用いつつ、
各種システムの情報記憶を行うＩＣカードとして使用す
ることが出来る。

【００２２】本実施例では本発明のＤＲＡＭ用制御回路
としてのマイクロコントローラをＩＣカードに内蔵した
場合の例を示したが、上記マイクロコントローラをＩＣ
カード内に設けず、独立に形成しても良い。このＩＣカ
ードを従来のフロッピーディスクのようにワークステー
ション以下の小型及び携帯用のコンピュータシステムに
おける交換可能な補助記憶媒体として利用すれば、ディ
スクを回転させる必要が無く、システム全体の小型化，
軽量化および薄型化が図れるとともに、消費電力を低減
でき、さらにフラッシュＥＰＲＯＭに比べて情報を高速
に読み書きできるので、システム全体としての処理能力
が向上する。

【００２３】上記のようにバックアップ電池を備えてお
り、ＤＲＡＭメモリカードに外部からの電源供給がある
場合は、ＤＲＡＭ内部で通常電源電圧範囲で上述の電源
電圧、温度の変動に対応して発振周期を補正するリング
オシレータが作用する。カードをシステムから抜き去っ
た場合、メモリカードは通常電源電圧よりも低い電圧の
バックアップ電池により情報を保持される。これによ
り、電流消費が少なくなり、バッテリー寿命を長くする
ことができる。

【００２４】この情報保持状態において、本願の電源電
圧判定回路により、バックアップ電池モードに切り替わ
る。低消費電力の為にリフレッシュ動作に不要の回路が
停止されるとともに、リングオシレータの発振周期が最
適化されることにより、低電圧でのセルフルフレッシュ
に適したリフレッシュカウントアップ、後述するような
内部定電圧発生回路( ワード線電位、基板電位) の動作
周期が設定される。

【００２５】外部からの電源供給が始まった場合は、メ
モリセル内の書き込み電位はバッテリーによる低電圧に
対応して低くなっており、本願の電源電圧判定回路によ
り、誤動作防止の為に一度通常電圧の下でセルフリフレ
ッシュを行ってから、通常の書き込み読み出し動作が可
能になる。

【００２６】図３には、この発明が適用されたダイナミ
ック型ＲＡＭの一実施例のブロック図が示されている。
同図の各回路ブロックは、公知の半導体集積回路の製造
技術よって、単結晶シリコンのような１個の半導体基板
上において形成される。同図における各回路ブロック
は、実際の半導体チップにおける幾何学的な配置に合わ
せて描かれている。本願において、ＭＯＳＦＥＴは絶縁
ゲート型電界効果トランジスタ（ＩＧＦＥＴ）の意味で
用いている。

【００２７】この実施例においては、メモリの大容量化
に伴うチップサイズの大型化による制御信号やメモリア
レイ駆動信号といった各種配線長が長くされることによ
って動作速度も遅くされてしまうのを防ぐ等のために、
ＲＡＭを構成するメモリアレイ部とそのアドレス選択等
を行う周辺部との配置に次のような工夫が行われてい
る。

【００２８】同図において、チップの縦中央部と横中央
部とから形作られる十文字エリアが設けられる。この十
文字エリアには主に周辺回路が配置され、上記十文字エ
リアにより４分割されたエリアにはメモリアレイが配置
される。すなわち、チップの縦方向と横方向の中央部に
十文字状のエリアを設け、それにより４つに分割された
エリアにメモリアレイが形成される。特に制限されない
が、上記４つのメモリアレイは、後述するようにそれぞ
れが約４Ｍビットの記憶容量を持つようにされる。これ
に応じて４つのメモリアレイ全体では、約１６Ｍビット
の大記憶容量を持つものとされる。

【００２９】１つのメモリマット１は、横方向にワード
線が延長するよう配置され、縦方向に一対からなる平行
に配置される相補ビット線（データ線又はディジット
線）が延長するよう配置される。メモリマット１は、セ
ンスアンプ２を中心にして左右に一対が配置される。セ
ンスアンプ２は、左右に配置される一対のメモリマット
１に対して共通に用いられるという、いわゆるシェアー
ドセンスアンプ方式とされる。

【００３０】上記４つに分割されたメモリアレイのう
ち、中央部側ににＹ選択回路５がそれぞれ設けられる。
Ｙ選択線はＹ選択回路５からそれに対応するメモリアレ
イの複数のメモリマット上を延長するよう延びて、各メ
モリマットのカラムスイッチ用ＭＯＳＦＥＴのゲートの
スイッチ制御を行う。

【００３１】上記チップの横方向の中央部のうち、右側
の部分にはＸアドレスバッファ、Ｘ冗長回路及びＸアド
レスドライバ（論理段）とからなるＸ系回路１０と、Ｒ
ＡＳ系制御信号回路１１、ＷＥ系信号制御回路１２及び
基準電圧発生回路１６がそれぞれ設けられる。上記チッ
プの横方向の中央部のうち、左側の部分にはＹアドレス
バッファ、Ｙ冗長回路及びＹアドレスドライバ（論理
段）とからなるＹ系回路１３と、ＣＡＳ系制御信号回路
１４及びテスト回路１５がそれぞれ設けられる。

【００３２】上記のように、アドレスバッファとそれに
対応したアドレス比較回路を含む冗長回路、制御クロッ
ク発生を行うＣＡＳ，ＲＡＳ系制御信号回路等を一個所
に集中配置すると、例えば配線チャンネルを挟んでクロ
ック発生回路と他の回路を振り分けること、言い換える
ならば上記配線チャンネルを共用化することによって高
集積化が可能になるとともに、アドレスドライバ（論理
段）等に最短で等距離で信号を伝えることができる。

【００３３】ＲＡＳ系制御回路１１は、ロウアドレスス
トローブ信号ＲＡＳＢを受けてＸアドレスバッファを活
性化するために用いられる。Ｘアドレスバッファに取り
込まれたアドレス信号はＸ系の冗長回路に供給される。
ここで、記憶された不良アドレスとの比較が行われて、
冗長回路への切り換えることの有無が判定される。その
結果と上記アドレス信号とは、Ｘ系のプリデコーダに供
給される。ここで、プレデコード信号が形成され、各メ
モリアレイに対応して設けられるＸアドレスドライバを
介して、前記のようなメモリマットに対応して設けられ
るそれぞれのＸデコーダ３に供給される。

【００３４】一方、上記ＲＡＳ系の内部信号は、ＷＥ系
のコントロール回路とＣＡＳ系のコントロール回路に供
給される。例えば、上記ＲＡＳＢ信号とカラムアドレス
ストローブ信号ＣＡＳＢ及びライトイネーブル信号ＷＥ
Ｂとの入力順序の判定から、テストモード（ＷＣＢＲ）
オートリフレッシュモード（ＣＢＲ）、セルフリフレッ
シュモード等の動作モードの識別が行われる。前記の電
源電圧の電圧レベル判定回路及び温度モニタ及びこれに
よって制御されるリングオシレータは、ＲＡＳ系制御回
路１１に含まれる。

【００３５】テストモードのときには、テスト回路１５
が活性化され、そのとき供給される特定のアドレス信号
に従いテストファンクションが設定される。セルフリフ
レッシュモードでは、前記リングオシレータが動作状態
にされて、リフレッシュアドレス歩進用のパルスが形成
される。セルフリフレッシュ動作では、前記のような電
源電圧や温度の変化に対応してリフレッシュ周期が自動
的に切り替えられる。オートリフレッシュモードでは、
外部から供給されるＲＡＳＢ信号をクロックとしてリフ
レッシュアドレスの歩進動作が行われる。

【００３６】ＣＡＳ系の制御回路１４は、信号ＣＡＳＢ
を受けてＹ系の各種制御信号を形成するために用いられ
る。信号ＣＡＳＢのロウレベルへの変化に同期してＹア
ドレスバッファに取り込まれたアドレス信号は、Ｙ系の
冗長回路に供給される。ここで記憶された不良アドレス
との比較が行われて、冗長回路への切り換えの有無が判
定される。その結果と上記アドレス信号は、Ｙ系のプリ
デコーダに供給される。プリデコーダは、プレデコード
信号を形成する。このプリデコード信号は、４つからな
る各メモリアレイ対応して設けられるＹアドレスドライ
バを介して、それぞれのＹデコーダに供給される一方、
上記ＣＡＳ系制御回路１４は、前記のようにＲＡＳＢ信
号とＷＥＢ信号とを受けてその入力順序の判定からテス
トモードを判定すると、隣接するテスト回路１５を活性
化させる。

【００３７】上記チップの縦方向の中央部のうち、上側
の部分にはこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。そのうち、左右４組ずつのメモリマット
とセンスアンプに対応して４個からなるメインアンプ７
が設けられる。この他、この縦中央上部には、内部降圧
電圧を受けてワード線選択用等の昇圧電圧発生回路２１
や、アドレス信号や制御信号等の入力信号に対応した入
力パッドエリア９Ｂ及び９Ｃが設けられる。

【００３８】この実施例では、昇圧電圧発生回路２１
は、前記セルフリフレッシュ用のリングオシレータによ
り形成された発振パルスを入力パルスとするチャージポ
ンプ回路により形成される。上記のようにリングオシレ
ータは、電源電圧の低下に対応して発振パルスの周波数
が低下してしまうのを補正するように、言い換えるなら
ば、発振パルスの周波数を高くするように動作するか
ら、電源電圧の低下に対応して昇圧電圧が低下してしま
うのを防ぐことができる。これにより、前記バッテリー
バックアップのように動作電圧が低くされても、メモリ
セルのフルライトに必要なワード線の選択電圧を得るこ
とができる。

【００３９】この実施例では１つのブロックには８個の
メモリマット１と４個のセンスアンプ２が配置され、上
記縦軸を中心として左右対称的に合計１６個のメモリマ
ット１と８個のセンスアンプ２が割り当てられる。この
構成では、４個からなる少ないメインアンプ７を用いつ
つ、各センスアンプ２からの増幅信号を短い信号伝播経
路によりメンアンプ７に伝えることができる。

【００４０】上記チップの縦方向の中央部のうち、下側
の部分にもこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。そのうち、左右４組ずつのメモリマット
とセンスアンプに対応して４個からなるメインアンプ７
が設けられる。

【００４１】上記の他、電源電圧を受けて基板に供給す
べき負のバイアス電圧を形成する基板電圧発生回路１８
や、アドレス信号や制御信号等の入力信号に対応した入
力パッドエリア９Ａ及びデータ出力バッファ回路１９及
びデータ入力バッファ回路２０が設けられる。基板電圧
発生回路１８を構成するチャージポンプ回路の入力パル
スも、上記同様に図１のリングオシータの発振パルスを
用いて、電源電圧が低下したときも十分な基板電圧を得
るようにしてもよい。上記同様に４個のような少ない数
からなるメインアンプ７を用いつつ、各センスアンプ２
からの増幅信号を短い信号伝播経路によりメインアンプ
７に伝えることができる。

【００４２】同図では省略されているが、上記縦中央部
の領域には上記のようなエリア９Ａ〜９Ｃの他にも、各
種のボンディングパッドが配置される。これらのボンデ
ィングパッドの例としては外部電源供給用のパッドあ
り、入力のレベルマージンを大きくするため、言い換え
るならば電源インピーダンスを低くするために回路の接
地電位を供給するパッドは、合計で十数個と比較的多く
ほぼ一直線上に並んで配置される。これらの接地電位用
パッドは、ＬＯＣ技術により形成される縦方向に延びる
接地電位用リードに接続される。これら接地用パッドの
うち、ワード線のクリア、ワードドライバの非選択ワー
ド線のカップリングによる浮き上がり防止用のために特
に設けられるたものや、センスアンプのコモンソース用
として設けられもの等のように主として電源インピーダ
ンスを下げる目的で設けられる。

【００４３】これにより、回路の接地電位は内部回路の
動作に対して電源インピーダンスが低くされ、かつ上記
のごとく複数種類に分けられた内部回路間の接地配線
が、ＬＯＣリードフレームとボンディングワイヤとから
なるローパスフィルタで接続されることになるからノイ
ズの発生を最小に抑えるとともに、内部回路間の回路接
地線ノイズの伝播も最小に抑えることができる。

【００４４】アドレス入力用のパッドＡ０〜Ａ１１と、
ＲＡＳ、ＣＡＳ、ＷＥ及びＯＥのような制御信号用のバ
ッドは上記エリア９Ａ〜９Ｃに配置される。この他にデ
ータ入力用やデータ出力用のバッドやボンディングマス
ター用、モニタ用及びモニタ用パッド制御のために以下
のパッドも設けられる。ボンディングマスター用として
はスタティックカラムモードを指定するためのもの、ニ
ブルモード及び×４ビット構成時のライトマスク機能を
指定するためのものがある。モニタ用としては内部電圧
ＶＢＢ、ＶＣＨがある。

【００４５】ＶＣＨは上記内部電圧ＶＤＬを受けて約
５．３Ｖに昇圧されたワード線の選択レベル、シェアー
ドスイッチＭＯＳＦＥＴを選択するブースト電源電圧で
ある。ＶＢＢは−２Ｖのような基板バックバイアス電
圧、ＶＰＬはメモリセルのプレート電圧であり、前記の
ように誘電体膜のリーク電流の方向性に対応してビット
線のハイレベルとロウレベルの中点電位から偏倚して設
定されている。

【００４６】上記Ｘ系の選択動作により、各メモリブロ
ックでは１本ずつのワード線が選択される。すなわち、
各メモリブロックでは同図で斜線を付したような１つの
メモリマットと１つのセンスアンプが動作させられる。
このようなメモリブロックの分割とそれに対応したワー
ド線の選択動作及びセンスアンプの活性化により、特定
配線に大電流が集中して流れて比較的大きなレベルのノ
イズが発生することを防止できる。

【００４７】図４には、この発明に係るダイナミック型
ＲＡＭのメモリアレイ部の一実施例の回路図が示されて
いる。同図において、例示的に示されたメモリアレイＭ
ＡＲＹは、特に制限されないが、２交点（折り返しビッ
ト線）方式とされる。同図には、その一対の行が代表と
して例示的に示されている。一対の平行に配置された相
補ビット線Ｂ０Ｔ、Ｂ０Ｂに、アドレス選択用ＭＯＳＦ
ＥＴＱｍと情報記憶用キャパシタＣｓとで構成された複
数のメモリセルのそれぞれの入出力ノードが同図に示す
ように所定の規則性をもって配分されて結合されてい
る。

【００４８】同図では省略されているが、上記ビット線
Ｂ０Ｔ，Ｂ０Ｂにはプリチャージ回路を構成するスイッ
チＭＯＳＦＥＴが設けられる。このスイッチＭＯＳＦＥ
Ｔは、チップ非選択状態に発生されるプリチャージ信号
が供給されることによって、チップ非選択状態のとき又
はメモリセルが選択状態にされる前にオン状態にされ
る。これにより、前の動作サイクルにおいて、ＣＭＯＳ
センスアンプの増幅動作による相補ビット線Ｂ０Ｔ，Ｂ
０Ｂのハイレベルとロウレベルを短絡して、相補ビット
線Ｂ０Ｔ，Ｂ０Ｂを約ＶＣＬ／２（ＨＶＣ）のプリチャ
ージ電圧とする。

【００４９】特に制限されないが、チップが比較的長い
時間非選択状態に置かれる場合、上記プリチャージレベ
ルは、リーク電流等によって低下する。そこで、スイッ
チＭＯＳＦＥＴを設けて、ハーフプリチャージ電圧を供
給するようにする。このハーフプリチャージ電圧を形成
する電圧発生回路は、その具体的回路は図示しないが、
上記リーク電流等を補うよう比較的小さな電流供給能力
しか持たないようにされる。これによって、消費電力が
増大するのを抑えている。

【００５０】ＤＲＡＭのチップ非選択状態等により上記
プリチャージＭＯＳＦＥＴがオン状態にされる前に、上
記センスアンプは非動作状態にされる。このとき、上記
相補ビット線Ｂ０Ｔ，Ｂ０Ｂはハイインピーダンス状態
でハイレベルとロウレベルを保持するものとなってい
る。また、ＤＲＡＭが動作状態にされると、センスアン
プが動作状態にされる前に上記プリチャージＭＯＳＦＥ
Ｔはオフ状態にされる。

【００５１】これにより、相補ビット線Ｂ０Ｔ，Ｂ０Ｂ
は、ハイインピーダンス状態で上記ハーフプリチャージ
レベルを保持するものである。このようなハーフプリチ
ャージ方式にあっては、相補ビット線Ｂ０Ｔ，Ｂ０Ｂの
ハイレベルとロウレベルを単に短絡して形成するもので
あるので、低消費電力化が図られる。センスアンプの増
幅動作において、上記プリチャージレベルを中心として
相補ビット線Ｂ０Ｔ，Ｂ０Ｂがハイレベルとロウレベル
のようにコモンモードで変化するので、容量カップリン
グにより発生するノイズレベルを低減できるものとな
る。

【００５２】Ｘ（ロウ）アドレスデコーダは、特に制限
されないが、ゲート回路Ｇ１〜Ｇ４からなる第１のアド
レスデコーダ回路と、単位回路ＵＸＤＣＲのような第２
のアドレスデコーダ回路からなるように２分割されて構
成される。同図には、第２のアドレスデコーダ回路を構
成する１回路分（単位回路）ＵＸＤＣＲと、第１のアド
レスデコーダ回路を構成するノア（ＮＯＲ）ゲート回路
Ｇ１〜Ｇ４が示されている。同図においては、ゲート回
路Ｇ２とＧ３は回路記号が省略されている。

【００５３】上記単位回路ＵＸＤＣＲは、ワード線４本
分のデコード信号を形成する。第１のＸデコーダ回路を
構成する４個のゲート回路Ｇ１〜Ｇ４には、下位２ビッ
トのアドレス信号に対応したワード線選択信号ｘ０，ｘ
１の組み合わせにより４通りのワード線選択タイミング
信号φx0ないしφx3を形成する。これらのワード線選択
タイミング信号φx0〜φx3は、伝送ゲート上記ＭＯＳＦ
ＥＴＱ２０〜Ｑ２３を介して単位のワード線ドライバＵ
ＷＤ０〜ＵＷＤ３に入力される。

【００５４】ワード線ドライバＷＤは、単位回路ＵＷＤ
０が代表として例示的に示されているように、Ｐチャン
ネルＭＯＳＦＥＴＱ２６とＮチャンネルＭＯＳＦＥＴＱ
２７からなるＣＭＯＳ駆動回路と、その入力と動作電圧
端子ＶＣＨとの間に設けられたＰチャンネルＭＯＳＦＥ
ＴＱ２４，Ｑ２５から構成される。ＰチャンネルＭＯＳ
ＦＥＴＱ２４のゲートにはレベル変換回路によりレベル
変換されたプリチャージ信号ｗｐｈが供給される。Ｐチ
ャンネルＭＯＳＦＥＴＱ２５のゲートにはワード線Ｗ０
の駆動出力が供給される。

【００５５】ＭＯＳＦＥＴＱ２５は、電源電圧ＶＣＣに
従って形成されたワード線選択タイミング信号φx0がハ
イレベルにされて、ワード線Ｗ０を接地電位のような非
選択レベルにするとき、そのロウレベルを受けてＣＭＯ
Ｓ回路の入力レベルを高電圧ＶＣＨまでプルアップして
ＰチャンネルＭＯＳＦＥＴＱ２６を確実にオフ状態にす
る。これにより、非選択のワード線に対応したＣＭＯＳ
駆動回路を構成するＰチャンネルＭＯＳＦＥＴＱ２６と
Ｑ２７との間で直流電流が消費されるのを防ぐものであ
る。

【００５６】Ｘアドレスデコーダを上記のように２分割
することによって、第２のＸアドレスデコーダ回路を構
成する単位回路ＵＸＤＣＲのピッチ（間隔）とワード線
のピッチとを合わせることができる。その結果、無駄な
空間が半導体基板上に生じなくすることができる。

【００５７】ワード線の遠端側と回路の接地電位との間
にはスイッチＭＯＳＦＥＴＱ１〜Ｑ４等が設けられる。
これらのスイッチＭＯＳＦＥＴＱ１〜Ｑ４のゲートに
は、それに対応したワード線Ｗ０〜Ｗ３に供給される選
択信号とは逆相の信号ＷＣ０〜ＷＣ３が供給される。こ
れにより、選択されたワード線に対応したスイッチＭＯ
ＳＦＥＴのみがオフ状態に、他のスイッチＭＯＳＦＥＴ
はオン状態にされる。これにより、選択ワード線の立ち
上がりによる容量結合によって非選択ワード線が不所望
に中間電位に持ち上げられてしまうことを防止できる。

【００５８】図５に本発明のＤＲＡＭを適用したコンピ
ュータシステムにおけるメモリ格納部であるメモリボー
ドの要部概略図を示す。このメモリボードは複数のメモ
リモジュールによって構成されるメモリボードである。
上記メモリモジュール上にはパッケージ封止された本発
明のＤＲＡＭが複数個搭載され、上記本発明のＤＲＡＭ
と上記メモリモジュール上の配線とは接続されている。

【００５９】上記メモリモジュール上のコネクタにより
コンピュータシステム内のアドレスバスまたはデータバ
スと本発明のＤＲＡＭを接続させる。これは、上記コン
ピュータシステム内のメモリ格納部におけるメモリ部の
メモリボード用スロット上に上記コネクタを差し込むこ
とによって行なう。このようにして、メモリボード上つ
まりメモリモジュール上に搭載できる本発明のＤＲＡＭ
の数によって、コンピュータシステム等記憶装置の情報
蓄積容量が決まるようになる。

【００６０】図６に本発明のＤＲＡＭを用いたＤＲＡＭ
システムの概略図を示す。このシステムは、ＤＲＡＭ
ＩＣ ＡＲＲＡＹ及び中央処理装置ＣＰＵと上記ＤＲＡ
Ｍと、中央処理装置ＣＰＵとをインターフェースするた
めのインターフェース回路Ｉ／Ｆにより構成されてい
る。ＤＲＡＭ ＩＣ ＡＲＲＡＹは、実装された状態の
本発明のＤＲＡＭにより構成されている。

【００６１】このＤＲＡＭシステムと中央処理装置ＣＰ
Ｕとの間の入出力信号について説明する。中央処理装置
ＣＰＵにより形成されるアドレス信号Ａ０〜Ａｋは本発
明のＤＲＡＭのアドレスを選択する。そして、リフレッ
シュ指示信号ＲＥＦＧＲＮＴは本発明のＤＲＡＭのメモ
リ情報をリフレッシュさせる制御信号である。ライトイ
ネーブル信号ＷＥＢは、本発明のＤＲＡＭにおけるデー
タの読み出し及び書込み制御信号である。

【００６２】また、メモリ起動信号ＭＳは本発明のＤＲ
ＡＭのメモリ動作を開始させる制御信号である。そし
て、データバスにおける入出力データＤ１〜ＤＢは中央
処理装置ＣＰＵとＤＲＡＭ間で伝送される。リフレッシ
ュ要求信号ＲＥＦＲＥＱは本発明のＤＲＡＭのメモリ情
報のリフレッシュを要求する制御信号である。

【００６３】上記インターフェース回路Ｉ／Ｆにおい
て、ロウアドレスレシーバーＲＡＲは上記中央処理装置
ＣＰＵから送出されるアドレス信号Ａ０〜Ａｋのうち、
アドレス信号Ａ０〜Ａｉを受信し、本発明のＤＲＡＭの
動作にあったタイミングのアドレス信号に変換する。カ
ラムアドレスレシーバーＣＡＲは上記アドレス信号Ａ０
〜Ａｋのうち、アドレス信号Ａｉ＋１〜ＡＪを受信す
る。カラムアドレスレシーバーＣＡＲは本発明のＤＲＡ
Ｍの動作にあったタイミングのアドレス信号に変換す
る。上記アドレスレシーバーＡＤＲは上記アドレス信号
のうちＡ０〜Ａｋのうちアドレス信号Ａｊ＋１〜Ａｋを
受信する。アドレスレシーバーＡＤＲ本発明のＤＲＡＭ
の動作にあったタイミングのアドレス信号に変換する。

【００６４】デコーダＤＣＲによって本発明のＤＲＡＭ
のチップを選択するためのチップ選択制御信号（以下Ｃ
Ｓ１〜ＣＳｍと記す）を送出させる。ＲＡＳコントロー
ル回路ＲＡＳーＣＯＮＴは、本発明のＤＲＡＭ動作にあ
ったタイミングのチップ選択信号及びロウアドレス取り
込み用信号を送出させる。アドレスマルチプレクサＡＤ
ＭＰＸは上記アドレス信号Ａ０〜ＡｉならびにＡｉ＋１
〜Ａｊを時系列的に多重化して本発明のＤＲＡＭに送出
する。データバスドライバＤＢＤは上記中央処理装置Ｃ
ＰＵと本発明のＤＲＡＭとの間のデータの入出力が上記
ＷＥＢ信号により切り換えられる。コントロール回路Ｃ
ＯＮＴは上記アドレスマルチプレクサＡＤＭＰＸ，ＲＡ
Ｓコントロール回路ＲＡＳーＣＯＮＴ，データバスドラ
イバＤＢＤ，本発明のＤＲＡＭ等を制御する信号を送出
する。

【００６５】このＤＲＡＭシステム内におけるアドレス
信号の働きを説明する。上記中央処理装置ＣＰＵから送
出されるアドレス信号Ａ０〜ＡｋはこのＤＲＡＭシステ
ム内でアドレス信号Ａ０〜Ａｊとアドレス信号Ａｊ＋１
〜Ａｋの２つの機能に分離される。すなわち、アドレス
信号Ａ０〜Ａｊは本発明のＤＲＡＭの各チップ内のメモ
リマトリクスのロウ系とカラム系のアドレス信号として
使用される。アドレス信号Ａ０〜Ａｉは本発明のＤＲＡ
ＭのＩＣチップアレイのロウ選択に、Ａｉ＋１〜Ａｊを
ＩＣチップアレイのカラム選択に割り当てるように設計
されている。

【００６６】このＤＲＡＭシステム内における回路動作
を説明する。まず、アドレス信号Ａ０〜Ａｉ、Ａｉ＋１
〜ＡｊはそれぞれロウアドレスレシーバーＲＡＲ，カラ
ムアドレスレシーバーＣＡＲを介してアドレスマルチプ
レクサＡＤＭＰＸに印加される。そして、上記アドレス
マルチプレクサＡＤＭＰＸにおいて、ＲＡＳｂＢ信号が
あるレベルになるとロウアドレス信号Ａ０〜Ａｉが送出
され、本発明のＤＲＡＭにおけるアドレス端子に印加さ
れる。このとき、カラムアドレス信号Ａｉ＋１〜Ａｊは
上記アドレスマルチプレクサＡＤＭＰＸから送出されな
いようになっている。

【００６７】次にＲＡＳｂＢ信号が上記と逆レベルにな
るとカラムアドレス信号Ａｉ＋１〜Ａｊが上記アドレス
マルチプレクサＡＤＭＰＸから送出され、上記アドレス
端子に印加される。このとき、ロウアドレス信号Ａ０〜
Ａｉは上記アドレスマルチプレクサＡＤＭＰＸから送出
されないようになっている。

【００６８】このようにして上記アドレス信号Ａ０〜Ａ
ｉおよびＡｉ＋１〜ＡｊはＲＡＳｂＢ信号のレベルによ
り時系列的に本発明のＤＲＡＭのアドレス端子に印加さ
れる。チップ選択信号Ａｊ＋１〜ＡｋはデコーダＤＣＲ
を通して主として本発明のＤＲＡＭ内のチップを選択す
る。そして、チップ選択信号ＣＳ１〜ＣＳｍに変換さ
れ、チップ選択用信号及びロウアドレス取り込み用信号
として使われる。

【００６９】本発明のＤＲＡＭの各行におけるチップ内
のアドレスの設定動作を説明する。ロウアドレス信号Ａ
０〜Ａｉが本発明のＤＲＡＭのすべてのＩＣチップのア
ドレス端子に印加される。その後、ＲＡＳ１Ｂ〜ＲＡＳ
ｍＢ信号のうち、１つの信号例えばＲＡＳ１Ｂ信号があ
るレベルになると最上段のＢ個のＩＣが選択されると仮
定する。このとき、上記ＩＣ（ＩＣ１１，ＩＣ１２，・
・・，ＩＣ１Ｂ）チップ内のメモリマトリクスアレイの
ロウアドレスに上記ロウアドレス信号Ａ０〜ＡｉがＲＡ
Ｓ１Ｂ信号よりも前に上記ＩＣに印加される。この理由
はＲＡＳ１Ｂ信号が上記ロウアドレス信号Ａ０〜Ａｉよ
りも前に印加されると、ロウアドレス信号以外の信号を
取り込む可能性があるからである。

【００７０】次にカラムアドレス信号Ａｉ＋１〜Ａｊが
本発明のＤＲＡＭのすべてのＩＣチップのアドレス端子
に印加される。その後、ＲＡＳ１Ｂ信号から遅延したＣ
ＡＳＢ信号があるレベルになると上記最上段のｎＭ，Ｂ
個のＩＣチップ内のメモリマトリクスアレイのカラムア
ドレスに上記カラムアドレス信号Ａｉ＋１〜Ａｊが取り
込まれる。ここで、上記カラムアドレス信号Ａｉ＋１〜
ＡｊがＣＡＳＢ信号よりも前に上記ＩＣに印加される理
由は上記理由と同様である。また、ＣＡＳＢ信号の働き
は、ロウアドレス信号Ａ０〜Ａｉあるいはカラムアドレ
ス信号Ａｉ＋１〜Ａｊのどちらの信号を送っているかを
区分することにある。

【００７１】以上の動作により、本発明におけるＤＲＡ
Ｍの最上段ｎＭ，Ｂ個のチップ内アドレスが設定され
る。また、本発明のＤＲＡＭの最上段を除くＩＣはＲＡ
Ｓ２Ｂ〜ＲＡＳｍＢ信号がＲＡＳ１Ｂのレベルと逆レベ
ルのため選択されないようになっている。

【００７２】上記設定されたアドレスにおけるデータの
書込み動作及び読み出し動作を説明する。データの書込
み動作及び読み出し動作は上記ＷＥＢ信号のハイレベル
またはロウレベルによって決定されるように設計されて
いる。データの書込み動作は、上記ＷＥＢ信号があるレ
ベルのときに上記設定されたアドレスに中央処理装置Ｃ
ＰＵからのデータＤＩ１〜ＤＩＢが印加されることによ
って行なわれる。

【００７３】読み出し動作は上記ＷＥＢ信号が上記と逆
レベルのときに書込みを完了している上記それぞれのア
ドレスのデータＤｏ１〜ＤｏＢがＢビットで出力される
ことによって行なわれる。コントロール回路ＣＯＮＴは
上記中央処理装置ＣＰＵからの命令信号すなわちＲＥＦ
ＧＲＮＴ信号，ＷＥＢ信号，ＭＳ信号を受け、ＣＡＳＢ
信号，ＲＡＳａＢ信号，ＲＡＳｂＢ信号，ＷＥＢ信号を
それぞれ送出する。これらの送出されるコントロール信
号の働きを説明する。ＣＡＳＢ信号は、ロウアドレス信
号Ａ０〜Ａｉあるいはカラムアドレス信号Ａｉ＋１〜Ａ
ｊのどちらが本発明のＤＲＡＭ内の各チップに送出され
ているかを区分するための信号及びＩＣチップのカラム
アドレス信号を取り込むための信号である。

【００７４】ＲＡＳａＢ信号は、ＣＳ１〜ＣＳｍ信号を
タイミングを合わせて本発明のＤＲＡＭ内のＩＣチップ
アレイに供給するための信号である。ＷＥＢ信号は本発
明のＤＲＡＭ内のＩＣチップ内のメモリセルからのデー
タの読み出し及びメモリセルへのデータの書込みを決定
するための信号である。ＲＡＳｂＢ信号はアドレスマル
チプレクサＡＤＭＰＸからロウアドレス信号Ａ０〜Ａｉ
及びカラムアドレス信号Ａｉ＋１〜Ａｊを時系列多重化
信号に変換するための切り換えタイミング信号である。
ＲＡＳＢ（ＲＡＳＢ１〜ＲＡＳＢｍ）信号の１つが選択
されたとき、上記アドレスマルチプレクサＡＤＭＰＸか
らはロウアドレス信号Ａ０〜Ａｉが出力されているよう
に、ロウアドレス信号Ａ０〜Ａｉとカラムアドレス信号
Ａｉ＋１〜Ａｊの切り換え時期をＲＡＳａＢ信号から遅
延させた信号にしている。

【００７５】上記ＷＥＢ信号とデータバスドライバＤＢ
Ｄの関係を説明する。コントロール回路ＣＯＮＴから送
出されたＷＥＢ信号は本発明のＤＲＡＭ及びデータバス
ドライバＤＢＤに印加される。例えば、上記ＷＥＢ信号
が高レベルのとき、読み出しモードとなり、本発明のＤ
ＲＡＭのデータが出力され、データバスドライバＤＢＤ
を介して中央処理装置ＣＰＵへ送出される。このとき、
入力データはＷＥＢ信号によりＤＢＤから本発明のＤＲ
ＡＭに取り込まないように制御されている。また、上記
ＷＥＢ信号が低レベルのとき、書込みモードとなり、本
発明のＤＲＡＭのデータ入力端子に中央処理装置ＣＰＵ
から入力データが上記データバスドライバＤＢＤを介し
て印加され、設定されたアドレスにデータが書き込まれ
る。このとき本発明のＤＲＡＭのデータ出力は上記ＷＥ
Ｂ信号により上記データバスドライバＤＢＤから出力さ
れないように制御されている。

【００７６】図７に本発明のＤＲＡＭを適用したコンピ
ュータシステムの要部概略図を示す。バスと中央処理装
置ＣＰＵ、周辺装置制御部、主記憶メモリとしての本発
明のＤＲＡＭ及びその制御部、バックアップメモリとし
てのＳＲＡＭ及びバックアップパリティとその制御部、
プログラムが格納されたＲＯＭ，表示系等によって本コ
ンピュータシステムは構成される。

【００７７】上記周辺装置制御部は外部記憶装置および
キーボードＫＢ等と接続されている。表示系はビデオＲ
ＡＭ（以下ＶＲＡＭと記す）等によって構成され、出力
装置としてのディスプレイと接続されることによってＶ
ＲＡＭ内の記憶情報の表示を行なう。また、コンピュー
タシステム内部回路に電源を供給するための電源供給部
が設けられている。上記中央処理装置ＣＰＵは各メモリ
を制御するための信号を形成することによって上記各メ
モリの動作タイミング制御を行なう。ここで、上記に本
発明を主記憶メモリとしてのＤＲＡＭに適応した例につ
いて記載したが、上記表示系のＶＲＡＭがマルチポート
ＶＲＡＭであった場合、上記ＶＲＡＭのランダムアクセ
ス部に適用することも可能である。

【００７８】図８に本発明のＤＲＡＭを主記憶メモリと
して適用したときのパーソナルコンピュータシステムの
外観の要部概略図を示す。フロッピーディスクドライブ
ＦＤＤ及び主記憶メモリとしての本発明のＤＲＡＭによ
るファイルメモリｆｉｌｅＭ，バッテリバックアップと
してのＳＲＡＭを内蔵したシステムである。そして、入
出力装置をキーボードＫＢ及びディスプレイＤＰとし、
フロッピーディスクＦＤが上記フロッピーディスクドラ
イブＦＤＤに挿入される。このことによってソフトウェ
アとしての上記フロッピーディスクＦＤおよびハードウ
ェアとしての上記ファイルメモリｆｉｌｅＭに情報を記
憶できるデスクトップタイプパソコンとなる。また、本
実施例にはデスクトップタイプパソコンについて適用し
た例について記載したが、ノート型パソコン等について
も適用が可能であり、補助機能としてフロッピーディス
クを例として記載したが特に限定されない。

【００７９】図９に本発明のＤＲＡＭを主記憶メモリと
して適用したときのパーソナルコンピュータシステムの
機能ブロック図を示す。このパーソナルコンピュータ
は、本情報機器としての中央処理装置ＣＰＵ，上記情報
処理システム内に構築したＩ／Ｏバス，ＢＵＳ Ｕｎｉ
ｔ，主記憶メモリや拡張メモリなど高速メモリをアクセ
スするメモリ制御ユニットＭｅｍｏｒｙ Ｃｏｎｔｒｏ
ｌｌ Ｕｎｉｔ、主記憶メモリとしての本発明のＤＲＡ
Ｍ，基本制御プログラムが格納されたＲＯＭ、先端にキ
ーボードが接続されたキーボードコントローラＫＢＤＣ
等によって構成される。

【００８０】表示アダプタとしてのＤｉｓｐｌａｙ ａ
ｄａｐｔｅｒがＩ／Ｏバスに接続され、上記Ｄｉｓｐｌ
ａｙ ａｄａｐｔｅｒの先端にはディスプレイが接続さ
れている。そして、上記Ｉ／Ｏバスにはパラレルポート
Ｐａｒａｌｌｅｌ ＰｏｒｔＩ／Ｆ，マウス等のシリア
ルポートＳｅｒｉａｌ Ｐｏｒｔ Ｉ／Ｆ、フロッピー
ディスクドライブＦＤＤ、上記Ｉ／ＯバスよりのＨＤＤ
Ｉ／Ｆに変換するバッファコントローラＨＤＤ ｂｕｆ
ｆｅｒが接続される。

【００８１】上記メモリ制御ユニットＭｅｍｏｒｙ Ｃ
ｏｎｔｒｏｌ Ｕｎｉｔからのバスと接続されて拡張Ｒ
ＡＭ及び本発明の主記憶メモリとしてのＤＲＡＭが接続
されている。ここで、このパーソナルコンピュータシス
テムの動作について説明する。電源が投入されて、動作
を開始するとまず上記中央処理装置ＣＰＵは、上記ＲＯ
Ｍを上記Ｉ／Ｏバスを通してアクセスし、初期診断、初
期設定を行なう。そして、補助記憶装置からシステムプ
ログラムを主記憶メモリとしての本発明のＤＲＡＭにロ
ードする。

【００８２】上記中央処理装置ＣＰＵは、上記Ｉ／Ｏバ
スを通してＨＤＤコントローラにＨＤＤをアクセスする
ものとして動作する。システムプログラムのロードが終
了すると、ユーザの処理要求に従い、処理を進めてい
く。ユーザは上記Ｉ／Ｏバス上のキーボードコントロー
ラＫＢＤＣや表示アダプタＤｉｓｐｌａｙ ａｄａｐｔ
ｅｒにより処理の入出力を行ないながら作業を進める。
必要に応じてパラレルポートＰａｒａｌｌｅｌ Ｐｏｒ
ｔ Ｉ／Ｆ、シリアルポートＳｅｒｉａｌ Ｐｏｒｔ
Ｉ／Ｆに接続された入出力装置を活用する。本体上の主
記憶メモリとしての本発明のＤＲＡＭでは主記憶容量が
不足する場合は、拡張ＲＡＭにより主記憶を補う。ま
た、同図にはハードディスクドライブＨＤＤとして記載
したが、フラッシュメモリを用いたフラッシュファイル
に置き換えることも可能である。

【００８３】上記の実施例のように、本発明に係るダイ
ナミック型ＲＡＭを情報処理システムに搭載したときに
は、その高集積化、大容量化又は高速あるいは低消費電
力化等により小型化、高性能化が期待できるものであ
る。

【００８４】前記のような主記憶メモリとして用いるも
の他、ＤＲＡＭの大記憶容量を生かしてハードディスク
メモリ等に置き換えられるファイルメモリとして用いる
ものであってもよい。この場合、電源遮断時のデータ保
持動作において、前記のような低消費電力のセルフリフ
レッシュモードが生かされて、小型高性能のフィルメモ
リが実現できる。

【００８５】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） セルフリフレッシュ動作を行わせるＣＭＯＳリ
ングオシレータの論理ゲート段数を、同一チップ内に形
成された電源電圧を感知するレベル判定回路又は温度モ
ニタの出力結果により切り替えて発振周期を補正するこ
とより、電源電圧の変化や温度変化に対応したダイナミ
ック型メモリセルの情報保持時間に適合するようセルフ
リフレッシュ周期を自動的に切り替えることができると
いう効果が得られる。

【００８６】（２） 上記（１）により、メモリセルに
おいては情報保持時間を必要以上に長くする必要がな
く、他方ではリフレッシュ周期をワーストケースを考慮
して短く設定する必要がないから、高集積化と低消費電
力化を図ることができるという効果が得られる。

【００８７】（３） 上記（２）により、ＩＣカードや
ファイルメモリのようにバッテリーバックアップに適し
たダイナミック型ＲＡＭを得ることができるという効果
が得られる。

【００８８】（４） 上記（２）により情報処理システ
ムのメモリ装置として用いるときには、その高集積化、
大容量化又は高速あるいは低消費電力化等により小型
化、高性能化ができるという効果が得られる。

【００８９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、発振
回路は、リングオシレータの他に制御信号により発振周
波数が、電源電圧や温度変化によるダイナミック型メモ
リセルの情報保持時間に対応させて変化させられるもの
であれば何であってもよい。温度モニタは、ＰＮ接合ダ
イオードが温度依存性を持つことを利用して温度検知を
行うもの等他の感温素子を利用するものであってもよ
い。この発明は、セルフリフレッシュモードを備えたダ
イナミック型ＲＡＭとそれを用いた情報処理システムに
広く利用できる。

【００９０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、セルフリフレッシュ動作を
行わせるＣＭＯＳリングオシレータの論理ゲート段数
を、同一チップ内に形成された電源電圧を感知するレベ
ル判定回路又は温度モニタの出力結果により切り替えて
発振周期を補正することより、電源電圧の変化や温度変
化に対応したダイナミック型メモリセルの情報保持時間
に適合するようセルフリフレッシュ周期を自動的に切り
替えることができる。

【図面の簡単な説明】

【図１】この発明に係るセルフリフレッシュ用の発振回
路の一実施例を示す回路図である。

【図２】上記発振回路の動作の一例を説明するためのタ
イミング図である。

【図３】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図４】この発明に係るダイナミック型ＲＡＭのメモリ
アレイ部の一実施例を示す回路図である。

【図５】本発明のＤＲＡＭを適用したメモリボードの要
部概略図である。

【図６】本発明のＤＲＡＭを適用したＤＲＡＭシステム
の要部概略図である。

【図７】本発明のＤＲＡＭを適用したコンピュータシス
テムの要部概略図である。

【図８】本発明のＤＲＡＭを適用したパーソナルコンピ
ュータシステムの機能外観図である。

【図９】本発明のＤＲＡＭを適用したパーソナルコンピ
ュータシステムの機能ブロック図である。

【図１０】本発明のＤＲＡＭを用いたＩＣカードの要部
概略図である。

【符号の説明】

ａ，ａ’…電源電圧レベル判定回路及び温度モニタ回
路、ｂ…リングオシレータ、ｃ…カウンタ（分周回
路）。１…メモリマット、２…センスアンプ、３…Ｘデ
コーダ、４…マット制御信号発生回路、５…Ｙ選択回
路、6 …ワードクリア回路、７…メインアンプ、８…内
部降圧回路（センスアンプ用）、９Ａ〜９Ｃ…入力パッ
ドエリア、１０…Ｘ系回路と、１１…ＲＡＳ系制御信号
回路、１２…ＷＥ系信号制御回路、１３…Ｙ系回路、１
４…ＣＡＳ系制御信号回路、１５…テスト回路、１８…
基板電圧発生回路、１９…データ出力バッファ回路、２
０…データ入力バッファ回路、２１…昇圧電圧発生回
路、ＣＰＵ…中央処理装置、Ｉ／Ｆ…インターフェース
回路、ＲＡＲ…ロウアドレスレシーバー、ＣＡＲ…カラ
ムアドレスレシーバー、ＡＤＲ…アドレスレシーバー、
ＤＣＲ…デコーダ、ＲＡＳーＣＯＮＴ…ＲＡＳコントロ
ール回路、ＣＯＮＴ…コントロール回路、ＤＢＤ…デー
タバスドライバ、ＲＥＦＲＥＱ…リフレッシュ要求信
号、ＭＳ…メモリ起動信号、ＲＥＧＲＮＴ…リフレッシ
ュ指示信号、ＡＤＭＰＸ…アドレスマルチプレクサ、Ｄ
Ｐ…ディスプレイ、ＦＤＤ…フロッピーディスクドライ
ブ、ＦＤ…フラッピーディスク、ｆｉｌｅ Ｍ…ファイ
ルメモリ、ＫＢ…キーボード、ＫＢＤＣ…キーボードコ
ントローラ、ＨＤＤ…ハードディスクドライブ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 内蔵の発振回路によりセルフリフレッシ
   ュ動作が行われるダイナミック型ＲＡＭにおいて、電源
   電圧の変化に対応させて上記発振回路の発振周波数を変
   化させてセルフリフレッシュ周期をメモリセルの情報保
   持時間に適合させることを特徴とするダイナミック型Ｒ
   ＡＭ。
2. 【請求項２】 ＣＭＯＳ論理ゲートを複数段連結してな
   り、その論理ゲート段数が、同一チップ内に形成された
   電源電圧を感知するレベル判定回路により自動的に切り
   替えられて発振周期が補正される機能を備えたリングオ
   シレータを用いてセルフリフレッシュ動作を行うことを
   特徴とするダイナミック型ＲＡＭ。
3. 【請求項３】 上記リングオシレータは、同一チップ内
   に形成された温度モニタの出力結果によっても切り替え
   られて発振周期が補正されるものであることを特徴とす
   る請求項２のダイナミック型ＲＡＭ。
4. 【請求項４】 上記電源電圧レベル判定回路及び温度モ
   ニタの判定信号は、ラッチ回路に保持されており、リン
   グオシレータの発振パルスを分周したパルス信号に基づ
   いて間欠的に動作させられるものであることを特徴とす
   る請求項２又は請求項３のダイナミック型ＲＡＭ。
5. 【請求項５】 上記電源電圧を感知するレベル判定回路
   は、バッテリーバックアップ時と通常動作時との識別を
   行うものであり、バッテリーバックアップ時にはセルフ
   リフレッシュ動作に無関係の内部回路の動作を非動作状
   態にし、バッテリーバックアップ時から通常動作への切
   り替え時に上記非動作状態の内部回路を動作状態にする
   とともにセルフリフレッシュ動作を行わせるものである
   ことを特徴とする請求項３又は請求項４のダイナミック
   型ＲＡＭ。
6. 【請求項６】 上記リングオシレータは、その発振パル
   スを内蔵された内部電圧発生回路としてのチャージポン
   プの入力パルスとして用いることを特徴とする請求項３
   のダイナミック型ＲＡＭ。