CN1094840A - 动态随机存取存储器 - Google Patents

Abstract

一种在一个半导体基片上形成的半导体集成电 路器件，包括多个动态存储器单元和一个振荡电路， 该振荡电路用来对每个所述动态存储器单元进行刷 新操作，其中：所述半导体集成电路器件具有一个控 制装置，该装置用来在供给所述半导体集成电路的电 压发生变化时控制所述刷新操作的刷新周期，使所述 刷新周期产生变化。

Description

本发明涉及一种动态RAM（随机存取存储器），更确切说涉及用于一种动态RAM的实用工艺，该动态RAM具有由内部振荡器完成的自刷新功能。

已有的这种类型的动态RAM，它具有一个环形振荡器，该振荡器由多级CMOS逻辑门耦联在一起形成，用于完成自刷新操作。

因为由多级CMOS逻辑门的耦联产生的常规的环形振荡器的振荡周期是由〔CMOS逻辑门延迟×逻辑级数×2〕决定的，所以在电源电压下降和芯片温度升高时，CMOS逻辑门的延迟趋向增加，因此延长了该环形振荡器的振荡周期。因为在动态RAM中根据环形振荡器的振荡周期进行自刷新操作，如果电源电压下降减少了对存储器单元的写入充电，或芯片温度上升使电荷泄漏量增加，都必须缩短刷新周期。然而，问题是在这种情况下该环形振荡器反而使刷新周期加长。

在这种常规的动态RAM中，已采取措施通过增加存储单元容量，设定更短的刷新周期等等来适应预期的电源电压下降和温度上升而在数据保持时间和该存储器单元的刷新周期内可能产生的偏差。但是，这样带来新的问题，即不仅增加了存储器单元的面积尺寸而不利于大的电路集成度，而且增加了自刷新时的功耗。

本发明的目的是提供一种动态存储器（以下称为“动态RAM”）。

本发明的另一个目的是提供一种适于电池后备的动态RAM。

本发明的其他目的和新颖特征将在本说明书中并结合相应的附图进一步加以描述。

下面给出本发明的一个实施例的简要说明，本发明包括一个半导体集成电路，该电路包括多个串联耦合的门电路，一个振荡器用来输出振荡信号，一个与该振荡器耦合的电平判定电路和多个动态存储器单元。该电平判定电路用来检测从电源供给该半导体集成电路的电压，从而对应所检测的结果输出一个电平判定信号。收到电平判定信号后，该振荡器装置根据电平判定信号从多个门电路中选择预定数量的门电路。

利用上述装置，可以基于电源电压的变化，选择该振荡装置的预定数量的门电路。借此，可产生一个振荡信号，该信号具有这样的周期，该周期与存储器单元的数据保持时间相适配。因此，即使电源电压波动，也能利用该振荡装置在任何时间以一个最佳值设定和保持该存储单元的自刷新周期。进一步讲，能以所需值的最小值设定存储器容量，并且在自刷新次数减少时，可不仅实现大规模半导体电路的集成，而且只具有低功耗。

采用具有串联耦合的多个门电路的半导体集成电路，用来输出一个振荡信号的振荡装置，耦联到振荡装置的温度判定电路，以及多个动态存储单元，

该温度判定电路检测动态RAM的温度，并根据检测结果输出一个温度判定信号，

该振荡装置基于所接收的该温度判定信号选择预定量的门电路数。

利用上述装置，对应半导体集成电路温度的变化，可选择预定数量的振荡装置，借此，即使在动态RAM温度变化时，存储器单元的自刷新周期可在任何时间保持最佳，上述周期是通过振荡装置可加以选择的。

图1（a）、1（b）表示本发明的自刷新振荡电路原理图;

图2是一幅定时曲线图，表示本发明的振荡电路的工作状态;

图3是本发明的一个动态存储器的方块图;

图4是一幅电路图，该电路图表示本发明的该动态RAM的存储器阵列;

图5是本发明的该动态RAM的存储板主件的示意图;

图6是本发明的一种动态RAM系统的原理图;

图7是采用本发明的该动态RAM的一种计算机系统原理图;

图8是一种个人计算机系统的外部功能视图，它采用本发明的动态RAM;

图9是该个人计算机系统的功能方块图，该系统具有本发明的动态RAM;

图10是一种IC插件主件的示意图，该插件使用本发明的动态RAM。

参照图1，在此表示了一种根据本发明的自刷新振荡电路原理图，通过任何公知的半导体集成电路技术，将电路元件与构成动态RAM的那些元件一起布置在一个单晶硅半导体基片上，构成一个半导体集成电路器件。

由图1中虚线框表示的电路a和a′是电源电压电平判定电路（此后称之为“电平判定电路”）或温度监视电路，电平判定电路或温度监视电路内的Q₁到Q_n代表金属氧化物半导体场效应晶体管（MOSFET）;更具体地，在沟道（或背栅极）部分上用箭头代表的是P沟道MOSFET，相反没有箭头之处代表N沟道MOSFET。R₁、R₂代表扩散层电阻或金属线电阻。

电阻R₂、R₁用这样的材料制成，这种材料的温度相关性是变化的，并形成一种这样的电路，该电路的电阻分配比随其温度的升高而升高。电阻R₂可用这样的材料制成，但不限于这种材料，这种材料的温度相关量大于形成电阻R₁的材料的温度相关量。尽管电路a′在结构上与电路a相类似，但与电源串接的MOSFET数量和R₁与R₂的电阻值是不同的。换句话讲，设置电路a、a′使得由此所检测的电源电压或温度不同。

电路b是一个环形振荡器（此后称之为“振荡装置”），其中INV₁到INV_n代表CMOS反相器，而NAND1到NAND6代表与非门。INV1-INVn和NAND1-NAND6是门电路，并且它们是CMOS逻辑门，这些逻辑门包括但不局限于N沟道MOSFET和P沟道MOSFET。在图1中，电路c是一个计数器（在此之后称为“除法器电路”或“判定电路控制装置”），用来按预定的间隔间断性地操作电平判定电路或温度判定电路。该电路c对环形振荡器的输出计数，并且每隔几个计数间断性地操作电路a和a′，路这是因为所探讨的源电压和温度短时内不会频繁变化。换句话讲，仅需要对电源电压和温度每隔一段时间作间断性地检测，这一间隔大到足以实际上不引起问题。因此，由于总是防止直通电流流过电路a和a′中的电阻R₁，R₂、R′₁、R′₂和串接的MOSFET电路，功率消耗可大量降低。

就要被操作的每个电路来讲，通过用电路a做为电平判定电路或温度判定电路，使用从电源电压由MOSFETQ₄-Q_n提取的电势做为反相器的电源，并且借助电阻R₁、R₂由电源电组分压产生的电平做为上述反相器的门输入，当电源电压电平变得比由MOSFETQ₄-Q_n的级数以及MOSFET的阈值任选确定的任何值低时，借助于电阻R₁、R₂的电源电阻分压所产生的电平被判定高于反相器的逻辑阈值，并且该输出被反相。

当带有作为温度判定电路的电路a的芯片温度升高时，由于电阻R₁、R₂的温度特性不同，电阻的分配比提高，并且还判定出电平高于反相器的逻辑阈值，使输出反相。尽管电路a′以实质上与电路a相同的方式工作，但当电源电压比电路a中的低，或是在由于串接电源的MOSFET数和电阻R′₁和R′1₂的电阻值不同使芯片温度升高的时候，将电路a′的输出设置在高电平上。

做为环形振荡器（或振荡装置）的电路b以这样的周期自振荡，该周期由（CMOS逻辑门延迟×逻辑级数×2）来确定的，上述自振荡是由所形成的一个环路来进行的，上述环路包括具有INV3-INV_n和NAND3-NAND6的奇数级的逻辑门，并输出一个振荡信号OSC。

对于这样一种情况，例如，电路a，a′被用做为电平判定电路，在电源电压波动时，这些电路的工作状态将随后加以描述。当电源电压电平高于某一个值时，这个值是由电源电压电平判定电路a中的MOSFETQ₄-Q_n的级数以及MOSFET的阈值任意确定的值，则电路a的输出信号S1在电平上变低，并且由于NAND1的门关闭，环形振荡器的振荡信号OSC径环路L1，在被振荡之前被返馈。

如果电源电压波动，并变得低于电路a上已经建立的电压，电源电压上的降落会导致CMOS逻辑门时延加长。但是，电源电压判定电路的输出反相值S1被反相，并设定在一个高电平上，因此闭合环路L1并打开环形振荡器的NAND1的门。结果，振荡信号OSC在被振荡之前经环路L2返馈，由于使用了少量的级，具有较短的周期。所以，振荡信号OSC的振荡频率是可变化的。

当电源电压进一步下降时，电源电压电平判定电路a′类似地动作，输出信号S在被设定在一个高电平之前被反相。结果，环形振荡器的环路L2继而关闭，并且径环路L3返馈该振荡信号OSC，这里使用了更少量的门电路，使振荡信号OSC以较短的周期（相对径环路L2返馈该振荡信号OSC之时）振荡，因此该振荡信号OSC的振荡频率是可变化的。

设置电路c（判定电路控制装置，计数器或除法器电路），从而防止直通电流固定地流入电路a，a′，并用来对环形振荡器来的传输脉冲计数，以及周期性地输出高电平信号。随着反相电路INV_c收到低电平输出信号，P沟道MOSFETQ₃被导通，从而启动电路a中的电阻分压电路的电压判定工作。判定输出S₁被一个计时反相器CIN1传输，并把从电路c来的信号变成低电平，使P沟道MOSFETQ₃截止。前述的判定输出S₁被状态存储装置锁存，上述状态存储装置由包括CIN2和INV_a或一个触发器的反相器电路构成。在电路a′中，P沟道MOSFETQ′₃是受控通断的，并且锁存电路的控制也是可实现的。

图2是一幅时间关系曲线图，该图表示本发明的环形振荡器的工作。如图2所示，用于校正电源电压判定的触发信号S1，S2描述了振荡周期的变化状态。在图2中，表示的是利用逻辑模拟器模拟获得的值，若电源电压保持恒定的话，当输入该触发信号S1，S2时，振荡周期持续变化，对于在从环形振荡器中提供触发信号S1之前的周期T1，该环状振荡器形成一种这样的振荡信号，该信号具有振荡次数U1。当假定把与周期T1中所涉及的电源电压同一电平的电源电压加给周期T2的环形振荡器时，如此控制该环形振荡器，使之产生一个振荡信号，该振荡信号具有比振荡次数U1大的振荡次数U2，上述周期T2始于触发信号S1输入到环形振荡器之时直到触发信号S2输入到该环形振荡器为止。然后，当假定施加与周期T1、T2电源电压相同电平的电源电压到处于周期T3的环形振荡器时，（该周期T3始于触发信号S2输入该环形振荡器的时候），再一次控制该环形振荡器，使之形成一种振荡信号，该信号具有比振荡次数U2大的振荡次数U3。在实际中，当电源电压下降时，由于逻辑门时延的增加，该电源电压降落起到校正该振荡周期的延长作用。当电源电压下降时，在刷新操作期间，写入单元的电荷与电源电压成比例地减小。为此，在存储器单元中维持电荷的时间被缩短。结果，当电源电压下降时的那个周期被缩短。上述校正意味着该振荡频率不在一个预定的频率上恒定设置，而是趋于导致与动态存储单元的数据占用时间相适应地使自刷新周期被表现出来。

尽管仅提供了两个转换点，在这两个转换点上根据本发明供电电压或温度被改变，不言而喻，这些转换点也可用于多个级。校正触发可以是由电源电压或温度的改变产生的一个信号。可能的方案还有，不仅使用多个电平判定电路和多个温度判定电路，而且这些电路的布置可以采用和本实施例所不同的形式。

图1（b）表示实施本发明的另一个自刷新振荡电路。同构成动态RAM的元件一起，图1（b）中的每个电路元件被形成在一个单晶硅基片上，上述过程采用公知的半导体集成电路技术。

图1（b）中用虚线框表示的电路a、a′、a″是用来检测电源电压电平的电平判定电路，或用来检测动态RAM周围温度的温度判定电路。因为图1（b）中的电路a与图1（a）中所示的完全一样，所以其电路结构的说明被略去。就电路a′和a″而言，它们和电路a的关系实质上可以比照a与a′的关系，并认为从图1（a）中可容易理解，所以，也省略有关这些电路结构的说明。

在这种情况下，可理解到，在电路a和a′之间，存在结构上与电路a基本类似的i-1个电平判定电路或温度判定电路。

此外，也可理解到，在电路a′和a″之间，存在结构上与电路a基本类似的i-k-1个电平判定电路或温度判定电路。

图1（b）包括一个环形振荡器b′，该振荡器具有反相器INV1-INVn以及与非门NAND1-NAND9。因为该环形振荡器b′在结构上与图1（a）的环形振荡器b大致相同，并认为从图1（a）中可容易理解，所以前者的说明被略去。图1（b）进一步包括一个类似于图1（a）所示结构的判定电路控制装置c，一个反相器INVc和一个方式判定电路MDC。

该方式判定电路MDC接收由电路a-a″提供的k+1个输出信号S1-Sk。该方式判定电路MDC要识别的是，当（ⅰ）输出信号Sk或Si-1（未示出）之一是在高电平时，该动态RAM处在第一方式（电池后备方式）;当（ⅱ）输出信号Si或S1之一是在高电平或者输出信号S1-Sk中无一是在高电平时，该动态RAM处在第二方式。该方式判定电路MDC进一步识别的是，当（ⅰ）输出信号Si或S1之一处在高电平时，动态RAM处在第三方式（减低功耗方式）;当（ⅱ）输出信号Sk或S1中无一是在高电平时，该动态RAM处在第四方式（一般方式）。方式判定电路MDC响应输出信号S1-Sk，形成并输出一个方式判定信号MDS，该信号指示出动态RAM处于第一、第三或第四方式中的一个方式。

当由至少一个构成动态RAM的电路收到的该方式判定信号表示第一方式时，则停止其运行。

利用处于第一方式（电池后备方式）的动态RAM，功率消耗被保持在最低水平，这能起到增加电池利用时间长度的作用，这是例如由于构成动态RAM的内部电路运行被暂停。

由于该动态RAM具有不同于第四方式（一般方式）的第三方式，所以当供给动态存储器的电压电平比较低时，它能以相对小的功率消耗运行。第一、三或四方式可与供给动态RAM的电压相适应地被自动设定，并因此可能使动态RAM的功率消耗最小。

尽管已经给出这样的说明，即在电路a和a′之间布置有i-1个电平判定电路或温度判定电路，但它们的数量不受此限制，并可小于i-1。尽管已经给出这样的说明，即在电路a′和a″之间布置有i-k-1个电平判定电路或温度判定电路，但它们的数量不受此限，并可小于i-1。

尽管已经进一步对一种布置给出这样的说明，即在这样的布置上该方式判定电路MDC能接收k+1个输出信号S1-Sk，但输出信号的数量不受此限，并可相应于电路a-a″的数目而变化。

图10是一块IC插件主件的示意图，该IC插件使用根据本发明的DRAM（动态随机存取存储器）。如图10所示，DRAM和一台微控制器被装在一个塑料基片上。该微控制器是DRAM的控制电路，用来控制获得DRAM存取的操作，DRAM的布线和本发明的微控制器被连接在塑料基片上的布线上。此外，一个连接器上的布线与塑料基片上的布线电连接。经过该连接器，内部接线被连接到外围系统上的接口电路上。此外，装有一个电池，从而保证当IC插件从系统上卸去时的电池后备，借此它能用来在使用DRAM时存储从各种系统上获得的信息。

已经用举例的方式表示了一种IC插件，该IC插件具有内装的微控制器，该控制器为控制本发明DRAM的电路;不过这样的微控制器可以安装在IC插件的外部。如果采用这种IC插件做为类似于小型便携式计算机系统而不是工作站中的软磁盘的可置换的辅助存贮介质的话，不需进行反复思考，并且有助于的是，不仅使整个系统紧凑、重量轻和薄，而且可以减小其功率消耗。如果数据能以比齐平式电可编程只读存储器（flushEPROM）高的速度写入到IC插件并从中读出的话，系统的总体处理能力得到改进。

利用后备电池，当电压从外部供给DRAM存储插件时，DRAM中的环形振荡器起到这样的作用，即在正常电源电压范围内响应电源电压或温度的波动而校正振荡周期。当从系统中卸去该插件时，后备电池以一个比正常电源电压低的电压使存储器插件保存数据。由于电流消耗低，因此电池寿命能延长。

使用电源电压判定电路把后备电池方式选择为数据被保持的状态。由于低功率消耗，刷新操作不必要的电路运行被停止，从而优化了环形振荡器的振荡周期，借此设置了适合于低电压下自刷新操作的刷新计数结算（count-up），并且设置了一个内部恒定电压发生电路（此后称为“电压形成装置”）的工作周期，该电压形成装置将在下面加以描述，上述电压形成装置包括一个升压发生电路和一个基底电压发生电路。

当从外部启动电压供给时，数据写入存储单元所处的电势维持在与电池低电压相适应的低水平，在本发明的电源电压判定电路在正常电压上进行一次自刷新操作之后，就能进行一般的写/读操作，从而防止任何误动作。

图3是施用本发明动态RAM的存储器方块图，图3中的每个电路块形成在一个单晶硅半导体基片上，其采用了任何公知的半导体集成电路技术，每个电路块与实际的几何半导体芯片布局相一致地设计，根据本发明，MOSFET是这样使用的，它们与绝缘栅场效应管（IGFET）等效。

在本发明的实施例中，构成RAM的存储器列阵、用于选择地址的外围设备以及类似设备被如此设计，以便防止运算速度的降低，这种降低是由于增加的存储容量和芯片尺寸所产生的控制信号或存储器列阵驱动信号而加长的印刷线路所产生的。

在图3中，有一个十字区域，该区域具有一个芯片的垂直和水平中央部分，把外围电路布置在这个区域内。此外，把存储器芯片布置在由十字区域划分开的四个区域内。换句话讲，以垂直和水平方向在芯片的中央部分设置该十字区域，存储器列阵形成在这样四个由芯片的分割所形成的区域上，每个存储器列阵，包括但不限于上述四个区域内的存储器列阵具有约4M比特的存储容量，即整个存储列阵具有如16M比特这么大的存储容量。

布置一个存储器层1，使一根字线以水平方向伸延，一对平行的互被位线（此后称之为“数据或数字线”）以垂直方向伸延。成对的存储层1被以水平方向布置，在其中间夹有读出放大器2，读出放大器2是一对存储器层1共同使用的，这对存储器层是位于水平方向的每侧上的。因此说形成了一个共享的读出放大器系统。

由区域分割形成的4个存储器列阵的Y选择电路（Y-Selection    Circuit）5被设置在其各自的中间侧。一个Y选择线以覆盖相应存储器列阵的多个存储器层的方式，从Y选择电路上伸出，并且Y选择线控制用于每个存储器层列开关的一个MOSFET栅极的通断。

在右手的中间部分是一个X系统电路10（该电路包括一个X地址缓冲器，一个X冗余电路和一个X地址驱动器），一个RAS系统控制信号电路11，一个WE系统信号控制电路12，和一个水平方向上的基准电压发生电路6。在左手中间部分是一个Y系统电路13（该电路包括一个Y地址缓冲器，一个Y冗余电路13和一个Y地址驱动器），一个CAS系统控制信号电路14，和一个水平方向上的试验电路15。

利用冗余电路的对中布置，通过布置其间带有布线通道的时钟信号发生电路和其他电路，即例如通过设置公用的布线通道，可以产生更高的电路集成度。上述冗余电路包括对应各自地址缓冲器的地址比较器，用于产生时钟信号的CAS和RAS系统控制信号电路以及类似电路。因此信号能以最短的路径等距离地传输到地址驱动器。

在收到行地址选通信号RASB时，RAS系统控制电路11激活X地址缓冲器。由X地址缓冲器收到的地址信号被送到X系统的冗余电路，并与存在其内的坏地址相比较，从而做出一个这样的判定，即是否使用冗余电路。因此产生的判定结果和地址信号送到一个X系统预编码器，在此形成一个预编码信号。然后，该预编码信号经与每个存储器列阵对应的X地址驱动器送到与该存储器层对应的每个X译码器3。

此外，RAS系统中的信号被送到WE和CAS系统中的控制电路。通过判定这样的次序，即例如以该次序已经输入行地址选通信号RASB，列地址选通信号CASB和允许写入信号WEB，象包括WCBR（在行地址选通信号前的允许写入列地址选通信号）方式的测试方式、包括CBR（在行地址选通信号前的列地址选通信号）方式的自动刷新方式和自更新方式这样的工作方式被相互区别开。电源电压电平判定电路和温度监视电路，以及进一步由其控制的环形振荡器被包括在RAS系统控制电路11中。

在该测试方式中，使测试电路15开始工作，并根据所提供的专门的信号确立一种测试功能。环形振荡器开始处于自刷新方式并产生一个超前于刷新地址的步进脉冲。此外，当在自刷新操作中电源电压和温度变化时，刷新周期被自动转换。在自动刷新方式中，刷新地址逐步地被行地址选通信号RASB超前，上述信号RASB做为时钟信号由外部提供。

在接收列地址选通信号CASB的情况下，CAS系统控制电路14被用来形成各种Y系统控制信号。与列地址选通信号CASB变成低电平同步，由Y地址缓冲器收进的地址信号被送给Y系统冗余电路，并且与存在其中的坏地址相比较，来做出一是否使用冗余电路的判定。因此产生的一个判定结果和地址信号被送到Y系统预编码器，在此形成一个预编码信号。然后经过与四个存储器列阵的每一个对应的Y地址驱动器，该预编码信号被送到每个Y解码器，另一方面，在检查了这样的次序，即接收行地址选通信号RASB和允许写入信号WEB的次序之后，当判定测试方式被包含时，CAS系统控制电路14启动相邻的测试电路15。

围绕芯片垂直中间部分的区域的上侧的中轴，水平对称布置有16个存储器层和8个读出放大器。此外，设置有4套存储器层和对应各读出放大器的4个主放大器7。此外，在上部垂直中间部分提供有一个升压发生电路21和输入连接区9B、9C，上述升压发生电路在收到下降电压（step    down    voltage）时选择字线，上述连接区对应于地址和控制信号这样的输入信号。

本发明实例中的升压（boosted    Voltage）发生电路21以一个电荷激励电路（Charge    pump    circuit）来形成，后者采用振荡脉冲作为输入脉冲，上述振荡脉冲由自刷新环形振荡器产生。如前所述，环形振荡器如此工作，使得随电源电压的下降的振荡脉冲频率的下降被校正，即，提高振荡脉冲的频率。因此当该振荡脉冲被用于提升电压时，该升压被阻止与电源电压同时降低。因此，甚至在电池后备时发生工作电压下降，借助具有做为输入脉冲的振荡脉冲的升压电路，字线选择电压必须能全部写入存储单元。

根据本发明，8个存储器层1和4个读出放大器2被布置在一个存储器块中，即，16个存储器层1和8个读出放大器2围绕垂直轴线对称布置。借助仅仅四个主放大器7的布置，经过一个短的信号传输路径，由每个读出放大器2来的放大后的信号可被传送到主放大器7。

在芯片垂直中间部分，16个存储器层和8个读出放大器也围绕芯片的下部区域的中轴对称布置。进一步讲，设有对应于四套存储器层的四个主放大器7和位于两侧的读出放大器。

此外，设有一个基片电压发生电路18，一个输入连接区9A，一个数据输出缓冲器电路19和一个数据输入缓冲器电路20，上述基片电压发生电路18用来形成一个基于所接收到的电源电压而供给基片的负偏压，上述输入连接区9A对应于如地址和控制信号这样的输入信号。参照形成基片电压发生电路18的电荷激励电路的输入脉冲，还可以这样设置，这就是即使当电源电压下降时，图1中环形振荡器的振荡脉冲被用来获得一个有效的基片电压。在仅使用4个主放大器7的同时，从每个读出放大器2来的放大后的信号经这个短的信号传输路径传送给该主放大器7。

除区域9A-9C以外，但各种连接区（虽未示出）可被分布在垂直中间区域上。具有一些外部电源连接区，如为了增加输入电平余量即为了降低电源阻抗的那些连接区，数个连接区被分布在一直线上，并用来提供地电位。这些地电位连接区与地电位引线相连，这些引线用LOC技术形成并沿长度方向伸延。一些特别提供的接地连接区被用来清除字线，防止因为非选择字线的耦合使字线驱动器向上浮动，并且主要用于以对读出放大器共源的形式降低电源阻抗。

结果，该电路的地电位使电源阻抗相对于内部电路的运行保持低值。此外，分成多种如上所述种类的内部电路之间的接地线路与一个低通滤波器相连接，该滤波器包括一个LOC引线框架和连接区线，借此可使噪声和内部电路中电路接地噪声的传播减到最小。

用于输入地址A0-A11的连接区，和用于象RAS，CAS，WE和OE这样的控制信号的连接区被分布在区域9A-9C中。此外，使用了下列连接区，即用于输入和输出数据的，用于连接主卡（master）的，用于监督目的的，以及用于控制监督器的连接区。在少量（nibble）方式和当形成×4比特时，用于连接主卡的连接区被用来指定一个静态列方式和用来指定一个写入掩膜函数（write-maskfunction）。用于监督目的的连接区被用于内部电压VBB、VCH。

VCH是一个提升后的电源电压，用于选择收到内部电压VDL时被升压到约5.3V的字线的选择电平，并用于选择共享开关MOSFET。VBB是-2V基片反向偏置电压，VPL是一个存储器单元的极板电压，并被设置成这样一种状态，即与如前所述的介质薄膜泄漏电流的方向性相适应，从比特线高低电平之间的中点电位上偏移。

X系统中的选择操作产生一个在每个存储块中选择出的字线。换句话讲，如斜线所示，在每个存储块中操作一个存储器层和一个读出放大器。利用这样划分开的存储块、选择字线的操作和读出放大器的激活，大电流密集地流过特定的印刷线路，因此防止在相对高的电平上产生噪声。

图4是一个电路图，该图表示本发明的动态RAM的存储器列阵。图4中例举的存储器列阵MARY类似于但不局限于2相交点（合并比特线（folded bit line））系统（2-intersection point system）。在图4中，代表性地举例表示了一对线。根据如图4所示的预定规则，每个存储器单元的输入-输出节点被分布并被耦合到该对平行互补的比特线BOT，BOB上，其中每个节点包括一个地址选择MOS-FETQ_m和一个数据存储电容器C_S。

比特线BOT，BOB设有一个开关MOSFET，上述开关MOSFET形成一个图4中未示出的预充电电路。基于收到用于产生一个芯片非选择状态的预充电信号，该开关MOSFET在该芯片非选择状态或在该存储器单元被保持在选择之前被导通，从而互补的比特线BOT，BOB的高低电平在上述工作周期里被短接，以致于把比特线BOT，BOB置于约VCL/2（HVC）的预充电电压，上述电平是由一个CMOS读出放大器的放大操作产生的。

当把芯片保持在非选择状态的一个相当长的时间时，虽不局限于此，但泄漏电流使预充电电平下降。所以，提供开关MOSFET用于供给一半预充电电压。虽然未示出特别的电路，但可设置用于产生该一半预充电电压的电路，使它能提供这样的电流，该电流相当的小足以弥补该泄漏电流。利用这种布置，可阻止功率消耗的增加。

预充电MOSFET在DRAM的芯片非选择状态下被导通之前，该读出放大器被保持在非选择状态。这时，互补比特线BOT、BOB以一个高阻抗状态维持高电平和低电平。此外，当DRAM进入工作状态时，该预充电MOSFET在将读出放大器保持在工作状态之前被截止。

所以，该互补比特线BOT、BOB以高阻抗状态维持该半预充电电平。在这种半预充电系统中，因为互补比特线BOT、BOB的高电平和低电平仅短时形成，所以能保持低的功率消耗。在读出放大器放大操作期间，互补比特线BOT、BOB以一种与作为中间数据的预充电电平相同的方式从高电平向低电平变化，从而可减小由电容耦合产生的噪声电平。

一个X（行）地址译码器包括（但不限于）一个第一地址译码器电路和一个第二地址译码器电路，如一个分开形式的单元电路UXDCR，上述第一地址译码器具有门电路G1-G4。图4表示的单元电路UXDCR等效于一个这样的电路，如第二地址译码器电路和构成第一地址译码器电路的或非门电路G1-G4。在图4中，对门电路G2、G3未给出电路标识。

该单元电路UXDCR产生用于4个字线的译码信号。对应于较低的2比特地址信号的字选择信号X0、X1的组合被用来在构成第一X译码电路的4个门电路G1-G4中形成4种字选择定时信号φX0到φX3。这些字选择定时信号φX0到φX3经传输门MOSFETQ20-Q23送给单元字线驱动器UWD0-UWD3。

如单元电路UWD0举例表示的字线驱动器WD包括一个CMOS驱动电路，该驱动电路具有一个P沟道MOSFETQ26和N沟道MOSFET27，以及P沟道MOSFETQ24、25，上述P沟道MOSFETQ24、25设置在该CMOS驱动电路的输入端和操作电压端VCH之间。一个预充电信号Wph送给P沟道MOSFETQ24的栅极，而字线驱动输出送到P沟道MOSFETQ25的栅极，上述预充电信号Wph是由一个电平转换电路做出的电平转换产生的。

当根据电源电压VCC形成的字选择定时信号φX0被置到高电平时，以及在字线W0被置于象地电位这样的非选择电平时，MOSFETQ25收到低电平，并且使CMOS电路的输入电平升高到高电压VCH，从而确保MOSFET    Q26截止。因此防止DC电流消耗在P沟道MOSFETQ26和Q27之间，上述P沟道MOSFETQ26和Q27形成对应于非选择字线的CMOS驱动电路。

通过把X地址译码器分成二个，单元电路UXDCR的节距（pitch）和字线的节距不被协调，上述单元电路UXDCR形成第二X地址译码器电路。因此，在半导体基片上没有不用的空间。

在字线的远端侧和电路的地电位之间设有开关MOSFETQ1-Q4和类似器件。信号WC0-WC3被送给这些开关MOSFETQ1-Q4的栅极，上述信号在相位上与提供给对应字线W0-W3的选择信号相反。因此仅有对应于所选字线的开关MOSFET被截止，而其余的开关MOSFET被导通。

因此，防止了非选择字线被不期望地升到中间电位，这种中间电位起因于由所选字线的上升导致的电容耦合。

图5是存储器板元件主部分的示意图，它是利用本发明DRAM的计算机系统中存储器存贮件的一部分。该存储板包括多个存储模件，多个本发明的封装DRAM被安装在每个存储模件上，本发明的DRAM和存储模件上的布线相连接。

每个存储模件上的连接器被用来把本发明的DRAM和计算机系统中的地址总线或数据总线相连。为了完成它们之间的连接，该连接件装在计算机存储器存贮件的存储器存储板槽上。该计算机系统的存贮单元的数据存贮容量由本发明的DRAM数量来决定，上述DRAM装在存储板上，即存储模件上。

图6是一个DRAM系统的原理图，上述DRAM系统使用了本发明的DRAM。这个系统包括一个DRAM集成电路列阵，一个中央处理单元CPU，一个接口电路I/F，上述接口电路用来连接DRAM和中央处理单元CPU。该DRAM集成电路列阵用本发明的封装DRAM制成。

下面说明DRAM系统和中央处理单元CPU之间的输入一输出信号。由中央处理单元CPU产生的地址信号A₀-Ak被用来选择本发明DRAM的地址。一个刷新指令信号REFGRNT是一种用来刷新DRAM中数据的控制信号，而允许写信号是这样一种控制信号，其用来控制数据从DRAM中读出或写入到DRAM。

此外，存储器启始信号MS是一种用来启动DRAM存贮操作的控制信号。数据总线上的输入一输出数据D1-DB在中央处理单元CPU和每个DRAM之间传输。一个刷新请求信号REFREQ是请求刷新DRAM中存贮数据的控制信号。

接口电路I/F中的一个行地址接收器RAR接收从地址信号Ao-Ak中分出的地址信号Ao-Ai，上述地址信号Ao-Ak是从中央处理单元CPU传来的，RAR将如此接收的这些信号转换成这样的地址信号，这些地址信号的定时与各自DRAM的操作一致。

一个列地址接收器CAR接收从地址信号Ao-Ak中分出的地址信号A_i+1-Aj，并将如此接收的这些信号转换成这样的地址信号，这些地址信号的定时与各自DRAM的操作相一致。一个地址接收器ADR接收从地址信号Ao-Ak中分出的地址信号A_j+1-Ak，并将如此接收的这些信号转换成这样的地址信号，这些信号的定时与各自DRAM的操作相一致。

一个译码器DCR发出一些芯片选择控制信号（在此之后称为“CS1-CSm”），这些控制信号用来选择本发明的DRAM芯片。接着RAS控制电路RAS-CONT产生一个芯片选择信号，该信号的定时与DRAM操作以及将发出的行地址读取信号一致。一个地址多路转换器ADMPX按时间序列将地址信号Ao-Ai和A_i+1-Aj多路转换，并将结果送到DRAM。在一个数据总线驱动器DBD中，WEB信号在中央处理单元CPU和DRAM之间切换数据的输入一输出。一个控制电路CONT发出一些信号，这些信号用来控制地址多路转换器ADMPX，RAS控制电路RAS-CONT，数据总线驱动器DBD和本发明的DRAM。

下面说明这个DRAM系统中地址信号的作用。在该DRAM系列中，从中央处理单元CPU输出的地址信号Ao-Aj被分成两类：即做为地址Ao-Aj和A_j+1-Ak的作用。换句话讲，地址信号Ao-Aj被用做每个DRAM芯片内存储矩阵中的行和列地址信号。设置地址信号Ao-Ai，使它们用来选择DRAM的IC芯片列阵的行，地址信号A_i+1-Aj选择其列。

下面描述该DRAM系统中电路的工作原理。首先，地址信号Ao-Ai，A_i+1-Aj分别经行地址接收器RAR和列地址接收器CAR送给地址多路转换器ADMPX。当一个RASbB信号在地址多路转换器ADMPX中达到一定电平时，发出行地址信号Ao-Ai，并将其加到DRAM的地址端。这时，列地址信号A_i+1-Aj未从地址多路转换器中送出。

当RASbB信号的电平随后反转时，从地址多路转换器中发出列地址信号Ai+1-Aj，并将其送到该地址端。这时，行地址信号Ao-Aj未从该地址多路转换器中送出。

按时间序列，地址信号Ao-Ai和A_i+1-Aj被加到本发明DRAM的地址端，这取决于RASbB信号的电平。芯片选择信号A_j+1-Ak被用来经译码器DCR主要选择DRAM的芯片，然后上述信号在被用为芯片选择和行地址读出信号之前被转换成芯片选择信号CS1-CSm。

随后给出在每个DRAM行上的芯片上设定地址的操作说明。行地址信号Ao-Ai被加到本发明DRAM的全部IC芯片的地址端。然后假定，当例如信号RAS1B-RASmB的RAS1B达到一定电平时，在最上一级的IC的B被选中。这时，在RAS1B信号施加之前，行地址信号Ao-Ai被加到IC（IC11，IC12，…IC1B）上的存储矩阵列阵。这是因为，如果在行地址信号Ao-Ai之前施加RAS1B信号的话，可以传送除行地址信号之外的一个信号。

随后，列地址信号A_i+1-Aj被加到本发明的DRAM的全部IC芯片的地址端。当滞后RAS1B的CASB信号达到一定电平时，列地址信号A_i+1-Aj被送到位于最上一级nM上IC芯片的B内的存储矩阵列阵的列地址上。在这种情况下，在CASB信号之前将列地址信号A_i+1-Aj送到IC上的原因与前面所述的一样。此外，CASB信号的作用是判定究竟传输行地址信号Ao-Ai和列地址信号A_i+1-Aj中的那一个。

因此，通过以上操作，最上一级nM芯片的B上的地址被设定。因为RAS2B-RASmB的电平与RAS1B相反，所以除了在DRAM最上一级的IC以外的IC不被选择。

下面说明在所设地址上的数据写入/读出操作。数据写/读操作是这样设计的，使得其由WEB信号的高或低电平来决定的。当数据DI1-DIB从中央处理单元CPU加到如此而设定的地址上，而WEB信号保持在一定电平上时，完成数据的写操作。

当在每个地址的B位上输出数据D01-D0B（在此地址写操作已完成），同时WEB信号电平变成反向时，实现数据读操作。控制电路CONT接收指令信号，即从中央处理单元CPU来的REFGRNT，WEB，MS信号，并发出CASB，RASaB，RASbB和WEB信号。下面描述这些控制信号的作用。CASB信号用做为判定行地址信号Ao-Ai和列地址信号A_i+1-Aj中的那一个被传输，并读取IC芯片的列地址信号。

RASaB信号用来以足够的定时将CS1-CSm信号提供给本发明DRAM上的IC芯片列阵。WEB信号被用来决定把数据写入或读出本发明DRAM的IC芯片的存储器单元的读/写操作。DASbB信号是一种转换定时信号，用来把行地址信号Ao-Aj和列地址信号A_i+1-Aj从地址多路转换器ADMPX转换成时间序列多路转换信号。当选择了RASB（RASB1-RASBm）信号之一时，行地址信号Ao-Ai和列地址信号A_i+1-Aj的转换滞后于RASaB信号，就好象行地址信号Ao-Ai和列地址信号A_i+1-Aj已从地址多路转换器ADMPX中输出。

现在说明WEB信号和数据总线驱动器DBD之间的关系，从控制电路CONT送出的WEB信号被加到本发明的DRAM上。当WEB信号处于高电平时，例如，建立起读方式，数据在经数据总线驱动器DBD送到中央处理单元CPU之前，从DRAM中输出。这时，这样控制输入数据，使它保持不被WEB信号从DBD送到本发明的DRAM。在WEB信号保持在低电平时，建立起写方式，输入数据经数据总线驱动器DBD从中央处理单元CPU加到DRAM的数据输入端。在被设定的地址上写入该数据。然后利用WEB信号如此控制本发明DRAM的数据输出，使它不从数据总线驱动顺DBD中输出。

图7是一个计算机系统的示意图，该计算机系统具有本发明的动态RAM。该计算机系统包括一个总线，一个中央处理单元CPU，一个外围设备控制单元，用做主存储器的本发明的DRAM及其控制单元，用做为后备存储的SRAM及其控制单元（上述后备存储器具有一后备奇偶性），存有程序的ROM和显示单元等等。

上述外围设备控制单元被连接到一个外存储器单元，一个键盘KB和类似部件。显示系统包括一个视频RAM（此后称为“VRAM”）并被连接到做为输出单元的显示器上，显示器用来显示存贮在VRAM中的数据。此外，还设有一个电源，该电源用来给计算机系统的每个内部电路供电。中央处理单元CPU通过执行控制每个存贮器的信号来控制每个存贮器的工作定时。尽管在此仅举例示出这样一种情况，即本发明被用到做为主存储器的DRAM上，但决不是说，不能用于象该显示系统中的多端口VRAM这样的VRAM的随机存取单元上。

图8是一种个人计算机系统主要部分的示意图，该系统具有做为主存存储器的本发明的DRAM。该个人计算机系统包含一个软盘驱动器FDD，文件存储器FILE    M和用做电池后备的SRAM，其中文件存储器使用本发明的DRAM做为主存储器。键盘KB和显示器DP用做为输入一输出单元，软盘FD被插入软盘驱动器FDD中。利用这种配置，所提供的台式个人计算机能够把数据存入做为软设备的软盘FD中，和做为硬设备的文件存储器FILE    M中。尽管在所做的说明中，本发明用于这样一种台式个人计算机，但也可以用于笔记本式电脑，其包括但不局限于一用来执行辅助功能的软盘。

图9是一种个人计算机系统的功能方框图，该计算机系统具有做为主存存储器的本发明的DRAM。该个人计算机系统包括一个中央处理单元CPU，一个装在上述数据处理系统中的I/O总线，一个总线单元，一个存储控制单元，该存储控制单元用来获得存取高速的存储器，如主存存储器和扩展存储器，还包括用做主存存储器的本发明的DRAM，存有基本控制程序的ROM，一个键盘控制器KBDC，该控制器的前端接到一个键盘。

一个显示器适配器连接到I/O总线，并且一个显示器也连接到该显示适配器的前端。此外，一个并行口I/F，一个如鼠标器这样的串行口I/F，一个软盘驱动器FDD，一个用来把I/O总线切换到HDDI/F的缓冲器控制器HDD及其他部件。

做为主存储器的DRAM和扩展RAM也被连接到从存储器存储控制单元来的总线上。现在说明该个人计算机系统的工作。当馈电使系统工作时，中央处理单元CPU经I/O总线实现对ROM的存取，并做出初始诊断和初始置位。进一步讲，该中央处理单元CPU用从辅助存贮单元来的系统程序装入做为主存存储器的本发明的DRAM。

该中央处理单元CPU以这样一种方式工作，即使得HDD控制器径I/O总线获得对HDD的访问。当系统程序的装入完成时，中央处理单元CPU按用户要求的那样继续处理，使用者经键盘控制器KBDC和显示适配器继续进行输入和输出处理。如果必要的话，使用者可以使用输入-输出装置，该装置连接到并行口I/F和串行口I/F上。在发现做为主存存储器的DRAM的存贮容量不足的情况下，用扩充RAM做为存储的补充。虽然在图9中包括一个硬盘驱动器HDD，但它也可以用使用嵌入式存储元件的嵌入式（flush）存储器代替。

当如实施本发明的这样一种动态RAM被封装在一个信息处理系统中时，能够预料到不仅促进实现小型化，而且增加系统的功能，这是由于具有更大的电路集成度，更大的存贮容量和更高的处理速度及更少的功率消耗。

本发明例如可以用于如上所述的主存存储器或一个硬盘存储器，该硬盘存储器用大容量的DRAM制造。在这种情况下，在利用前述的低功耗自刷新方式的同时，可获得一个紧凑的，高性能的满充式存储器（fill    memory）。

本发明的效果如下。

（1）通过校正（改变）振荡周期，即通过改变CMOS环形振荡器的逻辑门数量，使得其根据电平判定电路或温度监督器的输出来完成自刷新操作（上述在一个或同一个芯片上形成的电平判定电路或温度监督电路用来检测电源电压），则该刷新周期可做自动转换，使得它配合这样的时间，在该时间内，根据电源电压和温度的变化，在该动态RAM中保持数据。

（2）根据（1），不需延长该存储单元所需的数据保持时间，考虑到最坏的情况也不必要设定短的自刷新周期，借此获得较大的电路集成度以及较低的功耗。

（3）根据（2），可获得的是适合电池后备的动态RAM，如IC插件和文件存储器。

（4）当在根据（2）的数据处理系统中用做为存储器时，能够预料到，不仅促使了系统的小型化，而且增加了其性能，这是由于较大的电路集成度，较大的存储容量和较高的处理速度及较小的功耗。

本发明人已经给出了本发明最佳实施例的详细说明。但是，显然本发明不局限于以上所说明的内容，并可以各种方式改变和修改而不超出本发明的构思和范围。例如，振荡电路可是除环形振荡器以外的任一种，是基于这样的条件，即通过与动态存储器单元的数据保持时间相应的控制信号，在电源电压和温度改变时改变其振荡频率。温度监督器也可利用任何其他的温度传感元件，该元件用来检测温度，这是利用依温度变化的PN结二极管来完成的。

本发明具有广阔的应用前景，上述应用包括动态RAM，该动态RAM能以自刷新方式在装有这样的动态RAM的数据处理系统中工作。

下面简要综述本发明，CMOS环形振荡器的逻辑门级数量根据电平判定电路或温度监督器的输出结果相互转换，从而校正振荡周期，上述振荡器是用来完成自刷新操作的，上述电平判定电路或温度监督器形成在一个或同一芯片上，并用来检测供电电压，借此，自刷新周期能对应于电源电压和温度的变化，自动地转换到这样的条件，在这样的条件下，该周期与动态RAM的数据保持时间相适应。

Claims (18)

1、一种在一个半导体基片上形成的半导体集成电路器件，包括多个动态存储器单元和一个振荡电路，该振荡电路用来对每个所述动态存储器单元进行刷新操作，其中：

所述半导体集成电路器件具有一个控制装置，该装置用来在供给所述半导体集成电路的电压发生变化时控制所述刷新操作的刷新周期，使所述刷新周期产生变化。

2、根据权利要求1的半导体集成电路器件，其中所述的控制装置以这样的方式可变化地控制所述的刷新周期，即限定所述刷新周期在所述多个存储器单元的数据保持时间内。

3、一种半导体集成电路器件，它包括一个振荡装置，该振荡装置具有用来形成传输信号的多个门装置;一个与所述振荡装置相连的电平判定电路;以及多个动态存储器单元，其中

所述电平判定电路在收到一个电源电压电平时输出一个电平判定信号，该电源电压供给所述半导体集成电路，并且其中，

根据所述的电平判定信号从所述多个门装置中选择出预定数目的门装置。

4、根据权利要求3的半导体集成电路器件，其中所述门装置的预定数如此选择，用来改变所述振荡信号的振荡周期。

5、根据权利要求4的半导体集成电路器件，其中

由所述多个动态存储单元保存的数据以这样的周期被刷新，该周期相应于所述振荡信号的所述振荡周期。

6、根据权利要求3的半导体集成电路器件，其中

所述电平判定电路具有状态存贮装置，用来保持所述电平判定信号的状态。

7、根据权利要求6的半导体集成电路器件，其中

所述的状态存贮装置是一个触发器。

8、根据权利要求3的半导体集成电路器件，进一步包括判定电路控制装置，该装置用来当所述判定控制装置收到所述振荡信号，并且同时当每次预定数的振荡信号输入其上时，使所述的电平判定电路工作。

9、根据权利要求3的半导体集成电路器件，进一步包括一个内部电路和方式判定装置，后者用来根据所述的电平判定信号识别所述半导体集成电路是处于第一还是第二方式，其中

所述的方式判定装置使所述内部电路不工作，在这种情况下，即所述方式判定装置根据所述电平判定信号识别出所述半导体集成电路是在第一种方式。

10、根据权利要求9的半导体集成电路器件，其中

所述的电源电压通过一个电池供给，上述电池位于所述第一方式中的所述半导体集成电路的外面。

11、根据权利要求10的半导体集成电路器件，其中，

所述第一方式是电池后备方式，所述第二方式是正常工作方式。

12、根据权利要求9的半导体集成电路器件，其中，

所述第二方式包括一个第三方式和一个第四方式，第三方式让所述振荡装置输出所述的具有一个第一频率的振荡信号，第四方式让所述的振荡装置输出具有比所述第一频率小的第二频率的所述振荡信号。

13、根据权利要求12的半导体集成电路器件，其中，

所述第一方式是电池后备方式，其中

所述第三方式是一般方式以及其中

所述第四方式是减低功率消耗（power  down）方式。

14、根据权利要求3的半导体集成电路器件，包括用来根据所述的振荡信号形成一个预定电压的电压形成装置。

15、根据权利要求3的半导体集成电路器件，其中所述多个门装置包括一个CMOS逻辑门电路，该门电路有至少一个P沟道MOSFET和至少一个N沟道MOSFET。

16、一种半导体集成电路器件，包括振荡装置，该装置具有多个门装置，这些门装置串联耦接在一起用来输出一个振荡信号;与所述振荡装置耦联的温度判定电路和多个动态存储器单元，其中

所述的温度判定电路检测所述半导体集成电路器件的温度，并对应检测结果输出一个温度判定信号，其中

所述的振荡装置在收到所述温度判定信号时，根据所述的温度判定信号，从所述多个门装置中选择预定数目的门装置。

17、一种半导体集成电路器件，包括多个动态存储器单元;振荡装置，该振荡装置具有用来输出振荡信号的多个串联耦接在一起的多个门装置;还包括至少一个电平判定电路和温度判定电路，其中的每一个与所述振荡装置相连，其中

所述电平判定电路检测供给半导体集成电路器件的电源电压，并对应检测结果输出一个电平判定信号，其中

所述的温度判定电路检测所述半导体集成电路器件芯片的温度，并对应检测结果输出一个温度判定信号，其中

所述振荡装置收到并根据至少一个所述的温度判定电路和电平判定电路的信号改变所述多个门装置中的导通门电路数，其中

在所述多个动态存储器单元中保存的数据定时地对应从所述振荡电路来的振荡信号被刷新。

18、一种IC插件，包括一种半导体集成电路器件，该器件有振荡装置，该振荡装置具有多个门装置，这些门装置被串联地耦联在一起，用来输出一个振荡信号，还具有一个与所述振荡装置耦联的电平判定电路，和多个动态存储器单元，其中

所述的电平判定电路检测供给所述半导体集成电路器件的电源电压，并对应检测结果输出一个电平判定信号，以及其中

所述的振荡装置收到和根据所述的电平判定信号使所述多个门装置中的预定数目的门装置导通。

Images