CN1182938A - 半导体电路装置 - Google Patents

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Abstract

在内部电源电路产生振荡的情况下,能够很容易地评价驱动晶体管的最佳栅极宽度。把另一个驱动晶体管303与降压变换器300中的驱动晶体管302并联连接起来,根据由WCBR和地址键的检出而激活的测试方式信号TE,使驱动晶体管303有选择地去激活。

Description

半导体电路装置
本发明涉及半导体电路装置，更详细地说，涉及接受外部电源电压，具有正常方式和测试方式的半导体电路装置。
当前，作为一种半导体电路装置，提供了DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)等半导体存储装置。最近，为了减少耗电，提供了备有把外部电源电压(例如，5伏)降压，产生内部电源电压(例如，3.3伏)的内部电源电路的半导体存储装置.
图14为示出用于DRAM等的现有的内部电源电路结构的电路图。参照图14，现有的内部电源电路包括差分放大器3和驱动晶体管4。差分放大器3具有接受基准电压VREF的倒相输入端子和连接到内部电源节点2上的不倒相输入端子。驱动晶体管4具有连接到差分放大器3输出端子上的栅极，并连接在外部电源节点1与内部电源节点2之间。
在上述内部电源电路中，把内部电源电压int VCC反馈到差分放大器3上，借此，差分放大器3控制驱动晶体管4，使内部电源电压int VCC等于基准电压VREF。即，差分放大器3和驱动晶体管4形成闭环。结果是，该内部电源电路把低于外部电源电压ext VCC的内部电源电压intVCC供给到内部电源节点2上。
在上述内部电源电路中，为了把较大的电流供给到内部电源节点2上，希望驱动晶体管4的栅极较宽。因为如图15所示，驱动晶体管4的栅极宽度(W)越宽，其驱动能力就越高。
但是，如上所述，因为在内部电源电路中形成了反馈环，所以，如图15所示，驱动晶体管4的栅极宽度(W)越宽，对振荡的稳定性就越低。这样，在驱动晶体管4的驱动能力与对振荡的稳定性之间，存在着所谓折衷关系。
因此，虽然希望在不发生振荡的范围内，把驱动晶体管4的栅极宽度(W)设计得尽可能宽，但是，在DRAM芯片制作之后，有时，发生预料不到的振荡。这是因为，借助于模拟难以完全预测出驱动能力大，并且对振荡稳定性高的最佳栅极宽度(W)。还有，有时也有因制造工序的偏差而发生振荡的情况。
这样，在DRAM芯片制作后产生振荡时，虽然必须重新设计，把驱动晶体管4的栅极宽度(W)设计得窄一些，但是，很难预计把栅极的宽度(W)设计成多么窄振荡才能停止。因此，虽然修改掩模，重作新的芯片，有时还是产生振荡。这样，以往，存在着为了把驱动晶体管4的栅极宽度设计得最佳而必须反复修改掩模的问题。
还有，为了减少修改掩模的次数，虽然有借助于FIB(聚焦离子束)加工来评价最佳栅极宽度(W)的方法，但是，存在着FIB加工必须进行麻烦的操作的问题。进而，即使预先进行了借助于FIB加工的评价，也存在着产生振荡的问题。
本发明就是为了解决上述那样的问题而提出的，其目的在于，提供能够很容易地把内部电源电路的电流供给能力最佳化的半导体电路装置。
在本发明半导体电路装置中，接受外部电源电压并具有正常方式和测试方式的半导体电路装置备有：内部电路、第1内部电源装置、第2内部电源装置、检出装置和激活/去激活装置。内部电路连接到内部电源节点上，进行给定的操作。第1内部电源装置连接到接受外部电源电压的外部电源节点上，把低于外部电源电压的内部电源电压供给到内部电源节点上。第2内部电源装置连接到外部电源节点上，把内部电源电压供给到内部电源节点上。检出装置在预定的时间响应于从外部送来的控制信号检出测试方式，产生第1测试方式信号。激活/去激活装置响应于第1测试方式信号，激活/去激活第2内部电源装置。
还有，在本发明半导体电路装置中，备有多个接受行地址和列地址信号的地址端子。上述内部电路包括：存储单元阵列、地址缓冲器、行译码器、列译码器和写入装置。存储单元阵列具有多个配置在行和列上的存储单元。地址缓冲器响应于行地址选通信号，执行行地址信号选通，同时，响应于列地址选通信号，执行列地址信号选通。行译码器响应于来自地址缓冲器的行地址信号，选择存储单元阵列的行。列译码器响应于来自地址缓冲器的列地址信号，选择存储单元阵列的列。写入装置响应于写允许信号，把数据信号写入到通过行译码器选择的行和通过列译码器选择的列所配置的存储单元内。上述检出装置包括：当在激活行地址选通信号之前激活了列地址选通信号和写允许信号时，产生第2测试方式信号的装置；和连接到至少1个地址端子上，当激活了第2测试方式信号并且已把高于内部电源电压的电压送到该至少1个地址端子上时，产生第1测试方式信号的装置。
还有，在本发明半导体电路装置中，第1内部电源装置包括差分放大器和第1驱动晶体管。差分放大器具有接受基准电压的倒相输入端子和连接到内部电源节点上的不倒相输入端子。第1驱动晶体管具有连接到差分放大器输出端子上的栅极，以及被连接到外部电源节点与内部电源节点之间。所述第2内部电源装置包括第2驱动晶体管。第2驱动晶体管具有连接到差分放大器输出端子的栅极，以及被连接在外部电源节点与内部电源节点之间。
还有，在本发明半导体电路装置中，所述激活/去激活装置包括：连接到差分放大器输出端子与第2驱动晶体管栅极之间，响应于第1测试方式信号而变成接通/关断的开关装置；以及响应于第1测试方式信号，当开关装置关断时，使第2驱动晶体管截止的装置。
还有，在本发明半导体电路装置中，所述第1内部电源装置包括第1差分放大器和第1驱动晶体管。第1差分放大器具有接受第1基准电压的倒相输入端子和连接到内部电源节点上的不倒相输入端子。第1驱动晶体管具有连接到第1差分放大器输出端子的栅极，并被连接在外部电源节点与内部电源节点之间。所述第2内部电源装置包括第2差分放大器和第2驱动晶体管。第2差分放大器具有接受第2基准电压的倒相输入端子和连接到内部电源节点上的不倒相输入端子。第2驱动晶体管具有连接到第2差分放大器输出端子的栅极，并被连接在外部电源节点与内部电源节点之间。
还有，在本发明半导体电路装置中，所述激活/去激活装置包括：连接到第2差分放大器电源端子上，响应第1测试方式信号而变成接通/关断的开关装置；以及响应第1测试方式信号，当开关装置为关断时，使第2驱动晶体管关断的装置。
还有，在本发明半导体电路装置中，接受外部电源电压，并具有正常方式和测试方式的半导体电路装置备有：内部电路、第1内部电源装置、第2内部电源装置、检出装置、第1去激活装置和第2去激活装置。内部电路连接到内部电源节点上，进行给定的操作。第1内部电源装置连接到接受外部电源电压的外部电源节点上，把低于外部电源电压的内部电源电压供给到内部电源节点上。第2内部电源装置连接到外部电源节点上，把内部电源电压供给到内部电源节点上。检出装置检出测试方式，产生测试方式信号。第1去激活装置响应测试方式信号，使第2内部电源装置暂时地去激活。第2去激活装置使第2内部电源装置恒定地去激活。
还有，在本发明半导体电路装置中，所述第1内部电源装置包括差分放大器和第1驱动晶体管。差分放大器具有接受基准电压的倒相输入端子和连接到内部电源节点上的不倒相输入端子。第1驱动晶体管具有连接到差分放大器输出端子的栅极，并被连接在外部电源节点与内部电源节点之间。所述第2内部电源装置包括第2驱动晶体管。第2驱动晶体管具有连接到差分放大器输出端子的栅极，并被连接在外部电源节点与内部电源节点之间。
还有，在本发明半导体电路装置中，所述第1去激活装置包括：连接到差分放大器输出端子与第2驱动晶体管栅极之间，响应测试方式信号而变成关断的开关装置以及响应测试方式信号而使第2驱动晶体管关断的装置。
还有，在本发明半导体电路装置中，所述第2去激活装置包括与第2驱动晶体管串联连接的熔丝。
还有，在本发明半导体电路装置中，所述第1内部电源装置包括第1差分放大器和第1驱动晶体管。第1差分放大器具有接受第1基准电压的倒相输入端子和连接到内部电源节点上的不倒相输入端子。第1驱动晶体管具有连接到第1差分放大器输出端子上的栅极，并被连接在外部电源节点与内部电源节点之间。所述第2内部电源装置包括第2差分放大器和第2驱动晶体管。第2差分放大器具有接受第2基准电压的倒相输入端子和连接到内部电源节点上的不倒相输入端子。第2驱动晶体管具有连接到第2差分放大器输出端子的栅极，并被连接在外部电源节点与内部电源节点之间。
还有，在本发明半导体电路装置中，所述第1去激活装置包括：连接到第2差分放大器电源端子上，响应测试方式信号而变成关断的开关装置以及响应测试方式信号而使第2驱动晶体管关断的装置。
还有，在本发明半导体电路装置中，所述第2去激活装置包括第1熔丝和第2熔丝。第1熔丝与开关装置串联连接。第2熔丝与第2驱动晶体管串联连接。
图1为示出按照本发明实施例1的DRAM整体结构的方框图；
图2为示出图1中内部电源电路具体结构的电路图；
图3为示出图1中测试方式检出电路结构的方框图；
图4为示出图3中WCBR检出电路具体结构的电路图；
图5为示出图3中超VIH检出电路具体结构的方框图；
图6为示出图3中测试方式检出电路操作的时间图；
图7为示出按照本发明实施例2的DRAM中内部电源电路具体结构的电路图；
图8为示出按照本发明实施例3的DRAM中内部电源电路具体结构的电路图；
图9为示出用于图8中内部电源电路的测试方式检出电路结构的方框图；
图10为示出图9中地址检出电路具体结构的电路图；
图11为示出图9中测试方式检出电路操作的时间图；
图12为示出按照本发明实施例4的DRAM中内部电源电路具体结构的电路图；
图13为示出按照本发明实施例5的DRAM中内部电源电路具体结构的电路图；
图14为为示出DRAM中现有的内部电源电路结构的电路图；
图15为示出图14中驱动晶体管栅极宽度与驱动能力以及对振荡的稳定性之关系的曲线图。
下面，参照附图，详细说明本发明的实施例。再者，图中同一标号表示同一或相当的部分。
实施例1
图1为示出按照本发明实施例1的DRAM整体结构的方框图。参照图1，该DRAM备有：存储单元阵列10、行地址和列地址缓冲器11、行译码器12、列译码器13、读出放大器14、输入/输出电路15、输入缓冲器16、写驱动器17、前置放大器18、输出缓冲器19、/RAS(行地址选通信号)缓冲器20、/CAS(列地址选通信号)缓冲器21以及/WE(写允许信号)缓冲器22。
该DRAM进而备有：接受外部电源电压ext VCC(例如，5伏)的电源端子23、接受地电压GND的接地端子24、接受外部行地址选通信号ext/RAS的控制端子25、接受外部列地址选通信号ext/CAS的控制端子26、接受外部写允许信号ext/WE的控制端子27、n个接受行地址和列地址信号A1-An的地址端子28以及输入/输出数据信号DQ的数据输入/输出端子29。
存储单元阵列10具有多个按行和列配置的存储单元(未图示)。地址缓冲器11响应于来自/RAS缓冲器20的内部行地址选通信号int/RAS，进行行地址信号A1～An的选通，同时，响应于来自/CAS缓冲器21的内部列地址选通信号int/CAS，进行列地址信号A1～An的选通。行译码器12响应于来自地址缓冲器11的行地址信号A1～An，选择存储单元阵列10的行(字线)。列译码器13响应于来自地址缓冲器11的列地址信号A1～An，选择存储单元阵列10的列(列选择线，位线)。读出放大器14放大从存储单元阵列10读出的数据信号。输入/输出电路15包括列选择门和数据输入/输出线对，时而把数据信号输入到通过列译码器13选择的列上，时而从通过列译码器13选择的列上输出数据信号。输入缓冲器16把输入到数据输入/输出端子29上的数据信号DQ，供给到写驱动器17上。写驱动器17把数据信号DQ供给到输入/输出电路15上，响应于来自WE缓冲器22的内部写允许信号int/WE，把数据信号DQ写入配置在通过行译码器12选择的行和通过列译码器13选择的列上的存储单元内。
该DRAM进而备有内部电源电路30和测试方式检出电路31。内部电源电路30把来自电源端子23的外部电源电压ext VCC进行降压，结果，产生内部电源电压int VCC(例如，3.3伏)，并将其供给到存储单元阵列10、地址缓冲器11、行译码器12、列译码器13、写驱动器17等内部电路中。
当借助于以WCBR(/WE和/CAS出现在/RAS之前)的时序接受了内部行地址选通信号int/RAS、内部列地址选通信号int/CAS和内部写允许信号int/WE，并且，输入了给定的地址键时，测试方式检出电路31就检出测试方式，产生测试方式信号TE。内部电源电路30的供给能力根据测试方式信号TE而改变。
图2为示出图1中内部电源电路30具体结构的电路图。参照图2，内部电源电路30备有：连接到接受外部电源电压ext VCC的外部电源节点1上、把内部电源电压int VCC供给到内部电源节点2上的降压变换器(VDC)300和连接到外部电源节点1上、把内部电源电压intVCC供给到内部电源节点2上的驱动晶体管300。为了响应于测试方式信号TE而把驱动晶体管303激活/去激活，内部电源电路30进而备有：传输门304、倒相器电路305和P沟道MOS晶体管306。
降压变换器300包括差分放大器301和驱动晶体管302。差分放大器301具有接受基准电压VREF的倒相输入端子和连接到内部电源节点2上的不倒相输入端子。驱动晶体管302由P沟道MOS晶体管构成，具有连接到差分放大器301输出端子的栅极，并被连接在外部电源节点1与内部电源节点2之间。
驱动晶体管303由P沟道MOS晶体管构成，具有通过传输门304连接到差分放大器301输出端子的栅极，并被连接到外部电源节点1与内部电源节点2之间。传输门304连接到差分放大器301输出端子与驱动晶体管303栅极之间，响应于测试方式信号TE而变成开通/关断。P沟道MOS晶体管306连接到外部电源节点1与驱动晶体管303栅极之间，响应于测试方式TE，当传输门304关断时，使驱动晶体管303截止。
图3为示出图1中测试方式检出电路31结构的方框图。参照图3，测试方式检出电路31备有WCBR检出电路32和超VIH检出电路33。
当激活内部行地址选通信号int/RAS之前，激活了内部列地址选通信号int/CAS和内部写允许信号int/WE时，即，以WCBR定时供给信号int/RAS、int/CAS和int/WE，WCBR检出电路32就产生测试方式信号WCBR。
超VIH检出电路33连接到1个地址端子28上，当激活了测试方式信号WCBR，并且供给地址端子28高于内部电源电压int VCC的电压(超VIH)时，则产生测试方式信号TE。
图4为示出图3中WCBR检出电路32的具体结构电路图。参照图4，WCBR检出电路32包括：倒相器电路310～314、NAND电路315～320和负逻辑NAND电路321。
图5为示出图3中超VIH检出电路33的具体结构方框图。参照图5，超VIH检出电路33包括：对供给地址端子28的超VIH电平进行转换的电平转换器330、把电平转换器330的输出电压与基准电压VREFO相比较而产生测试方式信号TE的差分放大器331和连接到差分放大器331的接地端子上，响应于测试方式信号WCBR，使差分放大器331激活/去激活的N沟道MOS晶体管332。
其次，说明上述那样结构的DRAM，特别是内部电源电路30和测试方式检出电路31的操作。
该DRAM具有正常方式和测试方式，在正常方式下，执行正常操作。在正常方式下，因为测试方式检出电路31产生了L(逻辑低，去激活)电平的测试方式信号TE，所以，图2中传输门304变成关断，P沟道MOS晶体管306变成截止。结果，因为驱动晶体管303与驱动晶体管302并联连接起来，故使驱动晶体管302和303作为整体实质上栅极的宽度变宽了。因而，在正常方式下，内部电源电路30具有较大的电流供给能力。
在作成上述那样结构的DRAM芯片以后，使DRAM在正常方式下操作时，因为内部电源电路30具有较大的电流供给能力，所以，有时发生振荡。
当内部电源电路30振荡时，以WCBR的时序供给外部行地址选通信号ext/RAS、外部列地址选通信号ext/CAS和外部写允许信号ext/WE，并且，把高于内部电源电压int VCC的超VIH作为地址信号A1供给地址端子28。
如图6的时序图中所示，在把内部行地址选通信号int/RAS去激活成为L电平之前，把内部列地址选通信号int/CAS和内部写允许信号int/WE二者去激活成为L电平时，图3中WCBR检出电路32就产生H(逻辑高，激活)电平的测试方式信号WCBR。借此，图3中超VIH检出电路33响应于H电平的测试方式信号WCBR而激活。这时，因为把超VIH作为地址信号A1供给地址端子28，所以，超VIH检出电路33产生H电平的测试方式信号TE。
一把测试方式信号TE激活成H电平，图2中传输门304就变成关断，P沟道MOS晶体管306就变成导通。借此，因为把驱动晶体管303与驱动晶体管302断开，故使驱动晶体管302和303作为整体实质上栅极的宽度变窄了。因为P沟道MOS晶体管306变成导通，所以，驱动晶体管303的栅极不会变成高阻状态，驱动晶体管303基本上完全变成截止。
如果借助于上述那样地把驱动晶体管303切开，内部电源电路30就停止振荡了，则判明驱动晶体管302栅极的宽度为最佳。
如果根据上述实施例1，即使在制成的DRAM芯片中内部电源电路30产生了振荡的情况下，不修改掩模，借助于WCBR和地址键的输入，就能够使驱动晶体管实质上的栅极宽度变窄。因此，不需进行像FIB加工那样的麻烦操作，也不需进行模拟，而是能在实际的芯片上，对驱动晶体管的最佳栅极宽度进行评价。结果，能够很容易地把驱动晶体管的栅极宽度最佳化，使内部电源电路30不产生振荡并且具有足够电流供给能力。
还有，因为借助于WCBR和地址键的输入能够使驱动晶体管实质上的栅极宽度变窄，所以，与依靠键合连接等情况相比，可抑制芯片面积的增大。
实施例2
图7为示出按照本发明实施例2的DRAM中内部电源电路具体结构的电路图。参照图7，该内部电源电路备有：与图2中降压变换器300相同的第1降压变换器300和代替图2中驱动晶体管303的第2降压变换器340。第2降压变换器340包括差分放大器341和驱动晶体管342。差分放大器341具有接受基准电压VREF的倒相输入端子和连接到内部电源节点2上的不倒相输入端子。驱动晶体管342具有连接到差分放大器341输出端子上的栅极，而且被连接到外部电源节点1与内部电源节点2之间。
为了响应于测试方式信号TE，把降压变换器340激活/去激活，该内部电源电路进而备有：倒相器电路343、N沟道MOS晶体管344、倒相器电路345和P沟道MOS晶体管346。N沟道MOS晶体管344连接到差分放大器341(GND侧)上，响应于测试方式信号TE而变成导通/截止。P沟道MOS晶体管346连接在外部电源节点1与驱动晶体管342栅极之间，响应于测试方式信号TE，当晶体管344截止时，使驱动晶体管342截止。测试方式信号TE与上述实施例1同样，由图3所示测试方式检出电路31产生。
当备有上述那样内部电源电路的DRAM处于正常方式的情况下，把测试方式信号TE去激活成L电平。因为N沟道MOS晶体管344变成导通，而P沟道MOS晶体管346变成截止，所以，把第2降压变换器340激活。因而，两个降压变换器300和340都把内部电源电压intVCC供给内部电源节点2。
在正常方式下，上述内部电源电路产生振荡时，与上述实施形态1相同，DRAM变成测试方式，把测试方式信号TE激活成H电平。借此，因为N沟道MOS晶体管344变成截止，而P沟道MOS晶体管346变成导通，所以，第2降压变换器340去激活。这时，因为P沟道MOS晶体管346把外部电源电压ext VCC供给到驱动晶体管342的栅极上，所以，驱动晶体管342大致变成完全截止。
如果根据上述实施例2，因为借助于WCBR和地址键的检出，可以去激活第2降压变换器340，所以，可以得到与上述实施形态1同样的效果。
实施例3
图8为示出按照本发明实施例3的DRAM中内部电源电路的具体结构的电路图。参照图8，该内部电源电路除了图2的结构以外，还备有连接到外部电源节点1并把内部电源电压int VCC供给内部电源节点2的驱动晶体管350。为了响应于后述的测试方式信号TE2，把驱动晶体管350激活/去激活，该内部电源电路进而备有：传输门351、倒相器电路352和P沟道MOS晶体管353。再者，传输门304和倒相器电路305不是接受图2中测试方式信号TE，而是接受后述的测试方式信号TE1。
即，该内部电源电路除了降压变换器300以外，还备有：两个驱动晶体管303和350，以及用于分别去激活303和350的两个电路(304～306和351～353)。
图9为示出用于图8中内部电源电路的测试方式检出电路结构的方框图。该测试方式检出电路代替上述实施例1中测试方式检出电路31来使用。参照图9，该测试方式检出电路与上述实施例1相同，备有WCBR检出电路32和超VIH检出电路33，进而备有地址检出电路36。
响应于来自超VIH检出电路33的测试方式信号TE，把地址检出电路36激活，按照地址信号A2和A3的组合，产生测试方式信号TE1和TE2。
图10为示出图9中地址检出电路36具体结构的电路图。参照图10，地址检出电路36包括：NAND电路361～364、倒相器电路365～370以及锁存器电路(RS触发器电路)371和372。NAND电路361和362接受地址信号A2和A3以及测试方式信号TE。锁存器电路371和372分别产生测试方式信号TE1和TE2，同时，响应于复位信号RST而复位。
如图11中时序图所示，一检出WCBR和超VIH，就与上述实施例1相同，把测试方式信号TE激活成H电平。H或L电平的地址信号A2可以输入地址端子28，还有，可以与此独立地将H或L电平的地址信号A3输入地址端子28。按照这样的地址信号A2和A3的组合，可以产生H或L电平的测试方式信号TE1和TE2。
当上述那样的DRAM处于正常方式时，因为把测试方式信号TE1和TE2都去激活成L电平，所以，驱动晶体管303和350与驱动晶体管302成并联连接。
当上述那样的内部电源电路在正常方式下产生振荡时，测试方式信号TE1和TE2中至少有一个被激活成H电平。测试方式信号TE1一激活，就把驱动晶体管303分离开来。测试方式信号TE2一激活，就把驱动晶体管350分离开来。测试方式信号TE1和TE2一都激活，就把驱动晶体管303和350都断开。因而，即使在作成DRAM芯片以后，内部电源电路产生了振荡的情况下，也能够在实际的芯片上对能够不产生振荡并且供给足够电流的驱动晶体管栅极的宽度进行评价。
根据上述实施例3，因为借助于WCBR和地址键的输入，可以把多个驱动晶体管303和350有选择进行去激活，所以，能够比上述实施例1更细致地使驱动晶体管栅极的宽度最佳化。
如上述实施例3那样，内部电源电路也可备有多个能够有选择地进行去激活的驱动晶体管。同样地，内部电源电路也可备有多个能够有选择地进行去激活的降压变换器。还有，也可一使测试允许信号激活，就把多个驱动晶体管或降压变换器有选择地进行激活。
实施例4
图12为示出按照本发明实施形态4的DRAM中内部电源电路具体结构的电路图。参照图12，该内部电源电路除了图2的结构以外，还备有与驱动晶体管303串联连接的熔丝380。
在这里，传输门304、倒相器电路305和P沟道MOS晶体管306，响应于测试方式信号TE，使驱动晶体管303暂时地去激活。熔丝380由多晶硅构成，可恒定地使驱动晶体管303去激活。再者，虽然希望测试方式信号TE与上述实施形态1同样响应于WCBR和地址键的检出而产生，但是，也可通过所谓键合连接等而产生。
当备有上述那样内部电源电路的DRAM处于正常方式时，因为已使测试方式信号TE去激活，所以，把驱动晶体管303与驱动晶体管302并联连接起来。在这里，不切断熔丝380。
在作成DRAM芯片以后该内部电源电路产生了振荡的情况下，因为可以使测试方式信号TE激活，所以，可以把驱动晶体管303与驱动晶体管302暂时地断开。
但是，在振荡的原因与驱动晶体管实质上栅极的宽度无关的情况下，即使把驱动晶体管303断开，振荡也不会停止。在这样的情况下，可以再次把驱动晶体管303与驱动晶体管302并联连接起来。
另一方面，在振荡的原因与驱动晶体管实质上栅极的宽度有关的情况下，一把驱动晶体管303断开，振荡就停止了。在这样的情况下，通过激光修整等，在物理上把熔丝380切断。借此，把驱动晶体管303与驱动晶体管302永远断开。因而，可以把驱动晶体管栅极的宽度最佳化，使得不产生振荡并且能够供给足够的电流。结果，能够提供备有调整到最佳的内部电源电路的DRAM。
根据上述实施形态4，因为除了用于使驱动晶体管303暂时地去激活的电路(304～306)以外，还设有使驱动晶体管303永远去激活的熔丝380，所以，在批量生产DRAM时，借助于使内部电源电路中驱动晶体管实质上栅极的宽度暂时地设定得窄一些，在评价出最佳的栅极宽度以后，再把熔丝380切断，借此，能够使驱动晶体管实质上栅极的宽度永远做窄。结果是，能够提供把内部电源电路中驱动晶体管栅极的宽度最佳化了的DRAM。
实施例5
图13为示出按照本发明实施例5的DRAM中内部电源电路具体结构的电路图。参照图13，为了使驱动晶体管342恒定地去激活，该内部电源电路除了图7的结构以外，还备有由多晶硅构成的熔丝390和391。熔丝390与N沟道MOS晶体管344串联连接。熔丝391与驱动晶体管342串联连接。
当备有上述结构的内部电源电路的DRAM处于正常方式时，因为使测试方式信号TE去激活了，所以，激活了第2降压变换器340。在这里，不切断熔丝390和391。
在作成DRAM芯片以后，该内部电源电路产生了振荡的情况下，使测试方式信号TE激活。因为借此可以把第2降压变换器去激活，所以，该内部电源电路中驱动晶体管实质上栅极的宽度变窄。借此，如果振荡停止了，就在物理上把熔丝390和391切断，借此把第2降压变换器340永远去激活。因而，能够提供把内部电源电路中驱动晶体管实质上栅极的宽度最佳化了的DRAM。
根据上述实施例5，可以得到与上述实施例4相同的效果。
虽然在上述实施例4中，内部电源电路备有1个能够有选择地去激活的驱动晶体管303，在上述实施例5中，内部电源电路备有1个能够有选择地去激活的降压变换器304，但是，象上述实施例3那样，内部电源电路也可备有多个能够有选择地去激活的驱动晶体管或降压变换器。
还有，代替借助于用激光切断的熔丝390和391，也可采用根据施加高电压把栅极的氧化膜破坏掉，借此变成不导通的熔丝。进而，代替上述那样不可逆的熔丝，也可采用由可逆的非易失性存储器构成的熔丝。
根据与本发明有关的半导体电路装置，因为按预定的时序一提供控制信号，就通过激活/去激活装置使第2内部电源装置激活/去激活，所以，能够很容易地把内部电源电压的电流供给能力最佳化。
还有，根据与本发明有关的半导体电路装置，因为检出装置一检出WCBR和地址键，就使第2内部电源装置激活，所以，与键合连接的情况相比，能够抑制芯片面积的增大。
还有，根据与本发明有关的半导体电路装置，因为第1内部电源装置包括差分放大器和第1驱动晶体管，第2内部电源装置包括第2驱动晶体管，所以，可以实现简单的电路。
还有，根据与本发明有关的半导体电路装置，因为在开关装置关断时使第2驱动晶体管截止，所以，第2驱动晶体管在测试方式下完全不工作。
还有，根据与本发明有关的半导体电路装置，因为第1内部电源装置包括第1差分放大器和第1驱动晶体管，第2内部电源装置包括第2差分放大器和第2驱动晶体管，所以，可以实现高性能的电路。
还有，根据与本发明有关的半导体电路装置，因为在开关装置关断时，使第2驱动晶体管截止，所以，第2驱动晶体管在测试方式下完全不工作。
还有，根据与本发明有关的半导体电路装置，因为在测试方式下能够使第2内部电源装置暂时地去激活，进而使其恒定地去激活，所以，能够提供内部电源电压的电流供给能力最佳化了的半导体电路装置。
还有，根据与本发明有关的半导体电路装置，因为第1内部电源装置包括差分放大器和第1驱动晶体管，第2内部电源装置包括第2驱动晶体管，所以，可以实现简单的电路。
还有，根据与本发明有关的半导体电路装置，因为在开关装置关断时，使第2驱动晶体管截止，所以，第2驱动晶体管在测试方式下完全不工作。
还有，根据与本发明有关的半导体电路装置，因为第2去激活装置包括熔丝，所以，借助于切断熔丝，能够简单地使第2驱动晶体管恒定地去激活。
还有，根据与本发明有关的半导体电路装置，因为第1内部电源装置包括第1差分放大器和第1驱动晶体管，第2内部电源装置包括第2差分放大器和第2驱动晶体管，所以，可以实现高性能的电路。
还有，根据与本发明有关的半导体电路装置，因为在开关装置关断时，使第2驱动晶体管截止，所以，第2驱动晶体管在测试方式下完全不工作。
还有根据与本发明有关的半导体电路装置，因为第2去激活装置包括第1和第2熔丝，所以，借助于切断第1和第2熔丝，能够简单地使开关装置和第2驱动晶体管恒定地去激活。

Claims (13)

1.一种半导体电路装置，该装置接受外部电源电压并具有正常方式和测试方式；其特征在于，备有：
连接到内部电源节点并进行规定的操作的内部电路；
连接到接受所述外部电源电压的外部电源节点，把低于所述外部电源电压的内部电源电压供给所述内部电源节点的第1内部电源装置；
连接到所述外部电源节点，把所述内部电源电压供给所述内部电源节点的第2内部电源装置；
以预定的时序响应于从外部提供的控制信号，检出所述测试方式，产生第1测试方式信号的检出装置；以及
响应于所述第1测试方式信号，激活/去激活所述第2内部电源装置的激活/去激活装置。
2.根据权利要求1所述的半导体电路装置，其特征在于，进而备有多个接受行地址和列地址信号的地址端子；
所述内部电路包括：
具有多个配置在行和列上的存储单元的存储单元阵列，
响应于行地址选通信号把所述行地址信号选通，同时，响应于列地址选通信号把所述列地址信号选通的地址缓冲器，
响应于来自所述地址缓冲器的所述行地址信号，选择所述存储单元阵列的行的行译码器，
响应于来自所述地址缓冲器的所述列地址信号，选择所述存储单元阵列的列的列译码器，以及
响应于写允许信号，把数据信号写入配置在通过所述行译码器选择的行和通过所述列译码器选择的列上的存储单元内的写入装置；
所述检出装置包括：
当在激活所述行地址选通信号之前激活了所述列地址选通信号和所述写允许信号时，产生第2测试方式信号的装置，以及
连接到至少1个所述地址端子上，当激活了所述第2测试方式信号并且已把高于所述内部电源电压的电压供给所述至少1个地址端子上时，产生所述第1测试方式信号的装置。
3.根据权利要求1或2所述的半导体电路装置，其特征在于，所述第1内部电源装置包括：
具有接受基准电压的倒相输入端子和连接到所述内部电源节点的不倒相输入端子的差分放大器，以及
具有连接到所述差分放大器输出端子的栅极，并被连接在所述外部电源节点与所述内部电源节点之间的第1驱动晶体管；
所述第2内部电源装置包括：
具有连接到所述差分放大器输出端子的栅极，并被连接在所述外部电源节点与所述内部电源节点之间的第2驱动晶体管。
4.根据权利要求3所述的半导体电路装置，其特征在于，所述激活/去激活装置包括：
连接在所述差分放大器输出端子与所述第2驱动晶体管栅极之间，响应于所述第1测试方式信号而变成接通/关断的开关装置；以及
响应于所述第1测试方式信号，当所述开关装置关断时，使所述第2驱动晶体管截止的装置。
5.根据权利要求1所述的半导体电路装置，其特征在于，
所述第1内部电源装置包括：
具有接受第1基准电压的倒相输入端子和连接到所述内部电源节点的不倒相输入端子的第1差分放大器，以及
具有连接到所述第1差分放大器输出端子的栅极，并被连接在所述外部电源节点与所述内部电源节点之间的第1驱动晶体管；
所述第2内部电源装置包括：
具有接受第2基准电压的倒相输入端子和连接到所述内部电源节点的不倒相输入端子的第2差分放大器，以及
具有连接到所述第2差分放大器输出端子的栅极，并被连接在所述外部电源节点与所述内部电源节点之间的第2驱动晶体管。
6.根据权利要求5所述的半导体电路装置，其特征在于，所述激活/去激活装置包括：
连接到所述第2差分放大器电源端子，响应于所述第1测试方式信号而变成接通/关断的开关装置；以及
响应于所述第1测试方式信号，当所述开关装置为关断时，使所述第2驱动晶体管截止的装置。
7.一种半导体电路装置，该装置接受外部电源电压并具有正常方式和测试方式；其特征在于，备有：
连接到内部电源节点，进行规定的操作的内部电路；
连接到接受所述外部电源电压的外部电源节点，把低于所述外部电源电压的内部电源电压供给所述内部电源节点的第1内部电源装置；
连接到所述外部电源节点，把所述内部电源电压供给所述内部电源节点的第2内部电源装置；
检出所述测试方式并产生测试方式信号的检出装置；
响应于所述测试方式信号，使所述第2内部电源装置暂时地去激活的第1去激活装置；以及
使所述第2内部电源装置固定地去激活的第2去激活装置。
8.根据权利要求7所述的半导体电路装置，其特征在于，所述第1内部电源装置包括：
具有接受基准电压的倒相输入端子和连接到所述内部电源节点的不倒相输入端子的差分放大器；以及
具有连接到所述差分放大器输出端子的栅极，并被连接在所述外部电源节点与所述内部电源节点之间的第1驱动晶体管；
所述第2内部电源装置包括：
具有连接到所述差分放大器输出端子的栅极，并被连接在所述外部电源节点与所述内部电源节点之间的第2驱动晶体管。
9.根据权利要求8所述的半导体电路装置，其特征在于，所述第1去激活装置包括：
连接在所述差分放大器输出端子与所述第2驱动晶体管栅极之间，响应于所述测试方式信号而变成关断的开关装置；以及
响应于所述测试方式信号，使所述第2驱动晶体管截止的装置。
10.根据权利要求8或9所述的半导体电路装置，其特征在于，所述第2去激活装置包括与所述第2驱动晶体管串联连接的熔丝。
11.根据权利要求7所述的半导体电路装置，其特征在于，所述第1内部电源装置包括：
具有接受第1基准电压的倒相输入端子和连接到所述内部电源节点的不倒相输入端子的第1差分放大器，以及
具有连接到所述第1差分放大器输出端子的栅极，并被连接在所述外部电源节点与所述内部电源节点之间的第1驱动晶体管；
所述第2内部电源装置包括：
具有接受第2基准电压的倒相输入端子和连接到所述内部电源节点的不倒相输入端子的第2差分放大器，以及
具有连接到所述第2差分放大器输出端子的栅极，并被连接在所述外部电源节点与所述内部电源节点之间的第2驱动晶体管。
12.根据权利要求11所述的半导体电路装置，其特征在于，所述第1去激活装置包括：
连接到所述第2差分放大器电源端子，响应于所述测试方式信号而变成关断的开关装置；以及
响应于所述测试方式信号，使所述第2驱动晶体管截止的装置。
13.根据权利要求12所述的半导体电路装置，其特征在于，所述第2去激活装置包括：
与所述开关装置串联连接的第1熔丝；以及
与所述第2驱动晶体管串联连接的第2熔丝。
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