DE19727789A1

DE19727789A1 - Halbleiterschaltungseinrichtung mit einer internen Spannungsversorgungsschaltung

Info

Publication number: DE19727789A1
Application number: DE19727789A
Authority: DE
Inventors: Takashi Itou
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-11-18
Filing date: 1997-06-30
Publication date: 1998-05-20
Also published as: KR19980041721A; CN1182938A; TW329011B; KR100287392B1; JPH10149699A; US5956278A

Description

Die vorliegende Erfindung betrifft eine Halbleiterschaltungs einrichtung und speziell betrifft sie eine Halbleiterschal tungseinrichtung, die eine externe Versorgungsspannung empfängt und die einen normalen Modus und einen Testmodus aufweist.

Eine Halbleiterschaltungseinrichtung, wie zum Beispiel ein DRAM (dynamischer Direktzugriffsspeicher) oder ein SRAM (statischer Direktzugriffsspeicher), wird momentan als eine Halbleiter schaltungseinrichtung zur Verfügung gestellt. In letzter Zeit wurde auch eine Halbleiterschaltungseinrichtung, die eine in terne Versorgungsspannungsschaltung aufweist, die eine interne Versorgungsspannung (z. B. 3,3 V) durch Absenken einer externen Versorgungsspannung (z. B. 5 V) erzeugt, derart zur Verfügung ge stellt, daß der Leistungsverbrauch reduziert wird.

Fig. 14 ist ein Schaltungsdiagramm, das einen Aufbau einer der Anmelderin bekannten internen Spannungsversorgungsschaltung zeigt, die zum Beispiel in einem DRAM benutzt wird. Wie in Fig. 14 gezeigt ist, enthält die der Anmelderin bekannte interne Spannungsversorgungsschaltung einen Differenzverstärker 3 und einen Treibertransistor 4. Der Differenzverstärker 3 weist ei nen invertierten Eingangsanschluß, der eine Referenzspannung VREF empfängt, und einen nicht-invertierten Eingangsanschluß, der mit einem internen Versorgungsknoten 2 verbunden ist, auf. Das Gate des Treibertransistors 4 ist mit einem Ausgangsan schluß des Differenzverstärkers 3 verbunden und der Treiber transistor 4 ist zwischen einem externen Versorgungsknoten 1 und dem internen Versorgungsknoten 2 geschaltet.

Bei der oben beschriebenen internen Versorgungsschaltung wird die interne Versorgungsspannung intVCC zu dem Differenzverstär ker 3 rückgekoppelt, so daß der Differenzverstärker 3 den Trei bertransistor derart steuert, daß die interne Versorgungsspan nung intVCC an die Referenzspannung VREF angeglichen wird. Das heißt, daß der Differenzverstärker 3 und der Treibertransistor 4 einen Regelkreis bilden. Als Ergebnis liefert diese interne Versorgungsspannungsschaltung dem internen Versorgungsknoten 2 die interne Versorgungsspannung intVCC, die geringer ist als die externe Versorgungsspannung extVCC.

Bei der oben beschriebenen interne Versorgungsspannungsschal tung weist der Treibertransistor 4 wünschenswert eine breitere Gatebreite auf, damit viel Strom an den internen Versorgungs knoten 2 geliefert wird. Wie in Fig. 15 gezeigt ist, ist dies deshalb so, da die Treiberfähigkeit des Treibertransistors 4 verbessert wird, wenn die Gatebreite (W) breiter wird.

Da jedoch ein Rückkopplungskreis bei der oben beschriebenen in terne Versorgungsspannungsschaltung gebildet ist, nimmt die Stabilität gegen Oszillationen ab, wenn der Treibertransistor 4 eine größere Gatebreite (W) aufweist. Somit gibt es einen soge nannten Kompromiß zwischen der Treiberfähigkeit des Treiber transistors 4 und der Schwingungsstabilität.

Daher wird die Gatebreite (W) des Treibertransistors 4 bevor zugt so entworfen, daß sie am breitesten ist, solange keine Schwingungen verursacht werden. Es kann jedoch eine unerwartete Schwingung nach der Herstellung eines DRAM-Chips auftreten, da es schwierig ist, durch zum Beispiel eine Simulation perfekt die optimale Gatebreite (W) vorherzusagen, die eine große Trei berfähigkeit und eine verbesserte Schwingungsstabilität auf weist. Auch können Variationen beim Herstellungsprozeß Schwin gungen verursachen.

Wenn Schwingungen nach dem Herstellen des DRAM-Chips auftreten, wie oben erwähnt, muß die Gatebreite (W) eines Treibertransi stor so neu entworfen werden, daß sie schmäler ist. Es ist je doch schwierig vorherzusagen, wie schmal eine Gatebreite (W) ist, die ausreicht die Schwingungen zu stoppen. Daher kann eine Schwingung wieder auftreten, sogar wenn ein neuer Chip durch Überarbeiten einer Maske hergestellt wird. Somit wurde eine Wiederholung der Maskenüberarbeitung benötigt, damit die Gate breite (W) des Treibertransistors 4 optimal entworfen wird.

Obwohl mit dem FIB-Prozeß (Prozeß mit einem fokussierten Ionen strahl) die optimale Gatebreite (W) derart bewertet bzw. be stimmt werden kann, daß die Wiederholung der Maskenüberarbei tung reduziert werden kann, ist es beschwerlich. Auch können ungeachtet des vorherigen FIB-Prozesses Schwingungen auftreten.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiter schaltungseinrichtung zur Verfügung zu stellen, die leicht die Stromversorgungsfähigkeit einer internen Versorgungsschaltung optimieren kann.

Die Aufgabe wird durch Halbleiterspeichervorrichtung des An spruches 1 oder 7 gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben.

Nach einem Aspekt weist eine Halbleiterschaltungseinrichtung, die eine externe Versorgungsspannung empfängt und die einen Normalmodus und einen Testmodus aufweist, eine interne Schal tungsanordnung, eine erste interne Versorgungsschaltung, eine zweite interne Versorgungsschaltung, eine Erfassungsschaltung und eine Aktivierungs-/Deaktivierungsschaltung auf. Die interne Schaltungsanordnung ist mit einem internen Versorgungsknoten verbunden und führt einen vorbestimmten Betrieb durch. Die er ste interne Versorgungsschaltung ist mit einem externen Versor gungsknoten verbunden, der die externe Versorgungsspannung emp fängt, und sie liefert dem internen Versorgungsknoten eine in terne Versorgungsspannung, die geringer ist als die externe Versorgungsspannung. Die zweite interne Versorgungsschaltung ist mit dem externen Versorgungsknoten verbunden und sie lie fert die interne Versorgungsspannung an den internen Versor gungsknoten. Die Erfassungsschaltung erfaßt einen Testmodus als Reaktion auf ein von außen geliefertes Steuersignal zu einem vorbestimmten Zeitpunkt und erzeugt ein erstes Testmodussignal. Die Aktivierung-/Deaktivierungsschaltung aktiviert/deaktiviert die zweite interne Versorgungsschaltung als Reaktion auf das erste Testmodussignal.

Daher aktiviert/deaktiviert die Aktivierungs-/Deaktivierungs schaltung die zweite interne Versorgungsschaltung, wenn das Steuersignal zu einem vorbestimmten Zeitpunkt geliefert wird. Als Ergebnis kann die Stromversorgungsfähigkeit der internen Versorgungsspannung leicht optimiert werden.

Bevorzugt weist die oben beschriebene Halbleiterschaltungsein richtung weiter eine Mehrzahl von Adreßanschlüssen auf, die ein Zeilen- und ein Spaltenadreßsignal empfangen. Die oben be schriebene interne Schaltungsanordnung enthält ein Speicherzel lenfeld, einen Adreßpuffer, einen Zeilendekoder, einen Spalten dekoder und eine Schreibschaltung. Das Speicherzellenfeld weist eine Mehrzahl von Speicherzellen auf, die in Zeilen und Spalten angeordnet sind. Der Adreßpuffer empfängt das Zeilenadreßsignal als Reaktion auf ein Zeilenadreßauslösesignal und empfängt das Spaltenadreßsignal als Reaktion auf ein Spaltenadreßauslösesi gnal. Der Zeilendekoder wählt eine Zeile des Speicherzellenfel des als Reaktion auf das Zeilenadreßsignal von dem Adreßpuffer aus. Der Spaltendekoder wählt eine Spalte des Speicherzellen feldes als Reaktion auf das Spaltenadreßsignal von dem Adreß puffer aus. Die Schreibschaltung schreibt als Reaktion auf ein Schreibfreigabesignal ein Datensignal in die Speicherzellen, die in einer Zeile, die durch den Zeilendekoder ausgewählt ist, und in einer Spalte, die durch den Spaltendekoder ausgewählt ist, angeordnet sind. Die oben beschriebene Erfassungsschaltung enthält eine Schaltung zum Erzeugen eines zweiten Testmodus signales, wenn das Spaltenadreßauslösesignal und das Schreib freigabesignal vor der Aktivierung des Spaltenadreßauslösesi gnales aktiviert sind, und eine Schaltung, die zumindest mit einem Adreßanschluß verbunden ist und ein erstes Testmodus signal erzeugt, wenn das zweite Testmodussignal aktiviert ist und eine Spannung, die höher ist als die interne Versorgungs spannung, zu dem zumindest einen Adreßanschluß geliefert wird.

Daher wird die zweite interne Versorgungsschaltung aktiviert, wenn die Erfassungsschaltung WCBR (/WE, /CAS vor /RAS) und ei nen Adreßschlüssel erfaßt. Als Ergebnis wird ein Ansteigen der Chipgröße unterdrückt, verglichen mit einer Anschlußoption.

Nach einem anderen Aspekt weist eine Halbleiterschaltungsein richtung, die eine externe Versorgungsspannung empfängt und die einen Normalmodus und einen Testmodus aufweist, einen internen Schaltungsaufbau, eine erste und zweite interne Versorgungs schaltung, eine Erfassungsschaltung und eine erste und eine zweite Deaktivierungsschaltung auf. Die interne Schaltungsan ordnung ist mit einem internen Versorgungsknoten verbunden und führt einen vorbestimmten Betrieb durch. Die erste interne Ver sorgungsschaltung liefert dem internen Versorgungsknoten eine interne Versorgungsspannung, die geringer ist als die externe Versorgungsspannung. Die zweite interne Versorgungsschaltung ist mit einem externen Versorgungsknoten verbunden und sie lie fert dem internen Versorgungsknoten die interne Versorgungs spannung. Die Erfassungsschaltung erfaßt einen Testmodus und erzeugt ein Testmodussignal. Die erste Deaktivierungsschaltung deaktiviert vorübergehend die zweite interne Versorgungsschal tung als Reaktion auf das Testmodussignal. Die zweite Deakti vierungsschaltung deaktiviert normalerweise die zweite interne Versorgungsschaltung.

Daher kann die zweite interne Versorgungsschaltung vorüberge hend in dem Testmodus deaktiviert werden und auch normalerweise deaktiviert werden. Als Ergebnis kann eine Halbleiterschal tungseinrichtung zur Verfügung gestellt werden, die eine opti mierte Stromversorgungsfähigkeit der internen Versorgungsspan nung aufweist.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben aufgrund der Beschreibung von Ausführungsformen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm, das einen Gesamtaufbau eines DRAM entsprechend einer ersten Aus führungsform zeigt;

Fig. 2 ein Schaltungsdiagramm, das einen speziel len Aufbau einer internen Versorgungsschal tung in Fig. 1 zeigt;

Fig. 3 ein Blockdiagramm, das einen Aufbau einer Testmoduserfassungsschaltung in Fig. 1 zeigt;

Fig. 4 ein Schaltungsdiagramm, das einen speziel len Aufbau einer WCBR-Erfassungsschaltung in Fig. 3 zeigt;

Fig. 5 ein Blockdiagramm, das einen speziellen Aufbau einer Super-VIH-Erfassungsschaltung in Fig. 3 zeigt;

Fig. 6A bis 6D Timingdarstellungen, die einen Betrieb der Testmoduserfassungsschaltung von Fig. 3 zeigen;

Fig. 7 ein Schaltungsdiagramm, das einen speziel len Aufbau einer internen Versorgungsschal tung in einem DRAM entsprechend einer zwei ten Ausführungsform zeigt;

Fig. 8 ein Schaltungsdiagramm, das einen speziel len Aufbau einer internen Versorgungsschal tung in einem DRAM entsprechend einer drit ten Ausführungsform zeigt;

Fig. 9 ein Blockdiagramm, das einen Aufbau einer Testmoduserfassungsschaltung zeigt, die für die interne Versorgungsschaltung von Fig. 8 benutzt wird;

Fig. 10 ein Schaltungsdiagramm, das einen speziel len Aufbau einer Adreßerfassungsschaltung in Fig. 9 zeigt;

Fig. 11A bis 11F Timingdiagramme, die einen Betrieb der Testmoduserfassungsschaltung von Fig. 9 zeigen;

Fig. 12 ein Schaltungsdiagramm, das einen speziel len Aufbau einer internen Versorgungsschal tung eines DRAM entsprechend einer vierten Ausführungsform zeigt;

Fig. 13 ein Schaltungsdiagramm, das einen speziel len Aufbau einer internen Versorgungsschal tung eines DRAM einer fünften Ausführungs form zeigt;

Fig. 14 ein Schaltungsdiagramm, das einen Aufbau einer der Anmeldering bekannten internen Versorgungsschaltung in einem DRAM zeigt;

Fig. 15 ein Diagramm, das eine Beziehung zwischen Gatebreite, Treiberfähigkeit und Schwin gungsstabilität eines Treibertransistors in Fig. 14 zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Hier werden die Ausführungsformen im Detail in Bezug zu den Fi guren beschrieben. Die gleichen oder entsprechenden Teile in den Figuren werden durch die gleichen Bezugszeichen bezeichnet.

Erste Ausführungsform

Fig. 1 ist ein Blockdiagramm, das einen Gesamtaufbau eines DRAM entsprechend der ersten Ausführungsform zeigt. Wie in Fig. 1 gezeigt ist, enthält dieser DRAM ein Speicherzellenfeld 10, ei nen Zeilen- und Spaltenadreßpuffer 11, einen Zeilendekoder 12, einen Spaltendekoder 13, einen Leseverstärker 14, eine Eingabe-/Aus gabeschaltung 15, einen Eingabepuffer 16, einen Schreib treiber 17, einen Vorverstärker 18, einen Ausgabepuffer 19, ei nen /RAS-(Zeilenadreßauslösesignal)Puffer 20, einen /GAS-(Spal tenadreßauslösesignal)Puffer 21 und einen /WE-(Schreib freigabesignal) Puffer 22.

Dieser DRAM enthält weiterhin einen Versorgungsanschluß 23, der eine externe Versorgungsspannung extVCC (z. B. 5 V) empfängt, ei nen Masseanschluß 24, der eine Massespannung GND empfängt, ei nen Steueranschluß 25, der ein externes Zeilenadreßauslösesi gnal ext/RAS empfängt, einen Steueranschluß 26, der ein exter nes Spaltenadreßauslösesignal ext/CAS empfängt, einen Steueran schluß 27, der ein externes Schreibfreigabesignal ext/WE emp fängt, n Adreßanschlüsse 28, die Zeilen- und Spaltenadreßsigna le A1 bis An empfangen, und einen Dateneingabe-/Ausgabeanschluß 29, der ein Datensignal DQ eingibt/ausgibt.

Das Speicherzellenfeld 10 weist eine Mehrzahl von Speicherzel len (nicht gezeigt) auf, die in Zeilen und Spalten angeordnet sind. Der Adreßpuffer 11 empfängt Zeilenadreßsignale A1 bis An als Reaktion auf ein internes Zeilenadreßauslösesignal int/RAS von dem /RAS-Puffer 20 und empfängt Spaltenadreßsignale A1 bis An als Reaktion auf ein internes Spaltenadreßauslösesignal int/CAS von dem /CAS-Puffer 21. Der Zeilendekoder 12 wählt eine Zeile (Wortleitung) des Speicherzellenfeldes 10 als Reaktion auf die Zeilenadreßsignale A1 bis An von dem Adreßpuffer 11 aus. Der Spaltendekoder 13 wählt eine Spalte (Spaltenauswahl leitung, Bitleitung) des Speicherzellenfeldes 10 als Reaktion auf die Spaltenadreßsignale A1 bis An von dem Adreßpuffer 11 aus. Der Leseverstärker 14 verstärkt das aus dem Speicherzel lenfeld 10 ausgelesene Datensignal. Die Eingabe-/Ausgabeschal tung 15, die ein Spaltenauswahlgatter und ein Dateneingabe-/Aus gabeleitungs-paar enthält, gibt das Datensignal an eine durch den Spaltendekoder 13 ausgewählte Spalte ein und gibt das Datensignal von einer durch den Spaltendekoder 13 ausgewählten Spalte aus. Der Eingabepuffer 16 liefert dem Schreibtreiber 17 ein Datensignal DQ, das an dem Dateneingabe-/Ausgabeanschluß 29 eingegeben wird. Der Schreibtreiber 17 liefert das Datensignal DQ zu der Eingabe-/Ausgabeschaltung 15 und schreibt als Reakti on auf das interne Schreibfreigabesignal int/WE von dem /WE-Puf fer 22 das Datensignal DQ und in die Speicherzellen bzw. die Speicherzelle, die in einer Zeile, die durch den Zeilendekoder 12 ausgewählt ist, und in einer Spalte, die durch den Spalten dekoder 13 ausgewählt ist, angeordnet sind bzw. ist.

Dieser DRAM enthält weiterhin eine interne Versorgungsschaltung 30 und eine Testmoduserfassungsschaltung 31. Die interne Ver sorgungsschaltung 30 erzeugt eine interne Versorgungsspannung intVCC (z. B. 3,3 V) durch Absenken einer externen Versorgungs spannung extVCC von dem Versorgungsanschluß 23 und liefert sie an die internen Schaltungen, wie zum Beispiel das Speicherzel lenfeld 10, der Adreßpuffer 11, der Zeilendekoder 12, der Spal tendekoder 13 und der Schreibtreiber 17.

Die Testmoduserfassungsschaltung 31 erfaßt einen Testmodus und erzeugt ein Testmodussignal TE, wenn das interne Zeilenadreß auslösesignal int/RAS, das interne Spaltenadreßauslösesignal int/CAS und das interne Schreibfreigabesignal int/WE in dem WCBR (/WE, /CAS vor /RAS)-Timing geliefert werden und ein vor bestimmter Adreßschlüssel bzw. -signal empfangen wird. Die Ver sorgungsfähigkeit der internen Versorgungsschaltung 30 variiert in Abhängigkeit von dem Testmodussignal TE.

Fig. 2 ist ein Schaltungsdiagramm, das einen speziellen Aufbau der internen Versorgungsschaltung 30 in Fig. 1 zeigt. Wie in Fig. 2 gezeigt ist, enthält die interne Versorgungsschaltung 30 einen Spannungsabsenkkonverter (VDC) 300, der mit dem externen Versorgungsknoten 1 verbunden ist, der die externe Versorgungs spannung extVCC empfängt und der eine interne Versorgungsspan nung intVCC an den internen Versorgungsknoten 2 liefert, und einen Treibertransistor 303, der mit dem externen Versorgungs knoten 1 verbunden ist und die interne Versorgungsspannung intVCC an den internen Versorgungsknoten 2 liefert. Die interne Versorgungsschaltung 30 enthält weiterhin ein Übertragungsgat ter 304, eine Inverterschaltung 305 und einen P-Kanal-MOS-Tran sistor 306, um den Treibertransistor 303 als Reaktion auf das Testmodussignal TE zu aktivieren/deaktivieren.

Der Spannungsabsenkkonverter 300 enthält einen Differenzver stärker 301 und ein Treibertransistor 302. Der Differenzver stärker 301 weist einen invertierten Eingabeanschluß, der eine Referenzspannung VREF empfängt, und einen nicht-invertierten Eingangsanschluß, der mit dem internen Versorgungsknoten 2 ver bunden ist, auf. Der Treibertransistor 302 ist ein P-Kanal-MOS-Tran sistor, dessen Gate mit einem Ausgabeanschluß des Diffe renzverstärkers 301 verbunden ist und der zwischen dem externen Versorgungsknoten 1 und dem internen Versorgungsknoten 2 ge schaltet ist.

Der Treibertransistor 303 ist ein P-Kanal-MOS-Transistor, des sen Gate mit dem Ausgabeanschluß des Differenzverstärker 301 über ein Übertragungsgatter 304 verbunden ist und der zwischen dem externen Versorgungsknoten 1 und dem internen Versorgungs knoten 2 geschaltet ist. Das Übertragungsgatter 304 ist zwi schen dem Ausgabeanschluß des Differenzverstärkers 301 und ei nem Gate des Treibertransistors 303 geschaltet und wird einge schaltet/ausgeschaltet als Reaktion auf das Testmodussignal TE. Der P-Kanal-MOS-Transistor 306 ist zwischen dem externen Ver sorgungsknoten 1 und dem Gate des Treibertransistors 303 ge schaltet und schaltet den Treibertransistor 303 als Reaktion auf das Testmodussignal TE aus, wenn das Übertragungsgatter 304 aus ist.

Fig. 3 ist ein Blockdiagramm, das einen Aufbau des Testmoduser fassungsschaltung 21 in Fig. 1 zeigt. Wie in Fig. 3 gezeigt ist, weist die Testmoduserfassungsschaltung 31 eine WCBR-Erfassungsschaltung 32 und eine Super-VIH-Erfassungsschaltung 33 auf.

Die WCBR-Erfassungsschaltung 32 erzeugt ein Testmodussignal WCBR, wenn das interne Spaltenadreßauslösesignal int/CAS und das interne Schreibfreigabesignal int/WE vor der Aktivierung des internen Zeilenadreßauslösesignals int/RAS aktiviert sind, d. h. wenn die Signale int/RAS, int/CAS und int/WE in dem WCBR-Timing geliefert werden.

Die Super-VIH-Erfassungsschaltung 33 ist mit einem Adreßan schluß 28 verbunden und erzeugt das Testmodussignal TE, wenn das Testmodussignal WCBR aktiviert ist und eine Spannung (Super-VIH) an den Adreßanschluß 28 geliefert wird, die größer ist als die interne Versorgungsspannung intVCC.

Fig. 4 ist ein Schaltungsdiagramm, das einen speziellen Aufbau der WCBR-Erfassungsschaltung 32 zeigt. Wie in Fig. 4 gezeigt ist, weist die WCBR-Erfassungsschaltung 32 Inverterschaltungen 310 bis 314, NAND-Schaltung 315 bis 320 und eine NAND-Schaltung 321 mit negativer Logik auf.

Fig. 5 ist ein Blockdiagramm, das einen speziellen Aufbau der Super-VIH-Erfassungsschaltung 33 in Fig. 3 zeigt. Wie in Fig. 5 gezeigt ist, enthält die Super-VIH-Erfassungsschaltung 33 einen Pegelkonverter 330, der einen Pegel der an den Adreßanschluß 28 gelieferten Super-VIH konvertiert, einen Differenzverstärker 331, der ein Testmodussignal TE durch Vergleichen einer Ausga bespannung des Pegelkonverters 330 mit einer Referenzspannung VREF0 erzeugt, und einen N-Kanal-MOS-Transistor 332, der mit einem Masseanschluß des Differenzverstärkers 331 verbunden ist und den Differenzverstärker 331 als Reaktion auf das Testmo dussignal WCBR aktiviert/deaktiviert.

Als nächstes wird der Betrieb des oben beschriebenen DRAM, spe ziell der Betrieb der internen Versorgungsschaltung 30 und der Testmoduserfassungsschaltung 31 beschrieben.

Dieser DRAM weist einen Normalmodus und einen Testmodus auf und führt einen normalen Betrieb in dem Normalmodus durch. Da die Testmoduserfassungsschaltung 31 ein Testmodussignal TE mit L-Pe gel (niedrige Logik; inaktiv) in dem Normalmodus liefert, ist das Übertragungsgatter 304 in Fig. 2 eingeschaltet und der P-Kanal-MOS-Transistor 306 ist ausgeschaltet. Als Ergebnis ist der Treibertransistor 303 mit dem Treibertransistor 302 paral lel geschaltet, so daß die gesamte wesentliche Gatebreite der Treibertransistoren 302 und 303 breiter wird. Daher weist die interne Versorgungsschaltung 30 eine hohe Stromversorgungsfä higkeit im Normalmodus auf.

Wenn der DRAM in dem Normalmodus nach der Herstellung des DRAM-Chips, der wie oben strukturiert ist, betrieben wird, kann die interne Versorgungsschaltung 30 aufgrund ihrer hohen Stromver sorgungsfähigkeit schwingen.

Wenn die interne Versorgungsschaltung 30 schwingt, werden das externe Zeilenadreßauslösesignal ext/RAS, das externe Spaltena dreßauslösesignal ext/CAS und das externe Schreibfreigabesignal ext/WE in dem WCBR-Timing geliefert und eine Super-VIH, die größer ist als die interne Versorgungsspannung intVCC, wird an den Adreßanschluß 28 als ein Adreßsignal A1 geliefert.

Wie in den Timingdiagrammen Fig. 6A bis 6D gezeigt ist, erzeugt die WCBR-Erfassungsschaltung 32 in Fig. 3 ein Testmodussignal WCBR mit H-Pegel (logisch hoch; aktiv), wenn das interne Spal tenadreßauslösesignal int/CAS und das interne Schreibfreigabe signal int/WE beide vor der Aktivierung des internen Zeilena dreßauslösesignals int/RAS zu dem L-Pegel zu einem L-Pegel ak tiviert werden. Daher wird die Super-VIH-Erfassungsschaltung 33 in Fig. 3 als Reaktion auf das Testmodussignal WCBR mit H-Pegel aktiviert. Da die Super-VIH an dem Adreßanschluß 28 als Adreß signal A1 zu dieser Zeit geliefert wird, erzeugt die Super-VIH-Er fassungsschaltung 33 das Testmodussignal TE mit H-Pegel.

Wenn das Testmodussignal TE in einen H-Pegel aktiviert wird, wird das Übertragungsgatter 304 in Fig. 2 ausgeschaltet und der P-Kanal-MOS-Transistor 306 wird eingeschaltet. Da der Treiber transistor 303 folglich von dem Treibertransistor 302 getrennt wird, wird die gesamte wesentliche Gatebreite der Treibertran sistoren 302 und 303 schmäler. Da der P-Kanal-MOS-Transistor 306 ein ist, erreicht das Gate des Treibertransistors 303 nie den Zustand hoher Impedanz. Als Ergebnis ist der Treibertransi stor 303 fast perfekt ausgeschaltet.

Wenn die Schwingung in der internen Versorgungsschaltung 30 durch Trennen des Treibertransistors 303, wie oben beschrieben, gestoppt wird, wird deutlich, daß die Gatebreite des Treiber transistors 302 optimal ist.

Entsprechend der ersten Ausführungsform kann die wesentliche Gatebreite des Treibertransistors durch Empfangen des WBCR und des Adreßschlüssels schmäler gemacht werden, ohne eine Maske zu bearbeiten, sogar wenn die interne Versorgungsschaltung 30 in einem hergestellten DRAM-Chip oszilliert. Daher kann die opti male Gatebreite der Treibertransistoren nicht durch eine Simu lation berechnet werden, sondern auf einem aktuellen Chip ohne einer mühsamen Arbeit, wie zum Beispiel eines FIB-Prozesses. Als Ergebnis kann die Gatebreite von Treibertransistoren ein fach optimiert werden, so daß die interne Versorgungsschaltung 30 nicht schwingt und sie eine geeignete Stromversorgungsfähig keit aufweist.

Da die wesentliche Gatebreite des Treibertransistors durch Emp fangen des WCBR und des Adreßschlüssels schmäler gemacht werden kann, wird verglichen mit der Anschlußoption oder ähnlichem ein Anstieg der Chipfläche unterdrückt.

Zweite Ausführungsform

Fig. 7 ist ein Schaltungsdiagramm, das einen speziellen Aufbau einer internen Versorgungsschaltung in einem DRAM entsprechend mit der zweiten Ausführungsform zeigt. Wie in Fig. 7 gezeigt ist, enthält diese interne Versorgungsschaltung einen ersten Spannungsabsenkkonverter 300, der identisch mit dem Spannungs absenkkonverter 300 in Fig. 2 ist, und einen zweiten Spannungs absenkkonverter 340 anstatt des Treiberstransistors 303 in Fig. 2. Der zweite Spannungsabsenkkonverter 340 enthält einen Diffe renzverstärker 341 und einen Treibertransistor 342. Der Diffe renzverstärker 341 weist einen invertierten Eingabeanschluß, der eine Referenzspannung VREF empfängt, und einen nicht invertierten Eingabeanschluß, der mit einem internen Versor gungsknoten 2 verbunden ist, auf. Der Treibertransistor 342, dessen Gate mit einem Ausgabeanschluß des Differenzverstärkers 341 verbunden ist, ist zwischen einem externen Versorgungskno ten 1 und dem internen Versorgungsknoten 2 geschaltet.

Diese interne Versorgungsschaltung enthält weiterhin eine In verterschaltung 343, einen N-Kanal-MOS-Transistor 344, eine In verterschaltung 345 und einem P-Kanal-MOS-Transistor 346, um den Spannungsabsenkkonverter 340 als Reaktion auf ein Testmo dussignal TE zu aktivieren/deaktivieren. Der N-Kanal-MOS-Tran sistor 344 ist mit einem Versorgungsanschluß (GND-Seite) des Differenzverstärkers 341 verbunden und wird als Reaktion auf das Testmodussignal TE eingeschaltet/ausgeschaltet. Der P-Kanal-MOS-Transistor 346 ist zwischen dem externen Versorgungs knoten 1 und einem Gate des Treibertransistors 342 geschaltet und schaltet den Treibertransistor 342 als Reaktion auf das Testmodussignal TE aus, wenn der Transistor 344 aus ist. Das Testmodussignal TE wird durch die Testmoduserfassungsschaltung 31, die in Fig. 3 gezeigt ist, wie in der oben beschriebenen ersten Ausführungsform, erzeugt.

Wenn ein DRAM mit der oben beschriebenen internen Versorgungs schaltung in einem Normalmodus ist, ist das Testmodussignal TE in einen L-Pegel inaktiviert. Da der N-Kanal-MOS-Transistor 344 an ist und der P-Kanal-MOS-Transistor 346 aus ist, ist der zweite Spannungsabsenkkonverter 340 aktiviert. Daher liefern beide Spannungsabsenkkonverter 300 und 340 eine interne Versor gungsspannung intVCC an den internen Versorgungsknoten 2.

Wenn die interne Versorgungsschaltung in dem Normalmodus schwingt, nimmt der DRAM einen Testmodus wie in der ersten Aus führungsform an und ein Testmodussignal TE wird auf den H-Pegel aktiviert. Da der N-Kanal-MOS-Transistor 344 folglich ausge schaltet wird und der P-Kanal-MOS-Transistor 346 folglich ein geschaltet wird, ist der zweite Spannungsabsenkkonverter 340 inaktiv. In diesem Fall liefert P-Kanal-MOS-Transistor 346 die externe Versorgungsspannung extVCC an das Gate des Treibertran sistors 342, so daß der Treibertransistor 342 fast perfekt aus ist.

Entsprechend der oben beschriebenen zweiten Ausführungsform wird der zweite Spannungsabsenkkonverter 340 durch Erfassen von WCBR und des Adreßschlüssels inaktiviert, so daß die gleichen Ergebnisse wie in der ersten Ausführungsform erzielt werden können.

Dritte Ausführungsform

Fig. 8 ist ein Schaltungsdiagramm, das einen speziellen Aufbau einer internen Versorgungsschaltung in einem DRAM entsprechend der dritten Ausführungsform zeigt. Wie in Fig. 8 gezeigt ist, enthält diese interne Versorgungsschaltung zusätzlich zu dem Aufbau von Fig. 2 einen Treibertransistor 350, der mit einem externen Versorgungsknoten 1 verbunden ist und eine interne Versorgungsspannung intVCC an den internen Versorgungsknoten 2 liefert. Diese interne Versorgungsschaltung enthält weiterhin ein Übertragungsgatter 351, eine Inverterschaltung 352 und ei nen P-Kanal-MOS-Transistor 353, um den Treibertransistor 350 als Reaktion auf ein Testmodussignal TE2, das im folgenden be schrieben wird, zu aktivieren/deaktivieren. Hier empfangen das Übertragungsgatter 304 und eine Inverterschaltung 305 ein Test modussignal TE1, das im folgenden beschrieben wird, anstatt des Testmodussignales TE in Fig. 2.

Diese interne Versorgungsschaltung enthält zusätzlich zu einem Spannungsabsenkkonverter 300 zwei Treibertransistoren 303 und 350 und zwei Schaltungen (304 bis 306 und 351 und 353) zum ent sprechenden Deaktivieren dieser Transistoren.

Fig. 9 ist ein Blockdiagramm, das einen Aufbau einer Testmodus erfassungsschaltung für die interne Versorgungsspannungsschal tung von Fig. 8 zeigt. Diese Testmoduserfassungsschaltung wird anstatt der Testmoduserfassungsschaltung 31 in der oben be schriebenen ersten Ausführungsform verwendet. Wie in Fig. 9 ge zeigt ist, enthält diese Testmoduserfassungsschaltung eine WCBR-Erfassungsschaltung 32 und eine Super-VIH-Er fassungsschaltung 33, wie in der ersten Ausführungsform, und sie enthält weiterhin eine Adreßerfassungsschaltung 36.

Die Adreßerfassungsschaltung 36 wird als Reaktion auf das Test modussignal von der Super-VIH-Erfassungsschaltung 33 aktiviert und sie erzeugt die Testmodussignale TE1 und TE2 entsprechend einer Kombination der Adreßsignale A2 und A3.

Fig. 10 ist ein Schaltungsdiagramm, das einen speziellen Aufbau der Adreßerfassungsschaltung 36 in Fig. 9 zeigt. Wie in Fig. 10 gezeigt ist, enthält die Adreßerfassungsschaltung 36 NAND-Schal tungen 361 bis 364, Inverterschaltungen 365 bis 370 und Halteschaltungen (RS-Flip-Flop-Schaltungen) 371 und 372. Die NAND-Schaltungen 361 und 362 empfangen die Adreßsignale A2 und A3 entsprechend und beide empfangen das Testmodussignal TE. Die Halteschaltungen 371 und 372 erzeugen entsprechend Testmodus signale TE1 und TE2 und sie werden als Reaktion auf ein Zurück setzsignal RST zurückgesetzt.

Wie in den Timingdiagrammen von Fig. 11A bis Fig. 11F gezeigt ist, wird das Testmodussignal TE in den H-Pegel aktiviert, wie in der ersten Ausführungsform, wenn das WCBR und das Super-VIH erfaßt werden. Ein H- oder L-Pegeladreßsignal A2 kann in den Adreßanschluß 28 eingegeben werden und ein H- oder L-Pegel-Adreß signal A3 kann unabhängig in den Adreßanschluß 28 eingege ben werden. Die Testmodussignale TE1 und TE2 mit H- oder L-Pegel werden entsprechend der Kombination von solchen Adreßsi gnalen A2 und A3 erzeugt.

Wenn der oben beschriebene DRAM in dem Normalmodus ist, werden die Testmodussignale TE1 und TE2 beide in den L-Pegel deakti viert, so daß die Treibertransistoren 303 und 350 parallel mit dem Treibertransistor 302 verbunden werden.

Wenn die obige interne Versorgungsschaltung in dem Normalmodus schwingt, wird zumindest eines der Testmodussignale TE1 und TE2 in den H-Pegel aktiviert. Die Aktivierung des Testmodussignals TE1 trennt den Treibertransistor 303. Die Aktivierung des Test modussignales TE2 trennt den Treibertransistor 350. Die Akti vierung von beiden Testmodussignalen TE1 und TE2 trennt beide Treibertransistoren 303 und 350. Daher kann, sogar wenn die in terne Versorgungsschaltung nach der Herstellung des DRAM-Chips schwingt, die Gatebreite des Treibertransistors, der nicht schwingt und der genügend Strom liefern kann, auf dem aktuellen Chip bestimmt werden.

Entsprechend der oben beschriebenen dritten Ausführungsform werden eine Mehrzahl von Treibertransistoren 303, 350 selektiv durch Empfangen des WCBR und des Adreßschlüssels deaktiviert, so daß die Gatebreite der Treibertransistoren genauer als in der obigen ersten Ausführungsform optimiert werden kann.

Wie in der obigen dritten Ausführungsform kann die interne Ver sorgungsschaltung eine Mehrzahl von Treibertransistoren aufwei sen, die selektiv deaktiviert werden können. Ähnlich kann die interne Versorgungsschaltung eine Mehrzahl von Spannungsabsenk konvertoren aufweisen, die selektiv deaktiviert werden können. Auch eine Mehrzahl von Treibertransistoren oder von Spannungs absenkkonvertoren können selektiv mit der Aktivierung des Test freigabesignals aktiviert werden.

Vierte Ausführungsform

Fig. 12 ist ein Schaltungsdiagramm, das einen speziellen Aufbau einer internen Versorgungsschaltung in einem DRAM entsprechend der vierten Ausführungsform zeigt. Wie in Fig. 12 gezeigt ist, weist diese interne Versorgungsschaltung zusätzlich zu dem Auf bau von Fig. 2 eine Sicherung 380 auf, die mit einem Treiber transistor 303 in Reihe geschaltet ist.

Hier deaktivieren ein Übertragungsgatter 304, eine Inverter schaltung 305 und ein P-Kanal-MOS-Transistor 306 vorübergehend den Treibertransistor 303 als Reaktion auf ein Testmodussignal TE. Die Sicherung 380 ist beispielsweise aus Polysilizium und sie deaktiviert oder aktiviert den Treibertransistor 303 norma lerweise. Obwohl das Testmodussignal TE wünschenswert als Reak tion auf das Erfassen des WCBR und des Adreßschlüssels, wie in der obigen ersten Ausführungsform, erzeugt wird, kann es zum Beispiel durch eine sogenannte Anschlußoption erzeugt werden.

Da das Testmodussignal TE inaktiv ist, wenn der DRAM, der die obige interne Versorgungsschaltung aufweist, in dem normalen Modus ist, ist der Treibertransistor 303 mit einem Treibertran sistor 302 parallel verbunden. Hier ist die Sicherung 380 nicht weggeschmolzen bzw. entfernt.

Wenn diese interne Versorgungsschaltung nach der Herstellung eines DRAM-Chips schwingt, wird das Testmodussignal TE akti viert, so daß der Treibertransistor 303 vorübergehend von dem Treibertransistor 302 getrennt wird.

Wenn jedoch die Schwingung unabhängig von der wesentlichen Ga tebreite des Treibertransistors verursacht wird, stoppt die Trennung des Treibertransistors 303 die Schwingung nicht. In diesem Fall wird der Treibertransistor 303 wieder mit dem Trei bertransistor 302 parallel verbunden.

Wenn andererseits die Schwingung durch die wesentliche Gate breite des Treibertransistors erheblich verursacht wird, stoppt die Trennung des Treibertransistors 303 die Schwingung. In die sem Fall wird die Sicherung 380 zum Beispiel durch Laserabstim men physikalisch entfernt. Der Treibertransistor 303 ist folg lich von dem Treibertransistor 302 dauerhaft getrennt. Daher ist die Gatebreite des Treibertransistors optimiert, so daß die Schwingung nicht verursacht wird und ausreichend Strom gelie fert werden kann. Als Ergebnis kann ein DRAM mit einer optimal eingestellten internen Versorgungsschaltung zur Verfügung ge stellt werden.

Entsprechend der obigen vierten Ausführungsform kann die we sentliche Gatebreite des Treibertransistors, da die Sicherung 380, die den Treibertransistor 303 dauerhaft deaktiviert, zu sätzlich zu einer Schaltung (304 bis 306) zum vorübergehenden Deaktivieren des Treibertransistors 303 zur Verfügung gestellt ist, nachdem eine optimale Gatebreite durch vorübergehendes Schmälermachen der wesentlichen Gatebreite eines Treibertransi stors in der internen Versorgungsschaltung während der Massen produktion eines DRAM-Chips bestimmt ist, dauerhaft durch Ent fernen der Sicherung 380 schmäler gemacht werden.

Fünfte Ausführungsform

Fig. 13 ist ein Schaltungsdiagramm, das einen speziellen Aufbau einer internen Versorgungsschaltung in einem DRAM entsprechend mit der fünften Ausführungsform zeigt. Wie in Fig. 13 gezeigt ist, enthält diese interne Versorgungsschaltung zusätzlich zu dem Aufbau von Fig. 7 Sicherungen 390 und 391, die zum Beispiel aus Polysilizium sind, um den Treibertransistor 342 normaler weise zu deaktivieren oder zu aktivieren. Die Sicherung 390 ist mit dem N-Kanal-MOS-Transistor 344 in Reihe verbunden. Die Si cherung 391 ist mit dem Treibertransistor 342 in Reihe verbun den.

Da ein Testmodussignal TE inaktiv ist, wenn der DRAM mit der internen Versorgungsschaltung, die wie oben aufgebaut ist, in einem normalen Modus ist, ist ein zweiter Spannungsabsenkkon verter 340 aktiviert. Hier sind die Sicherung 390 und 391 nicht entfernt.

Wenn diese interne Versorgungsschaltung nach der Herstellung eines DRAM-Chips schwingt, wird das Testmodussignal TE akti viert. Da der zweite Spannungsabsenkkonverter 340 folglich de aktiviert wird, wird die wesentliche Gatebreite der Treiber transistoren in dieser internen Versorgungsschaltung schmäler. Wenn dies die Schwingung stoppt, werden die Sicherungen 390 und 391 physikalisch entfernt und somit wird der zweite Spannungs absenkkonverter 340 dauerhaft deaktiviert. Daher wird ein DRAM mit einer optimierten wesentlichen Gatebreite der Treibertran sistoren in einer internen Versorgungsschaltung zur Verfügung gestellt.

Die obige fünfte Ausführungsform kann die gleichen Ergebnisse wie die vierte Ausführungsform zur Verfügung stellen.

Obwohl die interne Versorgungsschaltung in der vierten Ausfüh rungsform einen Treibertransistor 303 aufweist, der selektiv deaktiviert werden kann, und die interne Versorgungsschaltung in der fünften Ausführungsform einen Spannungsabsenkkonverter 340 aufweist, der selektiv deaktiviert werden kann, kann die interne Versorgungsschaltung eine Mehrzahl von Treibertransi storen oder Spannungsabsenkkonvertoren aufweisen, die selektiv deaktiviert werden können, wie in der dritten Ausführungsform.

Auch kann anstatt von Sicherungen 390, 391, die durch einen La ser entfernt werden, eine Sicherung benutzt werden, die leitet, wenn ein Gateoxidfilm durchbrochen wird aufgrund der Anwendung von Hochspannung. Weiterhin kann eine Sicherung, die einen re versiblen nicht-flüchtigen Speicher aufweist, anstatt einer nicht-reversiblen Sicherung, wie oben, benutzt werden.

Claims

1. Halbleiterschaltungseinrichtung, die eine externe Versor gungsspannung (extVCC) empfängt und die einen Normalmodus und einen Testmodus aufweist, mit
einer internen Schaltungsanordnung (10-22), die mit einem in ternen Versorgungsknoten (2) verbunden ist und einen vorbe stimmten Betrieb durchführt,
einer ersten internen Versorgungseinrichtung (300), die mit ei nem externen Versorgungsknoten (1), der die externe Versor gungsspannung (extVCC) empfängt, verbunden ist, zum Versorgen des internen Versorgungsknotens (2) mit einer internen Versor gungsspannung (intVCC), die kleiner ist als die externe Versor gungsspannung (extVCC),
einer zweiten internen Versorgungseinrichtung (303, 304), die mit dem externen Versorgungsknoten (1) verbunden ist, zum Ver sorgen des internen Versorgungsknotens (2) mit der internen Versorgungsspannung (intVCC),
einer Erfassungseinrichtung (31-33, 36), die auf Steuersignale (int/RAS, int/CAS, int/WE, A1) reagiert, die extern in einem vorbestimmten Timing geliefert werden, zum Erfassen des Testmo dus und Erzeugen eines ersten Testmodussignales (TE, TE1) und einer Aktivierungs-/Deaktivierungseinrichtung (304-306, 343-346), die auf das erste Testmodussignal (TE, TE1) reagiert, zum Aktivieren/Deaktivieren der zweiten internen Versorgungsein richtung (303, 340).

2. Halbleiterschaltungseinrichtung nach Anspruch 1 mit
einer Mehrzahl von Adreßanschlüssen (28), die ein Zeilen- und ein Spaltenadreßsignal (A1-An) empfangen,
wobei die interne Schaltungsanordnung (10-22)
ein Speicherzellenfeld (10) mit einer Mehrzahl von Speicherzel len, die in Zeilen und Spalten angeordnet sind,
einen Adreßpuffer (11), der das Zeilenadreßsignal (A1-An) als Reaktion auf ein Zeilenadreßauslösesignal (int/RAS) und das Spaltenadreßsignal (A1-An) als Reaktion auf ein Spaltenadreß auslösesignal (int/CAS) empfängt,
einen Zeilendekoder (12), der eine Zeile des Speicherzellenfel des (10) als Reaktion auf das Zeilenadreßsignal (A1-An) von dem Adreßpuffer (11) auswählt,
einen Spaltendekoder (13), der eine Spalte des Speicherzellen feldes (10) als Reaktion auf das Spaltenadreßsignal (A1-An) von dem Adreßpuffer (11) auswählt, und
eine Schreibeinrichtung (17), die auf ein Schreibfreigabesignal (int/WE) reagiert, zum Schreiben eines Datensignals in eine Speicherzelle, die in einer durch den Zeilendekoder (12) ausge wählten Zeile und in einer durch den Spaltendekoder (13) ausge wählten Spalte angeordnet sind, aufweist,
wobei die Erfassungsschaltung (31-33, 36)
eine Einrichtung (32) zum Erzeugen eines zweiten Testmodus signales (WCBR), wenn das Spaltenadreßauslösesignal (int/CAS) und das Schreibfreigabesignal (int/WE) vor dem Aktivieren des Zeilenadreßauslösesignales (int/RAS) aktiviert sind, und
eine Einrichtung (33), die zumindest mit einem der Adreßan schlüsse (28) verbunden ist, zum Erzeugen des ersten Testmo dussignales (TE), wenn das zweite Testmodussignal (WCBR) akti viert ist und eine Spannung (Super-VIH), die größer ist als die interne Versorgungsspannung (intVCC), zu dem zumindest einen der Adreßanschlüsse (28) geliefert wird, aufweist.

3. Halbleiterschaltungseinrichtung nach Anspruch 1 oder 2, wobei
die erste interne Versorgungseinrichtung (300)
einen Differenzverstärker (301), der einen invertierten Einga beanschluß (-), der eine Referenzspannung (VREF) empfängt, und einen nicht-invertierten Eingabeanschluß (+), der mit dem in ternen Versorgungsknoten (2) verbunden ist, aufweist, und
einen ersten Treibertransistor (302), dessen Gate mit einem Ausgabeanschluß des Differenzverstärkers (301) verbunden ist und der zwischen dem externen Versorgungsknoten (1) und dem in ternen Versorgungsknoten (2) geschaltet ist, aufweist,
wobei das zweite interne Versorgungsmittel
einen zweiten Treibertransistor (303), dessen Gate mit dem Aus gabeanschluß des Differenzverstärkers (301) verbunden ist und der zwischen dem externen Versorgungsknoten (1) und dem inter nen Versorgungsknoten (2) geschaltet ist, aufweist.

4. Halbleiterschaltungseinrichtung nach Anspruch 3, wobei die Aktivierungs-/Deaktivierungseinrichtung eine Schalteinrichtung (304), die zwischen dem Ausgabeanschluß des Differenzverstärkers (301) und einem Gate des Treibertran sistors (303) geschaltet ist und die als Reaktion auf das erste Testmodussignal (TE, TE1) eingeschaltet/ausgeschaltet wird, und eine Einrichtung (306), die auf das erste Testmodussignal (TE, TE1) reagiert, zum Ausschalten des zweiten Treibertransistors (303), wenn die Schalteinrichtung (304) ausgeschaltet ist.

5. Halbleiterschaltungseinrichtung nach Anspruch 1 oder 2, wobei
die erste interne Versorgungseinrichtung (300)
einen ersten Differenzverstärker (301), der einen invertierten Eingabeanschluß (-), der eine erste Referenzspannung (VREF) empfängt, und einen nicht-invertierten Eingabeanschluß (+), der mit dem internen Versorgungsknoten (2) verbunden ist, aufweist, und
einen ersten Treibertransistor (302), dessen Gate mit einem Ausgabeanschluß des ersten Differenzverstärkers (301) verbunden ist und der zwischen dem externen Versorgungsknoten (1) und dem internen Versorgungsknoten (2) geschaltet ist, aufweist,
wobei die zweite interne Versorgungseinrichtung
einen zweiten Differenzverstärker (341), der einen invertierten Eingabeanschluß (-), der eine zweite Referenzspannung (VREF) empfängt, und einen nicht-invertierten Eingabeanschluß (+), der mit dem internen Versorgungsknoten (2) verbunden ist, aufweist, und
einen zweiten Treibertransistor (342), dessen Gate mit einem Ausgabeanschluß des zweiten Differenzverstärkers (341) verbun den ist und der zwischen dem externen Versorgungsknoten (1) und dem internen Versorgungsknoten (2) geschaltet ist, aufweist.

6. Halbleiterschaltungseinrichtung nach Anspruch 5, wobei die Aktivierungs-/Deaktivierungseinrichtung
eine Schalteinrichtung (344), die mit einem Versorgungsanschluß des zweiten Differenzverstärkers (341) verbunden ist und die als Reaktion auf das erste Testmodussignal (TE) eingeschal tet/ausgeschaltet wird, und
eine Einrichtung (346), die auf das erste Testmodussignal (TE) reagiert, zum Ausschalten des zweiten Treibertransistors (342), wenn die Schalteinrichtung (344) ausgeschaltet ist, aufweist.

7. Halbleiterschaltungseinrichtung, die eine externe Versor gungsspannung (extVCC) empfängt und die einen Normalmodus und einen Testmodus aufweist, mit
einer internen Schaltungsanordnung (10-22), die mit einem in ternen Versorgungsknoten (2) verbunden ist und einen vorbe stimmten Betrieb durchführt,
einer ersten internen Versorgungseinrichtung (300), die mit dem externen Versorgungsknoten (1), der die externe Versorgungs spannung (extVCC) empfängt, verbunden ist, zum Versorgen des internen Versorgungsknotens (2) mit einer internen Versorgungs spannung (intVCC), die kleiner ist als die externe Versorgungs spannung (extVCC),
einer zweiten internen Versorgungseinrichtung (303, 340), die mit dem externen Versorgungsknoten (1) verbunden ist, zum Ver sorgen des internen Versorgungsknotens (2) mit der internen Versorgungsspannung (intVCC),
einer Erfassungseinrichtung (3), die den Testmodus erfaßt und ein Testmodussignal (TE) erzeugt,
einer ersten Deaktivierungseinrichtung (304-306, 343-346), die auf das Testmodussignal (TE) reagiert, zum vorübergehenden De aktivieren der zweiten internen Versorgungseinrichtung (303, 340) und
einer zweiten Deaktivierungseinrichtung (380, 390, 391), die die zweite interne Versorgungseinrichtung (303, 340) normaler weise deaktiviert.

8. Halbleiterschaltungseinrichtung nach Anspruch 7, wobei die erste interne Versorgungseinrichtung (300)
einen Differenzverstärker (301), der einen invertierten Einga beanschluß (-), der eine Referenzspannung (VREF) empfängt, und einen nicht-invertierten Eingabeanschluß (+), der mit dem in ternen Versorgungsknoten (2) verbunden ist, aufweist, und
einen ersten Treibertransistor (302), dessen Gate mit einem Ausgabeanschluß des Differenzverstärkers (301) verbunden ist und der zwischen dem externen Versorgungsknoten (1) und dem in ternen Versorgungsknoten (2) geschaltet ist, aufweist,
wobei die zweite interne Versorgungseinrichtung
einen zweiten Treibertransistor (303), dessen Gate mit einem Ausgabeanschluß des Differenzverstärkers (301) verbunden ist und der zwischen dem externen Versorgungsknoten (1) und dem in ternen Versorgungsknoten (2) geschaltet ist, aufweist.

9. Halbleiterschaltungseinrichtung nach Anspruch 8, wobei die Deaktivierungseinrichtung (304-306, 343-346)
eine Schalteinrichtung (304), die zwischen dem Ausgabeanschluß des Differenzverstärkers (301) und einem Gate des zweiten Trei bertransistors (303) geschaltet ist und die als Reaktion auf das Testmodussignal (TE) ausgeschaltet ist, und
eine Einrichtung (306), die auf das erste Testmodussignal (TE) reagiert, zum Ausschalten des zweiten Treibertransistors (303), aufweist.

10. Halbleiterschaltungseinrichtung nach Anspruch 8 oder 9, wobei die zweite Deaktivierungseinrichtung (380, 390, 391) eine Sicherung (380) aufweist, die mit dem zweiten Treibertransi stors (303) in Reihe geschaltet ist.

11. Halbleiterschaltungseinrichtung nach Anspruch 7, wobei die erste interne Versorgungseinrichtung (300)
einen ersten Differenzverstärker (31), der einen invertierten Eingabeanschluß (-), der eine erste Referenzspannung (VREF) empfängt, und einen nicht-invertierten Eingabeanschluß (+), der mit dem internen Versorgungsknoten (2) verbunden ist, aufweist, und
einen ersten Treibertransistor (302), dessen Gate mit einem Ausgabeanschluß des Differenzverstärkers (301) verbunden ist und der zwischen dem externen Versorgungsknoten (1) und dem in ternen Versorgungsknoten (2) geschaltet ist, aufweist,
wobei die zweite interne Versorgungseinrichtung (340)
einen Differenzverstärker (341), der einen invertierten Einga beanschluß (-), der eine zweite Referenzspannung (VREF) emp fängt, und einen nicht-invertierten Eingabeanschluß (+), der mit dem internen Versorgungsknoten (2) verbunden ist, aufweist, und
einen zweiten Treibertransistor (342), dessen Gate mit einem Ausgabeanschluß des zweiten Differenzverstärkers (341) verbun den ist und der zwischen dem externen Versorgungsknoten (1) und dem internen Versorgungsknoten (2) geschaltet ist, aufweist.

12. Halbleiterschaltungseinrichtung nach Anspruch 11, wobei die erste Deaktivierungseinrichtung
eine erste Schalteinrichtung (344), die mit einem Versorgungs anschluß des zweiten Differenzverstärkers (341) verbunden ist und die als Reaktion auf das Testmodussignal (TE) ausgeschaltet ist, und
eine Einrichtung (346), die auf das Testmodussignal (TE) rea giert, zum Ausschalten des zweiten Treibertransistors (342) aufweist.

13. Halbleiterschaltungseinrichtung nach Anspruch 12, wobei die zweite Deaktivierungseinrichtung
eine erste Sicherung (390), die mit der Schalteinrichtung (344) in Reihe geschaltet ist, und
eine zweite Sicherung (391), die mit dem zweiten Treibertransi stor (342) in Reihe geschaltet ist, aufweist.