DE19814143A1 - Halbleiterspeichereinrichtung - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrich­ tung.

Insbesondere bezieht sie sich auf einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM), der in einem Normalbetriebsmo­ dus, einem Störungstestmodus und in einem Selbst-Auffrischmodus betreibbar oder betriebsfähig ist.

Eine als DRAM bezeichnete Halbleiterspeichereinrichtung, welche Daten durch Addieren oder Ansammeln von Ladungen in ihrem Kon­ densator speichert, sollte aufgefrischt werden, bevor die Daten verloren gehen. Gründe für Datenverluste sind auf Unter­ schwellspannung-Ströme eines Zugriffstransistors zurück­ zuführende Störungsfehler und Pausenfehler aufgrund von Leck- oder Sperrströmen in einem pn-Übergang eines Speicherknotens. Demgemäß haben einige konventionelle DRAM einen Störungstestmo­ dus zum Durchführen eines Störungsschnelltests. In dem Stö­ rungstestmodus wird ein vorbestimmter Wert in eine Speicherzel­ le (Speicherelement) geschrieben, eine Wortleitung wird häufig wiederholt aktiviert und inaktiviert, und dann wird untersucht, ob die Speicherzelle den vorbestimmten Wert gehalten hat oder nicht.

Ein Halbleitersubstrat, auf dem u. a. eine Speicherzelle (Speicherelement) ausgebildet ist, wird gewöhnlich mit einer negativen Substratspannung vorgespannt, um so ein Verriegeln (Latch-up) oder dergleichen zu vermeiden. Wenn diese Substratspannung tiefer eingestellt wird oder der Absolutwert der Substratspannung größer gemacht wird, wird der Stö­ rungsfehler reduziert, während der Pausenfehler erhöht wird. Umgekehrt wird, wenn die Substratspannung niedriger (flacher) eingestellt wird oder der Absolutwert der Substratspannung kleiner gemacht wird, der Störungsfehler erhöht, wohingegen der Pausenfehler reduziert wird. Deswegen wird in dem Störungstest­ modus die Substratspannung niedrig eingestellt, um den Stö­ rungsfehler noch schneller zu machen.

Mittlerweile ist auch ein DRAM mit einem Selbst-Auffrischmodus erhältlich, das automatisch während der Bereitschaft oder des Bereitschaftsbetriebes (im "Standby") eine Auffrischung durch­ führt. In dem Selbst-Auffrischmodus wird die Substratspannung niedrig (flach) eingestellt, um einen Auffrischzyklus während des Betriebes zum Reduzieren des Stromverbrauchs zu verlängern. Dies geschieht, weil der Pausenfehler ungünstigere Wirkungen auf Datenlöschung während der Bereitschaft (Standby), wenn auf eine Speicherzelle bzw. die Speicherzellen nicht zugegriffen wird, hat als der Störungsfehler.

In der japanischen Patentoffenlegung Nr. 8-329674 ist zum Bei­ spiel eine Substratspannungserzeugungsschaltung zum Flach- oder Niedrig-Einstellen der Substratspannung in einem Selbst-Auf­ frischmodus offenbart. Die Substratspannungserzeugungsschal­ tung umfaßt: eine erste Spannungserzeugungsschaltung zum Erzeu­ gen einer tiefen Substratspannung in einem Normalbetriebsmodus; einen ersten Pegelsensor zum Bestimmen des Pegels einer durch die erste Spannungserzeugungsschaltung erzeugten Substratspan­ nung; eine zweite Spannungserzeugungsschaltung zum Erzeugen ei­ ner niedrigen (flachen) Substratspannung während des Bereit­ schaftsbetriebs; und einen zweiten Pegelsensor zum Bestimmen des Pegels einer durch die zweite Spannungserzeugungsschaltung erzeugten Substratspannung.

Wenn man ein DRAM, das sowohl den oben beschriebenen Störungs­ testmodus als auch den oben beschriebenen Selbst-Auffrischmodus aufweist, mit getrennten Schaltungen zum Erzeugen einer niedri­ gen Substratspannung, einer für einen Störungstestmodus und der anderen für einen Selbst-Auffrischmodus, herstellt, so wird dies zu dem Nachteil (einer "Strafe") einer vergrößerten Schal­ tungsanordnungsfläche oder Schaltungslayoutfläche führen.

Weiter sollte, wenn solch ein DRAM in einen Störungstestmodus oder in einen Selbst-Auffrischmodus aus einem Normalbetriebsmo­ dus eintritt, die Substratspannung niedriger gemacht werden, so daß ein Problem auftreten wird, daß der Übergang von dem Nor­ malbetriebsmodus in den Störungstestmodus oder den Selbst-Auf­ frischmodus eine relativ lange Zeit in Anspruch nehmen wird.

Ähnlich muß, wenn dasselbe DRAM aus dem Störungstestmodus oder dem Selbst-Auffrischmodus in den Normalbetriebsmodus zurück­ kehrt, die Substratspannung wieder auf einen tieferen Pegel ge­ bracht werden, was wiederum zu dem wie oben beschriebenen Pro­ blem führen wird, daß die Übergangszeit von dem Störungstestmo­ dus oder dem Selbst-Auffrischmodus zu dem Normalbetriebsmodus lang werden wird.

Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspei­ chereinrichtung anzugeben, die einen Störungstestmodus und ei­ nen Selbst-Auffrischmodus hat und ein Einstellen einer niedri­ gen Substratspannung ohne den Nachteil einer Flächenvergröße­ rung erlaubt.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrich­ tung nach Anspruch 1.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.

Die vorliegende Erfindung ermöglicht weiter eine Halbleiter­ speichereinrichtung, die zum schnellen Eintreten aus einem Nor­ malbetriebsmodus in einen Störungstestmodus oder einen Selbst-Auf­ frischmodus fähig ist.

Außerdem ermöglicht die vorliegende Erfindung eine Halbleiter­ speichereinrichtung, die zum schnellen Zurückkehren aus einem Störungstestmodus oder einem Selbst-Auffrischmodus in einen Normalbetriebsmodus fähig ist.

Gemäß einer Ausführung der vorliegenden Erfindung umfaßt eine Halbleiterspeichereinrichtung mit einem Normalbetriebsmodus, einem Störungstestmodus und einem Selbst-Auffrischmodus eine Speicherzelle (Speicherelement), eine Substratspannungs­ erzeugungsschaltung, eine erste Substratspannungserfassungs­ schaltung, eine zweite Substratspannungserfassungsschaltung und eine Aktivierungsschaltung. Die Speicherzelle umfaßt einen Zu­ griffstransistor. Die Substratspannungserzeugungsschaltung er­ zeugt eine Substratspannung zum Anlegen an den Träger oder das Substrat des Zugriffstransistors. Die erste Substratspan­ nungserfassungsschaltung detektiert oder erfaßt die Substratspannung von der Substratspannungserzeugungsschaltung und aktiviert die Substratspannungserzeugungsschaltung, wenn der Absolutwert der erfaßten Substratspannung kleiner ist als ein erster Schwellenwert. Die zweite Substratspannungserfas­ sungsschaltung detektiert oder erfaßt eine Substratspannung von der Substratspannungserzeugungsschaltung und aktiviert die Substratspannungserzeugungsschaltung, wenn der Absolutwert der erfaßten Substratspannung kleiner ist als ein zweiter Schwel­ lenwert, der kleiner ist als der erste Schwellenwert. Die Akti­ vierungsschaltung aktiviert die erste Substratspannungserfas­ sungsschaltung in einem Normalbetriebsmodus und aktiviert die zweite Substratspannungserfassungsschaltung in einem Störungs­ testmodus oder einem Selbst-Auffrischmodus.

Vorzugsweise umfaßt die Aktivierungsschaltung eine Testsignal­ erzeugungsschaltung und eine Steuerschaltung. Die Testsignaler­ zeugungsschaltung erzeugt ein Testsignal. Die Steuerschaltung steuert die Testsignalerzeugungsschaltung so, daß sie das Test­ signal aktiviert, wenn entweder ein den Störungstestmodus an­ zeigendes Störungstestsignal oder ein den Selbst-Auffrischmodus anzeigendes Selbst-Auffrischsignal aktiviert ist, und das Test­ signal inaktiviert, wenn sowohl das Störungstestsignal als auch das Selbst-Auffrischsignal inaktiviert sind. Die erste Substratspannungserfassungsschaltung wird als Reaktion auf das aktivierte Testsignal inaktiviert, und die zweite Substrat­ spannungserfassungsschaltung wird als Reaktion auf das akti­ vierte Testsignal aktiviert.

Die Steuerschaltung umfaßt vorzugsweise eine ODER-Verknüpfungs­ schaltung (inklusives ODER, Schaltung zum Bilden einer logi­ schen Summe), die das Störungstestmodussignal und das Selbst-Auf­ frischmodussignal empfängt.

Die zweite Substratspannungserfassungsschaltung umfaßt vorzugs­ weise eine Schwellenwertschaltung, die ein Einstellen, Justie­ ren oder Verstellen des zweiten Schwellenwertes erlaubt.

Vorzugsweise umfaßt die Schwellenwertschaltung eine Mehrzahl von Transistoren und ein Schaltelement. Die Transistoren sind in Reihe geschaltet. Das Schaltelement ist parallel zu wenig­ stens einem der Transistoren geschaltet.

Es ist bevorzugt, daß die oben beschriebene Halbleiterspeicher­ einrichtung weiter eine Verbindungsschaltung umfaßt, die die Substratspannung beim Eintritt in einen Störungstestmodus oder einen Selbst-Auffrischmodus für eine vorbestimmte Zeitdauer mit einem Erdungs- oder Masseknoten verbindet.

Es ist auch bevorzugt, daß die Halbleiterspeichereinrichtung weiter eine Voraktivierungsschaltung umfaßt, welche die Substratspannungserzeugungsschaltung bei einem Austreten aus dem Störungstestmodus oder dem Selbst-Auffrischmodus vor­ aktiviert.

Die Halbleiterspeichereinrichtung nach der vorliegenden Erfin­ dung aktiviert die zweite Substratspannungserfassungsschaltung, die einen zweiten Schwellenwert hat, welcher kleiner ist als ein erster Schwellenwert der ersten Substratspannungser­ fassungsschaltung in einem Störungstestmodus und einem Selbst-Auf­ frischmodus, so daß der Absolutwert einer Substratspannung ohne den Nachteil einer Flächenvergrößerung nicht nur in dem Störungstestmodus sondern auch in dem Selbst-Auffrischmodus kleiner eingestellt werden kann.

Weiter ist nur eine ODER-Verknüpfungsschaltung vorgesehen zum Empfangen eines Störungstestsignals und eines Selbst-Auffrisch­ signals, um ein Testsignal zu aktivieren, wenn entweder das Störungstestsignal oder das Selbst-Auffrischsignal aktiviert ist oder wird, und so kann die obige Halbleiterspeichereinrich­ tung in einer einfachen Schaltungskonfiguration oder -struktu­ rierung ausgeführt werden.

Weiterhin umfaßt bei derselben Speichereinrichtung eine Substratspannungserfassungsschaltung, die in dem Störungstest­ modus und in dem Selbst-Auffrischmodus aktiviert wird, eine Schwellenwertschaltung, die ein Einstellen oder Justieren ihres Schwellenwerts erlaubt, wodurch ein passender Schwellenwert ab­ hängig von einer Fähigkeit der Einrichtung zum Pausen-Auffri­ schen eingestellt werden kann.

Darüber hinaus ist die Schwellenwertschaltung aus mehreren Transistoren und einem Schaltelement gebildet, so daß eine ein­ fache Schaltungskonfiguration oder -strukturierung realisierbar ist.

Weiterhin wird beim Eintritt in den Störungstestmodus und den Selbst-Auffrischmodus ein Substrat für eine vorbestimmte Dauer mit einem Masseknoten verbunden, so daß die Substratspannung schnell verändert oder gewechselt werden kann.

Außerdem wird die Substratspannungserzeugungsschaltung beim Austritt aus dem Störungstestmodus und dem Selbst-Auf­ frischmodus voraktiviert, und so kann die Substratspannung schnell wieder auf den Ursprungspegel zurückgebracht werden.

Die vorstehenden und weitere Merkmale und Vorteile ergeben sich aus der folgenden detaillierten Beschreibung von Ausführungs­ formen der vorliegenden Erfindung in Verbindung mit den beige­ fügten Zeichnungen. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm, das den Gesamtaufbau eines DRAM nach einer ersten Ausfüh­ rungsform zeigt,

Fig. 2 ein Schaltungsdiagramm, das den Aufbau eines in Fig. 1 gezeigten Tiefpegeldetek­ tors und eines in Fig. 1 gezeigten Flach- oder Niedrigpegeldetektors zeigt,

Fig. 3 ein Schaltungsdiagramm, das den Aufbau einer in Fig. 1 gezeigten Umschaltschal­ tung zeigt,

Fig. 4 ein Schaltungsdiagramm, das den Hauptauf­ bau eines DRAM nach einer zweiten Ausfüh­ rungsform zeigt,

Fig. 5 ein Schaltungsdiagramm, das den Hauptauf­ bau eines DRAM nach einer dritten Ausfüh­ rungsform zeigt,

Fig. 6A und 6B Zeitablaufdiagramme, die einen Betrieb einer in Fig. 5 gezeigten Einpuls-Akti­ vierungsschaltung darstellen,

Fig. 7 ein Schaltungsdiagramm, das den Hauptauf­ bau eines DRAM nach einer vierten Ausfüh­ rungsform zeigt, und

Fig. 8A und 8B Zeitablaufdiagramme, die einen Betrieb einer in Fig. 7 gezeigten Einpuls-Erzeu­ gungsschaltung darstellen.

Im folgenden werden Ausführungsbeispiele mit bezug auf die Zeichnungen beschrieben. In den Zeichnungen sind gleiche oder entsprechende Teile durch gleiche Bezugszeichen gekennzeichnet und somit wird die Beschreibung davon nicht wiederholt.

Erste Ausführungsform

Fig. 1 ist ein Blockdiagramm, das den Gesamtaufbau eines DRAM nach einer ersten Ausführungsform zeigt. Nach Fig. 1, auf die nun Bezug genommen wird, umfaßt das DRAM ein Speicherzellenfeld (Speicherelementblock) 10, einen Zeilendekodierer 12, einen Spaltendekodierer 14, eine Eingabe-/Ausgabeschaltung 16, ein Leseverstärkerband 18 und einen Adreßpuffer 20.

Das Speicherzellenfeld 10 umfaßt eine Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen, eine Mehrzahl von in Zeilen angeordneten Wortleitungen und eine Mehrzahl von in Spalten angeordneten Bitleitungspaaren. In Fig. 1 ist symbo­ lisch eine Speicherzelle MC, eine Wortleitung WL und ein Bit­ leitungspaar BL, /BL dargestellt. Jede Speicherzelle MC umfaßt einen Zugriffstransistor 101 und einen Kondensator 102. Der Zu­ griffstransistor 101 hat ein mit einer Wortleitung WL verbunde­ nes Gate und ist zwischen einer Bitleitung BL und dem Kondensa­ tor 102 geschaltet.

Der Zeilendekodierer 12 aktiviert selektiv die Wortleitung WL als Reaktion auf ein Zeilenadreßsignal RAD von dem Adreßpuffer 20. Der Spaltendekodierer 14 aktiviert eine (nicht gezeigte) Spaltenauswahlleitung als Reaktion auf ein Spaltenadreßsignal CAD von dem Adreßpuffer 20. Die Eingabe-/Ausgabeschaltung 16 umfaßt ein (nicht gezeigtes) Eingabe-/Ausgabe-(I/O)-Leitungs­ paar und eine Mehrzahl (nicht gezeigter) Spaltenauswahlgatter, die zwischen der Mehrzahl von Bitleitungspaaren BL, /BL und den I/O-Leitungspaaren geschaltet sind und als Reaktion auf ein Spaltenauswahlsignal von der Spaltenauswahlleitung an/ausgeschaltet werden. Das Leseverstärkerband 18 umfaßt eine Mehrzahl von Leseverstärkern, die Datensignale aus der Mehrzahl von Bitleitungspaaren BL bzw. /BL verstärken. In einem Normal­ betriebsmodus liefern der Adreßpuffer 20 dem Zeilendekodierer 12 ein externes Adreßsignal EAD als Zeilenadreßsignal RAD als Reaktion auf ein Zeilenadresse-Abfrage- oder Zeilenadresse-Über­ nahmesignal /RAS und liefert auch dem Spaltendekodierer 14 ein externes Adreßsignal EAD als Spaltenadreßsignal CAD als Re­ aktion auf ein Spaltenadresse-Abfrage- oder Spaltenadresse-Über­ nahmesignal /CAS. In einem Selbst-Auffrischmodus liefert der Adreßpuffer 20 dem Zeilendekodierer 12 ein internes Adreß­ signal IAD von einem Adreßzähler 22, der weiter unten näher be­ schrieben wird, als Zeilenadreßsignal RAD.

Das DRAM umfaßt weiter eine Adreßschlüsselerfassungsschaltung 24, eine WCBR-Erfassungsschaltung 26 und eine Störungstestmodu­ serfassungsschaltung 28. Die Adreßschlüsselerfassungsschaltung 24 erzeugt ein Adreßschlüsselsignal AKY, wenn eine höhere Span­ nung als eine Stromversorgungsspannung an ein vorbestimmtes Bit des externen Adreßsignal EAD angelegt wird. Die WCBR-Erfas­ sungsschaltung 26 erzeugt ein Spezialmodussignal WCBR, wenn sie einen Zeitablauf "WCBR" (aus Engl.: "/WE, /CAS before /RAS"; d. h. /WE, /CAS vor /RAS) erfaßt, bei dem ein Schreib­ freigabesignal /WE und das Spaltenadresse-Übernahmesignal /CAS vor der Aktivierung des Zeilenadresse-Übernahmesignals /RAS ak­ tiviert werden. Wenn das Spezialmodussignal WCBR aktiviert ist und das Adreßschlüsselsignal AKY auch aktiviert ist, erzeugt die Störungstestmoduserfassungsschaltung 28 ein Stö­ rungstestsignal TESTUBBS, das einen Störungstestmodus anzeigt. Eine Störungsteststeuerschaltung 30 steuert interne Schaltungen einschließlich dem Zeilendekodierer 12 so, daß sie einen Stö­ rungstest als Reaktion auf das Störungstestsignal TESTUBBS von der Störungstestmoduserfassungsschaltung 28 durchführen.

Das DRAM ist weiter versehen mit einer CBR-Erfassungsschaltung 32, einem Selbst-Auffrisch-Zeitgeber 33 und dem Adreßzähler 22. Die CBR-Erfassungsschaltung erzeugt ein Spezialmodussignal CBR, wenn sie einen Zeitablauf "CBR" (aus Engl.: "/CAS before /RAS", d. h. /CAS vor /RAS) erfaßt, bei dem das Spaltenadresse-Über­ nahmesignal /CAS vor der Aktivierung des Zeilenadresse-Über­ nahmesignals /RAS aktiviert wird. Wenn eine vorbestimmte Zeitdauer nach Aktivierung des Spezialmodussignals CBR ver­ strichen ist, erzeugt der Selbst-Auffrisch-Zeitgeber 33 ein Selbst-Auffrischsignal /BBU, das einen Selbst-Auffrischmodus anzeigt. Der Adreßzähler 22 erzeugt (regelmäßig) aufeinander­ folgend das interne Adreßsignal IAD als Reaktion auf das Selbst-Auffrischsignal /BBU von dem Selbst-Auffrisch-Zeitgeber 33.

Das DRAM umfaßt weiter eine Substratspannungserzeugungsschal­ tung 34, einen Tiefpegeldetektor 36, einen Flach- oder Niedrig­ pegeldetektor 38 und eine Umschaltschaltung 40. Die Substratspannungserzeugungsschaltung 34 erzeugt eine Substratspannung VBB zum Liefern zu einem Substrat (Träger) des Zugriffstransistors 101. Der Tiefpegeldetektor 36 erfaßt die Substratspannung VBB von der Substratspannungserzeugungsschal­ tung 34 und erzeugt, wenn der Absolutwert der erfaßten Substratspannung VBB kleiner ist als ein vorbestimmter erster Schwellenwert oder die Substratspannung VBB niedriger (flacher) ist als ein vorbestimmter erster Erfassungs- oder Detektionspe­ gel, ein Tiefpegelaktivierungssignal ELD zum Aktivieren der Substratspannungserzeugungsschaltung 34. Der Niedrigpegeldetek­ tor 38 erfaßt die Substratspannung VBB von der Substratspan­ nungserzeugungsschaltung 34 und erzeugt, wenn der Absolutwert der erfaßten Substratspannung VBB kleiner ist als ein vorbe­ stimmter zweiter Schwellenwert oder die Substratspannung VBB niedriger ist als ein vorbestimmter zweiter Erfassungs- oder Detektionspegel, ein Niedrigpegelaktivierungssignal ELS zum Ak­ tivieren der Substratspannungserzeugungsschaltung 34. In dem hier vorliegenden Fall ist dies so zu verstehen, daß der zweite Schwellenwert kleiner ist als der erste Schwellenwert, d. h. daß der zweite Detektionspegel niedriger ist als der erste Detekti­ onspegel. In einem Normalbetriebsmodus, bei dem weder das Stö­ rungstestsignal TESTUBBS noch das Selbst-Auffrischsignal /BBU aktiviert sind, aktiviert die Umschaltschaltung 40 den Tiefpe­ geldetektor 36 und inaktiviert den Niedrigpegeldetektor 38. In einem Störungstestmodus bei aktiviertem Störungstestsignal TESTUBBS oder in einem Selbst-Auffrischmodus bei aktiviertem Selbst-Auffrischsignal /BBU inaktiviert die Umschaltschaltung 40 den Tiefpegeldetektor 36 und aktiviert den Niedrigpegelde­ tektor 38. Mehr im Detail wird, wenn ein Testsignal TEST aus der Umschaltschaltung 40 einen niedrigen Pegel (L) und ein Testsignal /TEST von derselben einen hohen Pegel (H) erreicht, der Tiefpegeldetektor 36 aktiviert, und der Niedrigpe­ geldetektor 38 wird inaktiviert. Umgekehrt wird, wenn das Test­ signal TEST einen H-Pegel (hohen Pegel) erreicht und das Test­ signal /TEST einen L-Pegel (niedrigen Pegel) erreicht, der Tiefpegeldetektor 36 inaktiviert, und der Niedrigpegeldetektor 38 wird aktiviert.

Fig. 2 ist ein Schaltungsdiagramm, das den Aufbau des Tiefpe­ geldetektors 36 und des Niedrigpegeldetektors 38, die in Fig. 1 gezeigt sind, zeigt. Gemäß Fig. 2, auf die nun Bezug genommen wird, umfaßt der Tiefpegeldetektor 36 p-Kanal-MOS-Transistoren 361-363 und n-Kanal-MOS-Transistoren 364-367. Der p-Kanal-MOS-Tran­ sistor 361 ist zwischen einem Stromversorgungsknoten und einem Ausgabeknoten 368 geschaltet. Der p-Kanal-MOS-Transistor 362 ist zwischen dem Gate eines p-Kanal-MOS-Transistors 371 und dem Gate des p-Kanal-MOS-Transistors 361 geschaltet und wird als Reaktion auf das Testsignal TEST an-/ausgeschaltet. Der p-Kanal-MOS-Transistor 363 ist zwischen dem Stromversorgungskno­ ten 1 und dem Gate des p-Kanal-MOS-Transistors 361 geschaltet und wird als Reaktion auf das Testsignal /TEST an-/ausgeschaltet. Die n-Kanal-MOS-Transistoren 364-366 sind in Reihe zwischen dem Ausgabeknoten 368 und einem Ausgabeknoten 341 der Substratspannungserzeugungsschaltung 34 geschaltet, und das Gate eines jeden empfängt eine gemeinsame Referenzspannung VR. Der n-Kanal-MOS-Transistor 367 ist zwischen dem Ausgabekno­ ten 368 und dem Ausgabeknoten 341 geschaltet und wird als Reak­ tion auf das Testsignal TEST an-/ausgeschaltet.

Der Niedrigpegeldetektor 38 umfaßt p-Kanal-MOS-Transistoren 381-383 und n-Kanal-MOS-Transistoren 384, 385 und 387. Der p-Kanal-MOS-Transistor 381 ist zwischen dem Stromversorgungskno­ ten 1 und einem Ausgabeknoten 388 geschaltet. Der p-Kanal-MOS-Tran­ sistor 382 ist zwischen dem Gate des p-Kanal-MOS-Tran­ sistors 371 und dem Gate des p-Kanal-MOS-Transistors 381 geschaltet und wird als Reaktion auf das Testsignal /TEST an-/ausgeschaltet. Der p-Kanal-MOS-Transistor 383 ist zwischen dem Stromversorgungsknoten 1 und dem Gate des p-Kanal-MOS-Tran­ sistors 381 geschaltet und wird als Reaktion auf das Test­ signal TEST an-/ausgeschaltet. Die n-Kanal-MOS-Transistoren 384 und 385 sind in Reihe zwischen dem Ausgabeknoten 388 und dem Ausgabeknoten 341 der Substratspannungserzeugungsschaltung 34 geschaltet und das Gate eines jeden empfängt eine gemeinsame Referenzspannung VR. Der n-Kanal-MOS-Transistor 387 ist zwi­ schen dem Ausgabeknoten 388 und dem Ausgabeknoten 341 geschal­ tet und wird als Reaktion auf das Testsignal /TEST an-/ausgeschaltet.

Weiter sind zwischen dem Stromversorgungsknoten 1 und einem Masseknoten 2 ein p-Kanal-MOS-Transistor 371 und ein n-Ka­ nal-MOS-Transistor 372 in Reihe geschaltet. Das Gate des n-Ka­ nal-MOS-Transistors 372 empfängt eine Referenzspannung VREF.

Wenn das Testsignal TEST einen L-Pegel erreicht und das Test­ signal /TEST einen H-Pegel erreicht, werden der p-Kanal-MOS-Tran­ sistor 362 angeschaltet und der p-Kanal-MOS-Transistor 363 und der n-Kanal-MOS-Transistor 367 abgeschaltet, und somit wird der Tiefpegeldetektor 36 aktiviert. Deshalb wird, wenn der Ab­ solutwert der erfaßten Substratspannung VBB kleiner ist als ein vorbestimmter Schwellenwert oder die Substratspannung VBB nied­ riger ist als ein vorbestimmter erster Detektionspegel, ein Tiefpegelaktivierungssignal ELD auf einen H-Pegel aktiviert, und umgekehrt wird dann, wenn der Absolutwert der erfaßten Substratspannung VBB größer ist als der vorbestimmte erste Schwellenwert oder die Substratspannung VBB tiefer ist als das vorbestimmte erste Detektionssignal, das Tiefpegelaktivie­ rungssignal ELD auf einen L-Pegel inaktiviert. Hier ist der vorbestimmte erste Schwellenwert durch die n-Kanal-MOS-Transi­ storen 364-366 zum Beispiel auf 2 V eingestellt. D.h. in ande­ ren Worten, der vorbestimmte erste Detektionspegel ist durch die n-Kanal-MOS-Transistoren 364-366 zum Beispiel auf -2 V ein­ gestellt.

Wie oben beschrieben werden, wenn der Tiefpegeldetektor 36 ak­ tiviert wird, die p-Kanal-MOS-Transistoren 381 und 382 ausge­ schaltet, und der p-Kanal-MOS-Transistor 383 und der n-Ka­ nal-MOS-Transistor 387 werden angeschaltet und so wird der Niedrig­ pegeldetektor 38 inaktiviert. Entsprechend bleibt das Niedrig­ pegelaktivierungssignal ELS unabhängig von der erfaßten Substratspannung VBB auf einem inaktiven L-Pegel.

Umgekehrt werden, wenn das Testsignal TEST einen H-Pegel er­ reicht und das Testsignal /TEST einen L-Pegel erreicht, der p-Kanal-MOS-Transistor 382 angeschaltet, der p-Kanal-MOS-Transi­ stor 383 und der n-Kanal-MOS-Transistor 387 ausgeschaltet, und so wird der Niedrigpegeldetektor 38 aktiviert. Deshalb wird dann, wenn der Absolutwert der erfaßten Substratspannung VBB kleiner ist als ein vorbestimmter zweiter Schwellenwert oder die Substratspannung VBB niedriger ist als ein vorbestimmter zweiter Detektionspegel, das Niedrigpegelaktivierungssignal ELS auf einen H-Pegel aktiviert, und umgekehrt wird dann, wenn der Absolutwert der erfaßten Substratspannung VBB größer ist als der vorbestimmte zweite Schwellenwert oder die Substratspannung tiefer als der vorbestimmte zweite Detektionspegel ist, das Niedrigpegelaktivierungssignal ELS auf einen L-Pegel inakti­ viert. In dem hier vorliegenden Fall wird der vorbestimmte zweite Schwellenwert durch die Schwellenspannung der n-Ka­ nal-MOS-Transistoren 384 und 385 zum Beispiel auf 1 V eingestellt. Dies bedeutet, der vorbestimmte zweite Detektionspegel wird durch die Schwellenspannung der n-Kanal-MOS-Transistoren 384 und 385 zum Beispiel auf -1 V gesetzt. Die n-Kanal-MOS-Transi­ storen 384 und 385 bilden so eine Schwellenwertschaltung 39, die einen vorbestimmten zweiten Schwellenwert oder zweiten De­ tektionspegel bestimmen.

Fig. 3 ist ein Schaltungsdiagramm, das den Aufbau der in Fig. 1 gezeigten Umschaltschaltung 40 zeigt. Gemäß Fig. 3, auf die nun Bezug genommen wird, umfaßt die Umschaltschaltung 40 eine Test­ signalerzeugungsschaltung 42, die die Testsignale TEST und /TEST erzeugt, und eine Steuerschaltung 42, die die Testsig­ nalerzeugungsschaltung 42 als Reaktion auf das Störungstestsig­ nal TESTUBBS und das Selbst-Auffrischsignal /BBU steuert.

Die Testsignalerzeugungsschaltung 42 umfaßt p-Kanal-MOS-Transi­ storen 421 und 422, n-Kanal-MOS-Transistoren 423 und 424 und eine Umricht- oder Inverterschaltung 425. Der p-Kanal-MOS-Tran­ sistor 421 und der n-Kanal-MOS-Transistor 423 sind in Reihe zwischen dem Stromversorgungsknoten 1 und dem Ausgabeknoten 341 der Substratspannungserzeugungsschaltung 34 geschaltet. Der p-Kanal-MOS-Transistor 422 und der n-Kanal-MOS-Transistor 424 sind ebenfalls in Reihe zwischen dem Stromversorgungsknoten 1 und dem Ausgabeknoten 341 geschaltet. Der p-Kanal-MOS-Transi­ stor 421 wird als Reaktion auf ein Ausgabesignal der Steuer­ schaltung an-/ausgeschaltet. Der p-Kanal-MOS-Transistor 422 wird als Reaktion auf ein invertiertes Signal des Ausgabesig­ nals der Steuerschaltung 44 an-/ausgeschaltet. Das Gate des n-Kanal-MOS-Transistors 423 ist an den Drain oder Abfluß des p-Kanal-MOS-Transistors 421 angeschlossen, und das Gate des n-Kanal-MOS-Transistor 424 ist an den Drain des p-Kanal-MOS-Tran­ sistor 421 angeschlossen.

Die Steuerschaltung 44 umfaßt eine Umricht- oder Inverterschal­ tung 441 und eine Logische-Summe-Schaltung oder ODER-Verknüp­ fungsschaltung (NOR-Schaltung) 442. Die Inverterschaltung 441 empfängt das Selbst-Auffrischsignal /BBU und liefert sein in­ vertiertes Signal zu der ODER-Verknüpfungsschaltung 442. Die ODER-Verknüpfungsschaltung 442 empfängt das invertierte Signal des Selbst-Auffrischsignals /BBU von der Inverterschaltung 441 und das Störungstestsignal TESTUBBS und gibt deren ODER-Ver­ knüpfungssignal zur Testsignalerzeugungsschaltung 42 ab.

Wenn das Selbst-Auffrischsignal /BBU auf einen L-Pegel akti­ viert wird oder ist oder das Störungstestsignal TESTUBBS auf einen L-Pegel aktiviert wird oder ist, liefert die Steuerschal­ tung 44 ein Ausgabesignal auf einem L-Pegel zu der Testsig­ nalerzeugungsschaltung 42. Entsprechend werden oder sind der p-Kanal-MOS-Transistor 421 und der n-Kanal-MOS-Transistor 424 an­ geschaltet und der p-Kanal-MOS-Transistor 422 und der n-Ka­ nal-MOS-Transistor 423 ausgeschaltet, und so erreicht das Testsig­ nal TEST einen H-Pegel und das Testsignal /TEST einen L-Pegel.

Unterdessen liefert, wenn das Selbst-Auffrischsignal /BBU auf einen H-Pegel eingestellt wird oder ist und das Störungstest­ signal TESTUBBS auf einen L-Pegel eingestellt wird oder ist, die Steuerschaltung 44 ein Ausgabesignal auf einem H-Pegel zu der Testsignalerzeugungsschaltung 42. Folglich werden oder sind der p-Kanal-MOS-Transistor 422 und der n-Kanal-MOS-Transistor 423 angeschaltet, und der p-Kanal-MOS-Transistor 421 und der n-Kanal-MOS-Transistor 424 werden oder sind aus- oder ausgeschal­ tet und deshalb erreicht das Testsignal TEST einen L-Pegel, und das Testsignal /TEST erreicht einen H-Pegel.

Im folgenden wird die Funktion des DRAM mit dem oben beschrie­ benen Aufbau in einem Normalbetriebsmodus, in einem Störungs­ testmodus und in einem Selbst-Auffrischmodus nacheinander be­ schrieben.

(1) Normalbetriebsmodus

Gemäß Fig. 1, auf die nun wiederum Bezug genommen wird, sind in einem Normalbetriebsmodus, da keines der Signale Adreßschlüs­ selsignal AKY und Spezialmodussignale WCBR und CBR aktiviert ist, weder das Störungstestsignal TESTUBBS noch das Selbst-Auf­ frischsignal /BBU aktiviert. Entsprechend werden das Stö­ rungstestsignal TESTUBBS auf einem L-Pegel und das Selbst-Auf­ frischsignal /BBU auf einem H-Pegel zu der in Fig. 3 gezeig­ ten Umschaltschaltung 40 geliefert. Als Reaktion auf den L-Pegel des Störungstestsignals TESTUBBS und den H-Pegel des Selbst-Auffrischsignals /BBU liefert die Steuerschaltung 44 ein Ausgabesignal auf einem H-Pegel zu der Testsignalerzeugungs­ schaltung 42. Als Reaktion auf diesen H-Pegel des Ausgabesi­ gnals erzeugt die Testsignalerzeugungsschaltung 42 das Testsi­ gnal TEST auf einem L-Pegel und das Testsignal /TEST auf einem H-Pegel.

Wenn der L-Pegel des Testsignals TEST und der H-Pegel des Test­ signals /TEST zu dem Tiefpegeldetektor 36 und dem Niedrigpegel­ detektor 38, die in Fig. 2 gezeigt sind, geliefert werden, wird der Tiefpegeldetektor 36 aktiviert, während der Niedrigpegelde­ tektor 38 inaktiviert wird. Deswegen wird dann, wenn der Abso­ lutwert der erfaßten Substratspannung VBB kleiner ist als ein vorbestimmter erster Schwellenwert (z. B. 2 V), oder die Substratspannung VBB niedriger ist als ein erster vorbestimmter Detektionspegel (z. B. -2 V), das Tiefpegelaktivierungssignal ELD auf einen H-Pegel aktiviert. Umgekehrt wird dann, wenn der Absolutwert der erfaßten Substratspannung VBB größer ist als der vorbestimmte erste Schwellenwert oder die Substratspannung VBB tiefer ist als der vorbestimmte erste Detektionspegel, das Tiefpegelaktivierungssignal ELD auf einen L-Pegel inaktiviert. Unterdessen wird, da der Niedrigpegeldetektor 38 inaktiviert ist, das Niedrigpegelaktivierungssignal ELD konstant auf einem L-Pegel gehalten. Entsprechend wird die Substratspannungserzeu­ gungsschaltung 34 aktiviert/inaktiviert als Reaktion auf das Tiefpegelaktivierungssignal ELD von den Tiefpegeldetektor 36, und sie erzeugt somit eine Substratspannung (z. B. -2 V), die dem vorbestimmten ersten Detektionspegel gleich ist, und lie­ fert sie zu dem Substrat (dem Träger) des Zugriffstransistors 101 in der Speicherzelle MC.

Wie oben beschrieben ist in einem Normalbetriebsmodus die Substratspannung auf einen tiefen Pegel eingestellt.

(2) Störungstestmodus

Gemäß Fig. 1, auf die nun wieder Bezug genommen wird, werden in einem Störungstestmodus das Zeilenadresse-Übernahmesignal /RAS, das Spaltenadresse-Übernahmesignal /CAS und das Schreib­ freigabesignal /WE in dem WCBR-Zeitablauf geliefert, und eine Spannung, die höher als die Stromversorgungsspannung ist, wird an ein vorbestimmtes Bit des externen Adreßsignals EAD ange­ legt, so daß die WCBR-Erfassungsschaltung 26 den WCBR-Zeitab­ lauf erfaßt und das Spezialmodussignal WCBR erzeugt, während die Adreßschlüsselerfassungsschaltung 24 die hohe Spannung er­ faßt und das Adreßschlüsselsignal AKY erzeugt. Dementsprechend wird das Störungstestsignal TESTUBBS von der Störungstestsig­ nalschaltung 28 auf einen H-Pegel aktiviert, und als Reaktion auf diesen H-Pegel des Störungstestsignals TESTUBBS steuert die Störungsteststeuerschaltung 30 interne Schaltungen einschließ­ lich dem Zeilendekodierer 12 so, daß sie einen Störungstestmo­ dus bewirken. Währenddessen wird, da das Selbst-Auffrischsignal /BBU von dem Selbst-Auffrisch-Zeitgeber 33 bei einem H-Pegel gehalten wird, ein Selbst-Auffrischen nicht durchgeführt.

Der oben beschriebene H-Pegel des Störungstestsignals TESTUBBS und der oben beschriebene H-Pegel es Selbst-Auffrischsignals /BBU werden zu der in Fig. 3 gezeigten Umschaltschaltung 40 ge­ liefert. Als Reaktion auf den H-Pegel des Störungstestsignals TESTUBBS und den H-Pegel des Selbst-Auffrischsignals /BBU lie­ fert die Umschaltschaltung 40 ein Ausgabesignal auf einem H-Pe­ gel zu der Testsignalerzeugungsschaltung 42. Entsprechend er­ zeugt die Testsignalerzeugungsschaltung 42 das Testsignal TEST auf einem H-Pegel und das Testsignal /TEST auf einem L-Pegel.

Der H-Pegel des Testsignals TEST und der L-Pegel des Testsi­ gnals /TEST werden dann zu dem in Fig. 2 gezeigten Tiefpegelde­ tektor 36 zu dem in Fig. 2 gezeigten Niedrigpegeldetektor 38 geliefert, und so wird der Tiefpegeldetektor 36 inaktiviert und der Niedrigpegeldetektor 38 aktiviert. Deswegen wird dann, wenn der Absolutwert der erfaßten Substratspannung VBB kleiner ist als ein vorbestimmter zweiter Schwellenwert (z. B. 1 V) oder die Substratspannung VBB niedriger ist als ein vorbestimmter zwei­ ter Detektionspegel (z. B. -1 V), das Niedrigpegelaktivierungs­ signal ELS auf einen H-Pegel aktiviert. Umgekehrt wird dann, wenn der Absolutwert der erfaßten Substratspannung VBB größer ist als der vorbestimmte zweite Schwellenwert oder die Substratspannung VBB tiefer ist als der vorbestimmte zweite De­ tektionspegel, das Niedrigpegelaktivierungssignal ELS auf einen L-Pegel inaktiviert. Währenddessen wird, da der Tiefpegelde­ tektor 36 inaktiviert ist, das Tiefpegelaktivierungssignal ELD konstant auf einem L-Pegel gehalten.

Die Substratspannungserzeugungsschaltung 34 wird akti­ viert/inaktiviert als Reaktion auf das Niedrigpegelaktivie­ rungssignal ELS von dem Niedrigpegeldetektor 38 und erzeugt deswegen eine Substratspannung VBB von zum Beispiel -1 V, die gleich dem vorbestimmten zweiten Detektionspegel ist, und lie­ fert sie zu dem Substrat des Zugriffstransistors 101 in der Speicherzelle MC.

Deswegen ist in einem Störungstestmodus die Substratspannung VBB niedriger eingestellt als in dem Normalbetriebsmodus.

(3) Selbst-Auffrischmodus

Gemäß Fig. 1, auf die nun nochmals Bezug genommen wird, werden in einem Selbst-Auffrischmodus das Zeilenadresse-Übernahme­ signal /RAS und das Spaltenadresse-Übernahmesignal /CAS in dem CBR-Zeitablauf geliefert. Wenn die CBR-Erfassungsschaltung 32 den CBR-Zeitablauf erfaßt, erzeugt sie das Spezialmodussignal CBR, und nach einer vorbestimmten Zeitdauer nach Erzeugung des Spezialmodussignals OBR wird das Selbst-Auffrischsignal /BBU aus dem Selbst-Auffrisch-Zeitgeber 33 auf einen L-Pegel akti­ viert. Als Reaktion auf den L-Pegel des Selbst-Auffrischsignals /BBU erzeugt der Adreßzähler 22 das interne Adreßsignal IAD und liefert es zu dem Adreßpuffer 20. Zu dieser Zeit wird das Stö­ rungstestsignal TESTUBBS aus der Störungstestsignalerfassungs­ schaltung 28 auf einem L-Pegel gehalten.

Das oben beschriebene Selbst-Auffrischsignal /BBU auf einem L-Pegel und das oben beschriebene Störungstestsignal TESTUBBS auf einem L-Pegel werden zu der in Fig. 3 gezeigten Umschaltschal­ tung 40 geliefert. Als Reaktion auf diesen L-Pegel des Selbst-Auf­ frischsignals und den L-Pegel des Störungstestsignals TESTUBBS liefert die Steuerschaltung 44 ein Ausgabesignal auf einem L-Pegel zu der Testsignalerzeugungsschaltung 42. Deswegen erzeugt die Testsignaerzeugungsschaltung 42, wie im Falle des Störungstestmodus wie oben beschrieben, das Testsignal TEST auf einem H-Pegel und das Testsignal /TEST auf einem L-Pegel.

Folglich erzeugt die Substratspannungserzeugungsschaltung 34 wie oben mit Bezug auf den Störungstestmodus beschrieben eine Substratspannung VBB von zum Beispiel -1 V mit demselben Pegel wie der oben beschriebene vorbestimmte Pegel als Reaktion auf das Niedrigpegelaktivierungssignal ELS von dem Niedrigpegelde­ tektor 38 und liefert sie zu dem Substrat des Zugriffstransi­ stors 101 in der Speicherzelle MC.

Deswegen ist die Substratspannung VBB in einem Selbst-Auf­ frischmodus wie in dem Störungstestmodus auf einen niedrige­ ren Pegel als in dem Normalbetriebsmodus eingestellt.

Wie oben beschrieben ist nach der ersten Ausführungsform die Steuerschaltung 44 vorgesehen, so daß der Niedrigpegeldetektor 38 nicht nur in dem Störungstestmodus sondern auch in dem Selbst-Auffrischmodus aktiviert ist. Demgemäß ist im Vergleich zu dem Fall, bei dem ein Niedrigpegeldetektor für einen Stö­ rungstestmodus und ein weiterer Niedrigpegeldetektor für einen Selbst-Auffrischmodus getrennt vorgesehen sind, die Lay­ outfläche oder Schaltungsanordnungsfläche um die Größe eines Niedrigpegeldetektors verringert. Damit kann ein DRAM geschaf­ fen werden, das ein Niedrig-Einstellen einer Substratspannung sowohl in einem Störungstestmodus als auch in einem Selbst-Auf­ frischmodus ohne den Nachteil einer Flächenvergrößerung er­ laubt.

Zweite Ausführungsform

Zur Zeit hergestellte DRAM haben verschiedene Möglichkeiten zum Pausen-Auffrischen. Wenn es, ohne aufgefrischt zu werden, auf­ bewahrt wird, nachdem Daten auf einem H-Pegel in seine Spei­ cherzelle geschrieben worden sind, wird sich der Pegel der Da­ ten in der Speicherzelle aufgrund des Pausenfehlers von dem H-Pegel auf den L-Pegel verändern. Die Fähigkeit zum Pausen-Auf­ frischen wird zum Ausdruck gebracht durch die Zeit, bis zu der solch ein Datenfehler auftritt. Die zweite Ausführungsform schafft ein DRAM, das ein Justieren eines niedrigen Pegels der Substratspannung VBB abhängig von seiner Fähigkeit zum Pausen-Auf­ frischen erlaubt.

Fig. 4 ist ein Schaltungsdiagramm, das den Aufbau einer Schwel­ lenwertschaltung 38 in einem DRAM nach der zweiten Ausführungs­ form zeigt. Gemäß Fig. 4, auf die nun Bezug genommen wird, ist die in Fig. 2 gezeigte Schwellenwertschaltung 39 durch eine Schwellenwertschaltung ersetzt worden, die n-Kanal-MOS-Tran­ sistoren 384-386 und Sicherungen 391 und 392 hat. Die n-Kanal-MOS-Transistoren 384-386 sind in Reihe zwischen dem Aus­ gabeknoten 388 und dem Ausgabeknoten 341 der in Fig. 2 gezeig­ ten Substratspannungserzeugungsschaltung 34 geschaltet, und das Gate eines jeden empfängt eine gemeinsame Referenzspannung VR. Die Sicherung 391 ist parallel zu dem n-Kanal-MOS-Transistor 384 geschaltet und die Sicherung 392 ist parallel zu dem n-Kanal-MOS-Transistor 385 geschaltet.

Wenn weder die Sicherung 391 noch die Sicherung 392 durchge­ brannt ist, ist der Detektionspegel des Niedrigpegeldetektors 38 bestimmt durch die Schwellenspannung eines einzigen n-Ka­ nal-MOS-Transistor 386. Wenn die Sicherung 391 oder die Sicherung 392 durchgebrannt ist, ist der Detektionspegel bestimmt durch die Schwellenspannungen von zwei n-Kanal-MOS-Transi­ storen 384 (oder 385) und 386. Wenn beide Sicherungen 391 und 392 durchgebrannt sind, ist der Detektionspegel bestimmt durch die Schwel­ lenspannungen von drei n-Kanal-MOS-Transistoren 384-386.

Wie oben beschrieben sind nach der zweiten Ausführungsform die Sicherungen 391 und 392 parallel zu den n-Kanal-MOS-Transistor 384 bzw. 385 geschaltet, und so kann der Detektionspegel des Niedrigpegeldetektors 38 eingestellt oder justiert werden. Des­ wegen kann der Pegel der Substratspannung sowohl in einem Stö­ rungstestmodus als auch in einem Selbst-Auffrischmodus abhängig von der Fähigkeit zum Pausen-Auffrischen der Einrichtung pas­ send eingestellt werden.

Auch wenn in dieser Ausführungsform Sicherungen 391 und 392 verwendet werden, so kann auch alternativ ein Transistor ver­ wendet werden. In diesem Fall kann, indem eine Stromversor­ gungsspannung oder eine Massespannung durch elektrisch leiten­ des Verbinden zu einem Gate des Transistors geliefert wird, die gleiche Funktion wie bei der Sicherung erreicht werden. Mit an­ deren Worten, was notwendig ist, ist einfach, ein Schaltele­ ment, das künstlich an-/ausgeschaltet werden kann, parallel zu dem jeweiligen n-Kanal-MOS-Transistor 384 bzw. 385 zu schalten. In dem vorliegenden Fall sind zwei Transistoren 384 und 385 parallel zu zwei Sicherungen 391 bzw. 392 geschaltet; jedoch kann es ausreichend sein, wenn eine Sicherung (oder dergleichen Schaltelement) parallel zu wenigstens einem Transistor geschal­ tet ist.

Dritte Ausführungsform

Wenn ein DRAM nach den oben beschriebenen Ausführungsformen aus dem Normalbetriebsmodus in den Störungstestmodus oder den Selbst-Auffrischmodus eintritt, wird die Substratspannung VBB niedriger. Die dritte Ausführungsform schafft ein DRAM, bei welchem die Substratspannung VBB schnell von einem vorbestimm­ ten tiefen Pegel auf einen vorbestimmten niedrigeren Pegel steigen kann.

Fig. 5 ist ein Schaltungsdiagramm, das den Hauptaufbau eines DRAM nach der dritten Ausführungsform zeigt. Gemäß Fig. 5, auf die Bezug genommen wird, umfaßt dieses DRAM zusätzlich zu dem Aufbau der obigen Ausführungsformen eine Einpuls-Erzeu­ gungsschaltung 46, einen n-Kanal-MOS-Transistor 48, der zwi­ schen dem Ausgabeknoten 341 der Substratspannungserzeugungs­ schaltung und dem Masseknoten 2 geschaltet ist und an-/ausgeschaltet wird als Reaktion auf ein Ausgabesignal OUT1 der Einpuls-Erzeugungsschaltung 46, und einen Widerstand 50, der in Reihe mit dem n-Kanal-MOS-Transistor 48 geschaltet ist. Die Einpuls-Erzeugungsschaltung 46 umfaßt eine Inverterschaltung 461, eine ungerade Anzahl von Inverterschaltungen 462, die je­ weils eine Verzögerungswirkung oder -funktion haben, eine UND-Ver­ knüpfungsschaltung 463 (NAND-Schaltung, Logische-Mul­ tiplikation-Schaltung), und eine Inverterschaltung 464.

Wenn dieses DRAM aus dem Normalbetriebsmodus wie in Fig. 6A ge­ zeigt in den Selbst-Auffrischmodus eintritt, wechselt das Selbst-Auffrischsignal /BBU von einem H-Pegel zu einem L-Pegel. Als Reaktion auf diese Änderung des Selbst-Auffrischsignals er­ zeugt, wie in Fig. 6B gezeigt, die Einpuls-Erzeugungsschaltung 46 für eine vorgeschriebene Zeitdauer nach der Aktivierung des Selbst-Auffrischsignals /BBU das Ausgabesignal OUT1 auf einem H-Pegel. Da der n-Kanal-MOS-Transistor 48 als Reaktion auf die­ sen H-Pegel des Ausgabesignals OUT1 angeschaltet wird, wird der Ausgabeknoten 341 der Substratspannungserzeugungsschaltung über den Widerstand 50 an den Masseknoten 2 angeschlossen. Demgemäß steigt die in dem Normalbetriebsmodus tiefe Substratspannung VBB auf die Massespannung zu und wird so schnell niedriger.

Wie oben beschrieben, wird nach der dritten Ausführungsform, wenn das DRAM in einen Selbst-Auffrischmodus eintritt, das Substrat des Zugriffstransistors 101 für eine vorbestimmte Zeitdauer mit dem Masseknoten 2 verbunden, wodurch die Substratspannung VBB schnell niedriger gemacht werden kann. Auch wenn hier das Selbst-Auffrischsignal /BBU angewendet wird, sollte dies so verstanden werden, daß alternativ das Störungs­ testsignal TESTUBBS oder das Ausgabesignal der in Fig. 4 ge­ zeigten Steuerschaltung 44 angewendet werden kann.

Vierte Ausführungsform

Bei einem DRAM gemäß den oben beschriebenen Ausführungsformen wird die Substratspannung VBB tiefer gemacht, wenn man aus dem Störungstestmodus oder dem Selbst-Auffrischmodus zu dem Normal­ betriebsmodus zurückkehrt. Die vierte Ausführungsform schafft ein DRAM, bei der die Substratspannung VBB bei einer Rückkehr aus dem Störungstestmodus oder dem Selbst-Auffrischmodus in den Normalbetriebsmodus schnell tiefer gemacht werden kann.

Fig. 7 ist ein Schaltungsdiagramm, das den Hauptaufbau eines DRAM nach der vierten Ausführungsform zeigt. Gemäß Fig. 7, auf die Bezug nun genommen wird, umfaßt dieses DRAM zusätzlich zu dem Aufbau nach den oben beschriebenen Ausführungsformen eine Einpuls-Erzeugungsschaltung 52 und eine Logische Summe-Schal­ tung oder ODER-Verknüpfungsschaltung 54 (OR- oder ODER-Schaltung).

Die Einpuls-Erzeugungsschaltung 52 umfaßt eine Inverter­ schaltung 521, eine ungerade Anzahl von Inverterschaltungen 522, die jeweils eine Verzögerungswirkung haben, und eine Logi­ sche-Summe-Schaltung oder ODER-Verknüpfungsschaltung 523 (NOR-Schal­ tung). Die ODER-Verknüpfungsschaltung (OR-Schaltung) 54 empfängt ein Ausgabesignal OUT2 aus der Einpuls- Erzeugungsschaltung 52 und das Tiefpegelaktivierungssignal ELD von dem Tiefpegeldetektor 36 und gibt das ODER-Ver­ knüpfungssignal zu der Substratspannungserzeugungsschaltung aus 34.

Wenn dieses DRAM aus dem Selbst-Auffrischmodus zu dem Normalbe­ triebsmodus wie in Fig. 8A gezeigt zurückkehrt, wechselt das Selbst-Auffrischsignal /BBU von einem L-Pegel auf eine H-Pegel. Als Reaktion auf solch eine Änderung bei dem Selbst-Auffrisch­ signal /BBU erzeugt für eine vorbestimmte Zeitdauer nach der Inaktivierung des Selbst-Auffrischsignals /BBU die Einpuls-Er­ zeugungsschaltung 52 das Ausgabesignal OUT2 auf einen H-Pegel wie in Fig. 8B gezeigt.

Da dieser H-Pegel des Ausgabesignals OUT2 durch die ODER-Ver­ knüpfungsschaltung 54 zu der Substratspannungserzeugungsschal­ tung 34 geliefert wird, wird die Substratspannungserzeugungs­ schaltung 34 aktiviert bevor der Tiefpegeldetektor 36 das Tief­ pegelaktivierungssignal ELD auf einem H-Pegel erzeugt.

Wie oben beschrieben wird nach der vierten Ausführungsform die Substratspannungserzeugungsschaltung 34 beim Austritt aus dem Selbst-Auffrischmodus voraktiviert, wodurch die Substrat­ spannung VVB schnell tiefer gesetzt wird.

Auch wenn hier das Selbst-Auffrischsignal /BBU angewendet wird, ist es möglich, alternativ das Störungstestsignal TESTUBBS oder das Ausgabesignal der in Fig. 3 gezeigten Steuerschaltung 44 anzuwenden.

Auch wenn die vorliegende Erfindung anhand ihrer Ausführungs­ formen im Detail beschrieben und gezeigt worden ist, sollte klar sein, daß dies nur für Darstellungszwecke und lediglich beispielhaft geschehen ist und nicht, um die Erfindung in ir­ gend einer Weise zu begrenzen.

Claims (7)

1. Halbleiterspeichereinrichtung, die einen Normalbetriebsmo­ dus, einen Störungstestmodus und einen Selbst-Auffrischmodus aufweist, mit
einem einen Zugriffstransistor (101) umfassenden Speicherele­ ment (MC),
einer Substratspannungserzeugungseinrichtung (34) zum Erzeugen einer Substratspannung (VBB) zum Anlegen an ein Substrat des Zugriffstransistors (101),
einer ersten Substratspannungserfassungseinrichtung (36) zum Erfassen der Substratspannung (VBB) von der Substratspannungs­ erzeugungseinrichtung (34) und Aktivieren der Substratspan­ nungserzeugungseinrichtung (34), wenn der Absolutwert der er­ faßten Substratspannung (VBB) kleiner ist als ein erster Schwellenwert,
einer zweiten Substratspannungserfassungseinrichtung (38) zum Erfassen der Substratspannung (VBB) von der Substratspannungs­ erzeugungseinrichtung (34) und Aktivieren der Substratspan­ nungserzeugungseinrichtung (34), wenn der Absolutwert der er­ faßten Substratspannung (VBB) kleiner ist als ein zweiter Schwellenwert, und
einer Aktivierungseinrichtung (40) zum Aktivieren der ersten Substratspannungserfassungseinrichtung (36) in dem Normalbe­ triebsmodus und Aktivieren der zweiten Substratspannungserfas­ sungseinrichtung (38) in dem Störungstestmodus und dem Selbst-Auf­ frischmodus.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Aktivierungseinrichtung (40) eine Testsignalerzeugungseinrichtung (42) zum Erzeugen eines Testsignals (TEST, /TEST) und
eine Steuereinrichtung (44) zum Steuern der Testsignalerzeu­ gungseinrichtung (42) zum Aktivieren des Testsignals (TEST, /TEST), wenn entweder ein den Störungstestmodus anzeigendes Störungstestsignal (TESTUBBS) oder ein den Selbst-Auf­ frischmodus anzeigendes Selbst-Auffrischsignal (/BBU) akti­ viert ist, und zum Inaktivieren des Testsignals (TEST, /TEST), wenn sowohl das Störungstestsignal (TESTUBBS) als auch das Selbst-Auffrischsignal (/BBU) inaktiviert sind, aufweist, bei der die erste Substratspannungserfassungseinrichtung (36) inaktiviert wird als Reaktion auf das aktivierte Testsignal (TEST, /TEST) und die zweite Substratspannungserfassungsein­ richtung (38) aktiviert wird als Reaktion auf das aktivierte Testsignal (TEST, /TEST).

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Steuereinrichtung (44) eine ODER-Verknüpfungsschaltung (442) aufweist, die das Störungs­ testsignal (TESTUBBS) und das Selbst-Auffrischsignal (/BBU) empfängt.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zweite Substratspannungserfas­ sungseinrichtung (38) eine Schwellenwertschaltung (39) auf­ weist, die ein Justieren des zweiten Schwellenwerts erlaubt.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Schwellenwertschaltung (39) eine Mehrzahl von in Reihe geschalteten Transistoren (384-386) und
ein Schaltelement (391, 392), das parallel zu wenigstens einem der Transistoren (384-386) geschaltet ist, aufweist.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch eine Verbindungseinrichtung (46, 48) zum Verbinden des Substrats für eine vorbestimmte Zeitdauer nach dem Eintritt in den Störungstestmodus und nach dem Eintritt in den Selbst-Auffrischmodus mit einen Masseknoten (2).

7. Halbleiterspeichereinrichtung nach einem der Ansprü­ che 1 bis 6, gekennzeichnet durch eine Voraktivierungseinrichtung (52, 54) zum Voraktivieren der Substratspannungserzeugungseinrichtung (34) beim Austritt aus dem Störungstestmodus und aus dem Selbst-Auffrischmodus.