JP4651766B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ）に代表される、メモリセルに蓄積された電荷の保持のために、定期的に電荷を再充電する動作であるリフレッシュ動作を必要とする半導体記憶装置に関し、特に、電荷の再充電動作のみを行う待機状態において消費電力の低減を図ることが可能となり、携帯機器に使用した場合に長時間使用を可能ならしめる半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、ノート型パソコンやモバイル型パソコン等の携帯機器には、高機能化に伴い大容量で且つ高速なメモリが多数搭載されている。ＤＲＡＭはその代表的なメモリであり、そ の大容量性及び高速性から上記機器の標準的なメモリとして使用されている。
【０００３】
一方、携帯機器は製品の性格上、一充電で長時間の動作が要求されており搭載される部品は電力消費の少ないことが必要とされる。ＤＲＡＭにおいてはメモリセルに蓄積された電荷を保持するため定期的にリフレッシュ動作を行いメモリセルの蓄積電荷を再充電する必要があり、データの入出力のない待機状態においても電力が消費される。従って、低消費電力化のためにはリフレッシュ動作時における電力消費も低減する必要がある。
【０００４】
上記のような要求に応えるためＤＲＡＭにおいては、いわゆるデータリテンションモードなる待機時の電力消費の低減を図ったリフレッシュ動作を行っている。以下、データリテンションモードについて、図３８から図４３を参照しつつ説明する。
【０００５】
図３８は、ＤＲＡＭの回路ブロック構成３００を示した図である。制御回路３０１は、／ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号、／ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号、／ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）信号、ＣＬＫ（Ｃｌｏｃｋ）信号、／ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ）信号等の外部信号を受け、アドレスの入力、データの入出力、リフレッシュ制御等の制御をする。また、カラムデコーダ３０２はカラムアドレス（ＣＡ）により選択されるビットライン（ＢＬ）をデータバス（図示せず）に接続し、データの入出力等を行う。内部降圧電圧発生回路３０３は内部電圧降圧回路を表し、高集積化に伴いデバイスに要求される電源電圧と外部電源電圧との間に不整合が生ずる場合、外部電源電圧を降圧するためにＤＲＡＭ内に搭載されるものである。更に、基板電圧発生回路３０４は、メモリセルアレイ３０５領域の基板部を後述の理由により負電圧にバイアスする電圧を発生する回路である。
【０００６】
さて、ＤＲＡＭでは、メモリセルアレイ３０５上にマトリックス状にメモリセル群が配置され、ロウアドレス信号に対応して選択されるワード線（図中、ＷＬ）に多数のメモリセルが接続されている。このメモリセルアレイ３０５は、例えば６つのブロックＢＬＫ１〜ＢＬＫ６で構成されている。リフレッシュ動作においては、リフレッシュ時間計時回路３０６により設定されたリフレッシュ周期に基づき、リフレッシュアドレス計数回路３０７によりリフレッシュすべきロウアドレス（ＲＡｒｅｆ）がカウントアップされて、ロウアドレス選択回路３０８に供給される。そしてロウアドレス選択回路３０８は、外部ロウアドレス（ＲＡ）とリフレッシュロウアドレス（ＲＡｒｅｆ）のうちリフレッシュロウアドレス（ＲＡｒｅｆ）を選択し、このリフレッシュロウアドレス（ＲＡｒｅｆ）の一部はセルアレイブロック選択回路３０９に供給され、残りはワード線選択回路３１０に供給される。ワード線駆動回路３１１は、セルアレイブロック選択回路３０９及びワード線選択回路３１０の出力に応答して、リフレッシュアドレス（ＲＡｒｅｆ）に対応するブロック内の対応するワード線を活性化する。
【０００７】
選択されたワード線ＷＬに接続されているメモリセルの電荷は、ビットラインＢＬに読み出され、センスアンプ（不図示）により増幅されることによりメモリセルに蓄積されている電荷量が回復する。この動作をメモリセルの電荷が消失しない時間内に、順次ワード線ＷＬを選択することによりリフレッシュ動作を行う。
【０００８】
図３９は、メモリセルアレイ３０５におけるメモリセル３１３、ワード線ＷＬ、及びビット線ＢＬ（図３９中、ＢＬ１、／ＢＬ１、／ＢＬ２）の配置関係を模式的に示した図であり、図３８のＢの領域を拡大したものである。図中の○印はメモリセル３１３を表し、ワード線ＷＬと交差するメモリセル群がワード線ＷＬの選択により選択され、交差するビット線ＢＬ（図３９中、ＢＬ１、／ＢＬ１、／ＢＬ２）上に電荷を入出力する。メモリセル３１３は、千鳥配列にレイアウトされておりワード線ＷＬ、ビット線ＢＬ（図３９中、ＢＬ１、／ＢＬ１、／ＢＬ２）等を含む相互の配置関係は最も集積されたものとなっている。
【０００９】
図３９のビット線ＢＬ１に沿ったメモリセル３１３の断面構造を図４０に表す。メモリセル３１３のＭ１及びＭ２は、Ｐ型基板３１４上に構成された１つのＮＭＯＳトランジスタ３１５と１つのセルキャパシタ３１６とから構成され、その周囲は厚いフィールド酸化膜３１７によって隣接セルから分離されている。隣接セルは、フィールド酸化膜３１７を介して背あわせに配置されており、フィールド酸化膜３１７上には紙面垂直方向に隣接するメモリセル３１３を選択するワード線ＷＬのＷＬ２が配線されている。本構成のメモリセル３１３では、セルキャパシタ３１６にデータとなる電荷を蓄積し、ＮＭＯＳトランジスタ３１５をスイッチとして電荷の入出力及び保持を行っている。
【００１０】
近年、高集積化の進展によりＮＭＯＳトランジスタの閾値は基板を接地した場合０．４Ｖ程度であるが、この低閾値ではセルキャパシタ３１６からメモリセル３１３のスイッチ用ＮＭＯＳトランジスタ３１５を介してのリーク電流（図４０のリーク電流（１））により蓄積電荷量が減少してしまい電荷保持特性上好ましくない場合がある。また、メモリセル３１３のレイアウト上の構造から、隣接するセルキャパシタ３１６部の拡散層がフィールド酸化膜３１７を挟みフィールド酸化膜３１７上のワード線ＷＬのＷＬ２をゲートとしてＮＭＯＳトランジスタ構造を構成している（以下、フィールドＭＯＳトランジスタと呼ぶ。図３９及び４０中、ＭＦ１。）。高集積化によりフィールドＭＯＳトランジスタＭＦ１の閾値も浅くなる傾向にあり、基板が接地電位の状態では他のワード線ＷＬのＷＬ２の駆動により、隣接セルキャパシタ３１６間の電流リーク（図４０のリーク電流（２））が問題となる場合があり、いわゆるディスターブの問題として知られている。以上の対策として、近年のＤＲＡＭにおいては、基板３１４に負電圧ＶＢＢをバイアスすることによりＭＯＳトランジスタの基板バイアス効果を利用してスイッチ用ＮＭＯＳトランジスタ３１５、及びフィールドＭＯＳトランジスタＭＦ１の閾値を深く設定してリーク電流等の防止を図っている。
【００１１】
ここでリフレッシュ動作は、データの入出力を伴わずビット線ＢＬ上に読み出されたセルキャパシタ３１６の電荷をセンスアンプにて増幅し、セルキャパシタへ電荷を再注入すれば目的は達成される。また、同動作の頻度は、メモリセル３１３の電荷保持能力に応じて製品規格の範囲内で動作周期を長く設定すればよく、高速なアクセススピードが要求される通常のデータ入出力動作とは異なり動作の高速性は要求されない。
【００１２】
すなわち、リフレッシュ動作においては電源電圧を降圧することができ、その結果、ワード線ＷＬにかかる電圧も下げることができるので基板バイアス効果を弱めてもディスターブの問題の改善を図ることができ、図４０におけるリーク電流（２）を低減できる。加えて、基板バイアス効果を弱めるためＶＢＢ電圧を負電圧で高く（以下、「ＶＢＢが浅い」と表現する。）するので、メモリセル３１３のセルキャパシタ３１６部の拡散層と基板との接合にかかる電界も緩和されるため、図４０の接合のリーク電流（３）も低減できる。尚、この場合の基板バイアス効果の低減はＮＭＯＳスイッチ３１５を介してのリーク電流（図４０のリーク電流（１））が問題にならないレベルである。
【００１３】
図４３は、縦軸にメモリセル３１３の蓄積電荷量を、横軸に時間をとり、時刻ｔ＝０にてセルキャパシタ３１６に充電した後、時間と共に蓄積電荷量が減少していく様子を模式的に示したグラフである。符号Ａは通常の動作状態における蓄積電荷減少の推移を、符号Ｃは電源電圧を降圧した上記の状態での蓄積電荷減少の推移を示す。両者ともリーク電流は一定であると仮定しており、蓄積電荷量は直線的に減少するものとする（符号Ｂについては後述。）。図４３に示すように符号Ｃにおけるメモリセル３１３の蓄積電荷量の減少スピードは、通常動作状態におけるスピードよりも低減し、リフレッシュ動作による再充電をすべき電荷量（Ｑｃｒｉｔ）まで減少する時間（図４３中、ｔｒｅｆ）が通常の動作状態における時間（図４３中、ｔｎ）よりも長くなる。ゆえに、リフレッシュ動作の間隔を長く設定することができることとなる。
【００１４】
以上の動作を待機状態でのリフレッシュ動作において応用することにより、電源電圧ＶＤＤを降下すると共に、リフレッシュ動作の周期を長く設定できることから消費電流も低減でき、両者の積である消費電力は２乗の効果で低減を図ることができる。本動作は、いわゆるデータリテンションモードとして携帯機器に搭載されるＤＲＡＭに必須の技術として採用されている。
【００１５】
【発明が解決しようとする課題】
しかしながら、前記した従来のデータリテンションモードでは、同モードに移行する際、また、同モードから復帰する際にメモリセルに加わる電源電圧ＶＤＤ、あるいはチップ内部で内部降圧する場合は降圧した内部降圧電圧Ｖｉｎｔと、基板電圧ＶＢＢとの過渡的な電圧値のアンバランスにより、データリテンションモードにおいて十分な低消費電力性能を実現することができないという問題があり、加えて、復帰時に電荷が消失してしまうという問題がある。
【００１６】
以上の問題点につき、図４１〜４３に基づき説明する。図４１はＤＲＡＭのチップレイアウト３１８の一例を示す模式図である。メモリセルアレイ３０５は、便宜上６つのセルアレイブロック（ＢＬＫ１〜ＢＬＫ６）に分割され、チップ３１８上に配置されているものとする。かかるメモリセルアレイ３０５領域は図にも示すとおり、チップ３１８上大きな面積を専有する。一方、基板電圧発生回路３０４は、メモリセルアレイ３０５領域の基板電位をバイアスするためＶＢＢ電圧を生成、供給するが、かかる基板領域３１４は大きな面積を有し大容量の基板容量成分３１９を構成している（図３８参照）のに対して、基板電圧発生回路３０４が搭載できるチップ３１８上の占有面積の制約から、同回路の駆動能力は制限されるので、生成されるＶＢＢの過渡応答特性は制約を受け、急激な基板電圧の変化に対する追従性には一定の限界がある。
【００１７】
従って、図４２（ａ）に示すようにデータリテンションモードへの移行により電源電圧ＶＤＤ、あるいは内部降圧電圧Ｖｉｎｔが降下すると、基板電圧発生回路３０４はこれらの電源電圧に応じた基板電圧ＶＢＢが出力されるように設定値が変化するが、メモリセルアレイ３０５の基板容量成分３１９に蓄積された電荷を積極的に放電する能力が制限されているので、基板電位ＶＢＢが新たな設定電圧に収斂するまでには一定の過渡期間を要することとなる（図４２（ａ）中、Ｂの領域）。
【００１８】
かかる過渡期間においては、電源電圧（ＶＤＤ、あるいはＶｉｎｔ）が降下しているにも関わらず、ＶＢＢが負電圧で低い（以下、「ＶＢＢが深い」と表現する。）状態が続いており、両電圧のバランスは崩れている。すなわち、メモリセル３１３のセルキャパシタ３１６には電源電圧が印加されて電荷蓄積が行われるので、この電源電圧の降下によりセルキャパシタ３１６に蓄積できる電荷量は減少する。しかるに、セルキャパシタ３１６の電荷蓄積層である拡散層と基板３１４との間に印加される基板電圧ＶＢＢは、この過渡期間では深いままであり、接合にかかる電界は大きく、従って、リーク電流（図４０のリーク電流（３））は大きい状態である。図４３の符号Ｂにこの様子を示す。電源電圧の降下直後が最もリーク電流が多く、その後の時間経過に伴い基板電圧ＶＢＢが電源電圧降下後の新たな設定値に収斂していくにつれて浅くなっていくので、蓄積電荷量の時間推移は下に凸の曲線として表されている。図４３からも明らかなように、蓄積電荷量に比してリーク電流が大きいアンバランスな状態であり、蓄積電荷量の減少スピードは電源電圧降下後の通常動作状態（図４３中、符号Ｃ）の場合よりも早く、また、条件によっては電源電圧降下前の通常の動作状態（図４３中、符号Ａ）におけるよりも悪化してしまう場合もあり、電荷の保持特性が悪化する。
【００１９】
従って、データリテンションモードにおけるリフレッシュ周期の実力が通常の動作状態での実力より高く、リフレッシュ間隔を長く設定できる能力を持っているにも関わらず、同モードへの移行期におけるＶＢＢの過渡応答の遅れによるメモリセル３１３の蓄積電荷の保持特性の悪化のため、リフレッシュ動作の周期を短く設定せざるを得ない。すなわち、データリテンションモードへの移行後もこの短い周期のままで動作せざるを得なくなり、同モードでの消費電流は当初の目的に反して大きいままであり、消費電力の低減の効果が電源電圧の降下分のみに留まり、十分な低消費電力化が図れないという問題がある。
【００２０】
また、図４２（ｂ）に示すようにデータリテンションモードからの復帰により電源電圧ＶＤＤ、あるいは内部降圧電圧Ｖｉｎｔが上昇すると、基板電圧発生回路３０４はこれらの電源電圧に応じた基板電圧ＶＢＢが出力されるように設定値が変化するが、メモリセルアレイ３０５の基板容量成分３１９に蓄積された電荷を充電する能力の制約から、基板電圧ＶＢＢが新たな設定電圧に収斂するまでには一定の過渡期間を要することとなる。
【００２１】
かかる過渡期間においては、電源電圧（ＶＤＤ、あるいはＶｉｎｔ）が高いにも関わらず、基板電圧ＶＢＢが浅い状態が続いており、両電圧のバランスは崩れている。この間に、隣接するメモリセル３１３のセルキャパシタ３１６間を通過するワード線ＷＬが連続して選択されて高電圧になると、隣接セルキャパシタ３１６の電荷がハイレベルとローレベルとの組み合わせである場合、同ワード線ＷＬを挟むセルキャパシタ３１６の拡散層間にフィールドＭＯＳトランジスタＭＦ１の効果によるリーク電流（図４０のリーク電流（２））が発生し、ハイレベル側の蓄積電荷がローレベル側の拡散層にリークしてしまい、電荷が消失してしまう虞があり、いわゆるディスターブの問題が発生してしまうという問題がある。
【００２２】
さらに、上記以外の動作状態において、電源電圧ＶＤＤ、あるいは内部降圧電圧Ｖｉｎｔや基板電圧ＶＢＢが変動し、それぞれの電圧のバランスが崩れた場合も同様な理由によりメモリセル３１３の電荷保持特性が悪化し、電荷の消失が発生するという問題がある。
【００２３】
本発明は前記従来における問題点を解消するためになされたものであり、データリテンションモードへの移行、及び復帰時の過渡期間におけるメモリセルの電荷蓄積能力の一時的な低下を補完し、また、能力低下を発生しないようにすることにより、データリテンションモード時における低消費電力化を可能とする半導体記憶装置を提供することを目的とする。
同時に、電源電圧、あるいは内部降圧電圧と基板電圧との間におけるその他の過渡的な変動に対して、メモリセルの電荷保持特性を悪化させることがない半導体記憶装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
前記目的を達成するため請求項１に係る半導体記憶装置は、第１の電源電圧で動作する第１の動作モードと、第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュ動作を実行する第２の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、メモリセルのリフレッシュ動作を第１の動作モードにおいて所定周期で行うリフレッシュ部とを有する半導体記憶装置において、第１の動作モードから第２の動作モードへ遷移する際の第１の電源電圧から第２の電源電圧へと半導体記憶装置の電源電圧の切り替えが開始される時から、電源電圧の切り替えに伴う基板電圧の変動が完了する時までの期間中に、所定周期よりも短縮された第１周期でリフレッシュ動作を実行するようにリフレッシュ部を制御するリフレッシュ制御部とを備え、リフレッシュ制御部は、基板電圧の変動期間中に基板電圧が浅くなる程第１周期を長くすることを特徴とする。
【００２５】
請求項１の半導体記憶装置によれば、第１の動作モードから第２の動作モードへ動作モードが遷移して第１の電源電圧から第２の電源電圧へと半導体記憶装置の電源電圧の切り替えが開始される時から、電源電圧の切り替えに伴う基板電圧の変動が完了する時までの期間中に、リフレッシュ制御部は、所定周期よりも短縮された第１周期でリフレッシュ動作を実行するようにリフレッシュ部を制御する。これにより、電源電圧の降下後の基板電圧の変動期間におけるメモリセルの電荷保持特性の悪化を防止することが可能となる。
そして、リフレッシュ制御部は基板電圧の変動期間中に、基板電圧が浅くなる程第１周期を長くするので、リフレッシュ動作を必要以上に短縮せず、基板電圧に対応したメモリセルの電荷保持性能に適した周期でリフレッシュ動作を実行することができ、リフレッシュ動作に伴う無駄な電流消費を削減することが可能である。
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
請求項２に係る半導体記憶装置は、第１の電源電圧で動作する第１の動作モードと、該第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュ動作を実行する第２の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、前記メモリセルの前記リフレッシュ動作を前記第１の動作モードにおいて所定周期で行うリフレッシュ部とを有する半導体記憶装置において、前記第１の動作モードから第２の動作モードへ遷移する際の前記基板電圧の変動期間中に、前記所定周期よりも短縮された第１周期で前記リフレッシュ動作を実行するように前記リフレッシュ部を制御し、前記基板電圧が浅くなる程、前記第１周期を長くするように前記リフレッシュ部を制御するリフレッシュ制御部とを備えたことを特徴とする。
【００３５】
請求項２の半導体記憶装置によれば、リフレッシュ制御部は基板電圧の変動期間中に、基板電圧が浅くなる程第１周期を長くするので、リフレッシュ動作を必要以上に短縮せず、基板電圧に対応したメモリセルの電荷保持性能に適した周期でリフレッシュ動作を実行することができ、リフレッシュ動作に伴う無駄な電流消費を削減することが可能である。
【００３６】
また、請求項３に係る半導体記憶装置は、第１の動作モードにおいて第１の電源電圧で動作し、第２の動作モードにおいて第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュを行う半導体記憶装置において、基板電圧を生成する基板電圧発生回路と、第１の電源電圧の電源電圧の変動に基づいて開始され、電源電圧が第２の電源電圧に変更された後にも続く基板電圧の変動期間であることを示す第１レベルの第１信号を出力するとともに、基板電圧の変動期間でないことを示す第２レベルの第２信号を出力する基板電圧検出回路と、第２信号が出力されているときは第１リフレッシュ周期を設定するとともに、第１信号が出力されているときは第１リフレッシュ周期よりも短縮された周期の第２リフレッシュ周期を設定するリフレッシュ時間設定回路とを備え、基板電圧検出回路は、電源電圧とグランドとの間にゲートに基板電圧が供給される第１トランジスタを含み、電源電圧の分圧電圧を出力する分圧回路と、分圧電圧をゲートに受ける第２トランジスタとを含む半導体記憶装置である。
【００３７】
また、請求項５に係る半導体記憶装置は、第１の動作モードにおいて第１の電源電圧で動作し、第２の動作モードにおいて第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュを行う半導体記憶装置において、基板電圧を生成する基板電圧発生回路と、第１の電源電圧の電源電圧の変動に基づいて開始され、電源電圧が第２の電源電圧に変更された後にも続く基板電圧の変動期間であることを示す第１レベルの第１信号を出力するとともに、基板電圧の変動期間でないことを示す第２レベルの第２信号を出力する基板電圧検出回路と、第２信号が出力されているときは第１リフレッシュ周期を設定するとともに、第１信号が出力されているときは第１リフレッシュ周期よりも短縮された周期の第２リフレッシュ周期を設定するリフレッシュ時間設定回路とを備え、リフレッシュ周期設定回路は、オシレート信号を発信するオシレータ回路と、オシレート信号に基づいてリフレッシュパルス信号を生成するカウンタと第１信号または第２信号に基づいてオシレータ回路に供給する駆動電流を制御するオシレータ電流制御回路とを含む半導体記憶装置である。
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置について、本発明を具体化した第１乃至第７実施形態に基づき図面を参照しつつ詳細に説明する。なお、図面中に記載の丸囲み数字を本明細書中では括弧付き数字として記載する。
図１は本発明を具体化した第１実施形態の半導体記憶装置を示す。図１の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態は、ＤＲＡＭにおいて、データリテンションモードへ移行する際、電源電圧ＶＤＤを通常の動作電圧より降下させるが、この時、メモリセルアレイ領域の基板部の容量成分が大きく、また、基板からのリーク電流も小さいため、基板電圧ＶＢＢが電源電圧ＶＤＤの降下に追従性良く変化することができず、両者の電圧値の関係にアンバランスが生じ、メモリセルの電荷保持性能が悪化する期間が発生する。そこで、このアンバランス期間を、電源電圧ＶＤＤの降下に伴う基板電圧ＶＢＢの変動を検出し、この変動期間中のリフレッシュ動作の周期を短縮したり、あるいは同時に従来よりも多くのメモリセルをリフレッシュしたりすることにより、メモリセルの電荷保持特性の改善を図るものである。図１において、基板電圧検出回路１は電源電圧ＶＤＤ及び基板電圧ＶＢＢを常時モニタしており、電源電圧ＶＤＤの降下による基板電圧ＶＢＢの変動を検出し、一定期間のローパルス（／φＡ）を出力する。／φＡはリフレッシュ時間計時回路６、セルアレイブロック選択回路９、あるいはワード線選択回路１０のいずれかに入力され、／φＡのローパルスの期間中、リフレッシュ動作の周期を短縮する。
【００４３】
図２は、本実施形態に使用される具体例である基板電圧検出回路１を示す。ＰＭＯＳトランジスタＴ１１は、ソースが電源電圧ＶＤＤに、ゲートが接地電位に接続されることにより、ゲート・ソース間は電源電圧ＶＤＤの電圧がバイアスされてオンする。そして、ＰＭＯＳトランジスタＴ１２は、ドレインが接地電位に、ゲートが基板電圧ＶＢＢに接続されてオンしており、ＰＭＯＳトランジスタＴ１１のドレインとＰＭＯＳトランジスタＴ１２のソースとの接続点Ｎ１１には、電源電圧ＶＤＤを分圧した電圧が出力される。そして、ノードＮ１１の電圧はＮＭＯＳトランジスタＴ１３のゲートに入力される。ＮＭＯＳトランジスタＴ１３は、ソースが接地電位に、ドレインが抵抗Ｒ１１に接続されると共にインバータ１１に入力される。抵抗Ｒ１１の他端は電源電圧ＶＤＤに接続される。
【００４４】
ＰＭＯＳトランジスタＴ１１は上述した通り、ゲート・ソース間に電源電圧ＶＤＤの電圧がバイアスされてオンし、ＰＭＯＳトランジスタＴ１１のドレインノードＮ１１の電圧に応じたドレイン電流を流す。この電流は、ＰＭＯＳトランジスタＴ１２を通してソースである接地電位に流れるので、ＰＭＯＳトランジスタＴ１２のゲート電圧ＶＢＢに対してこの電流を流す条件に適合した電圧をノードＮ１１の電圧として自己バイアスされてバランスを取っている。即ち、ＰＭＯＳトランジスタＴ１１、Ｔ１２は能動的な抵抗成分として作用しており、その中間ノードであるＮ１１は、電源電圧ＶＤＤが分圧された電圧を出力している。
【００４５】
次に、具体的な回路動作について、図３のタイムチャートに沿って説明する。図中、領域（１）は通常の動作状態である。電源電圧ＶＤＤは高く、基板電圧ＶＢＢは深く設定されており、この状態で設定されるノードＮ１１の電圧はＮＭＯＳトランジスタＴ１３の閾値電圧Ｖｔｈ３より大きく、ＮＭＯＳトランジスタＴ１３がオンし、ドレインノードはロ ーレベルに引き抜かれる。よって、インバータ１１の出力／φＡはハイレベルを保っている。領域（２）では、データリテンションモードへ移行する際の状態を示す。移行により電源電圧ＶＤＤが降下し始めると共に、基板電圧ＶＢＢも浅く変化することになるが、基板の容量成分により基板電圧ＶＢＢの上昇は電源電圧ＶＤＤの降下には追従せず変化は遅い。従って、電源電圧ＶＤＤの降下に比して基板電圧ＶＢＢの上昇が間に合わず、ＰＭＯＳトランジスタＴ１１のゲート・ソース間電圧の減少に伴うドレイン電流の減少に対し、ＰＭＯＳトランジスタＴ１２のゲートの実効的な電圧は低い状態であり、この電流を流すためノードＮ１１の電圧は降下する。そして、Ｎ１１の電圧降下が進み、ＮＭＯＳトランジスタＴ１３の閾値を下回ると、ＮＭＯＳトランジスタＴ１３はオフし、インバータの出力／φＡは反転してローレベルとなる。領域（３）では、電源電圧ＶＤＤの降下に対して基板電圧ＶＢＢが所定の電圧値より低い状態が続いており、インバータ１１の出力／φＡはローレベルを維持する。領域（４）では、電源電圧ＶＤＤの降下後、基板の容量成分の放電が進み、基板電圧ＶＢＢが上昇してくると、ＰＭＯＳトランジスタＴ１２のゲート電圧ＶＢＢが上昇するので、同一の電流を流すためノードＮ１１の電圧が上昇し、ＮＭＯＳトランジスタＴ１３を再びオンするのでインバータ１１の出力／φＡが再反転してハイレベルとなる。以上より、インバータ１１の出力／φＡがローレベルである期間が基板電圧ＶＢＢの変動期間として設定される。
【００４６】
図２の基板電圧検出回路１は、電源電圧ＶＤＤと基板電圧ＶＢＢを常時検出することにより、基板電圧ＶＢＢの変動期間を設定する方式の回路であるが、同回路の変形として、図２のインバータ１１に代えて、後述の第２実施形態に示すデータリテンションエントリー判定回路２ａ（図１８参照）を接続してもよい。この場合の基板電圧ＶＢＢの変動期間は、データリテンションエントリー判定回路２ａを構成するカウンタ回路１６にて、図２の期間を最長の限度として自由に設定できる。
【００４７】
図４は、本実施形態に使用される具体例であるリフレッシュ時間計時回路６ａを示す。この回路は、オシレート信号φＯＳＣに応答して一定時間毎にリフレッシュパルスφＲＥＦを発生するカウンタ部１４と、該カウンタ部１４に前記オシレート信号φＯＳＣを供給するオシレータ部１３と、オシレータ部１３のオシレータ回路１５に供給する駆動電流を制御するオシレータ電流制限回路１２からなる。
【００４８】
カウンタ部１４のカウンタ回路１６は、標準的なカウンタとして非同期式のカウンタを例示してある。オシレータ部１３のオシレータ回路１５の出力信号は、２段のインバータを介することにより波形成形、駆動能力の調整等を施した上で、オシレート信号φＯＳＣとしてカウンタ回路１６に入力され、カウンタ回路１６は、そのオシレート信号φＯＳＣをカウントする。カウンタ回路１６がオシレート信号φＯＳＣを２(Nー1)回カウントすると、カウンタ回路１６の出力信号Ｑｎがパルス発生回路１７に入力される。この出力信号Ｑｎはナンドゲート１９の一方の端子に直接入力されると共に、奇数段のインバータ列等の遅延素子１８を介して、反転された信号としてナンドゲート１９のもう一方の端子に入力される。そして、カウンタ回路１６が所定のカウントを完了してハイレベルの信号Ｑｎを出力するとナンド１９は遅延素子１８の遅延時間に応じた負のパルスを出力し、インバータ２０で反転されて正のリフレッシュパルスφＲＥＦを出力する。本具体例では標準的なカウンタとして非同期式のカウンタ回路１６で構成したが、同様の機能を奏する回路であれば、同期式のカウンタ回路等の他のカウンタ回路や、アナログ的なタイマも使用できることはいうまでもない。また、パルス発生回路１７もナンドゲート１９に代えてノアゲートを使用すれば、本具体例とは反対の信号遷移を捉えてパルスを生成できることもいうまでもなく、回路の組み合わせを適当に選べば様々な構成の形態が考えられる。
【００４９】
オシレータ部１３のオシレータ回路１５は、インバータ２（ｎ）（ｎ≦Ｎ：奇数）を所定の奇数段数だけ接続して、最終のインバータ２（Ｎ）の出力を初段のインバータ２（１）の入力に戻した構成を基本構成とするものである。更に、各構成インバータ２（ｎ）の電源端子には、ＰＭＯＳトランジスタＴＰ１ｎ（ｎ≦Ｎ：奇数）のドレインが接続され、同トランジスタのソースが電源電圧ＶＤＤに接続される。また、各構成インバータ２（ｎ）の接地端子には、ＮＭＯＳトランジスタＴＮ１ｎ（ｎ≦Ｎ：奇数）のドレインが接続され、同トランジスタのソースが接地電位に接続される。また、各ＰＭＯＳトランジスタＴＰ１ｎのゲートはノードＶＰとして共通に接続され、オシレータ電流制限回路１２のＰＭＯＳトランジスタＴ１４のドレインに接続されると共にゲートにも接続されており、ＰＭＯＳトランジスタＴ１４のソースが電源電圧ＶＤＤに接続されて、これらのＰＭＯＳトランジスタはカレントミラー回路を構成している。同様に、各ＮＭＯＳトランジスタＴＮ１ｎのゲートはノードＶＮとして共通に接続され、オシレータ電流制限回路１２のＮＭＯＳトランジスタＴ１５のドレインに接続されると共にゲートにも接続されており、ＮＭＯＳトランジスタＴ１５のソースが接地電位に接続され、これらのＮＭＯＳトランジスタはカレントミラー回路を構成している。また、各ＰＭＯＳトランジスタＴＰ１ｎの共通ゲートノードＶＰは、オシレータ電流制限回路１２において抵抗Ｒ１２に接続され、抵抗Ｒ１２の他端は抵抗Ｒ１３に接続されると共に、ＮＭＯＳトランジスタＴ１６のドレインに接続されている。そして、抵抗Ｒ１３の他端とＮＭＯＳトランジスタＴ１６のソースは共に、オシレータ部１３の各ＮＭＯＳトランジスタＴＮ１ｎの共通ゲートノードＶＮに接続されている。更に、ＮＭＯＳトランジスタＴ１６のゲートはインバータ２１を介して基板電圧検出回路１の出力／φＡが接続されている。そして、所定の発信周波数が得られるようにインバータの接続段数を設定すると共に、オシレータ電流制限回路１２により、オシレータ部１３のオシレータ回路１５のインバータの負荷駆動電流を制限することにより発振周期を微調整している。
【００５０】
図５により具体的動作を説明する。図中、領域（１）は、通常動作の状態であり／φＡがハイレベルで、インバータ２１を介してＮＭＯＳトランジスタＴ１６のゲートはローレベルに保たれオフしている。従って、オシレータ電流制限回路１２は、ＰＭＯＳトランジスタＴ１４、抵抗Ｒ１２、Ｒ１３、そしてＮＭＯＳトランジスタＴ１５で電源電圧ＶＤＤを分圧し、ノードＶＰは相対的に高い電圧レベルに、ノードＶＮは相対的に低い電圧レベルに設定される。ＰＭＯＳトランジスタＴ１４、ＮＭＯＳトランジスタＴ１５のゲート・ソース間電圧は低く抑えられることとなり、カレントミラー回路の電流値は低く抑えられる。これが、オシレータ回路１５のインバータの負荷駆動電流となり、結果としてオシレート信号φＯＳＣの周期Ｔ１は相対的に長くなる。そしてこの周期Ｔ１にてカウンタ部１４はカウントアップされ、ｎサイクルのカウントがされる毎にリフレッシュパルス信号φＲＥＦに応答して１回のリフレッシュ動作が行われる。次に図中、領域（２）は、データリテンションモードに移行して電源電圧ＶＤＤが降下すると共に／φＡがローレベルに反転した状態であり、ＮＭＯＳトランジスタＴ１６はオンし、抵抗Ｒ１３を短絡する。オシレータ電流制限回路１２は、ＰＭＯＳトランジスタＴ１４、抵抗Ｒ１２、そしてＮＭＯＳトランジスタＴ１５で電源電圧ＶＤＤを分圧することとなり、ノードＶＰは通常状態より相対的に低い電圧レベルに、ノードＶＮは通常状態より相対的に高い電圧レベルに設定される。これにより、通常状態（領域（１））と比べ両トランジスタのゲート・ソース電圧は大きくなり、両カレントミラー回路の設定電流値は大きくなる。従って、オシレータ回路１５のインバータの負荷駆動電流が大きくなり、オシレータ回路１５は通常動作の状態（領域（１））より短い周期Ｔ２（Ｔ１＞Ｔ２）で発振動作を行う。短いＴ２の周期のオシレート信号φＯＳＣをｎ回カウントする毎にリフレッシュパルス信号φＲＥＦに応答して１回のリフレッシュ動作が行われることとなる。図中、領域（３）は、基板電圧ＶＢＢの変動期間が終了し／φＡがハイレベルに戻った状態であり、ＮＭＯＳトランジスタＴ１６がオフして、再び抵抗Ｒ１３が電源電圧ＶＤＤの分圧に寄与するとともに、電源電圧ＶＤＤ自体も降下しているので、ＰＭＯＳトランジスタＴ１４、ＮＭＯＳトランジスタＴ１５のゲート・ソース間電圧は通常動作での電圧値より更に低く抑えられ、オシレータ回路１５のインバータの負荷駆動電流は最小となり、オシレート信号φＯＳＣの周期はＴ３と なる（Ｔ３＞Ｔ１、Ｔ３＞Ｔ２）。そして長いＴ３の周期のオシレート信号φＯＳＣをｎ回カウントする毎に１回のリフレッシュ動作が行われることとなる。よって、データリテンションモードにおいて、移行直後の基板電圧ＶＢＢの変動期間には、リフレッシュ周期が短くなり電荷保持性能を維持すると共に、変動期間終了後の周期は長く設定され低消費電力が実現できる。
【００５１】
図６には、リフレッシュ時間計時回路の第１の変形例６ｂを示す。本変形例は図４のリフレッシュ時間計時回路６ａと同じカウンタ部１４とオシレータ部１３を備える。また、オシレータ電流制限回路１２ｂにおいて電源電圧ＶＤＤを分圧してオシレータ部１３のオシレータ回路１５のインバータ負荷駆動電流を制限するＰＭＯＳトランジスタＴ１４、抵抗Ｒ１２、Ｒ１３、そしてＮＭＯＳトランジスタＴ１５の接続部分も同一である。
本変形例では、図４の具体例におけるＮＭＯＳトランジスタＴ１６、インバータ２１に代えて、抵抗Ｒ１３の両端を短絡する手段として、ＰＭＯＳトランジスタＴ１６ｂのソースが抵抗Ｒ１２と抵抗Ｒ１３との接続点に接続され、ＰＭＯＳトランジスタＴ１６ｂのドレインが抵抗Ｒ１３の他端とＮＭＯＳトランジスタＴ１５のドレインとの接続点であるノードＶＮに接続されている。更に、ＰＭＯＳトランジスタＴ１６ｂのゲートには、負側の電源端子を基板電圧ＶＢＢに接続したインバータ２３の出力が接続され、インバータ２３の入力には、同じく負側の電源端子を基板電圧ＶＢＢに接続したインバータ２４の出力が接続され、インバータ２４の入力が基板電圧検出回路１の出力／φＡに接続されている。
【００５２】
次に、本変形例における動作を図７により説明する。通常動作状態での動作は図７の領域（１）に示す部分であり、図４の具体例と同じリフレッシュ周期を計時する。図７の領域（２）に示す部分は、データリテンションモードに移行し基板電圧ＶＢＢの変動時間に対応する／φＡがローレベルである期間であり、インバータ２４、２３の出力が反転してＰＭＯＳトランジスタＴ１６ｂのゲートを基板電圧ＶＢＢの電圧レベルにまで降下させＰＭＯＳトランジスタＴ１６ｂをオンする。抵抗Ｒ１３が短絡され図４の具体例と同様にノードＶＰの電圧が降下、及びノードＶＮの電圧が上昇し、ＰＭＯＳトランジスタＴ１４、及びＮＭＯＳトランジスタＴ１５のゲート・ソース間電圧が大きく設定され、従って、カレントミラー回路の設定電流値が大きく設定され、オシレータ回路１５のインバータの負荷駆動電流が大きくなり、短い周期でのオシレータ部１３の発振が行われるため、リフレッシュ動作も短い周期で行われる。
【００５３】
ここで、ＰＭＯＳトランジスタＴ１６ｂをオンするときのゲート電圧は基板電圧ＶＢＢである。そして、基板電圧ＶＢＢは電源電圧ＶＤＤの降下直後から徐々に浅い電圧になって（図７の領域（２）を参照）、降下後の電源電圧ＶＤＤにより設定される電圧値に収斂していく（図７の領域（３）の電圧値）。従って、ＰＭＯＳトランジスタＴ１６ｂのゲートには、電源電圧ＶＤＤの降下直後に最も低い電圧が印加され、コンダクタンスが最大となり抵抗Ｒ１３の両端を最低の抵抗成分で接続し、その後徐々にコンダクタンスが低下して抵抗成分が大きくなるという動作をする。即ち、電源電圧ＶＤＤの降下直後にはノードＶＰが最低、及びノードＶＮが最大の電圧になり（図７の領域（２）を参照）、カレントミラー回路の電流設定用ＰＭＯＳトランジスタＴ１４、ＮＭＯＳトランジスタＴ１５のゲート・ソース間電圧を大きくして、大きなオシレータ回路１５のインバータ負荷駆動電流を流すことによりリフレッシュ周期を短縮すると共に、基板電圧ＶＢＢが浅くなり電源電圧ＶＤＤとのアンバランスが解消されてくると、ノードＶＰの電圧が上昇、及びノードＶＮの電圧が降下して（図７の領域（２）を参照）、設定電流値を小さくする方向に動作し、周期短縮動作が緩和される方向に動作する。これは、基板電圧ＶＢＢの変動期間内のリフレッシュ周期短縮期間内において、更に、自己バイアス的に調整してリフレッシュ周期を必要以上に短縮しない動作であり、メモリセルの電荷保持性能に適したリフレッシュ周期が得られ、リフレッシュ動作に伴う無駄な電流消費を削減できる。基板電圧ＶＢＢの変動時間が終了し、／φＡがハイレベルに戻れば（図７の領域（３）を参照）ＰＭＯＳトラ ンジスタＴ１６ｂが再びオフされるが、この時の電源電圧ＶＤＤは降下しているのでノードＶＰの電圧は電源電圧ＶＤＤの降下前よりも上昇、及びノードＶＮの電圧は降下前よりも降下して、リフレッシュ周期は降下前より長くなり、データリテンションモードでの消費電流を削減できる。
【００５４】
図８には、リフレッシュ時間計時回路の第２の変形例６ｃを示す。本変形例も図４のリフレッシュ時間計時回路６ａと同じカウンタ部１４、オシレータ電流制限回路１２を持ち、及びオシレータ部１３のオシレータ回路１５を備える。オシレータ回路１５の電源端子への電流供給については図４と同様に負荷駆動電流を制限して供給している点で共通している。更に、オシレータ回路１５の各インバータ２（ｎ）の接地端子には、ＮＭＯＳトランジスタＴ１７、Ｔ１８のドレインが接続されており、ＮＭＯＳトランジスタＴ１７のソースは接地電位に、ＮＭＯＳトランジスタＴ１８のソースは基板電圧ＶＢＢに接続されている。そして、ＮＭＯＳトランジスタＴ１７のゲートには基板電圧検出回路１の出力／φＡが、ＮＭＯＳトランジスタＴ１８のゲートにはインバータ２５を介して／φＡを反転した信号が入力されている。
【００５５】
基板電圧ＶＢＢの変動期間の前後、即ち、／φＡがハイレベルの期間では、ＮＭＯＳトランジスタＴ１７がオン、ＮＭＯＳトランジスタＴ１８がオフし、オシレータ回路１５の各インバータ２（ｎ）の接地端子はＮＭＯＳトランジスタＴ１７を介して接地電位に接続される。また、オシレータ回路１５の各インバータ２（ｎ）の電源端子は、前述の具体例（図４、図５を参照）と同じ構成であり、同様の駆動能力で電流が供給されている。従って、本変形例での／φＡがハイレベルでの動作は、図４の具体例に比して、対接地端子の駆動電流の制限がないが、インバータ２（ｎ）自身の駆動能力を調整すれば実質的に同様な駆動能力を得ることは可能であり、また、電源端子側は同一構成であるので、同一の動作となる（図９の領域（１）、（３）を参照）。
【００５６】
／φＡがローレベルとなると、ＮＭＯＳトランジスタＴ１７がオフし、ＮＭＯＳトランジスタＴ１８がオンしてオシレータ回路１５の各インバータ２（ｎ）の接地端子はＮＭＯＳトランジスタＴ１８を介して基板電圧ＶＢＢに接続される。オシレータ回路１５の各インバータ２（ｎ）の負側の電圧が降下し印加される駆動電圧が大きくなるので、電源端子の負荷駆動電流が大きくなることと相俟って、駆動能力が増し、オシレータ部１３の発振周期が短くなって、リフレッシュ周期も短縮される。更に、負側の電源は基板電圧ＶＢＢであり時間の経過と共に徐々に浅くなっていき（図９の領域（２）を参照）、自己バイアス的に負荷駆動電流が低下してくる。即ち、第１の変形例（図６、図７を参照）と同様に、基板電圧ＶＢＢの変動期間内のリフレッシュ周期短縮期間内において、更に、自己バイアス的に調整してリフレッシュ周期を必要以上に短縮しない動作であり、リフレッシュ動作に伴う無駄な電流消費を削減できる。
尚、本変形例の負荷駆動電流の制限方式として、図６の第１の変形例６ｂの方式を使用することも可能である。
【００５７】
図１０には、リフレッシュ時間計時回路の第３の変形例６ｄを示す。本変形例は、図４のリフレッシュ時間計時回路６ａと同じカウンタ部１４、及びオシレータ部１３のオシレータ回路１５を備える。更に、ＰＭＯＳトランジスタＴ１９とＮＭＯＳトランジスタＴ２０とは、ソース及びドレインの端子を相互に接続してスイッチ回路を構成している。このスイッチ回路の一端がオシレータ回路１５のインバータ列２６の入力端子Ｎ１２に接続され、他端がオシレータ回路１５のインバータ列２６の出力端子Ｎ１３に接続されており、更に、スイッチ回路を構成するＰＭＯＳトランジスタＴ１９のゲートには、基板電圧検出回路１の出力／φＡが、ＮＭＯＳトランジスタＴ２０のゲートには、インバータ２７を介して／φＡが接続されている。
【００５８】
基板電圧検出回路１が基板電圧ＶＢＢの変動期間を検出して／φＡがローレベルになると、上記スイッチ回路をオンしてオシレータ回路１５のノードＮ１２とノードＮ１３を短絡して、この間のインバータ列２６をバイパスする。従って、オシレータ回路１５を構成するインバータ列の段数が削減されることとなり、オシレータ回路１５の発振周期が短くなり、結果としてリフレッシュ周期が短縮される。変動期間が終了し／φＡがハイレベルに反転すれば、インバータ列２６が元に戻り、周期は元に戻る。
【００５９】
図１１には、リフレッシュ時間計時回路の第４の変形例６ｅを示す。本変形例は、図４のリフレッシュ時間計時回路６ａのカウンタ部１４を構成するものと同じカウンタ回路１６とパルス発生回路１７、及びオシレータ回路１５を備えている。更に、ＰＭＯＳトランジスタＴ２１とＮＭＯＳトランジスタＴ２２とのソース及びドレインの端子は相互に接続されてスイッチ回路２８を構成し、その一端をカウンタ回路１６のノードＱｎに、他端をパルス発生回路１７の入力端子に接続される。加えて、ＰＭＯＳトランジスタＴ２３とＮＭＯＳトランジスタＴ２４とのソース及びドレインの端子は相互に接続されてスイッチ回路２９を構成し、その一端をカウンタ回路１６のノードＱｎ−１に、他端をパルス発生回路１７の入力端子に接続される。ここで、カウンタ回路１６のノードＱｎ−１はノードＱｎより低位のビット出力端子であり、図１１では、１ビット低位である。また、ＮＭＯＳトランジスタＴ２２のゲートとＰＭＯＳトランジスタＴ２３のゲートは共に基板電圧検出回路１の出力／φＡに、ＰＭＯＳトランジスタＴ２１のゲートとＮＭＯＳトランジスタＴ２４のゲートは共にインバータ３０を介して／φＡが接続されている。
【００６０】
基板電圧ＶＢＢの変動期間の前後において／φＡがハイレベルの時は、上記スイッチ回路のうちＰＭＯＳトランジスタＴ２３のゲートはハイレベル、ＮＭＯＳトランジスタＴ２４のゲートはローレベルとなり、スイッチ回路２９はオフし、ＰＭＯＳトランジスタＴ２１のゲートはローレベル、ＮＭＯＳトランジスタＴ２２のゲートはハイレベルとなり、スイッチ回路２８はオンする。従って、カウンタ回路１６のノードＱｎのビットでカウントされる周期でリフレッシュ動作が行われる。
【００６１】
基板電圧ＶＢＢの変動期間中において／φＡローレベルになると、スイッチ回路２８及び２９のゲート電圧のレベルが反転するので、スイッチ回路２８はオフし、スイッチ回路２９はオンする。パルス発生回路１７へはカウンタ回路１６のノードＱｎ−１が接続される。Ｑｎ−１はＱｎに対して低位のビットであるのでカウント周期は短縮され、リフレッシュ周期が短縮される。変動期間が終了し／φＡがハイレベルに反転すれば、パルス発生回路１７へのカウンタ出力の接続がＱｎに戻り周期は元に戻る。
【００６２】
図１２には、リフレッシュ時間計時回路の第５の変形例６ｆを示す。本変形例は、図４のリフレッシュ時間計時回路６ａのカウンタ部１４、及びオシレータ回路１５を備えている。そして、ＮＭＯＳトランジスタＴ２５のドレイン及びゲートが電源電圧ＶＤＤに接続され、ソースがＮＭＯＳトランジスタＴ２６のドレイン及びゲートに接続されると共に、ＰＭＯＳトランジスタＴ２７のソースに接続されている。更に、ＮＭＯＳトランジスタＴ２６のソース、及びＰＭＯＳトランジスタＴ２７のドレインが相互に接続されると共に、オシレータ回路１５の各インバータ２（ｎ）の電源端子ＶＯＳＣに接続されている。また、ＰＭＯＳトランジスタＴ２７のゲートには基板電圧検出回路１の出力である／φＡが接続されている。
【００６３】
基板電圧ＶＢＢの変動期間の前後において／φＡがハイレベルの時は（図１３の領域（１）、（３）を参照）、ＰＭＯＳトランジスタＴ２７のゲートはハイレベルであり、ＰＭＯＳトランジスタＴ２７はオフである。従って、オシレータ回路１５の各インバータ２（ｎ）の電源端子ＶＯＳＣには、電源電圧ＶＤＤがＮＭＯＳトランジスタＴ２５及びＮＭＯＳトランジスタＴ２６を介して接続される。この場合の各ＮＭＯＳトランジスタの接続は、いわゆるダイオード接続と称される接続であり、オシレータ回路１５の各インバータ２（ｎ）の電源端子ＶＯＳＣには、電源電流に応じて各ＮＭＯＳトランジスタのダイオード特性で決まる電圧だけ降下した電圧が印加される（図１３の領域（１）、（３）を参照）。
【００６４】
基板電圧ＶＢＢの変動期間中において／φＡローレベルになると（図１３の領域（２）を参照）、ＰＭＯＳトランジスタＴ２７のゲートはローレベルとなり、ＰＭＯＳトランジスタＴ２７はオンとなる。従って、ダイオード接続されたＮＭＯＳトランジスタＴ２６のソース・ドレイン間は短絡され、この部分で発生していた電圧の降下はなくなる。従って、オシレータ回路１５の各インバータ２（ｎ）の電源端子ＶＯＳＣにおける電源電圧ＶＤＤの降下を減らすことができ、通常の動作電源電圧ＶＤＤより高い電圧で駆動することができ（図１３の領域（２）を参照）、リフレッシュ周期が短縮できる。
【００６５】
図１４には、リフレッシュ時間計時回路の第６の変形例６ｇを示す。本変形例は、図４のリフレッシュ時間計時回路６ａのカウンタ部１４、及びオシレータ回路１５を備えている。そして、ＰＭＯＳトランジスタＴ２８とＮＭＯＳトランジスタＴ２９とのソース及びドレインの端子は相互に接続されてスイッチ回路３１を構成し、その一端を電源電圧ＶＤＤに、他端をオシレータ回路１５の各インバータ２（ｎ）の電源端子ＶＯＳＣに接続される。更に、ＰＭＯＳトランジスタＴ３０とＮＭＯＳトランジスタＴ３１とのソース及びドレインの端子は相互に接続されてスイッチ回路３２を構成し、その一端を内部降圧電圧Ｖｉｎｔに、他端をオシレータ回路１５の各インバータ２（ｎ）の電源端子ＶＯＳＣに接続される。また、ＰＭＯＳトランジスタＴ２８のゲートとＮＭＯＳトランジスタＴ３１のゲートは共に基板電圧検出回路１の出力／φＡに、ＮＭＯＳトランジスタＴ２９のゲートとＰＭＯＳトランジスタＴ３０のゲートは共にインバータ３３を介して／φＡが接続されている。ここで、内部降圧電圧Ｖｉｎｔは電源電圧ＶＤＤより低い電圧であり、プロセステクノロジーの進歩に伴い、外部供給電圧をＤＲＡＭ内部で降圧して内部回路の電源電圧ＶＤＤとして使用するものである。
【００６６】
基板電圧ＶＢＢの変動期間の前後において／φＡがハイレベルの時は（図１５の領域（１）、（３）を参照）、ＰＭＯＳトランジスタＴ２８のゲートはハイレベル、ＮＭＯＳトランジスタＴ２９のゲートはローレベルとなり、スイッチ回路３１はオフし、ＰＭＯＳトランジスタＴ３０のゲートはローレベル、ＮＭＯＳトランジスタＴ３１のゲートはハイレベルとなり、スイッチ回路３２はオンする。従って、オシレータ回路１５の各インバータ２（ｎ）の電源端子ＶＯＳＣには、内部降圧電圧Ｖｉｎｔが印加される（図１５の領域（１）、（３）を参照）。
【００６７】
基板電圧ＶＢＢの変動期間中において／φＡローレベルになると、スイッチ回路３１及び３２のゲート電圧のレベルが反転するので、スイッチ回路３１はオンし、スイッチ回路３２はオフする。従って、オシレータ回路１５の各インバータ２（ｎ）の電源端子ＶＯＳＣには、電源電圧ＶＤＤが印加される（図１５の領域（２）を参照）。この期間中には、印加される電源電圧ＶＤＤが大きくなりオシレータ回路１５の発振周期が短くなる結果、リフレッシュ周期が短縮される。
【００６８】
図１６に、リフレッシュ時間計時回路の第７の変形例としてセルアレイブロック選択回路９を示す。本変形例は、図１６におけるリフレッシュ時間計時回路６に代えて、セルアレイブロック選択回路９を設けたものである。セルアレイブロック選択回路９は、入力されたロウアドレスにより選択されるべきセルアレイのブロックを決定する回路である。本説明においては、便宜上メモリセルアレイは６つの領域に分割されているものとし、通常動作においては、この内の一つのブロックが選択されて動作するものとする。図１６において、ロウアドレスの上位ビットをデコードした信号であるＡＤＤａ〜ＡＤＤｃ（図１６においてはＡＤＤａを示す。以下同じ。）が２組のナンドゲート３４、３５に入力されている。一方のナンドゲート３４には、更に、ＡＤＤａ〜ＡＤＤｃを決定するアドレスより１ビット下位のアドレスであるＲＡｎと、基板電圧検出回路１の出力／φＡとが入力されたナンドゲート３６の出力が入力され、また、他方のナンドゲート３５には、ＲＡｎをインバータ４０で反転した信号と、基板電圧検出回路１の出力／φＡとが入力されたナンドゲート３７の出力が入力されている。そして、上記２組のナンドゲート３４、３５の出力はそれぞれにインバータ３８、３９を介して出力信号φＢＬＫ１〜φＢＬＫ６（図１６においては、インバータ３８の出力としてＢＬＫ１、インバータ３９の出力としてＢＬＫ６）が各セルアレイブロックを選択する信号として出力される。
【００６９】
図１６に示されている回路図は、セルアレイブロック選択回路９の１部であり、同様の回路が更に２組ある。そして、デコード信号ＡＤＤｂと下位アドレスＲＡｎに対してはＢＬＫ２、また、デコード信号ＡＤＤｂと下位アドレスＲＡｎの反転信号に対してはＢＬＫ５が出力されるものとする。また、デコード信号ＡＤＤｃと下位アドレスＲＡｎに対してはＢＬＫ３、また、デコード信号ＡＤＤｃと下位アドレスＲＡｎの反転信号に対してはＢＬＫ４が出力されるものとする。
【００７０】
次に、図１６に基づいて回路動作について説明する。通常の動作状態においては、／φＡはハイレベルであり、ナンドゲート３６、３７は下位アドレスＲＡｎの反転信号が出力される。上位アドレスのデコードによりＡＤＤａが選択されると下位アドレスＲＡｎにより一つのブロックが選択される。即ち、下位アドレスＲＡｎがローレベルの場合には、ナンドゲート３６の出力がハイレベルとなり、ＢＬＫ１が選択される。また、下位アドレスＲＡｎがハイレベルの場合には、ナンドゲート３７の出力がハイレベルとなり、ＢＬＫ６が選択される。この時、ＡＤＤｂ、ＡＤＤｃは非選択でありローレベルであるのでＢＬＫ２〜ＢＬＫ５は非選択状態を維持しており、結果として、唯一のブロックのみが選択される。図には示されていないが、ＡＤＤｂ、ＡＤＤｃが選択された場合も同様にＢＬＫ１〜ＢＬＫ６が択一的に選択される。即ち、通常の動作状態では、１つのブロックのみが選択されて、リフレッシュ動作を行う。
【００７１】
データリテンションモードに移行し基板電圧ＶＢＢの変動期間の状態では、／φＡはローレベルとなり、ナンドゲート３６、３７は下位アドレスＲＡｎに関わりなくハイレベルが出力される。従って、上位アドレスのデコードによりＡＤＤａが選択されるとＢＬＫ１、ＢＬＫ６が共に選択されて同時に２つのブロックが選択される。ＡＤＤｂ、ＡＤＤｃは非選択でありＢＬＫ２〜ＢＬＫ５は非選択状態を維持するのは通常の動作状態と同じである。また、ＡＤＤｂ、ＡＤＤｃが選択された場合も同様にＢＬＫ２とＢＬＫ５、ＢＬＫ３とＢＬＫ４がそれぞれ同時に選択される。即ち、データリテンションモードでは、２つのブロックが同時に選択されて、リフレッシュ動作を行う。従って、同時にリフレッシュされるメモリセルの数が増加するので、リフレッシュに周期が短縮するのと同様な効果が得られる。
【００７２】
図１７は本発明を具体化した第２実施形態の半導体記憶装置を示す。図１７の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態はＤＲＡＭにおいて、データリテンションモードへ移行する際の電源電圧ＶＤＤと基板電圧ＶＢＢとのアンバランス期間を設定するために、データリテンションモードに移行したことを外部からの信号により判定し、この判定時点を起点として一定の期間を変動期間として計時することにより行う。そして、この期間中、リフレッシュ動作の周期を短縮したり、あるいは同時に複数のメモリセルをリフレッシュしたりすることにより電荷保持特性の改善を図るものである。本実施形態は、第１実施形態に対して基板電圧ＶＢＢの変動期間を計時する方法の第１の別形態を示したものであり、計時期間中の電荷保持特性を改善する方法は第１実施形態と同じである。ＤＲＡＭ外部からの専用端子 を介してのエントリー信号の入力、あるいは既存端子に入力される信号の特定の組み合わせにより、データリテンションモードにエントリーしたことをデータリテンションモードエントリー判定回路２により検出し、基板電圧ＶＢＢを変動期間を計時するものである。
【００７３】
図１８は、本実施形態に使用される具体例であるデータリテンションモードエントリー判定回路２ａを示す。ＤＲＡＭの外部より入力されたデータリテンションエントリー信号φＤＲはインバータ４１に入力される。インバータ４１の出力はオシレータ回路１５ａの入力段を構成している３入力のノアゲート４２に入力されると共に、後段のノアゲート４３にも入力されている。オシレータ回路１５ａの次段以降は偶数段のインバータ列で構成され、その最終段φＯＳＣはノアゲート４２の入力にフィードバックされることによりオシレータを構成すると共に、オシレータ回路１５ａの出力としてカウンタ回路１６に入力される。このカウンタ回路１６は、第１実施形態、及び本実施形態に使用されるリフレッシュ時間計時回路６ａ〜６ｇの回路と同じものである。カウンタ回路１６の出力Ｑｎはノアゲート４３のもう一つの入力に入力されている。さらに、ノアゲート４３の出力はインバータ４４に入力され、インバータ４４の出力は、オシレータ回路１５ａの入力段であるノアゲート４２に入力されると共にデータリテンションエントリー判定回路２ａの出力となっている。
【００７４】
引き続いて図１９に、データリテンションモードエントリー判定回路の第１の変形例２ｂを示す。本変形例は図１８のデータリテンションモードエントリー判定回路２ａに対して、エントリーの判定に複数の外部信号を使用するため、初段のゲートが３入力のナンドゲート４５で構成されている点が異なる他は、図１８のデータリテンションモードエントリー判定回路２ａと同じである。
【００７５】
次に、図２０に具体的動作を示す。図１８の判定回路２ａの場合にはエントリー信号φＤＲがハイレベルになり、また、図１９の判定回路２ｂの場合にはエントリー信号の全てがハイレベルになると、図示されていないワンショットパルス生成回路により生成されたパルス信号φＲＳＴにより、カウンタ回路１６の全ビットがリセットされＱｎはローレベルとなる。また、インバータ４１の出力、あるいはナンドゲート４５の出力もローレベルであり、ノアゲート４３を介して出力される／φＡがローレベルとなり（図２０の領域（２）を参照）、リフレッシュ周期の短縮を開始する。更に、これと同時に、オシレータ回路１５ａに入力される信号がローレベルとなるためオシレータ回路１５ａは動作を開始し、φＯＳＣが発振動作を行う。φＯＳＣの信号を受けたカウンタ回路１６は、φＯＳＣ信号を所定回数カウントすることにより、出力Ｑｎをハイレベルに反転し、／φＡをハイレベルとして変動期間の計時を完了する（図２０の領域（２）を参照）。
尚、基板電圧ＶＢＢの変動期間の計時期間中に電荷保持の特性を改善する方法は、前述したとおり第１実施形態と同じであるのでここでは説明を省略する。
【００７６】
図２１は本発明を具体化した第３実施形態の半導体記憶装置を示す。図２１の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態はＤＲＡＭにおいて、データリテンションモードへ移行する際の電源電圧ＶＤＤと基板電圧ＶＢＢとのアンバランス期間を設定するために、データリテンションモードに移行する時の電源電圧ＶＤＤの降下を検出する。この検出信号から一定の期間を変動期間として計時することにより、リフレッシュ動作の周期を短縮して電荷保持特性の改善を図るものである。本実施形態は、第１実施形態に対して基板電圧ＶＢＢの変動期間を計時する方法の第２別形態を示したものであり、計時期間中の電荷保持特性を改善する方法は第１実施形態と同じである。電源電圧ＶＤＤの降下からデータリテンションモードにエントリーしたことを検出するＶＤＤ電圧変化検出回路５を備え、この検出信号をデータリテンションエントリー判定回路２ａに入力することにより一定時間を計時して、基板電圧ＶＢＢの変動期間として計時するものである。
【００７７】
図２２は、本実施形態に使用される具体例であるＶＤＤ電圧変化検出回路５を示す。差動増幅回路（比較器）４６、電源電圧ＶＤＤ分圧回路４７、フラット電圧発生回路４８、及び第２実施形態におけると同一のデータリテンションモード判定回路２ａから構成される。
【００７８】
差動増幅回路（比較器）４６は、ＮＭＯＳトランジスタＴ３２のゲートが電源電圧ＶＤＤ分圧回路４７の分圧電圧の出力ノードＮ１４に接続され、ＮＭＯＳトランジスタＴ３３のゲートがフラット電圧発生回路４８の出力ノードＶＦＬＴに接続され、そして、両ＮＭＯＳトランジスタのソースが共通に接続され、差動対を構成している。また、ＮＭＯＳトランジスタＴ３２のドレインにはＰＭＯＳトランジスタＴ３４のドレイン及びゲートが接続されると共に、ＰＭＯＳトランジスタＴ３５のゲートが接続されており、ＰＭＯＳトランジスタＴ３５のドレインはＮＭＯＳトランジスタＴ３３のドレインに接続され、更に、両ＰＭＯＳトランジスタのソースが電源電圧ＶＤＤに接続されて、差動増幅回路４６の能動負荷を構成している。また、差動増幅回路４６のバイアス源としてソースが接地電位に、ゲートが電源電圧ＶＤＤにそれぞれ接続されたＮＭＯＳトランジスタＴ３６のドレインがＮＭＯＳトランジスタＴ３２、Ｔ３３の共通のソースに接続されている。ＰＭＯＳトランジスタＴ３５のドレインとＮＭＯＳトランジスタＴ３３のドレインとの接続点／φＤＲから取り出された比較結果は、インバータを介してデータリテンションモード判定回路２ａのインバータ４１の入力端子に接続される。
【００７９】
電源電圧ＶＤＤ分圧回路４７は、一端が電源電圧ＶＤＤに接続された抵抗Ｒ１４と、一端が接地電位に接続された抵抗Ｒ１５とから構成され、抵抗Ｒ１４とＲ１５との他端同士を接続してノードＮ１４にて分圧された電源電圧ＶＤＤを出力する回路である。
フラット電圧発生回路４８は、電源電圧ＶＤＤに依存しない一定の電圧を出力する回路である。
【００８０】
図２３に差動増幅回路（比較器）４６の比較動作を具体的に示す。図中、領域（１）では電源電圧ＶＤＤがフラット電圧発生回路４８の設定電圧以下であり、同回路の出力電圧ＶＦＬＴは電源電圧ＶＤＤに追従して変化する。電源電圧ＶＤＤの電圧がフラット電圧発生回路４８の設定電圧を越えて上昇し、同回路の動作範囲に移行すると、領域（２）に移行しＶＦＬＴ電圧は設定された一定電圧を示す。以後、電源電圧ＶＤＤが更に上昇してもフラット電圧発生回路４８は一定のＶＦＬＴ電圧の出力を続ける。一方、電源電圧ＶＤＤ分圧回路４７は、電源電圧ＶＤＤを抵抗分圧した電圧をＮ１４に出力するので、Ｎ１４は電源電圧ＶＤＤに比例して上昇する。ＶＦＬＴ電圧とＮ１４電圧とは特定の電源電圧ＶＤＤで等しくなり、電源電圧ＶＤＤがそれよりも低ければＶＦＬＴ電圧がＮ１４電圧よりも高く、電源電圧ＶＤＤが高ければＶＦＬＴ電圧がＮ１４電圧よりも低い状態になる。従って、差動増幅回路（比較器）４６の出力はＮ１４電圧とＶＦＬＴ電圧とが等しくなる特定の電源電圧ＶＤＤを境界にして反転する。即ち、図中、領域（１）及び（２）では、ＶＦＬＴ電圧に比してＮ１４電圧が低く差動増幅回路（比較器）４６の出力／φＤＲはローレベルを出力し、領域（３）では、ＶＦＬＴ電圧に比してＮ１４電圧が高く差動増幅回路（比較器）４６の出力／φＤＲはハイレベルを出力する。
【００８１】
通常動作での電源電圧ＶＤＤが領域（３）に、そして、データリテンションモードでの電源電圧ＶＤＤが領域（２）にくるようにＶＦＬＴ電圧、Ｎ１４電圧を設定しておけば、データリテンションモードへの移行による電源電圧ＶＤＤの降下により、図中、ＶＤＤ電圧変化検出回路５の状態が領域（３）から領域（２）に遷移し、／φＤＲがローレベルに反転して次段のデータリテンションモード判定回路２ａにおいて計時が開始される。
【００８２】
尚、計時する回路は、第２実施形態（図１７参照）に使用される具体例であるデータリテンションモードエントリー判定回路２ａ（図１８参照）と同一であるので説明は省略する。また、基板電圧ＶＢＢの変動期間の計時期間中に電荷保持の特性を改善する方法は、前述したとおり第１実施形態と同じであるので本項においては説明を省略する。
【００８３】
図２４は本発明を具体化した第４実施形態の半導体記憶装置を示す。図２４の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態はＤＲＡＭにおいて、データリテンションモードへ移行する際の電源電圧ＶＤＤと基板電圧ＶＢＢとのアンバランス期間を解消するために、データリテンションモードへの移行を検出した際、電源電圧ＶＤＤに降下に伴う基板電圧ＶＢＢの上昇を補助することにより電源電圧ＶＤＤの変化に追従させて、両電圧のバランスを保つことにより、電荷保持特性の維持を図るものである。本実施形態は、第１〜第３実施形態とは異なり、データリテンションモードへの移行期の過渡的な電荷保持特性の悪化自体を解消するものである。図２４において、基板電圧検出回路１、データリテンションエントリー判定回路２、あるいはＶＤＤ電圧変化検出回路５等により基板電圧ＶＢＢが変動したことを示す検出信号を受け、基板電圧変化補助回路８を動作させる。
【００８４】
図２５は、本実施形態に使用される具体例を示す。本具体例の基板電圧変化補助回路８は、複数のＮＭＯＳトランジスタＴ４１〜Ｔ４Ｎで構成され、そのゲートには共通に、基板電圧検出回路１、データリテンションエントリー判定回路２、あるいはＶＤＤ電圧変化検出回路５のいずれかの回路の出力／φＡがインバータ４９を介して入力される。更に、ＮＭＯＳトランジスタＴ４１〜Ｔ４Ｎのドレインは接地電位に接続され、ソースは基板電圧ＶＢＢに接続される。また、ＮＭＯＳトランジスタＴ４１〜Ｔ４Ｎは、チップ内に均等に分散して配置されている。
【００８５】
通常動作状態においては／φＡはハイレベルであるので、ＮＭＯＳトランジスタＴ４１〜Ｔ４Ｎはオフしている。データリテンションモードへの移行により基板電圧ＶＢＢの変動期間として／φＡがローレベルを出力すると、ＮＭＯＳトランジスタＴ４１〜Ｔ４Ｎはオンし、基板電圧ＶＢＢを接地電位に短絡する。電源電圧ＶＤＤの降下により基板電圧ＶＢＢが浅くシフトする場合に、基板電圧ＶＢＢを接地電位に短絡することにより、基板電圧発生回路３０４の駆動能力を補助してメモリセル領域の基板部の大きな容量成分Ｃｓｕｂを急速に放電することができ、データリテンションモードへの移行時の過渡期間においても電源電圧ＶＤＤと基板電圧ＶＢＢのバランスを良好に保つことができる。また、短絡用ＮＭＯＳトランジスタＴ４１〜Ｔ４Ｎをチップ内に均等に分散配置することにより、基板電圧ＶＢＢを均等に変化することができ、局所的な電圧のアンバランスも防止することができる。
【００８６】
図２６は本発明を具体化した第５実施形態の半導体記憶装置を示す。図２６の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態は、電源電圧ＶＤＤを内部にて降圧して内部降圧電圧Ｖｉｎｔとして使用するタイプのＤＲＡＭにおけるものであり、データリテンションモードへ移行する際の内部降圧電圧Ｖｉｎｔと基板電圧ＶＢＢとのアンバランス期間を解消するために、データリテンションモードへの移行を検出した際、基板電圧ＶＢＢの上昇に追従させて内部降圧電圧Ｖｉｎｔの変化を遅らせる。それにより、両者の電圧のバランスを維持して電荷保持特性の維持を図るものである。本実施形態は、第１〜第３実施形態とは異なり、第４実施形態と同様にデータリテンションモードへの移行期の過渡的な電荷保持特性の悪化自体を解消するものである。尚、基板電圧ＶＢＢの変動期間を検出、あるいは計時する方法については第１〜第３実施形態と同じであり、基板電圧検出回路１、データリテンションエントリー判定回路２、あるいはＶＤＤ電圧変化検出回路５等により基板電圧ＶＢＢの変動したことを示す検出信号を受ける。その出力信号／φＡが電圧制御機能付の内部降圧電圧発生回路３に入力されている。
【００８７】
図２７は、本実施形態に使用される具体例である電圧制御機能付の内部降圧電圧回路３を示す。内部降圧電圧用基準電圧回路５０、内部降圧電圧出力回路５１、内部降圧電圧設定回路５２、差動増幅回路（比較器）５３、パルス発生回路１７ａからなり、パルス発生回路１７ａは第１実施形態におけるリフレッシュ時間計時回路６ａに使用した回路と同様の回路である（図４参照）。
【００８８】
内部降圧電圧出力回路５１のＮＭＯＳトランジスタＴ４３、及び内部降圧電圧設定回路５２のＮＭＯＳトランジスタＴ４５のドレインは共に電源電圧ＶＤＤに接続されており、ゲートは共に内部降圧電圧用基準電圧回路５０の出力であるＶＲＥＦに接続されている。また、ＮＭＯＳトランジスタＴ４３のソースはＮＭＯＳトランジスタＴ４４のドレインに接続されると共に、ＮＭＯＳトランジスタＴ４４のソースは接地電位に、ゲートは差動増幅回路（比較器）５３の出力ノードＮ１５及びＮＭＯＳトランジスタＴ５１のドレインに接続されて内部降圧電圧出力回路５１を構成しており、ＮＭＯＳトランジスタＴ４３のソースが内部降圧電圧Ｖｉｎｔとして差動増幅回路（比較器）５３の入力であるＮＭＯＳトランジスタＴ４７のゲートに接続されると共に、チップ内のセルアレイ及び内部回路５４に供給されている。一方、ＮＭＯＳトランジスタＴ４５のソースは抵抗Ｒ１６を介して接地電位に接続されて内部降圧電圧設定回路５２を構成している。更に、ＮＭＯＳトランジスタＴ４５のソースは差動増幅回路（比較器）５３の入力であるＮＭＯＳトランジスタＴ４６のゲートに接続される。
【００８９】
差動増幅回路（比較器）５３は、ＮＭＯＳトランジスタＴ４５のソースが入力されるＮＭＯＳトランジスタＴ４６が負の入力端子を構成し、ＮＭＯＳトランジスタＴ４３のソースであるＶｉｎｔが入力されるＮＭＯＳトランジスタＴ４７が正の入力端子を構成し、両入力ＮＭＯＳトランジスタのソースが共通に接続され、差動対を構成している。また、ＮＭＯＳトランジスタＴ４７のドレインにはＰＭＯＳトランジスタＴ４９のドレイン及びゲートが接続されると共に、ＰＭＯＳトランジスタＴ４８のゲートが接続されており、ＰＭＯＳトランジスタＴ４８のドレインはＮＭＯＳトランジスタＴ４６のドレインに接続され、差動増幅回路（比較器）５３の出力Ｎ１５としてＮＭＯＳトランジスタＴ４４のゲート及びＮＭＯＳトランジスタＴ５１のドレインに接続される。また、ＰＭＯＳトランジスタＴ４８、Ｔ４９のソースは電源電圧ＶＤＤに接続されて、差動増幅回路の能動負荷を構成している。更に、差動増幅回路のバイアス源としてソースが接地電位に、ゲートがインバータ５５の出力にそれぞれ接続されたＮＭＯＳトランジスタＴ５０のドレインがＮＭＯＳトランジスタＴ４６、Ｔ４７の共通のソースに接続され差動増幅回路（比較器）にバイアス電流を供給している。そして、負の入力端子であるＮＭＯＳトランジスタＴ４６のゲート電圧が、正の入力端子であるＮＭＯＳトランジスタＴ４７のゲート電圧に比して、高い場合に出力ノードＮ１５はローレベルを出力し、低い場合にはハイレベルを出して差動増幅（比較）動作を行う。
【００９０】
パルス発生回路１７ａは、／φＡ信号を受け、その出力はインバータ５５とＮＭＯＳトランジスタＴ５１のゲートに接続されている。また、ＮＭＯＳトランジスタＴ５１のソースは接地電位に接続されている。
【００９１】
次に、具体的な回路動作について、図２８に沿って説明する。図中、領域（１）は通常の動作状態である。電源電圧ＶＤＤは高く基板電圧ＶＢＢは深く設定されており、また、内部降圧電圧Ｖｉｎｔも通常動作に合わせた電圧に設定されている。半導体記憶装置は、この状態で動作をする。
【００９２】
データリテンションモードに移行すると電源電圧ＶＤＤは降下し、／φＡはローレベルに反転し、図中、領域（２）に移る。基板電圧ＶＢＢの設定値は電源電圧ＶＤＤに合わせ て浅くなるが、基板の容量成分のため電圧値の上昇は緩やかである。同様に、内部降圧電圧Ｖｉｎｔも内部降圧電圧用基準電圧回路５０の出力ＶＲＥＦの電圧値が電源電圧ＶＤＤに合わせて降下するが、セルアレイ及び内部回路５４に供給されており大きな容量成分に接続されているので電圧値の降下は緩やかである。また、この時のパルス発生回路１７ａの出力はハイレベルであるので、ＮＭＯＳトランジスタＴ５１はオン、インバータ５５を介してＮＭＯＳトランジスタＴ５０はオフに保持され、差動増幅回路（比較器）５３の出力Ｎ１５はＮＭＯＳトランジスタＴ５１によりローレベルに引き抜かれてＮＭＯＳトランジスタＴ４４はオフを保ち、内部降圧電圧Ｖｉｎｔの引き抜きは補助されず、基板電圧ＶＢＢとのバランスを取りながら緩やかに変化する。
【００９３】
そして、基板電圧ＶＢＢの変動期間が終了し、／φＡがハイレベルに反転して図中、領域（３）に移ると、パルス発生回路１７ａは遅延素子１８ａの遅延時間に応じてナンドゲート１９ａから負パルスを出力する。この期間、ＮＭＯＳトランジスタＴ５１がオフになり、また同時に、インバータ５５を介してＮＭＯＳトランジスタＴ５０はオンになって差動増幅回路（比較器）５３が活性状態となり、内部降圧電圧Ｖｉｎｔ（ＮＭＯＳトランジスタＴ４７のゲート）と内部降圧電圧設定回路５２の設定値（ＮＭＯＳトランジスタＴ４６のゲート）との比較動作を行う。この時点では、内部降圧電圧Ｖｉｎｔの方が高いので差動増幅回路（比較器）５３の出力Ｎ１５はハイレベルとなり、ＮＭＯＳトランジスタＴ４４をオンして、電圧値が迅速に引き下げられ、電源電圧ＶＤＤの降下による設定値に速やかにバランスする。
【００９４】
以上により、電源電圧ＶＤＤを内部にて降圧して内部降圧電圧Ｖｉｎｔとして使用するタイプにおいて、データリテンションモードへ移行する際の電源電圧ＶＤＤの降下による基板電圧ＶＢＢの変動期間に追従させて内部降圧電圧Ｖｉｎｔの変化を遅らせることにより、両電圧のバランスを維持して電荷保持特性の悪化自体を解消することができる。
【００９５】
尚、ＮＭＯＳトランジスタＴ４４をチップ内に均等に分散して配置すれば、内部降圧電圧Ｖｉｎｔをチップ内で均等且つ迅速に変化させることができ、局所的な電圧のアンバランスを防止することができる。
【００９６】
図２９は本発明を具体化した第６実施形態の半導体記憶装置を示す。図２９の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態はＤＲＡＭにおいて、データリテンションモードから復帰する際の電源電圧ＶＤＤと基板電圧ＶＢＢとのアンバランス期間を解消するために、データリテンションモードからの復帰を検出した際、電源電圧ＶＤＤの上昇に伴う基板電圧ＶＢＢの降下を補助することにより電源電圧ＶＤＤの変化に追従させて、両電圧のバランスを保つことにより、電荷保持特性の維持を図るものであり、過渡的な電荷保持特性の悪化自体を解消するものである。図２９において、データリテンションイグジット検出回路７によりデータリテンションモードから復帰したことを検出して、基板電圧発生補助回路４ａ、あるいは基板電圧発生回路４ｂを動作させ、基板電圧ＶＢＢの供給能力を一時的に強化する。
【００９７】
図３０は、本実施形態に使用される具体例であるデータリテンションイグジット検出回路７ａを示す。フラット電圧発生回路４８は第３実施形態にて使用したものと（図２２、図２３参照。）、差動増幅回路（比較器）５６、５７は第５実施形態にて使用した差動増幅回路（比較器）５３（図２７参照。）と同じ構成である。本検出回路は、電源電圧ＶＤＤの上昇に際して、負のパルス／φＡを発生する回路である。
【００９８】
差動増幅回路（比較器）５６の負の入力端子には、フラット電圧発生回路４８からの出力ＶＦＬＴが接続され、正の入力端子には、電源電圧ＶＤＤに一端が接続された抵抗Ｒ１９と、一端が接地電位に接続された抵抗Ｒ２０とが互いに接続されて入力されている（ノ ードＮ１８）。また、バイアス電流源であるＮＭＯＳトランジスタＴ５２は、ドレインが両入力ＮＭＯＳトランジスタのソースに、ソースが接地電位に接続されると共に、ゲートが電源電圧ＶＤＤに接続されている。更に、差動増幅回路（比較器）５６の出力φ１は、インバータを２段介して、ナンドゲート５８に入力されている。
【００９９】
差動増幅回路（比較器）５７の負の入力端子には、フラット電圧発生回路４８からの出力ＶＦＬＴに一端が接続された抵抗Ｒ１７と、一端が接地電位に接続された抵抗Ｒ１８とが互いに接続されて入力されている（ノードＮ１７）。また、正の入力端子には、電源電圧ＶＤＤに一端が接続された抵抗Ｒ２１と、一端が基板電圧ＶＢＢに接続された抵抗Ｒ２２とが互いに接続されて入力されている（ノードＮ１９）。そして、バイアス電流源であるＮＭＯＳトランジスタＴ５３は、ドレインが両入力ＮＭＯＳトランジスタのソースに、ソースが接地電位に接続されると共に、ゲートがインバータ５９の出力に接続されており（ノードφ３）、このインバータ５９はナンドゲート５８の出力を受けている。更に、差動増幅回路（比較器）５７の出力φ２は、ナンドゲート５８に入力されている。また、ノードφ３は、インバータ６０を介して／φＡとして基板電圧発生補助回路４ａ、あるいは基板電圧発生回路４ｂに入力されている。
【０１００】
次に、具体的な回路動作について、図３１に沿って説明する。図中、領域（１）はデータリテンションモードでの動作状態である。電源電圧ＶＤＤは低く、基板電圧ＶＢＢは浅く設定されている。この状態で低消費電力にてリフレッシュ動作を行っている。この状態では、差動増幅回路（比較器）５６の正の入力端子であるノードＮ１８は、負の入力端子であるＶＦＬＴより低く設定されており、差動増幅回路（比較器）５６の出力φ１はローレベルである。従って、ナンドゲート５８の入力もローレベルとなり、φ３もローレベルとなって、差動増幅回路（比較器）５７は非活性状態のままハイレベルを維持している（図中、領域（１））。
【０１０１】
データリテンションモードから復帰すると電源電圧ＶＤＤは上昇し、差動増幅回路（比較器）５６の正の入力端子であるノードＮ１８も上昇するが、負の入力端子であるＶＦＬＴは一定電圧を出力しているので、差動増幅回路（比較器）５６の出力φ１は反転してハイレベルを出力する。一方、差動増幅回路（比較器）５７は、移行直後は基板電圧ＶＢＢが浅いまま電源電圧ＶＤＤが上昇するのでノードＮ１９は上昇すると共に、φ１の反転によりナンドゲート５８及びインバータ５９を介してφ３がハイレベルとなって動作を開始するので、出力φ２はハイレベルを維持し続ける。この時、φ３がハイレベルゆえ、インバータ６０を介して／φＡがローレベルとなる。
【０１０２】
電源電圧ＶＤＤの上昇によりノードＮ１９は一旦上昇するが、その後の時間経過と共に、基板電圧ＶＢＢが徐々に深くなり、ノードＮ１９が徐々に降下する。そして、差動増幅回路（比較器）５７の負の入力端子であるノードＮ１７の電圧レベルを下回ると、差動増幅回路（比較器）５７の出力φ２が反転してローレベルとなるので、ナンドゲート５８及びインバータを２段介して、／φＡはハイレベルに反転する。以上の動作により、電源電圧ＶＤＤの上昇をトリガとして／φＡに負のパルスが出現する（図中、領域（２））。
【０１０３】
図３２は、本実施形態に使用されるデータリテンションイグジット検出回路の第１の変形例７ｂを示す。第２実施形態におけるデータリテンションモードエントリー判定回路２ａにおけるインバータ４１を削除した構成であり、ＤＲＡＭ外部からの専用端子を介してのデータリテンションモード設定信号をトリガとするものである。イグジット時を捉える必要からデータリテンションモードエントリー判定回路２ａとは反転した信号で動作する構成である。尚、詳細な回路動作については、前述のデータリテンションモードエントリー判定回路２ａと同様であり、ここでの説明は省略する。
【０１０４】
図３３は、本実施形態に使用されるデータリテンションイグジット検出回路の第２の変形例７ｃを示す。第２実施形態におけるデータリテンションモードエントリー判定回路２ｂに対してインバータ６１を追加した構成である。上述の第１の変形例（図３２）と同趣旨のものであり、ＤＲＡＭの既存端子に入力される信号の特定な組み合わせにより、データリテンションモードを設定する場合に有効である。尚、詳細な回路動作については、前述のデータリテンションモードエントリー判定回路２ｂと同様であり、ここでの説明は省略する。
【０１０５】
次に、データリテンションイグジット検出回路７ａ〜７ｃから出力された／φＡのローパルスを受け、基板電圧ＶＢＢの発生を補強する回路の具体例について説明する。まず、具体例として基板電圧発生補助回路４ａについて図３４に示す。
【０１０６】
図３４には、従来から使用されている基板電圧発生回路３０４も合わせて表してある。基板電圧発生回路３０４はポンピング回路４０１とオシレータ回路４０２とから構成されている。さらに、ポンピング回路４０１は、ポンピングロジック４１０、ＮＭＯＳスイッチ４１１、ポンプ用ＰＭＯＳキャパシタ４１２、ＮＭＯＳダイオード４１３から構成されている。オシレータ４０２の発振に合わせ、ポンピングロジック４１０の２つの出力が交互にスイッチングすることにより基板電圧ＶＢＢから電荷をくみ出すことにより負電圧を生成している。即ち、ＮＭＯＳスイッチ４１１をオンしてＮＭＯＳダイオード４１３のカソード側を接地電位にプリチャージし、次のサイクルで、ポンプ用ＰＭＯＳキャパシタ４１２を負側に引っ張ることによりＶＢＢ端子からＮＭＯＳダイオード４１３を介して電荷をくみ出して負の電圧を生成している。
【０１０７】
基板電圧発生補助回路４ａは、同ポンピング回路４０１のオシレータ入力にノアゲート６３を入力している。ノアゲート６３は、オシレータ４０２からの信号と、前記／φＡが入力されている。通常の動作状態では、／φＡはハイレベルでありノアゲートの出力はローレベルに固定され、基板電圧発生補助回路４ａ内のポンピング回路４０１は停止状態にある。上記の説明のように、／φＡがローパルスを発生したときに、同ポンピング回路４０１が動作を開始し、通常動作におけるポンピング回路４０１に加わり、基板電圧ＶＢＢ発生の動作するので基板電圧発生回路３０４の駆動能力が実効的に強化され、電源電圧ＶＤＤの上昇に追従して基板電圧ＶＢＢを変化させることができる。
【０１０８】
図３５に、変形例である基板電圧発生補助回路４ｂを示す。本変形例は、／φＡがローパルスのときのみ、オシレータ周期を短縮して基板電圧発生回路の能力を強化する構成である。この構成は、第１実施形態におけるリフレッシュ時間計時回路の第３の変形例６ｄと同じ構成を備える（図１０参照）。第１実施形態においてリフレッシュ周期を短縮するために、オシレータ回路１５の発振周期を短縮した構成と同様の構成を基板電圧発生回路のポンピング周波数を高める目的に適用したものである。オシレータ４０２を構成するインバータ列の段数を削減することにより発信周波数を高めている。詳細な説明については省略する。
【０１０９】
図３６は本発明を具体化した第７実施形態の半導体記憶装置を示す。図３６の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態は、電源電圧ＶＤＤを内部にて降圧して内部降圧電圧Ｖｉｎｔとして使用するタイプのＤＲＡＭにおけるものであり、データリテンションモードへの移行及び同モードからの復帰の際、内部降圧電圧Ｖｉｎｔと基板電圧ＶＢＢとのアンバランス期間を解消するために、基板電圧ＶＢＢの変動に合わせて内部降圧電圧Ｖｉｎｔを変化させる。即ち、同モードへの移行に際しては、基板電圧ＶＢＢの上昇に合わせて内部降圧電圧Ｖｉｎｔを降下させ、復帰に際しては、基板電圧ＶＢＢの降下に合わせて内部降圧電圧Ｖｉｎｔを上昇させる。それにより、両電圧のバランスを維持して電荷保持特性の維持を図る ものである。本実施形態は第４〜６の実施形態と同様、過渡的な電荷保持特性の悪化自体を解消するものである。図３６においては、電圧制御機能付の内部降圧電圧回路３ａを備え、基板電圧ＶＢＢに応じた内部降圧電圧Ｖｉｎｔを出力する構成となっている。
【０１１０】
図３７においては、本実施形態に使用される具体例である電圧制御機能付の内部降圧電圧回路３ａである。内部降圧電圧用基準電圧回路５０、内部降圧電圧出力回路５１ａ、内部降圧電圧設定回路５２ａ、差動増幅回路（比較器）５３ａから構成されている。
【０１１１】
内部降圧電圧出力回路５１ａのＰＭＯＳトランジスタＴ５４のゲートは差動増幅回路（比較器）５３ａの出力Ｎ２０に、ソースは電源電圧ＶＤＤに接続され、ドレインは抵抗Ｒ２３の一端に接続されて内部降圧電圧Ｖｉｎｔを出力している。抵抗Ｒ２３の他端は、他端を接地電位に接続された抵抗Ｒ２４の一端に接続されると共に、内部降圧電圧ＶｉｎｔのモニターノードＮ２２として差動増幅回路（比較器）５３ａにフィードバックされる。
【０１１２】
内部降圧電圧設定回路５２ａのＰＭＯＳトランジスタＴ５５のソースは内部降圧電圧用基準電圧回路５０の出力ＶＲＥＦに接続され、ドレインはＰＭＯＳトランジスタＴ５６のソースに接続されて設定電圧Ｎ２１を出力している。また、ＰＭＯＳトランジスタＴ５６のドレイン及びゲートは接地電位に、ＰＭＯＳトランジスタＴ５５のゲートは基板電圧ＶＢＢに接続されている。
【０１１３】
差動増幅回路（比較器）５３ａは、ゲートに内部降圧電圧設定回路５２ａの出力Ｎ２１が入力されるＮＭＯＳトランジスタＴ５７のソースと、ゲートに内部降圧電圧出力回路５１ａからのフィードバック信号が入力されるＮＭＯＳトランジスタＴ５８のソースとが共通に接続され、差動対を構成している。また、ＮＭＯＳトランジスタＴ５８のドレインにはＰＭＯＳトランジスタＴ６０のドレイン及びゲートが接続されると共にＰＭＯＳトランジスタＴ５９のゲートが接続されており、ＰＭＯＳトランジスタＴ５９のドレインはＮＭＯＳトランジスタＴ５７のドレインに接続され、差動増幅回路（比較器）５３ａの出力Ｎ２０として前述の内部降圧電圧出力回路５１ａのＰＭＯＳトランジスタＴ５４のゲートに接続される。また、ＰＭＯＳトランジスタＴ５９、Ｔ６０のソースは共に電源電圧ＶＤＤに接続されて、差動増幅回路（比較器）５３ａの能動負荷を構成している。更に、バイアス源としてソースが接地電位に、ゲートが電源電圧ＶＤＤにそれぞれ接続されたＮＭＯＳトランジスタＴ６１のドレインがＮＭＯＳトランジスタＴ５７、Ｔ５８のソースに接続されている。
【０１１４】
次に、具体的な回路動作について説明する。内部降圧電圧設定回路５２ａのＰＭＯＳトランジスタＴ５５は、ソースに印加される一定電圧のＶＲＥＦに対してゲートに印加される負電圧のＶＢＢの大きさに応じてコンダクタンスが決定され、ＰＭＯＳトランジスタＴ５６を介して接地電位に電流が流れる。従って、ＰＭＯＳトランジスタＴ５５の電流能力に整合してＰＭＯＳトランジスタＴ５６が電流を流すことができるように、自己バイアスされてノードＮ２１の電圧が定まる。即ち、ＶＢＢ電圧が深くなると、ＰＭＯＳトランジスタＴ５５のコンダクタンスが大きくなり、これとバランスを取るようにＰＭＯＳトランジスタＴ５６のコンダクタンスを大きくするためノードＮ２１の電圧は上昇する。逆に、ＶＢＢ電圧が浅くなると、小さいコンダクタンスのＰＭＯＳトランジスタＴ５５に合わせて、ＰＭＯＳトランジスタＴ５６のコンダクタンスも小さくてよいのでノードＮ２１の電圧は降下する。負電圧であるＶＢＢ電圧が深くなれば、正電圧のノードＮ２１は上昇し、浅くなれば降下して、ＶＢＢ電圧に応じて制御される。
【０１１５】
更に、差動増幅回路（比較器）５３ａは内部降圧電圧出力回路５１ａと共に、フィードバック回路を構成しており、差動増幅回路（比較器）５３ａの両入力が常に同じ電圧になるように制御される。即ち、ノードＮ２１が上昇しノードＮ２２より大きくなると、差動対を構成するＮＭＯＳトランジスタＴ５７とＴ５８では、Ｔ５７を介してバイアス電流が流れることとなり、出力Ｎ２０をローレベルに引き下げる。これは、内部降圧電圧出力回路５１ａのＰＭＯＳトランジスタＴ５４をオンさせ、内部降圧電圧Ｖｉｎｔ、そして、ノードＮ２２を上昇させる。この状態はノードＮ２２がノードＮ２１に等しくなるまで続く。逆に、ノードＮ２１が降下しノードＮ２２より小さくなると、差動対を構成するＮＭＯＳトランジスタＴ５７とＴ５８では、Ｔ５８を介してバイアス電流が流れることとなり、ＰＭＯＳトランジスタＴ６０を介してＰＭＯＳトランジスタＴ５９から電流が供給され、出力Ｎ２０はハイレベルに上昇する。これは、内部降圧電圧出力回路５１ａのＰＭＯＳトランジスタＴ５４をオフさせ、内部降圧電圧Ｖｉｎｔは半導体記憶装置内の内部回路に消費され降下し、ノードＮ２２を降下させる。この状態はノードＮ２２がノードＮ２１に等しくなるまで続く。上記の動作を繰り返し、最終的にノードＮ２１とノードＮ２２とが等しくなってバランスする。尚、この時の電圧関係は、
Ｖｉｎｔ＝（（Ｒ２３＋Ｒ２４）／Ｒ２４）×Ｖ（Ｎ２１）
であり、適当にＲ２３、Ｒ２４、Ｖ（Ｎ２１）を設定すれば、ＶＢＢ電圧に対して最適なＶｉｎｔ電圧が得られる。
【０１１６】
本実施形態は、基板電圧ＶＢＢの変動に対し、常時バランスのとれた最適な内部降圧電圧Ｖｉｎｔが得られるので、データリテンションモードへの移行及び同モードからの復帰の際の基板電圧ＶＢＢの変動による過渡的な電荷保持特性の悪化自体を解消できるものである。
【０１１７】
以上説明した第１〜７の実施形態は、それぞれ単独に使用できることはもちろんであるが、複数の形態を同時に使用して実施することも可能である。特に、第１〜５の実施形態と第６、７実施形態とを組み合わせて使用すれば、データリテンションモードへの移行及び同モードからの復帰の双方の動作において、メモリセルの電荷保持特性を共に改善でき好適である。
【０１１８】
以上詳細に説明したとおり、本実施形態に係る半導体記憶装置では、データリテンションモードへの移行の際、電源電圧ＶＤＤ、あるいは内部降圧電圧Ｖｉｎｔの降下による基板電圧ＶＢＢの変動期間における過渡的なメモリセルの電荷保持特性の劣化を、変動期間の検出、あるいは計時により、回復、または、解消することができる。また、データリテンションモードからの復帰の際、電源電圧ＶＤＤ、あるいは内部降圧電圧Ｖｉｎｔの上昇による基板電圧ＶＢＢの変動期間における過渡的なメモリセルの電荷保持特性の劣化を、変動期間の検出、あるいは計時により、回復、または、解消することもできる。これにより、データリテンションモードにおいて、電源電圧ＶＤＤ、あるいは内部降圧電圧Ｖｉｎｔを降下させた状態で、長いリフレッシュ周期で動作させることができ、低消費電力化に最適である。また、本発明は、通常動作状態とデータリテンションモードとの間の過渡的な期間のみに限定されて効果を奏するものではなく、その他の電源電圧ＶＤＤ、あるいは内部降圧電圧Ｖｉｎｔと基板電圧ＶＢＢとの間のアンバランスな電圧状態においても同様な効果を奏するものである。
尚、本発明は前記の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形が可能であることはもちろんである。
【０１１９】
【発明の効果】
以上説明したとおり、請求項１に記載の半導体記憶装置では、第１の動作モードから第２の動作モードへ動作モードが遷移して電源電圧が降下する際の基板電圧の変動期間中に、リフレッシュ制御部は、所定周期よりも短縮された第１周期でリフレッシュ動作を実行するようにリフレッシュ部を制御する。これにより、電源電圧の降下後の基板電圧の変動期間におけるメモリセルの電荷保持特性の悪化を防止することが可能となる。
そして、リフレッシュ制御部は基板電圧の変動期間中に、基板電圧に応答して第１周期を長くするので、リフレッシュ動作を必要以上に短縮せず、基板電圧に対応したメモリセルの電荷保持性能に適した周期でリフレッシュ動作を実行することができ、リフレッシュ動作に伴う無駄な電流消費を削減することが可能である。
【０１２０】
【０１２１】
【０１２２】
【０１２３】
【０１２４】
【０１２５】
【０１２６】
【０１２７】
【０１２８】
（付記）
（１） 本願に係る半導体記憶装置においては、第１の電源電圧で動作する第１の動作モードと、第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュ動作を実行する第２の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、メモリセルのリフレッシュ動作を第１の動作モードにおいて所定周期で行うリフレッシュ部とを有する半導体記憶装置において、第１の動作モードから第２の動作モードへ遷移する際の基板電圧の変動期間中に、所定周期よりも短縮された第１周期でリフレッシュ動作を実行するようにリフレッシュ部を制御するリフレッシュ制御部とを備えることが望ましい。
【０１２９】
前記（１）の半導体記憶装置によれば、第１の動作モードから第２の動作モードへ動作モードが遷移して電源電圧が降下する際の基板電圧の変動期間中に、リフレッシュ制御部は、所定周期よりも短縮された第１周期でリフレッシュ動作を実行するようにリフレッシ ュ部を制御する。これにより、電源電圧の降下後の基板電圧の変動期間におけるメモリセルの電荷保持特性の悪化を防止することが可能となる。
【０１３０】
（２） 本願に係る半導体記憶装置においては、（１）の半導体記憶装置において、リフレッシュ制御部は、変動期間が経過した後、所定周期よりも長い第２周期でリフレッシュ動作を実行するようにリフレッシュ部を制御することが望ましい。
【０１３１】
前記（２）の半導体記憶装置によれば、リフレッシュ動作の周期は、電源電圧の降下により基板電圧が変動する期間が経過した後は、所定周期よりも長い第２周期となるので、低消費電流でのリフレッシュ動作が可能となる。
従って、データリテンションモードへの移行後の基板電圧変動期間におけるデータの消失を防止しながら、変動期間経過後のリフレッシュ周期を長く設定して、同モードでの低消費電力動作を可能とする。
【０１３２】
（３） 本願に係る半導体記憶装置においては、（２）の半導体記憶装置において、変動期間中に所定周期を短縮して第１周期を設定する周期設定回路を備え、リフレッシュ制御部は、周期設定回路により設定された第１周期でリフレッシュ動作を行うようにリフレッシュ部を制御することが望ましい。
【０１３３】
前記（３）の半導体記憶装置によれば、電源電圧の降下による基板電圧の変動期間中には、所定周期よりも短縮された第１周期でリフレッシュ動作を行うので、この期間のメモリセルの電荷保持特性の悪化を防止することが可能となる。
【０１３４】
（４） 本願に係る半導体記憶装置においては、（３）の半導体記憶装置において、第１周期は、周期設定回路に印加される駆動電源電圧を高くすることにより設定されることが望ましい。
【０１３５】
前記（４）の半導体記憶装置によれば、リフレッシュ動作の周期を短縮された第１周期にするためには、周期設定回路の駆動電源電圧を高めてやればよく、これにより周期設定回路の駆動能力が向上するので高速動作をすることとなり、動作周期を第１周期に短縮することを可能とする。
【０１３６】
（５） 本願に係る半導体記憶装置においては、（３）の半導体記憶装置において、第１周期は、周期設定回路に印加される駆動電流を高くすることにより設定されることが望ましい。
【０１３７】
前記（５）の半導体記憶装置によれば、周期設定回路の駆動電流を高くすることにより周期設定回路を高速に動作させて、所定周期より短縮された第１周期で動作させることが可能となる。
【０１３８】
（６） 本願に係る半導体記憶装置においては、（３）の半導体記憶装置において、周期設定回路は、ループ状に接続された奇数個のインバータと、変動期間中に奇数個のインバータの一部を短絡する短絡回路とを備えることが望ましい。
【０１３９】
前記（６）の半導体記憶装置によれば、周期設定回路は、ループ状に奇数個のインバータを接続することにより周期を設定するので、奇数個のインバータの一部を短絡回路により短絡することにより信号経路が短縮されるので、リフレッシュ動作の周期を所定周期より短縮された第１周期に短縮することが可能となる。
【０１４０】
（７） 本願に係る半導体記憶装置においては、（１）の半導体記憶装置において、リフ レッシュ制御部は、基板電圧の変動期間中に基板電圧に応答して第１周期を長くすることが望ましい。
【０１４１】
前記（７）の半導体記憶装置によれば、リフレッシュ制御部は基板電圧の変動期間中に、基板電圧に応答して第１周期を長くするので、リフレッシュ動作を必要以上に短縮せず、基板電圧に対応したメモリセルの電荷保持性能に適した周期でリフレッシュ動作を実行することができ、リフレッシュ動作に伴う無駄な電流消費を削減することが可能である。
【０１４２】
（８） 本願に係る半導体記憶装置においては、（１）の半導体記憶装置において、リフレッシュ制御部は、第１の動作モードにおいて１回のリフレッシュ動作で選択されるメモリセルの数よりも多い数のメモリセルを変動期間中に選択してリフレッシュ動作が行われるように、リフレッシュ部を制御することが望ましい。
【０１４３】
前記（８）の半導体記憶装置によれば、基板電圧の変動期間中に、リフレッシュ動作の頻度を高めるために、第１の動作モードにおける１回のリフレッシュ動作で選択されるよりも多くのメモリセルを選択してリフレッシュ動作を実行する。１回に選択されるメモリセルを多くすることでリフレッシュ動作を高速化することなくリフレッシュの頻度を高めることができる。
【０１４４】
（９） 本願に係る半導体記憶装置においては、第１の電源電圧で動作する第１の動作モードと、第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュ動作を実行する第２の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、メモリセルのリフレッシュ動作を第１の動作モードにおいて所定周期で行うリフレッシュ部とを有する半導体記憶装置において、第１の動作モードから第２の動作モードへ遷移する際の基板電圧の変動期間中に、基板電圧を所定電圧に接続させる基板電圧制御回路とを備えることが望ましい。
【０１４５】
前記（９）の半導体記憶装置によれば、第１の動作モードから第２の動作モードへ動作モードが遷移して電源電圧が降下する際の基板電圧の変動期間中に、基板電圧制御回路は、基板電圧を所定電圧に接続することにより第２の電源電圧と基板電圧との電圧のアンバランス状態を迅速に解消し、アンバランス状態における電荷保持性能の悪化現象を防止することが可能となる。
【０１４６】
（１０） 本願に係る半導体記憶装置においては、第１の電源電圧で動作する第１の動作モードと、第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュ動作を実行する第２の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、第１の電源電圧から第２の電源電圧を生成する降圧電圧発生回路とを備え、降圧電圧発生回路は、第１の動作モードから第２の動作モードへ遷移する際の基板電圧の変化に応答して、第２の電源電圧のレベルを降下させることが望ましい。
【０１４７】
前記（１０）の半導体記憶装置によれば、第１の動作モードから第２の動作モードへ遷移する際の基板電圧の変化に応じて第２の電源電圧のレベルを降圧するので、第２の動作モードでのメモリセルのリフレッシュ動作における第２の電源電圧と基板電圧との電圧値のアンバランス状態は発生せず、メモリセルの電荷保持性能の悪化現象を防止することが可能である。
【０１４８】
（１１） 本願に係る半導体記憶装置においては、第１の電源電圧で動作する第１の動作モードと、第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュ動作を実行する第２の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、第１の電源電圧から第２の電源電圧を生成する降圧電圧発生回路 と、降圧電圧発生回路は、第１の動作モードから第２の動作モードへ遷移する際、基板電圧が所定のレベルに達した後、第１の電源電圧を第２の電源電圧に降下させることが望ましい。
【０１４９】
前記（１１）の半導体記憶装置によれば、第１の動作モードから第２の動作モードへ遷移する際、基板電圧が変化して所定のレベルに達した後に、降圧電圧発生回路が第１の電源電圧を第２の電源電圧に降下させるので、基板電圧の変動期間中に第２の電源電圧でメモリセルのリフレッシュ動作が実行されることはない。従って、変動期間中は、セルキャパシタに印加される電源電圧は高く保たれ、蓄積電荷量が減少することはなく電荷の保持特性を良好に保つことができ、基板電圧の変動期間中における電荷保持性能の悪化を防止することができる。
【０１５０】
（１２） 本願に係る半導体記憶装置は、第１の電源電圧で動作する第１の動作モードと、第１の電源電圧よりも低い電源電圧でメモリセルのリフレッシュ動作を実行する第２の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を生成する基板電圧発生回路を備え、第２の動作モードから第１の動作モードへ移行する期間中、基板電圧発生回路の駆動能力を増大させることが望ましい。
【０１５１】
前記（１２）の半導体記憶装置によれば、第２の動作モードから第１の動作モードへ移行する期間中、基板電圧発生回路の駆動能力を増大させるので、第２の電源電圧から第１の電源電圧への電源電圧の上昇に応答して基板電圧を迅速に追従させることができる。従って、電源電圧の上昇に伴う基板電圧の変動現象は抑制され、電源電圧と基板電圧との電圧値のアンバランス状態は迅速に解消され、電荷保持性能の悪化現象を防止することができる。従って、データリテンションモードからの復帰時のディスターブの問題は発生せず、メモリセルは確実にデータを保持することが可能である。
【０１５２】
（１３） 本願に係る半導体記憶装置においては、（１２）の半導体記憶装置において、基板電圧発生回路は、常時動作状態を継続する第１基板電圧発生回路、及び、移行する期間中一時的に動作する第２基板電圧発生回路とを有することが望ましい。
【０１５３】
前記（１３）の半導体記憶装置によれば、第２の電源電圧から第１の電源電圧への電源電圧の上昇に基板電圧を迅速に追従させるため、第２の動作モードから第１の動作モードへ移行する期間中に、一時的に動作する第２基板電圧発生回路を備えたので、基板電圧は電源電圧の上昇に迅速に追従することが可能となる。
従って、電源電圧の上昇に伴う基板電圧の変動現象は抑制され、電源電圧と基板電圧との電圧値のアンバランス状態は迅速に解消され、電荷保持性能の悪化現象を防止することができる。
【０１５４】
（１４） 本願に係る半導体記憶装置においては、（１２）の半導体記憶装置において、基板電圧発生回路は、チャージポンプ回路から構成されており、移行する期間中にチャージポンプ回路のポンピング周波数を高くすることが望ましい。
【０１５５】
前記（１４）の半導体記憶装置によれば、第２の電源電圧から第１の電源電圧への電源電圧の上昇に基板電圧を迅速に追従させるため、チャージポンプ回路により構成された基板電圧発生回路のポンピング周波数を高くするので、基板電圧発生回路の駆動能力が向上し、基板電圧は電源電圧の上昇に迅速に追従することが可能となる。
従って、電源電圧の上昇に伴う基板電圧の変動現象は抑制され、電源電圧と基板電圧との電圧値のアンバランス状態は迅速に解消され、電荷保持性能の悪化現象を防止することができる。
【０１５６】
（１５） 本願に係る半導体記憶装置においては、（４）の半導体記憶装置において、基板電圧発生回路により発生される基板電圧は負電圧に設定されており、第１周期は、周期設定回路の基準電圧端子に、負電圧からなる基板電圧を印加することにより設定されることが望ましい。
【０１５７】
前記（１５）の半導体記憶装置によれば、周期設定回路の駆動電圧を高めるために、周期設定回路の基準電圧端子を負電圧である基板電圧に接続する。基準電圧端子への接続をより低い電位である負電圧に接続することで、周期設定手回路段に印加される駆動電圧を高くすることができ、周期設定回路の駆動能力が向上してリフレッシュ周期を第１周期に短縮することが可能となる。
【０１５８】
（１６） 本願に係る半導体記憶装置においては、（４）の半導体記憶装置において、電源電圧と周期設定回路の電源端子との間に接続されるとともに、電源端子に対して電源電圧よりも降圧された降圧電圧を供給する電源電圧降圧回路と、電源電圧降圧回路の入力及び出力間を短絡する短絡回路とを備え、前記所定周期は、電源電圧降圧回路を介して降圧された降圧電圧を周期設定回路に印加することにより設定され、第１周期は、短絡回路を作動させて降圧電圧よりも高い電圧を周期設定回路に印加することにより設定されることが望ましい。
【０１５９】
前記（１６）の半導体記憶装置によれば、周期設定回路に電源電圧を供給する際、通常の動作状態においては、短絡回路を作動させることなく、電源電圧降圧回路を介して降圧された電圧を供給し、所定周期で動作をさせ、リフレッシュ周期を短縮したい場合には短絡回路を作動させて、電源電圧降圧回路をバイパスしてやれば、より高い電圧を周期設定回路に供給することが可能となる。これにより周期設定回路に印加される駆動電圧を高くすることができ、周期設定回路の駆動能力が向上してリフレッシュ周期を所定周期よりも短い第１周期に短縮することが可能となる。
【０１６０】
（１７） 本願に係る半導体記憶装置においては、（４）の半導体記憶装置において、電源電圧よりも低い電圧を発生する内部降圧電圧発生回路と、周期設定回路の電源端子と電源電圧又は内部降圧電圧発生回路との接続状態を切り替える切替回路とを備え、所定周期は、切替回路を介して周期設定回路と内部降圧電圧発生回路とを接続し、周期設定回路に対して電源電圧よりも低い電圧を印加することにより設定され、第１周期は、切替回路を介して周期設定回路と電源電圧とを接続し、周期設定回路に対して電源電圧を印加することにより設定されることが望ましい。
【０１６１】
前記（１７）の半導体記憶装置によれば、通常の動作状態では切替回路を介して周期設定回路と内部降圧電圧発生回路とを接続し、周期設定回路に電源電圧よりも低い電圧を供給することにより所定周期でリフレッシュ動作を行わせ、また、電源電圧の低下に基づき基板電圧が変動する変動期間においては、切替回路を介して周期設定回路と電源電圧とを接続して内部降圧電圧よりも高い電圧を供給することにより、周期設定手段の駆動能力を向上してリフレッシュ周期を第１周期に短縮することが可能となる。
【０１６２】
（１８） 本願に係る半導体記憶装置においては、（５）の半導体記憶装置において、周期設定回路に印加する駆動電流を制御する駆動電流制御回路を備え、駆動電流制御回路は、変動期間以外の期間においては所定の駆動電流を周期設定回路に印加し、変動期間中には所定の駆動電流よりも高い電流値を有する電流を周期設定回路に印加することが望ましい。
【０１６３】
前記（１８）の半導体記憶装置によれば、駆動電流の向上は駆動電流制御回路で制御し、変動期間中には所定の駆動電流よりも高い電流値を有する電流を周期設定回路に印加することができ、リフレッシュ動作の周期を第１周期に短縮することが可能となる。
【０１６４】
（１９） 本願に係る半導体記憶装置においては、（８）の半導体記憶装置において、選択手段は、各メモリセルに対応するワード線を同時に選択することが望ましい。
【０１６５】
前記（１９）の半導体記憶装置によれば、同時に選択されるワード線の数を増やすことにより、同時にリフレッシュされるメモリセルの数を増やすことが可能である。そして、これらの選択手段はごく簡単な論理構成により達成可能である。
【０１６６】
（２０） 本願に係る半導体記憶装置においては、（８）の半導体記憶装置において、選択手段は、複数のメモリセルを集合してなるセルアレイブロックを同時に選択することが望ましい。
【０１６７】
前記（２０）の半導体記憶装置によれば、同時に選択されるセルブロックアレイの数を増やすことにより、同時にリフレッシュされるメモリセルの数を増やすことが可能である。そして、これらの選択手段はごく簡単な論理構成により達成可能である。
【０１６８】
（２１） 本願に係る半導体記憶装置においては、（９）の半導体記憶装置において、基板電圧制御回路は、変動期間中に基板電圧が基準電位に接続され、半導体記憶装置内に分散配置されていることが望ましい。
【０１６９】
前記（２１）の半導体記憶装置によれば、電源電圧の降下によって基板電圧が変動した際、基板端子を基準電位に接続することにより、基板部分の電位を急速に所定値に収斂させることが可能である。電源電圧と基板電圧とのアンバランス状態を迅速に解消し、アンバランス状態における電荷保持性能の悪化現象を発生しない。この場合、基板電圧制御手段を半導体記憶装置内に分散して複数ユニットを配置することにより、メモリセル領域内の大きな容量成分を持った基板部分を迅速且つ均等に所定の設定値に収斂させることが可能となる。
【０１７０】
（２２） 本願に係る半導体記憶装置においては、（１０）又は（１１）の半導体記憶装置において、電圧制御回路は、半導体記憶装置内で分散配置されていることが望ましい。
【０１７１】
前記（２２）の半導体記憶装置によれば、基板電圧の変動期間中における内部降圧電圧の変動を制御する制御回路を半導体記憶装置内に分散して複数ユニットを配置することにより、内部降圧電圧を迅速且つ均等に所定の設定値に制御することが可能となる。
【図面の簡単な説明】
【図１】 本発明を具体化した第１実施形態の半導体記憶装置のブロック回路図。
【図２】 第１実施形態に使用する基板電圧検出回路の具体例。
【図３】 第１実施形態に使用する基板電圧検出回路の具体例の動作を説明するためのタイムチャート。
【図４】 第１実施形態に使用するリフレッシュ時間計時回路の具体例。
【図５】 第１実施形態に使用するリフレッシュ時間計時回路の具体例の動作を説明するためのタイムチャート。
【図６】 第１実施形態に使用するリフレッシュ時間計時回路の第１の変形例。
【図７】 第１実施形態に使用するリフレッシュ時間計時回路の第１の変形例の動作を説明するためのタイムチャート。
【図８】 第１実施形態に使用するリフレッシュ時間計時回路の第２の変形例。
【図９】 第１実施形態に使用するリフレッシュ時間計時回路の第２の変形例の動作を説明するためのタイムチャート。
【図１０】 第１実施形態に使用するリフレッシュ時間計時回路の第３の変形例。
【図１１】 第１実施形態に使用するリフレッシュ時間計時回路の第４の変形例。
【図１２】 第１実施形態に使用するリフレッシュ時間計時回路の第５の変形例。
【図１３】 第１実施形態に使用するリフレッシュ時間計時回路の第５の変形例の動作を説明するためのタイムチャート。
【図１４】 第１実施形態に使用するリフレッシュ時間計時回路の第６の変形例。
【図１５】 第１実施形態に使用するリフレッシュ時間計時回路の第６の変形例の動作を説明するためのタイムチャート。
【図１６】 第１実施形態に使用するリフレッシュ時間計時回路の第７の変形例。
【図１７】 本発明を具体化した第２実施形態の半導体記憶装置のブロック回路図。
【図１８】 第２実施形態に使用するデータリテンションモードエントリー判定回路の具体例。
【図１９】 第２実施形態に使用するデータリテンションモードエントリー判定回路の第１の変形例。
【図２０】 第２実施形態に使用するデータリテンションモードエントリー判定回路の第１の変形例の動作を説明するためのタイムチャート。
【図２１】 本発明を具体化した第３実施形態の半導体記憶装置のブロック回路図。
【図２２】 第３実施形態に使用するＶＤＤ電圧変化検出回路の具体例。
【図２３】 第３実施形態に使用するＶＤＤ電圧変化検出回路の具体例における差動増幅回路（比較器）の比較動作を説明するためのタイムチャート。
【図２４】 本発明を具体化した第４実施形態の半導体記憶装置のブロック回路図。
【図２５】 第４実施形態に使用する基板電圧変化補助回路の具体例。
【図２６】 本発明を具体化した第５実施形態の半導体記憶装置のブロック回路図。
【図２７】 第５実施形態に使用する電圧制御機能付の内部降圧電圧回路の具体例。
【図２８】 第５実施形態に使用する電圧制御機能付の内部降圧電圧回路の具体例の動作を説明するためのタイムチャート。
【図２９】 本発明を具体化した第６実施形態の半導体記憶装置のブロック回路図。
【図３０】 第６実施形態に使用するデータリテンションイグジット検出回路の具体例。
【図３１】 第６実施形態に使用するデータリテンションイグジット検出回路の具体例の動作を説明するためのタイムチャート。
【図３２】 第６実施形態に使用するデータリテンションイグジット検出回路の第１の変形例。
【図３３】 第６実施形態に使用するデータリテンションイグジット検出回路の第２の変形例。
【図３４】 第６実施形態に使用するデータリテンションイグジット検出回路からの信号／φＡを受け入れ、基板電圧ＶＢＢの発生を補強する基板電圧発生補助回路の具体例。
【図３５】 第６実施形態に使用するデータリテンションイグジット検出回路からの信号／φＡを受け入れ、基板電圧ＶＢＢの発生を補強する基板電圧発生補助回路の変形例。
【図３６】 本発明を具体化した第７実施形態の半導体記憶装置のブロック回路図。
【図３７】 第７実施形態に使用する電圧制御機能付の内部降圧電圧回路の具体例。
【図３８】 従来技術における半導体記憶装置のブロック回路図。
【図３９】 半導体記憶装置のメモリセルアレイにおけるメモリセル、ワード線、及びビット線の配置関係の模式図。
【図４０】 半導体記憶装置のビット線に沿ったメモリセルの断面構造図
【図４１】 半導体記憶装置のチップレイアウトの一例を示す模式図
【図４２】 （ａ）：半導体記憶装置におけるデータリテンションモードへの移行に伴う電源電圧ＶＤＤ（内部降圧電圧Ｖｉｎｔ）の降下の際の基板電圧ＶＢＢの変化を示すタイムチャート。
（ｂ）：半導体記憶装置におけるデータリテンションモードからの復帰に伴う電源電圧ＶＤＤ（内部降圧電圧Ｖｉｎｔ）の上昇の際の基板電圧ＶＢＢの変化を示すタイムチャート。
【図４３】 メモリセルの蓄積電荷量の時間推移を模式的に示したグラフ。
【符号の説明】
１ 基板電圧検出回路
２ データリテンションエントリー判定回路
３、３ａ、３０３ 内部降圧電圧発生回路
４、４ａ 基板電圧発生補助回路
４ｂ、３０４ 基板電圧発生回路
５ ＶＤＤ電圧変化検出回路
６ リフレッシュ時間計時回路
７ データリテンションイグジット検出回路
８ 基板電圧変化補助回路
９、３０９ セルアレイブロック選択回路
１０、３１０ ワード線選択回路
３０５ メモリセルアレイ
３１３ メモリセル
３１５ ＮＭＯＳスイッチ
３１６ セルキャパシタ
３１７ フィールド酸化膜
／ＲＡＳ Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ信号
／ＣＡＳ Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ信号
／ＷＥ Ｗｒｉｔｅ Ｅｎａｂｌｅ信号
ＣＬＫ Ｃｌｏｃｋ信号
ＷＬ ワード線
ＢＬ ビット線
ＲＡ ロウアドレス
ＲＡｒｅｆ リフレッシュ用ロウアドレス
ＣＡ カラムアドレス
Ｍ１、Ｍ２ メモリセル
ＭＦ１ フィールドＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ）に代表される、メモリセルに蓄積された電荷の保持のために、定期的に電荷を再充電する動作であるリフレッシュ動作を必要とする半導体記憶装置に関し、特に、電荷の再充電動作のみを行う待機状態において消費電力の低減を図ることが可能となり、携帯機器に使用した場合に長時間使用を可能ならしめる半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、ノート型パソコンやモバイル型パソコン等の携帯機器には、高機能化に伴い大容量で且つ高速なメモリが多数搭載されている。ＤＲＡＭはその代表的なメモリであり、そ の大容量性及び高速性から上記機器の標準的なメモリとして使用されている。
【０００３】
一方、携帯機器は製品の性格上、一充電で長時間の動作が要求されており搭載される部品は電力消費の少ないことが必要とされる。ＤＲＡＭにおいてはメモリセルに蓄積された電荷を保持するため定期的にリフレッシュ動作を行いメモリセルの蓄積電荷を再充電する必要があり、データの入出力のない待機状態においても電力が消費される。従って、低消費電力化のためにはリフレッシュ動作時における電力消費も低減する必要がある。
【０００４】
上記のような要求に応えるためＤＲＡＭにおいては、いわゆるデータリテンションモードなる待機時の電力消費の低減を図ったリフレッシュ動作を行っている。以下、データリテンションモードについて、図３８から図４３を参照しつつ説明する。
【０００５】
図３８は、ＤＲＡＭの回路ブロック構成３００を示した図である。制御回路３０１は、／ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号、／ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号、／ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）信号、ＣＬＫ（Ｃｌｏｃｋ）信号、／ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ）信号等の外部信号を受け、アドレスの入力、データの入出力、リフレッシュ制御等の制御をする。また、カラムデコーダ３０２はカラムアドレス（ＣＡ）により選択されるビットライン（ＢＬ）をデータバス（図示せず）に接続し、データの入出力等を行う。内部降圧電圧発生回路３０３は内部電圧降圧回路を表し、高集積化に伴いデバイスに要求される電源電圧と外部電源電圧との間に不整合が生ずる場合、外部電源電圧を降圧するためにＤＲＡＭ内に搭載されるものである。更に、基板電圧発生回路３０４は、メモリセルアレイ３０５領域の基板部を後述の理由により負電圧にバイアスする電圧を発生する回路である。
【０００６】
さて、ＤＲＡＭでは、メモリセルアレイ３０５上にマトリックス状にメモリセル群が配置され、ロウアドレス信号に対応して選択されるワード線（図中、ＷＬ）に多数のメモリセルが接続されている。このメモリセルアレイ３０５は、例えば６つのブロックＢＬＫ１〜ＢＬＫ６で構成されている。リフレッシュ動作においては、リフレッシュ時間計時回路３０６により設定されたリフレッシュ周期に基づき、リフレッシュアドレス計数回路３０７によりリフレッシュすべきロウアドレス（ＲＡｒｅｆ）がカウントアップされて、ロウアドレス選択回路３０８に供給される。そしてロウアドレス選択回路３０８は、外部ロウアドレス（ＲＡ）とリフレッシュロウアドレス（ＲＡｒｅｆ）のうちリフレッシュロウアドレス（ＲＡｒｅｆ）を選択し、このリフレッシュロウアドレス（ＲＡｒｅｆ）の一部はセルアレイブロック選択回路３０９に供給され、残りはワード線選択回路３１０に供給される。ワード線駆動回路３１１は、セルアレイブロック選択回路３０９及びワード線選択回路３１０の出力に応答して、リフレッシュアドレス（ＲＡｒｅｆ）に対応するブロック内の対応するワード線を活性化する。
【０００７】
選択されたワード線ＷＬに接続されているメモリセルの電荷は、ビットラインＢＬに読み出され、センスアンプ（不図示）により増幅されることによりメモリセルに蓄積されている電荷量が回復する。この動作をメモリセルの電荷が消失しない時間内に、順次ワード線ＷＬを選択することによりリフレッシュ動作を行う。
【０００８】
図３９は、メモリセルアレイ３０５におけるメモリセル３１３、ワード線ＷＬ、及びビット線ＢＬ（図３９中、ＢＬ１、／ＢＬ１、／ＢＬ２）の配置関係を模式的に示した図であり、図３８のＢの領域を拡大したものである。図中の○印はメモリセル３１３を表し、ワード線ＷＬと交差するメモリセル群がワード線ＷＬの選択により選択され、交差するビット線ＢＬ（図３９中、ＢＬ１、／ＢＬ１、／ＢＬ２）上に電荷を入出力する。メモリセル３１３は、千鳥配列にレイアウトされておりワード線ＷＬ、ビット線ＢＬ（図３９中、ＢＬ１、／ＢＬ１、／ＢＬ２）等を含む相互の配置関係は最も集積されたものとなっている。
【０００９】
図３９のビット線ＢＬ１に沿ったメモリセル３１３の断面構造を図４０に表す。メモリセル３１３のＭ１及びＭ２は、Ｐ型基板３１４上に構成された１つのＮＭＯＳトランジスタ３１５と１つのセルキャパシタ３１６とから構成され、その周囲は厚いフィールド酸化膜３１７によって隣接セルから分離されている。隣接セルは、フィールド酸化膜３１７を介して背あわせに配置されており、フィールド酸化膜３１７上には紙面垂直方向に隣接するメモリセル３１３を選択するワード線ＷＬのＷＬ２が配線されている。本構成のメモリセル３１３では、セルキャパシタ３１６にデータとなる電荷を蓄積し、ＮＭＯＳトランジスタ３１５をスイッチとして電荷の入出力及び保持を行っている。
【００１０】
近年、高集積化の進展によりＮＭＯＳトランジスタの閾値は基板を接地した場合０．４Ｖ程度であるが、この低閾値ではセルキャパシタ３１６からメモリセル３１３のスイッチ用ＮＭＯＳトランジスタ３１５を介してのリーク電流（図４０のリーク電流（１））により蓄積電荷量が減少してしまい電荷保持特性上好ましくない場合がある。また、メモリセル３１３のレイアウト上の構造から、隣接するセルキャパシタ３１６部の拡散層がフィールド酸化膜３１７を挟みフィールド酸化膜３１７上のワード線ＷＬのＷＬ２をゲートとしてＮＭＯＳトランジスタ構造を構成している（以下、フィールドＭＯＳトランジスタと呼ぶ。図３９及び４０中、ＭＦ１。）。高集積化によりフィールドＭＯＳトランジスタＭＦ１の閾値も浅くなる傾向にあり、基板が接地電位の状態では他のワード線ＷＬのＷＬ２の駆動により、隣接セルキャパシタ３１６間の電流リーク（図４０のリーク電流（２））が問題となる場合があり、いわゆるディスターブの問題として知られている。以上の対策として、近年のＤＲＡＭにおいては、基板３１４に負電圧ＶＢＢをバイアスすることによりＭＯＳトランジスタの基板バイアス効果を利用してスイッチ用ＮＭＯＳトランジスタ３１５、及びフィールドＭＯＳトランジスタＭＦ１の閾値を深く設定してリーク電流等の防止を図っている。
【００１１】
ここでリフレッシュ動作は、データの入出力を伴わずビット線ＢＬ上に読み出されたセルキャパシタ３１６の電荷をセンスアンプにて増幅し、セルキャパシタへ電荷を再注入すれば目的は達成される。また、同動作の頻度は、メモリセル３１３の電荷保持能力に応じて製品規格の範囲内で動作周期を長く設定すればよく、高速なアクセススピードが要求される通常のデータ入出力動作とは異なり動作の高速性は要求されない。
【００１２】
すなわち、リフレッシュ動作においては電源電圧を降圧することができ、その結果、ワード線ＷＬにかかる電圧も下げることができるので基板バイアス効果を弱めてもディスターブの問題の改善を図ることができ、図４０におけるリーク電流（２）を低減できる。加えて、基板バイアス効果を弱めるためＶＢＢ電圧を負電圧で高く（以下、「ＶＢＢが浅い」と表現する。）するので、メモリセル３１３のセルキャパシタ３１６部の拡散層と基板との接合にかかる電界も緩和されるため、図４０の接合のリーク電流（３）も低減できる。尚、この場合の基板バイアス効果の低減はＮＭＯＳスイッチ３１５を介してのリーク電流（図４０のリーク電流（１））が問題にならないレベルである。
【００１３】
図４３は、縦軸にメモリセル３１３の蓄積電荷量を、横軸に時間をとり、時刻ｔ＝０にてセルキャパシタ３１６に充電した後、時間と共に蓄積電荷量が減少していく様子を模式的に示したグラフである。符号Ａは通常の動作状態における蓄積電荷減少の推移を、符号Ｃは電源電圧を降圧した上記の状態での蓄積電荷減少の推移を示す。両者ともリーク電流は一定であると仮定しており、蓄積電荷量は直線的に減少するものとする（符号Ｂについては後述。）。図４３に示すように符号Ｃにおけるメモリセル３１３の蓄積電荷量の減少スピードは、通常動作状態におけるスピードよりも低減し、リフレッシュ動作による再充電をすべき電荷量（Ｑｃｒｉｔ）まで減少する時間（図４３中、ｔｒｅｆ）が通常の動作状態における時間（図４３中、ｔｎ）よりも長くなる。ゆえに、リフレッシュ動作の間隔を長く設定することができることとなる。
【００１４】
以上の動作を待機状態でのリフレッシュ動作において応用することにより、電源電圧ＶＤＤを降下すると共に、リフレッシュ動作の周期を長く設定できることから消費電流も低減でき、両者の積である消費電力は２乗の効果で低減を図ることができる。本動作は、いわゆるデータリテンションモードとして携帯機器に搭載されるＤＲＡＭに必須の技術として採用されている。
【００１５】
【発明が解決しようとする課題】
しかしながら、前記した従来のデータリテンションモードでは、同モードに移行する際、また、同モードから復帰する際にメモリセルに加わる電源電圧ＶＤＤ、あるいはチップ内部で内部降圧する場合は降圧した内部降圧電圧Ｖｉｎｔと、基板電圧ＶＢＢとの過渡的な電圧値のアンバランスにより、データリテンションモードにおいて十分な低消費電力性能を実現することができないという問題があり、加えて、復帰時に電荷が消失してしまうという問題がある。
【００１６】
以上の問題点につき、図４１〜４３に基づき説明する。図４１はＤＲＡＭのチップレイアウト３１８の一例を示す模式図である。メモリセルアレイ３０５は、便宜上６つのセルアレイブロック（ＢＬＫ１〜ＢＬＫ６）に分割され、チップ３１８上に配置されているものとする。かかるメモリセルアレイ３０５領域は図にも示すとおり、チップ３１８上大きな面積を専有する。一方、基板電圧発生回路３０４は、メモリセルアレイ３０５領域の基板電位をバイアスするためＶＢＢ電圧を生成、供給するが、かかる基板領域３１４は大きな面積を有し大容量の基板容量成分３１９を構成している（図３８参照）のに対して、基板電圧発生回路３０４が搭載できるチップ３１８上の占有面積の制約から、同回路の駆動能力は制限されるので、生成されるＶＢＢの過渡応答特性は制約を受け、急激な基板電圧の変化に対する追従性には一定の限界がある。
【００１７】
従って、図４２（ａ）に示すようにデータリテンションモードへの移行により電源電圧ＶＤＤ、あるいは内部降圧電圧Ｖｉｎｔが降下すると、基板電圧発生回路３０４はこれらの電源電圧に応じた基板電圧ＶＢＢが出力されるように設定値が変化するが、メモリセルアレイ３０５の基板容量成分３１９に蓄積された電荷を積極的に放電する能力が制限されているので、基板電位ＶＢＢが新たな設定電圧に収斂するまでには一定の過渡期間を要することとなる（図４２（ａ）中、Ｂの領域）。
【００１８】
かかる過渡期間においては、電源電圧（ＶＤＤ、あるいはＶｉｎｔ）が降下しているにも関わらず、ＶＢＢが負電圧で低い（以下、「ＶＢＢが深い」と表現する。）状態が続いており、両電圧のバランスは崩れている。すなわち、メモリセル３１３のセルキャパシタ３１６には電源電圧が印加されて電荷蓄積が行われるので、この電源電圧の降下によりセルキャパシタ３１６に蓄積できる電荷量は減少する。しかるに、セルキャパシタ３１６の電荷蓄積層である拡散層と基板３１４との間に印加される基板電圧ＶＢＢは、この過渡期間では深いままであり、接合にかかる電界は大きく、従って、リーク電流（図４０のリーク電流（３））は大きい状態である。図４３の符号Ｂにこの様子を示す。電源電圧の降下直後が最もリーク電流が多く、その後の時間経過に伴い基板電圧ＶＢＢが電源電圧降下後の新たな設定値に収斂していくにつれて浅くなっていくので、蓄積電荷量の時間推移は下に凸の曲線として表されている。図４３からも明らかなように、蓄積電荷量に比してリーク電流が大きいアンバランスな状態であり、蓄積電荷量の減少スピードは電源電圧降下後の通常動作状態（図４３中、符号Ｃ）の場合よりも早く、また、条件によっては電源電圧降下前の通常の動作状態（図４３中、符号Ａ）におけるよりも悪化してしまう場合もあり、電荷の保持特性が悪化する。
【００１９】
従って、データリテンションモードにおけるリフレッシュ周期の実力が通常の動作状態での実力より高く、リフレッシュ間隔を長く設定できる能力を持っているにも関わらず、同モードへの移行期におけるＶＢＢの過渡応答の遅れによるメモリセル３１３の蓄積電荷の保持特性の悪化のため、リフレッシュ動作の周期を短く設定せざるを得ない。すなわち、データリテンションモードへの移行後もこの短い周期のままで動作せざるを得なくなり、同モードでの消費電流は当初の目的に反して大きいままであり、消費電力の低減の効果が電源電圧の降下分のみに留まり、十分な低消費電力化が図れないという問題がある。
【００２０】
また、図４２（ｂ）に示すようにデータリテンションモードからの復帰により電源電圧ＶＤＤ、あるいは内部降圧電圧Ｖｉｎｔが上昇すると、基板電圧発生回路３０４はこれらの電源電圧に応じた基板電圧ＶＢＢが出力されるように設定値が変化するが、メモリセルアレイ３０５の基板容量成分３１９に蓄積された電荷を充電する能力の制約から、基板電圧ＶＢＢが新たな設定電圧に収斂するまでには一定の過渡期間を要することとなる。
【００２１】
かかる過渡期間においては、電源電圧（ＶＤＤ、あるいはＶｉｎｔ）が高いにも関わらず、基板電圧ＶＢＢが浅い状態が続いており、両電圧のバランスは崩れている。この間に、隣接するメモリセル３１３のセルキャパシタ３１６間を通過するワード線ＷＬが連続して選択されて高電圧になると、隣接セルキャパシタ３１６の電荷がハイレベルとローレベルとの組み合わせである場合、同ワード線ＷＬを挟むセルキャパシタ３１６の拡散層間にフィールドＭＯＳトランジスタＭＦ１の効果によるリーク電流（図４０のリーク電流（２））が発生し、ハイレベル側の蓄積電荷がローレベル側の拡散層にリークしてしまい、電荷が消失してしまう虞があり、いわゆるディスターブの問題が発生してしまうという問題がある。
【００２２】
さらに、上記以外の動作状態において、電源電圧ＶＤＤ、あるいは内部降圧電圧Ｖｉｎｔや基板電圧ＶＢＢが変動し、それぞれの電圧のバランスが崩れた場合も同様な理由によりメモリセル３１３の電荷保持特性が悪化し、電荷の消失が発生するという問題がある。
【００２３】
本発明は前記従来における問題点を解消するためになされたものであり、データリテンションモードへの移行、及び復帰時の過渡期間におけるメモリセルの電荷蓄積能力の一時的な低下を補完し、また、能力低下を発生しないようにすることにより、データリテンションモード時における低消費電力化を可能とする半導体記憶装置を提供することを目的とする。
同時に、電源電圧、あるいは内部降圧電圧と基板電圧との間におけるその他の過渡的な変動に対して、メモリセルの電荷保持特性を悪化させることがない半導体記憶装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
前記目的を達成するため請求項１に係る半導体記憶装置は、第１の電源電圧で動作する第１の動作モードと、第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュ動作を実行する第２の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、メモリセルのリフレッシュ動作を第１の動作モードにおいて所定周期で行うリフレッシュ部とを有する半導体記憶装置において、第１の動作モードから第２の動作モードへ遷移する際の第１の電源電圧から第２の電源電圧へと半導体記憶装置の電源電圧の切り替えが開始される時から、電源電圧の切り替えに伴う基板電圧の変動が完了する時までの期間中に、所定周期よりも短縮された第１周期でリフレッシュ動作を実行するようにリフレッシュ部を制御するリフレッシュ制御部とを備え、リフレッシュ制御部は、基板電圧の変動期間中に基板電圧が浅くなる程第１周期を長くすることを特徴とする。
【００２５】
請求項１の半導体記憶装置によれば、第１の動作モードから第２の動作モードへ動作モードが遷移して第１の電源電圧から第２の電源電圧へと半導体記憶装置の電源電圧の切り替えが開始される時から、電源電圧の切り替えに伴う基板電圧の変動が完了する時までの期間中に、リフレッシュ制御部は、所定周期よりも短縮された第１周期でリフレッシュ動作を実行するようにリフレッシュ部を制御する。これにより、電源電圧の降下後の基板電圧の変動期間におけるメモリセルの電荷保持特性の悪化を防止することが可能となる。
そして、リフレッシュ制御部は基板電圧の変動期間中に、基板電圧が浅くなる程第１周期を長くするので、リフレッシュ動作を必要以上に短縮せず、基板電圧に対応したメモリセルの電荷保持性能に適した周期でリフレッシュ動作を実行することができ、リフレッシュ動作に伴う無駄な電流消費を削減することが可能である。
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
請求項２に係る半導体記憶装置は、第１の電源電圧で動作する第１の動作モードと、該第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュ動作を実行する第２の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、前記メモリセルの前記リフレッシュ動作を前記第１の動作モードにおいて所定周期で行うリフレッシュ部とを有する半導体記憶装置において、前記第１の動作モードから第２の動作モードへ遷移する際の前記基板電圧の変動期間中に、前記所定周期よりも短縮された第１周期で前記リフレッシュ動作を実行するように前記リフレッシュ部を制御し、前記基板電圧が浅くなる程、前記第１周期を長くするように前記リフレッシュ部を制御するリフレッシュ制御部とを備えたことを特徴とする。
【００３５】
請求項２の半導体記憶装置によれば、リフレッシュ制御部は基板電圧の変動期間中に、基板電圧が浅くなる程第１周期を長くするので、リフレッシュ動作を必要以上に短縮せず、基板電圧に対応したメモリセルの電荷保持性能に適した周期でリフレッシュ動作を実行することができ、リフレッシュ動作に伴う無駄な電流消費を削減することが可能である。
【００３６】
また、請求項３に係る半導体記憶装置は、第１の動作モードにおいて第１の電源電圧で動作し、第２の動作モードにおいて第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュを行う半導体記憶装置において、基板電圧を生成する基板電圧発生回路と、第１の電源電圧の電源電圧の変動に基づいて開始され、電源電圧が第２の電源電圧に変更された後にも続く基板電圧の変動期間であることを示す第１レベルの第１信号を出力するとともに、基板電圧の変動期間でないことを示す第２レベルの第２信号を出力する基板電圧検出回路と、第２信号が出力されているときは第１リフレッシュ周期を設定するとともに、第１信号が出力されているときは第１リフレッシュ周期よりも短縮された周期の第２リフレッシュ周期を設定するリフレッシュ時間設定回路とを備え、基板電圧検出回路は、電源電圧とグランドとの間にゲートに基板電圧が供給される第１トランジスタを含み、電源電圧の分圧電圧を出力する分圧回路と、分圧電圧をゲートに受ける第２トランジスタとを含む半導体記憶装置である。
【００３７】
また、請求項５に係る半導体記憶装置は、第１の動作モードにおいて第１の電源電圧で動作し、第２の動作モードにおいて第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュを行う半導体記憶装置において、基板電圧を生成する基板電圧発生回路と、第１の電源電圧の電源電圧の変動に基づいて開始され、電源電圧が第２の電源電圧に変更された後にも続く基板電圧の変動期間であることを示す第１レベルの第１信号を出力するとともに、基板電圧の変動期間でないことを示す第２レベルの第２信号を出力する基板電圧検出回路と、第２信号が出力されているときは第１リフレッシュ周期を設定するとともに、第１信号が出力されているときは第１リフレッシュ周期よりも短縮された周期の第２リフレッシュ周期を設定するリフレッシュ時間設定回路とを備え、リフレッシュ周期設定回路は、オシレート信号を発信するオシレータ回路と、オシレート信号に基づいてリフレッシュパルス信号を生成するカウンタと第１信号または第２信号に基づいてオシレータ回路に供給する駆動電流を制御するオシレータ電流制御回路とを含む半導体記憶装置である。
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置について、本発明を具体化した第１乃至第７実施形態に基づき図面を参照しつつ詳細に説明する。なお、図面中に記載の丸囲み数字を本明細書中では括弧付き数字として記載する。
図１は本発明を具体化した第１実施形態の半導体記憶装置を示す。図１の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態は、ＤＲＡＭにおいて、データリテンションモードへ移行する際、電源電圧ＶＤＤを通常の動作電圧より降下させるが、この時、メモリセルアレイ領域の基板部の容量成分が大きく、また、基板からのリーク電流も小さいため、基板電圧ＶＢＢが電源電圧ＶＤＤの降下に追従性良く変化することができず、両者の電圧値の関係にアンバランスが生じ、メモリセルの電荷保持性能が悪化する期間が発生する。そこで、このアンバランス期間を、電源電圧ＶＤＤの降下に伴う基板電圧ＶＢＢの変動を検出し、この変動期間中のリフレッシュ動作の周期を短縮したり、あるいは同時に従来よりも多くのメモリセルをリフレッシュしたりすることにより、メモリセルの電荷保持特性の改善を図るものである。図１において、基板電圧検出回路１は電源電圧ＶＤＤ及び基板電圧ＶＢＢを常時モニタしており、電源電圧ＶＤＤの降下による基板電圧ＶＢＢの変動を検出し、一定期間のローパルス（／φＡ）を出力する。／φＡはリフレッシュ時間計時回路６、セルアレイブロック選択回路９、あるいはワード線選択回路１０のいずれかに入力され、／φＡのローパルスの期間中、リフレッシュ動作の周期を短縮する。
【００４３】
図２は、本実施形態に使用される具体例である基板電圧検出回路１を示す。ＰＭＯＳトランジスタＴ１１は、ソースが電源電圧ＶＤＤに、ゲートが接地電位に接続されることにより、ゲート・ソース間は電源電圧ＶＤＤの電圧がバイアスされてオンする。そして、ＰＭＯＳトランジスタＴ１２は、ドレインが接地電位に、ゲートが基板電圧ＶＢＢに接続されてオンしており、ＰＭＯＳトランジスタＴ１１のドレインとＰＭＯＳトランジスタＴ１２のソースとの接続点Ｎ１１には、電源電圧ＶＤＤを分圧した電圧が出力される。そして、ノードＮ１１の電圧はＮＭＯＳトランジスタＴ１３のゲートに入力される。ＮＭＯＳトランジスタＴ１３は、ソースが接地電位に、ドレインが抵抗Ｒ１１に接続されると共にインバータ１１に入力される。抵抗Ｒ１１の他端は電源電圧ＶＤＤに接続される。
【００４４】
ＰＭＯＳトランジスタＴ１１は上述した通り、ゲート・ソース間に電源電圧ＶＤＤの電圧がバイアスされてオンし、ＰＭＯＳトランジスタＴ１１のドレインノードＮ１１の電圧に応じたドレイン電流を流す。この電流は、ＰＭＯＳトランジスタＴ１２を通してソースである接地電位に流れるので、ＰＭＯＳトランジスタＴ１２のゲート電圧ＶＢＢに対してこの電流を流す条件に適合した電圧をノードＮ１１の電圧として自己バイアスされてバランスを取っている。即ち、ＰＭＯＳトランジスタＴ１１、Ｔ１２は能動的な抵抗成分として作用しており、その中間ノードであるＮ１１は、電源電圧ＶＤＤが分圧された電圧を出力している。
【００４５】
次に、具体的な回路動作について、図３のタイムチャートに沿って説明する。図中、領域（１）は通常の動作状態である。電源電圧ＶＤＤは高く、基板電圧ＶＢＢは深く設定されており、この状態で設定されるノードＮ１１の電圧はＮＭＯＳトランジスタＴ１３の閾値電圧Ｖｔｈ３より大きく、ＮＭＯＳトランジスタＴ１３がオンし、ドレインノードはロ ーレベルに引き抜かれる。よって、インバータ１１の出力／φＡはハイレベルを保っている。領域（２）では、データリテンションモードへ移行する際の状態を示す。移行により電源電圧ＶＤＤが降下し始めると共に、基板電圧ＶＢＢも浅く変化することになるが、基板の容量成分により基板電圧ＶＢＢの上昇は電源電圧ＶＤＤの降下には追従せず変化は遅い。従って、電源電圧ＶＤＤの降下に比して基板電圧ＶＢＢの上昇が間に合わず、ＰＭＯＳトランジスタＴ１１のゲート・ソース間電圧の減少に伴うドレイン電流の減少に対し、ＰＭＯＳトランジスタＴ１２のゲートの実効的な電圧は低い状態であり、この電流を流すためノードＮ１１の電圧は降下する。そして、Ｎ１１の電圧降下が進み、ＮＭＯＳトランジスタＴ１３の閾値を下回ると、ＮＭＯＳトランジスタＴ１３はオフし、インバータの出力／φＡは反転してローレベルとなる。領域（３）では、電源電圧ＶＤＤの降下に対して基板電圧ＶＢＢが所定の電圧値より低い状態が続いており、インバータ１１の出力／φＡはローレベルを維持する。領域（４）では、電源電圧ＶＤＤの降下後、基板の容量成分の放電が進み、基板電圧ＶＢＢが上昇してくると、ＰＭＯＳトランジスタＴ１２のゲート電圧ＶＢＢが上昇するので、同一の電流を流すためノードＮ１１の電圧が上昇し、ＮＭＯＳトランジスタＴ１３を再びオンするのでインバータ１１の出力／φＡが再反転してハイレベルとなる。以上より、インバータ１１の出力／φＡがローレベルである期間が基板電圧ＶＢＢの変動期間として設定される。
【００４６】
図２の基板電圧検出回路１は、電源電圧ＶＤＤと基板電圧ＶＢＢを常時検出することにより、基板電圧ＶＢＢの変動期間を設定する方式の回路であるが、同回路の変形として、図２のインバータ１１に代えて、後述の第２実施形態に示すデータリテンションエントリー判定回路２ａ（図１８参照）を接続してもよい。この場合の基板電圧ＶＢＢの変動期間は、データリテンションエントリー判定回路２ａを構成するカウンタ回路１６にて、図２の期間を最長の限度として自由に設定できる。
【００４７】
図４は、本実施形態に使用される具体例であるリフレッシュ時間計時回路６ａを示す。この回路は、オシレート信号φＯＳＣに応答して一定時間毎にリフレッシュパルスφＲＥＦを発生するカウンタ部１４と、該カウンタ部１４に前記オシレート信号φＯＳＣを供給するオシレータ部１３と、オシレータ部１３のオシレータ回路１５に供給する駆動電流を制御するオシレータ電流制限回路１２からなる。
【００４８】
カウンタ部１４のカウンタ回路１６は、標準的なカウンタとして非同期式のカウンタを例示してある。オシレータ部１３のオシレータ回路１５の出力信号は、２段のインバータを介することにより波形成形、駆動能力の調整等を施した上で、オシレート信号φＯＳＣとしてカウンタ回路１６に入力され、カウンタ回路１６は、そのオシレート信号φＯＳＣをカウントする。カウンタ回路１６がオシレート信号φＯＳＣを２(Nー1)回カウントすると、カウンタ回路１６の出力信号Ｑｎがパルス発生回路１７に入力される。この出力信号Ｑｎはナンドゲート１９の一方の端子に直接入力されると共に、奇数段のインバータ列等の遅延素子１８を介して、反転された信号としてナンドゲート１９のもう一方の端子に入力される。そして、カウンタ回路１６が所定のカウントを完了してハイレベルの信号Ｑｎを出力するとナンド１９は遅延素子１８の遅延時間に応じた負のパルスを出力し、インバータ２０で反転されて正のリフレッシュパルスφＲＥＦを出力する。本具体例では標準的なカウンタとして非同期式のカウンタ回路１６で構成したが、同様の機能を奏する回路であれば、同期式のカウンタ回路等の他のカウンタ回路や、アナログ的なタイマも使用できることはいうまでもない。また、パルス発生回路１７もナンドゲート１９に代えてノアゲートを使用すれば、本具体例とは反対の信号遷移を捉えてパルスを生成できることもいうまでもなく、回路の組み合わせを適当に選べば様々な構成の形態が考えられる。
【００４９】
オシレータ部１３のオシレータ回路１５は、インバータ２（ｎ）（ｎ≦Ｎ：奇数）を所定の奇数段数だけ接続して、最終のインバータ２（Ｎ）の出力を初段のインバータ２（１）の入力に戻した構成を基本構成とするものである。更に、各構成インバータ２（ｎ）の電源端子には、ＰＭＯＳトランジスタＴＰ１ｎ（ｎ≦Ｎ：奇数）のドレインが接続され、同トランジスタのソースが電源電圧ＶＤＤに接続される。また、各構成インバータ２（ｎ）の接地端子には、ＮＭＯＳトランジスタＴＮ１ｎ（ｎ≦Ｎ：奇数）のドレインが接続され、同トランジスタのソースが接地電位に接続される。また、各ＰＭＯＳトランジスタＴＰ１ｎのゲートはノードＶＰとして共通に接続され、オシレータ電流制限回路１２のＰＭＯＳトランジスタＴ１４のドレインに接続されると共にゲートにも接続されており、ＰＭＯＳトランジスタＴ１４のソースが電源電圧ＶＤＤに接続されて、これらのＰＭＯＳトランジスタはカレントミラー回路を構成している。同様に、各ＮＭＯＳトランジスタＴＮ１ｎのゲートはノードＶＮとして共通に接続され、オシレータ電流制限回路１２のＮＭＯＳトランジスタＴ１５のドレインに接続されると共にゲートにも接続されており、ＮＭＯＳトランジスタＴ１５のソースが接地電位に接続され、これらのＮＭＯＳトランジスタはカレントミラー回路を構成している。また、各ＰＭＯＳトランジスタＴＰ１ｎの共通ゲートノードＶＰは、オシレータ電流制限回路１２において抵抗Ｒ１２に接続され、抵抗Ｒ１２の他端は抵抗Ｒ１３に接続されると共に、ＮＭＯＳトランジスタＴ１６のドレインに接続されている。そして、抵抗Ｒ１３の他端とＮＭＯＳトランジスタＴ１６のソースは共に、オシレータ部１３の各ＮＭＯＳトランジスタＴＮ１ｎの共通ゲートノードＶＮに接続されている。更に、ＮＭＯＳトランジスタＴ１６のゲートはインバータ２１を介して基板電圧検出回路１の出力／φＡが接続されている。そして、所定の発信周波数が得られるようにインバータの接続段数を設定すると共に、オシレータ電流制限回路１２により、オシレータ部１３のオシレータ回路１５のインバータの負荷駆動電流を制限することにより発振周期を微調整している。
【００５０】
図５により具体的動作を説明する。図中、領域（１）は、通常動作の状態であり／φＡがハイレベルで、インバータ２１を介してＮＭＯＳトランジスタＴ１６のゲートはローレベルに保たれオフしている。従って、オシレータ電流制限回路１２は、ＰＭＯＳトランジスタＴ１４、抵抗Ｒ１２、Ｒ１３、そしてＮＭＯＳトランジスタＴ１５で電源電圧ＶＤＤを分圧し、ノードＶＰは相対的に高い電圧レベルに、ノードＶＮは相対的に低い電圧レベルに設定される。ＰＭＯＳトランジスタＴ１４、ＮＭＯＳトランジスタＴ１５のゲート・ソース間電圧は低く抑えられることとなり、カレントミラー回路の電流値は低く抑えられる。これが、オシレータ回路１５のインバータの負荷駆動電流となり、結果としてオシレート信号φＯＳＣの周期Ｔ１は相対的に長くなる。そしてこの周期Ｔ１にてカウンタ部１４はカウントアップされ、ｎサイクルのカウントがされる毎にリフレッシュパルス信号φＲＥＦに応答して１回のリフレッシュ動作が行われる。次に図中、領域（２）は、データリテンションモードに移行して電源電圧ＶＤＤが降下すると共に／φＡがローレベルに反転した状態であり、ＮＭＯＳトランジスタＴ１６はオンし、抵抗Ｒ１３を短絡する。オシレータ電流制限回路１２は、ＰＭＯＳトランジスタＴ１４、抵抗Ｒ１２、そしてＮＭＯＳトランジスタＴ１５で電源電圧ＶＤＤを分圧することとなり、ノードＶＰは通常状態より相対的に低い電圧レベルに、ノードＶＮは通常状態より相対的に高い電圧レベルに設定される。これにより、通常状態（領域（１））と比べ両トランジスタのゲート・ソース電圧は大きくなり、両カレントミラー回路の設定電流値は大きくなる。従って、オシレータ回路１５のインバータの負荷駆動電流が大きくなり、オシレータ回路１５は通常動作の状態（領域（１））より短い周期Ｔ２（Ｔ１＞Ｔ２）で発振動作を行う。短いＴ２の周期のオシレート信号φＯＳＣをｎ回カウントする毎にリフレッシュパルス信号φＲＥＦに応答して１回のリフレッシュ動作が行われることとなる。図中、領域（３）は、基板電圧ＶＢＢの変動期間が終了し／φＡがハイレベルに戻った状態であり、ＮＭＯＳトランジスタＴ１６がオフして、再び抵抗Ｒ１３が電源電圧ＶＤＤの分圧に寄与するとともに、電源電圧ＶＤＤ自体も降下しているので、ＰＭＯＳトランジスタＴ１４、ＮＭＯＳトランジスタＴ１５のゲート・ソース間電圧は通常動作での電圧値より更に低く抑えられ、オシレータ回路１５のインバータの負荷駆動電流は最小となり、オシレート信号φＯＳＣの周期はＴ３と なる（Ｔ３＞Ｔ１、Ｔ３＞Ｔ２）。そして長いＴ３の周期のオシレート信号φＯＳＣをｎ回カウントする毎に１回のリフレッシュ動作が行われることとなる。よって、データリテンションモードにおいて、移行直後の基板電圧ＶＢＢの変動期間には、リフレッシュ周期が短くなり電荷保持性能を維持すると共に、変動期間終了後の周期は長く設定され低消費電力が実現できる。
【００５１】
図６には、リフレッシュ時間計時回路の第１の変形例６ｂを示す。本変形例は図４のリフレッシュ時間計時回路６ａと同じカウンタ部１４とオシレータ部１３を備える。また、オシレータ電流制限回路１２ｂにおいて電源電圧ＶＤＤを分圧してオシレータ部１３のオシレータ回路１５のインバータ負荷駆動電流を制限するＰＭＯＳトランジスタＴ１４、抵抗Ｒ１２、Ｒ１３、そしてＮＭＯＳトランジスタＴ１５の接続部分も同一である。
本変形例では、図４の具体例におけるＮＭＯＳトランジスタＴ１６、インバータ２１に代えて、抵抗Ｒ１３の両端を短絡する手段として、ＰＭＯＳトランジスタＴ１６ｂのソースが抵抗Ｒ１２と抵抗Ｒ１３との接続点に接続され、ＰＭＯＳトランジスタＴ１６ｂのドレインが抵抗Ｒ１３の他端とＮＭＯＳトランジスタＴ１５のドレインとの接続点であるノードＶＮに接続されている。更に、ＰＭＯＳトランジスタＴ１６ｂのゲートには、負側の電源端子を基板電圧ＶＢＢに接続したインバータ２３の出力が接続され、インバータ２３の入力には、同じく負側の電源端子を基板電圧ＶＢＢに接続したインバータ２４の出力が接続され、インバータ２４の入力が基板電圧検出回路１の出力／φＡに接続されている。
【００５２】
次に、本変形例における動作を図７により説明する。通常動作状態での動作は図７の領域（１）に示す部分であり、図４の具体例と同じリフレッシュ周期を計時する。図７の領域（２）に示す部分は、データリテンションモードに移行し基板電圧ＶＢＢの変動時間に対応する／φＡがローレベルである期間であり、インバータ２４、２３の出力が反転してＰＭＯＳトランジスタＴ１６ｂのゲートを基板電圧ＶＢＢの電圧レベルにまで降下させＰＭＯＳトランジスタＴ１６ｂをオンする。抵抗Ｒ１３が短絡され図４の具体例と同様にノードＶＰの電圧が降下、及びノードＶＮの電圧が上昇し、ＰＭＯＳトランジスタＴ１４、及びＮＭＯＳトランジスタＴ１５のゲート・ソース間電圧が大きく設定され、従って、カレントミラー回路の設定電流値が大きく設定され、オシレータ回路１５のインバータの負荷駆動電流が大きくなり、短い周期でのオシレータ部１３の発振が行われるため、リフレッシュ動作も短い周期で行われる。
【００５３】
ここで、ＰＭＯＳトランジスタＴ１６ｂをオンするときのゲート電圧は基板電圧ＶＢＢである。そして、基板電圧ＶＢＢは電源電圧ＶＤＤの降下直後から徐々に浅い電圧になって（図７の領域（２）を参照）、降下後の電源電圧ＶＤＤにより設定される電圧値に収斂していく（図７の領域（３）の電圧値）。従って、ＰＭＯＳトランジスタＴ１６ｂのゲートには、電源電圧ＶＤＤの降下直後に最も低い電圧が印加され、コンダクタンスが最大となり抵抗Ｒ１３の両端を最低の抵抗成分で接続し、その後徐々にコンダクタンスが低下して抵抗成分が大きくなるという動作をする。即ち、電源電圧ＶＤＤの降下直後にはノードＶＰが最低、及びノードＶＮが最大の電圧になり（図７の領域（２）を参照）、カレントミラー回路の電流設定用ＰＭＯＳトランジスタＴ１４、ＮＭＯＳトランジスタＴ１５のゲート・ソース間電圧を大きくして、大きなオシレータ回路１５のインバータ負荷駆動電流を流すことによりリフレッシュ周期を短縮すると共に、基板電圧ＶＢＢが浅くなり電源電圧ＶＤＤとのアンバランスが解消されてくると、ノードＶＰの電圧が上昇、及びノードＶＮの電圧が降下して（図７の領域（２）を参照）、設定電流値を小さくする方向に動作し、周期短縮動作が緩和される方向に動作する。これは、基板電圧ＶＢＢの変動期間内のリフレッシュ周期短縮期間内において、更に、自己バイアス的に調整してリフレッシュ周期を必要以上に短縮しない動作であり、メモリセルの電荷保持性能に適したリフレッシュ周期が得られ、リフレッシュ動作に伴う無駄な電流消費を削減できる。基板電圧ＶＢＢの変動時間が終了し、／φＡがハイレベルに戻れば（図７の領域（３）を参照）ＰＭＯＳトラ ンジスタＴ１６ｂが再びオフされるが、この時の電源電圧ＶＤＤは降下しているのでノードＶＰの電圧は電源電圧ＶＤＤの降下前よりも上昇、及びノードＶＮの電圧は降下前よりも降下して、リフレッシュ周期は降下前より長くなり、データリテンションモードでの消費電流を削減できる。
【００５４】
図８には、リフレッシュ時間計時回路の第２の変形例６ｃを示す。本変形例も図４のリフレッシュ時間計時回路６ａと同じカウンタ部１４、オシレータ電流制限回路１２を持ち、及びオシレータ部１３のオシレータ回路１５を備える。オシレータ回路１５の電源端子への電流供給については図４と同様に負荷駆動電流を制限して供給している点で共通している。更に、オシレータ回路１５の各インバータ２（ｎ）の接地端子には、ＮＭＯＳトランジスタＴ１７、Ｔ１８のドレインが接続されており、ＮＭＯＳトランジスタＴ１７のソースは接地電位に、ＮＭＯＳトランジスタＴ１８のソースは基板電圧ＶＢＢに接続されている。そして、ＮＭＯＳトランジスタＴ１７のゲートには基板電圧検出回路１の出力／φＡが、ＮＭＯＳトランジスタＴ１８のゲートにはインバータ２５を介して／φＡを反転した信号が入力されている。
【００５５】
基板電圧ＶＢＢの変動期間の前後、即ち、／φＡがハイレベルの期間では、ＮＭＯＳトランジスタＴ１７がオン、ＮＭＯＳトランジスタＴ１８がオフし、オシレータ回路１５の各インバータ２（ｎ）の接地端子はＮＭＯＳトランジスタＴ１７を介して接地電位に接続される。また、オシレータ回路１５の各インバータ２（ｎ）の電源端子は、前述の具体例（図４、図５を参照）と同じ構成であり、同様の駆動能力で電流が供給されている。従って、本変形例での／φＡがハイレベルでの動作は、図４の具体例に比して、対接地端子の駆動電流の制限がないが、インバータ２（ｎ）自身の駆動能力を調整すれば実質的に同様な駆動能力を得ることは可能であり、また、電源端子側は同一構成であるので、同一の動作となる（図９の領域（１）、（３）を参照）。
【００５６】
／φＡがローレベルとなると、ＮＭＯＳトランジスタＴ１７がオフし、ＮＭＯＳトランジスタＴ１８がオンしてオシレータ回路１５の各インバータ２（ｎ）の接地端子はＮＭＯＳトランジスタＴ１８を介して基板電圧ＶＢＢに接続される。オシレータ回路１５の各インバータ２（ｎ）の負側の電圧が降下し印加される駆動電圧が大きくなるので、電源端子の負荷駆動電流が大きくなることと相俟って、駆動能力が増し、オシレータ部１３の発振周期が短くなって、リフレッシュ周期も短縮される。更に、負側の電源は基板電圧ＶＢＢであり時間の経過と共に徐々に浅くなっていき（図９の領域（２）を参照）、自己バイアス的に負荷駆動電流が低下してくる。即ち、第１の変形例（図６、図７を参照）と同様に、基板電圧ＶＢＢの変動期間内のリフレッシュ周期短縮期間内において、更に、自己バイアス的に調整してリフレッシュ周期を必要以上に短縮しない動作であり、リフレッシュ動作に伴う無駄な電流消費を削減できる。
尚、本変形例の負荷駆動電流の制限方式として、図６の第１の変形例６ｂの方式を使用することも可能である。
【００５７】
図１０には、リフレッシュ時間計時回路の第３の変形例６ｄを示す。本変形例は、図４のリフレッシュ時間計時回路６ａと同じカウンタ部１４、及びオシレータ部１３のオシレータ回路１５を備える。更に、ＰＭＯＳトランジスタＴ１９とＮＭＯＳトランジスタＴ２０とは、ソース及びドレインの端子を相互に接続してスイッチ回路を構成している。このスイッチ回路の一端がオシレータ回路１５のインバータ列２６の入力端子Ｎ１２に接続され、他端がオシレータ回路１５のインバータ列２６の出力端子Ｎ１３に接続されており、更に、スイッチ回路を構成するＰＭＯＳトランジスタＴ１９のゲートには、基板電圧検出回路１の出力／φＡが、ＮＭＯＳトランジスタＴ２０のゲートには、インバータ２７を介して／φＡが接続されている。
【００５８】
基板電圧検出回路１が基板電圧ＶＢＢの変動期間を検出して／φＡがローレベルになると、上記スイッチ回路をオンしてオシレータ回路１５のノードＮ１２とノードＮ１３を短絡して、この間のインバータ列２６をバイパスする。従って、オシレータ回路１５を構成するインバータ列の段数が削減されることとなり、オシレータ回路１５の発振周期が短くなり、結果としてリフレッシュ周期が短縮される。変動期間が終了し／φＡがハイレベルに反転すれば、インバータ列２６が元に戻り、周期は元に戻る。
【００５９】
図１１には、リフレッシュ時間計時回路の第４の変形例６ｅを示す。本変形例は、図４のリフレッシュ時間計時回路６ａのカウンタ部１４を構成するものと同じカウンタ回路１６とパルス発生回路１７、及びオシレータ回路１５を備えている。更に、ＰＭＯＳトランジスタＴ２１とＮＭＯＳトランジスタＴ２２とのソース及びドレインの端子は相互に接続されてスイッチ回路２８を構成し、その一端をカウンタ回路１６のノードＱｎに、他端をパルス発生回路１７の入力端子に接続される。加えて、ＰＭＯＳトランジスタＴ２３とＮＭＯＳトランジスタＴ２４とのソース及びドレインの端子は相互に接続されてスイッチ回路２９を構成し、その一端をカウンタ回路１６のノードＱｎ−１に、他端をパルス発生回路１７の入力端子に接続される。ここで、カウンタ回路１６のノードＱｎ−１はノードＱｎより低位のビット出力端子であり、図１１では、１ビット低位である。また、ＮＭＯＳトランジスタＴ２２のゲートとＰＭＯＳトランジスタＴ２３のゲートは共に基板電圧検出回路１の出力／φＡに、ＰＭＯＳトランジスタＴ２１のゲートとＮＭＯＳトランジスタＴ２４のゲートは共にインバータ３０を介して／φＡが接続されている。
【００６０】
基板電圧ＶＢＢの変動期間の前後において／φＡがハイレベルの時は、上記スイッチ回路のうちＰＭＯＳトランジスタＴ２３のゲートはハイレベル、ＮＭＯＳトランジスタＴ２４のゲートはローレベルとなり、スイッチ回路２９はオフし、ＰＭＯＳトランジスタＴ２１のゲートはローレベル、ＮＭＯＳトランジスタＴ２２のゲートはハイレベルとなり、スイッチ回路２８はオンする。従って、カウンタ回路１６のノードＱｎのビットでカウントされる周期でリフレッシュ動作が行われる。
【００６１】
基板電圧ＶＢＢの変動期間中において／φＡローレベルになると、スイッチ回路２８及び２９のゲート電圧のレベルが反転するので、スイッチ回路２８はオフし、スイッチ回路２９はオンする。パルス発生回路１７へはカウンタ回路１６のノードＱｎ−１が接続される。Ｑｎ−１はＱｎに対して低位のビットであるのでカウント周期は短縮され、リフレッシュ周期が短縮される。変動期間が終了し／φＡがハイレベルに反転すれば、パルス発生回路１７へのカウンタ出力の接続がＱｎに戻り周期は元に戻る。
【００６２】
図１２には、リフレッシュ時間計時回路の第５の変形例６ｆを示す。本変形例は、図４のリフレッシュ時間計時回路６ａのカウンタ部１４、及びオシレータ回路１５を備えている。そして、ＮＭＯＳトランジスタＴ２５のドレイン及びゲートが電源電圧ＶＤＤに接続され、ソースがＮＭＯＳトランジスタＴ２６のドレイン及びゲートに接続されると共に、ＰＭＯＳトランジスタＴ２７のソースに接続されている。更に、ＮＭＯＳトランジスタＴ２６のソース、及びＰＭＯＳトランジスタＴ２７のドレインが相互に接続されると共に、オシレータ回路１５の各インバータ２（ｎ）の電源端子ＶＯＳＣに接続されている。また、ＰＭＯＳトランジスタＴ２７のゲートには基板電圧検出回路１の出力である／φＡが接続されている。
【００６３】
基板電圧ＶＢＢの変動期間の前後において／φＡがハイレベルの時は（図１３の領域（１）、（３）を参照）、ＰＭＯＳトランジスタＴ２７のゲートはハイレベルであり、ＰＭＯＳトランジスタＴ２７はオフである。従って、オシレータ回路１５の各インバータ２（ｎ）の電源端子ＶＯＳＣには、電源電圧ＶＤＤがＮＭＯＳトランジスタＴ２５及びＮＭＯＳトランジスタＴ２６を介して接続される。この場合の各ＮＭＯＳトランジスタの接続は、いわゆるダイオード接続と称される接続であり、オシレータ回路１５の各インバータ２（ｎ）の電源端子ＶＯＳＣには、電源電流に応じて各ＮＭＯＳトランジスタのダイオード特性で決まる電圧だけ降下した電圧が印加される（図１３の領域（１）、（３）を参照）。
【００６４】
基板電圧ＶＢＢの変動期間中において／φＡローレベルになると（図１３の領域（２）を参照）、ＰＭＯＳトランジスタＴ２７のゲートはローレベルとなり、ＰＭＯＳトランジスタＴ２７はオンとなる。従って、ダイオード接続されたＮＭＯＳトランジスタＴ２６のソース・ドレイン間は短絡され、この部分で発生していた電圧の降下はなくなる。従って、オシレータ回路１５の各インバータ２（ｎ）の電源端子ＶＯＳＣにおける電源電圧ＶＤＤの降下を減らすことができ、通常の動作電源電圧ＶＤＤより高い電圧で駆動することができ（図１３の領域（２）を参照）、リフレッシュ周期が短縮できる。
【００６５】
図１４には、リフレッシュ時間計時回路の第６の変形例６ｇを示す。本変形例は、図４のリフレッシュ時間計時回路６ａのカウンタ部１４、及びオシレータ回路１５を備えている。そして、ＰＭＯＳトランジスタＴ２８とＮＭＯＳトランジスタＴ２９とのソース及びドレインの端子は相互に接続されてスイッチ回路３１を構成し、その一端を電源電圧ＶＤＤに、他端をオシレータ回路１５の各インバータ２（ｎ）の電源端子ＶＯＳＣに接続される。更に、ＰＭＯＳトランジスタＴ３０とＮＭＯＳトランジスタＴ３１とのソース及びドレインの端子は相互に接続されてスイッチ回路３２を構成し、その一端を内部降圧電圧Ｖｉｎｔに、他端をオシレータ回路１５の各インバータ２（ｎ）の電源端子ＶＯＳＣに接続される。また、ＰＭＯＳトランジスタＴ２８のゲートとＮＭＯＳトランジスタＴ３１のゲートは共に基板電圧検出回路１の出力／φＡに、ＮＭＯＳトランジスタＴ２９のゲートとＰＭＯＳトランジスタＴ３０のゲートは共にインバータ３３を介して／φＡが接続されている。ここで、内部降圧電圧Ｖｉｎｔは電源電圧ＶＤＤより低い電圧であり、プロセステクノロジーの進歩に伴い、外部供給電圧をＤＲＡＭ内部で降圧して内部回路の電源電圧ＶＤＤとして使用するものである。
【００６６】
基板電圧ＶＢＢの変動期間の前後において／φＡがハイレベルの時は（図１５の領域（１）、（３）を参照）、ＰＭＯＳトランジスタＴ２８のゲートはハイレベル、ＮＭＯＳトランジスタＴ２９のゲートはローレベルとなり、スイッチ回路３１はオフし、ＰＭＯＳトランジスタＴ３０のゲートはローレベル、ＮＭＯＳトランジスタＴ３１のゲートはハイレベルとなり、スイッチ回路３２はオンする。従って、オシレータ回路１５の各インバータ２（ｎ）の電源端子ＶＯＳＣには、内部降圧電圧Ｖｉｎｔが印加される（図１５の領域（１）、（３）を参照）。
【００６７】
基板電圧ＶＢＢの変動期間中において／φＡローレベルになると、スイッチ回路３１及び３２のゲート電圧のレベルが反転するので、スイッチ回路３１はオンし、スイッチ回路３２はオフする。従って、オシレータ回路１５の各インバータ２（ｎ）の電源端子ＶＯＳＣには、電源電圧ＶＤＤが印加される（図１５の領域（２）を参照）。この期間中には、印加される電源電圧ＶＤＤが大きくなりオシレータ回路１５の発振周期が短くなる結果、リフレッシュ周期が短縮される。
【００６８】
図１６に、リフレッシュ時間計時回路の第７の変形例としてセルアレイブロック選択回路９を示す。本変形例は、図１６におけるリフレッシュ時間計時回路６に代えて、セルアレイブロック選択回路９を設けたものである。セルアレイブロック選択回路９は、入力されたロウアドレスにより選択されるべきセルアレイのブロックを決定する回路である。本説明においては、便宜上メモリセルアレイは６つの領域に分割されているものとし、通常動作においては、この内の一つのブロックが選択されて動作するものとする。図１６において、ロウアドレスの上位ビットをデコードした信号であるＡＤＤａ〜ＡＤＤｃ（図１６においてはＡＤＤａを示す。以下同じ。）が２組のナンドゲート３４、３５に入力されている。一方のナンドゲート３４には、更に、ＡＤＤａ〜ＡＤＤｃを決定するアドレスより１ビット下位のアドレスであるＲＡｎと、基板電圧検出回路１の出力／φＡとが入力されたナンドゲート３６の出力が入力され、また、他方のナンドゲート３５には、ＲＡｎをインバータ４０で反転した信号と、基板電圧検出回路１の出力／φＡとが入力されたナンドゲート３７の出力が入力されている。そして、上記２組のナンドゲート３４、３５の出力はそれぞれにインバータ３８、３９を介して出力信号φＢＬＫ１〜φＢＬＫ６（図１６においては、インバータ３８の出力としてＢＬＫ１、インバータ３９の出力としてＢＬＫ６）が各セルアレイブロックを選択する信号として出力される。
【００６９】
図１６に示されている回路図は、セルアレイブロック選択回路９の１部であり、同様の回路が更に２組ある。そして、デコード信号ＡＤＤｂと下位アドレスＲＡｎに対してはＢＬＫ２、また、デコード信号ＡＤＤｂと下位アドレスＲＡｎの反転信号に対してはＢＬＫ５が出力されるものとする。また、デコード信号ＡＤＤｃと下位アドレスＲＡｎに対してはＢＬＫ３、また、デコード信号ＡＤＤｃと下位アドレスＲＡｎの反転信号に対してはＢＬＫ４が出力されるものとする。
【００７０】
次に、図１６に基づいて回路動作について説明する。通常の動作状態においては、／φＡはハイレベルであり、ナンドゲート３６、３７は下位アドレスＲＡｎの反転信号が出力される。上位アドレスのデコードによりＡＤＤａが選択されると下位アドレスＲＡｎにより一つのブロックが選択される。即ち、下位アドレスＲＡｎがローレベルの場合には、ナンドゲート３６の出力がハイレベルとなり、ＢＬＫ１が選択される。また、下位アドレスＲＡｎがハイレベルの場合には、ナンドゲート３７の出力がハイレベルとなり、ＢＬＫ６が選択される。この時、ＡＤＤｂ、ＡＤＤｃは非選択でありローレベルであるのでＢＬＫ２〜ＢＬＫ５は非選択状態を維持しており、結果として、唯一のブロックのみが選択される。図には示されていないが、ＡＤＤｂ、ＡＤＤｃが選択された場合も同様にＢＬＫ１〜ＢＬＫ６が択一的に選択される。即ち、通常の動作状態では、１つのブロックのみが選択されて、リフレッシュ動作を行う。
【００７１】
データリテンションモードに移行し基板電圧ＶＢＢの変動期間の状態では、／φＡはローレベルとなり、ナンドゲート３６、３７は下位アドレスＲＡｎに関わりなくハイレベルが出力される。従って、上位アドレスのデコードによりＡＤＤａが選択されるとＢＬＫ１、ＢＬＫ６が共に選択されて同時に２つのブロックが選択される。ＡＤＤｂ、ＡＤＤｃは非選択でありＢＬＫ２〜ＢＬＫ５は非選択状態を維持するのは通常の動作状態と同じである。また、ＡＤＤｂ、ＡＤＤｃが選択された場合も同様にＢＬＫ２とＢＬＫ５、ＢＬＫ３とＢＬＫ４がそれぞれ同時に選択される。即ち、データリテンションモードでは、２つのブロックが同時に選択されて、リフレッシュ動作を行う。従って、同時にリフレッシュされるメモリセルの数が増加するので、リフレッシュに周期が短縮するのと同様な効果が得られる。
【００７２】
図１７は本発明を具体化した第２実施形態の半導体記憶装置を示す。図１７の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態はＤＲＡＭにおいて、データリテンションモードへ移行する際の電源電圧ＶＤＤと基板電圧ＶＢＢとのアンバランス期間を設定するために、データリテンションモードに移行したことを外部からの信号により判定し、この判定時点を起点として一定の期間を変動期間として計時することにより行う。そして、この期間中、リフレッシュ動作の周期を短縮したり、あるいは同時に複数のメモリセルをリフレッシュしたりすることにより電荷保持特性の改善を図るものである。本実施形態は、第１実施形態に対して基板電圧ＶＢＢの変動期間を計時する方法の第１の別形態を示したものであり、計時期間中の電荷保持特性を改善する方法は第１実施形態と同じである。ＤＲＡＭ外部からの専用端子 を介してのエントリー信号の入力、あるいは既存端子に入力される信号の特定の組み合わせにより、データリテンションモードにエントリーしたことをデータリテンションモードエントリー判定回路２により検出し、基板電圧ＶＢＢを変動期間を計時するものである。
【００７３】
図１８は、本実施形態に使用される具体例であるデータリテンションモードエントリー判定回路２ａを示す。ＤＲＡＭの外部より入力されたデータリテンションエントリー信号φＤＲはインバータ４１に入力される。インバータ４１の出力はオシレータ回路１５ａの入力段を構成している３入力のノアゲート４２に入力されると共に、後段のノアゲート４３にも入力されている。オシレータ回路１５ａの次段以降は偶数段のインバータ列で構成され、その最終段φＯＳＣはノアゲート４２の入力にフィードバックされることによりオシレータを構成すると共に、オシレータ回路１５ａの出力としてカウンタ回路１６に入力される。このカウンタ回路１６は、第１実施形態、及び本実施形態に使用されるリフレッシュ時間計時回路６ａ〜６ｇの回路と同じものである。カウンタ回路１６の出力Ｑｎはノアゲート４３のもう一つの入力に入力されている。さらに、ノアゲート４３の出力はインバータ４４に入力され、インバータ４４の出力は、オシレータ回路１５ａの入力段であるノアゲート４２に入力されると共にデータリテンションエントリー判定回路２ａの出力となっている。
【００７４】
引き続いて図１９に、データリテンションモードエントリー判定回路の第１の変形例２ｂを示す。本変形例は図１８のデータリテンションモードエントリー判定回路２ａに対して、エントリーの判定に複数の外部信号を使用するため、初段のゲートが３入力のナンドゲート４５で構成されている点が異なる他は、図１８のデータリテンションモードエントリー判定回路２ａと同じである。
【００７５】
次に、図２０に具体的動作を示す。図１８の判定回路２ａの場合にはエントリー信号φＤＲがハイレベルになり、また、図１９の判定回路２ｂの場合にはエントリー信号の全てがハイレベルになると、図示されていないワンショットパルス生成回路により生成されたパルス信号φＲＳＴにより、カウンタ回路１６の全ビットがリセットされＱｎはローレベルとなる。また、インバータ４１の出力、あるいはナンドゲート４５の出力もローレベルであり、ノアゲート４３を介して出力される／φＡがローレベルとなり（図２０の領域（２）を参照）、リフレッシュ周期の短縮を開始する。更に、これと同時に、オシレータ回路１５ａに入力される信号がローレベルとなるためオシレータ回路１５ａは動作を開始し、φＯＳＣが発振動作を行う。φＯＳＣの信号を受けたカウンタ回路１６は、φＯＳＣ信号を所定回数カウントすることにより、出力Ｑｎをハイレベルに反転し、／φＡをハイレベルとして変動期間の計時を完了する（図２０の領域（２）を参照）。
尚、基板電圧ＶＢＢの変動期間の計時期間中に電荷保持の特性を改善する方法は、前述したとおり第１実施形態と同じであるのでここでは説明を省略する。
【００７６】
図２１は本発明を具体化した第３実施形態の半導体記憶装置を示す。図２１の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態はＤＲＡＭにおいて、データリテンションモードへ移行する際の電源電圧ＶＤＤと基板電圧ＶＢＢとのアンバランス期間を設定するために、データリテンションモードに移行する時の電源電圧ＶＤＤの降下を検出する。この検出信号から一定の期間を変動期間として計時することにより、リフレッシュ動作の周期を短縮して電荷保持特性の改善を図るものである。本実施形態は、第１実施形態に対して基板電圧ＶＢＢの変動期間を計時する方法の第２別形態を示したものであり、計時期間中の電荷保持特性を改善する方法は第１実施形態と同じである。電源電圧ＶＤＤの降下からデータリテンションモードにエントリーしたことを検出するＶＤＤ電圧変化検出回路５を備え、この検出信号をデータリテンションエントリー判定回路２ａに入力することにより一定時間を計時して、基板電圧ＶＢＢの変動期間として計時するものである。
【００７７】
図２２は、本実施形態に使用される具体例であるＶＤＤ電圧変化検出回路５を示す。差動増幅回路（比較器）４６、電源電圧ＶＤＤ分圧回路４７、フラット電圧発生回路４８、及び第２実施形態におけると同一のデータリテンションモード判定回路２ａから構成される。
【００７８】
差動増幅回路（比較器）４６は、ＮＭＯＳトランジスタＴ３２のゲートが電源電圧ＶＤＤ分圧回路４７の分圧電圧の出力ノードＮ１４に接続され、ＮＭＯＳトランジスタＴ３３のゲートがフラット電圧発生回路４８の出力ノードＶＦＬＴに接続され、そして、両ＮＭＯＳトランジスタのソースが共通に接続され、差動対を構成している。また、ＮＭＯＳトランジスタＴ３２のドレインにはＰＭＯＳトランジスタＴ３４のドレイン及びゲートが接続されると共に、ＰＭＯＳトランジスタＴ３５のゲートが接続されており、ＰＭＯＳトランジスタＴ３５のドレインはＮＭＯＳトランジスタＴ３３のドレインに接続され、更に、両ＰＭＯＳトランジスタのソースが電源電圧ＶＤＤに接続されて、差動増幅回路４６の能動負荷を構成している。また、差動増幅回路４６のバイアス源としてソースが接地電位に、ゲートが電源電圧ＶＤＤにそれぞれ接続されたＮＭＯＳトランジスタＴ３６のドレインがＮＭＯＳトランジスタＴ３２、Ｔ３３の共通のソースに接続されている。ＰＭＯＳトランジスタＴ３５のドレインとＮＭＯＳトランジスタＴ３３のドレインとの接続点／φＤＲから取り出された比較結果は、インバータを介してデータリテンションモード判定回路２ａのインバータ４１の入力端子に接続される。
【００７９】
電源電圧ＶＤＤ分圧回路４７は、一端が電源電圧ＶＤＤに接続された抵抗Ｒ１４と、一端が接地電位に接続された抵抗Ｒ１５とから構成され、抵抗Ｒ１４とＲ１５との他端同士を接続してノードＮ１４にて分圧された電源電圧ＶＤＤを出力する回路である。
フラット電圧発生回路４８は、電源電圧ＶＤＤに依存しない一定の電圧を出力する回路である。
【００８０】
図２３に差動増幅回路（比較器）４６の比較動作を具体的に示す。図中、領域（１）では電源電圧ＶＤＤがフラット電圧発生回路４８の設定電圧以下であり、同回路の出力電圧ＶＦＬＴは電源電圧ＶＤＤに追従して変化する。電源電圧ＶＤＤの電圧がフラット電圧発生回路４８の設定電圧を越えて上昇し、同回路の動作範囲に移行すると、領域（２）に移行しＶＦＬＴ電圧は設定された一定電圧を示す。以後、電源電圧ＶＤＤが更に上昇してもフラット電圧発生回路４８は一定のＶＦＬＴ電圧の出力を続ける。一方、電源電圧ＶＤＤ分圧回路４７は、電源電圧ＶＤＤを抵抗分圧した電圧をＮ１４に出力するので、Ｎ１４は電源電圧ＶＤＤに比例して上昇する。ＶＦＬＴ電圧とＮ１４電圧とは特定の電源電圧ＶＤＤで等しくなり、電源電圧ＶＤＤがそれよりも低ければＶＦＬＴ電圧がＮ１４電圧よりも高く、電源電圧ＶＤＤが高ければＶＦＬＴ電圧がＮ１４電圧よりも低い状態になる。従って、差動増幅回路（比較器）４６の出力はＮ１４電圧とＶＦＬＴ電圧とが等しくなる特定の電源電圧ＶＤＤを境界にして反転する。即ち、図中、領域（１）及び（２）では、ＶＦＬＴ電圧に比してＮ１４電圧が低く差動増幅回路（比較器）４６の出力／φＤＲはローレベルを出力し、領域（３）では、ＶＦＬＴ電圧に比してＮ１４電圧が高く差動増幅回路（比較器）４６の出力／φＤＲはハイレベルを出力する。
【００８１】
通常動作での電源電圧ＶＤＤが領域（３）に、そして、データリテンションモードでの電源電圧ＶＤＤが領域（２）にくるようにＶＦＬＴ電圧、Ｎ１４電圧を設定しておけば、データリテンションモードへの移行による電源電圧ＶＤＤの降下により、図中、ＶＤＤ電圧変化検出回路５の状態が領域（３）から領域（２）に遷移し、／φＤＲがローレベルに反転して次段のデータリテンションモード判定回路２ａにおいて計時が開始される。
【００８２】
尚、計時する回路は、第２実施形態（図１７参照）に使用される具体例であるデータリテンションモードエントリー判定回路２ａ（図１８参照）と同一であるので説明は省略する。また、基板電圧ＶＢＢの変動期間の計時期間中に電荷保持の特性を改善する方法は、前述したとおり第１実施形態と同じであるので本項においては説明を省略する。
【００８３】
図２４は本発明を具体化した第４実施形態の半導体記憶装置を示す。図２４の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態はＤＲＡＭにおいて、データリテンションモードへ移行する際の電源電圧ＶＤＤと基板電圧ＶＢＢとのアンバランス期間を解消するために、データリテンションモードへの移行を検出した際、電源電圧ＶＤＤに降下に伴う基板電圧ＶＢＢの上昇を補助することにより電源電圧ＶＤＤの変化に追従させて、両電圧のバランスを保つことにより、電荷保持特性の維持を図るものである。本実施形態は、第１〜第３実施形態とは異なり、データリテンションモードへの移行期の過渡的な電荷保持特性の悪化自体を解消するものである。図２４において、基板電圧検出回路１、データリテンションエントリー判定回路２、あるいはＶＤＤ電圧変化検出回路５等により基板電圧ＶＢＢが変動したことを示す検出信号を受け、基板電圧変化補助回路８を動作させる。
【００８４】
図２５は、本実施形態に使用される具体例を示す。本具体例の基板電圧変化補助回路８は、複数のＮＭＯＳトランジスタＴ４１〜Ｔ４Ｎで構成され、そのゲートには共通に、基板電圧検出回路１、データリテンションエントリー判定回路２、あるいはＶＤＤ電圧変化検出回路５のいずれかの回路の出力／φＡがインバータ４９を介して入力される。更に、ＮＭＯＳトランジスタＴ４１〜Ｔ４Ｎのドレインは接地電位に接続され、ソースは基板電圧ＶＢＢに接続される。また、ＮＭＯＳトランジスタＴ４１〜Ｔ４Ｎは、チップ内に均等に分散して配置されている。
【００８５】
通常動作状態においては／φＡはハイレベルであるので、ＮＭＯＳトランジスタＴ４１〜Ｔ４Ｎはオフしている。データリテンションモードへの移行により基板電圧ＶＢＢの変動期間として／φＡがローレベルを出力すると、ＮＭＯＳトランジスタＴ４１〜Ｔ４Ｎはオンし、基板電圧ＶＢＢを接地電位に短絡する。電源電圧ＶＤＤの降下により基板電圧ＶＢＢが浅くシフトする場合に、基板電圧ＶＢＢを接地電位に短絡することにより、基板電圧発生回路３０４の駆動能力を補助してメモリセル領域の基板部の大きな容量成分Ｃｓｕｂを急速に放電することができ、データリテンションモードへの移行時の過渡期間においても電源電圧ＶＤＤと基板電圧ＶＢＢのバランスを良好に保つことができる。また、短絡用ＮＭＯＳトランジスタＴ４１〜Ｔ４Ｎをチップ内に均等に分散配置することにより、基板電圧ＶＢＢを均等に変化することができ、局所的な電圧のアンバランスも防止することができる。
【００８６】
図２６は本発明を具体化した第５実施形態の半導体記憶装置を示す。図２６の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態は、電源電圧ＶＤＤを内部にて降圧して内部降圧電圧Ｖｉｎｔとして使用するタイプのＤＲＡＭにおけるものであり、データリテンションモードへ移行する際の内部降圧電圧Ｖｉｎｔと基板電圧ＶＢＢとのアンバランス期間を解消するために、データリテンションモードへの移行を検出した際、基板電圧ＶＢＢの上昇に追従させて内部降圧電圧Ｖｉｎｔの変化を遅らせる。それにより、両者の電圧のバランスを維持して電荷保持特性の維持を図るものである。本実施形態は、第１〜第３実施形態とは異なり、第４実施形態と同様にデータリテンションモードへの移行期の過渡的な電荷保持特性の悪化自体を解消するものである。尚、基板電圧ＶＢＢの変動期間を検出、あるいは計時する方法については第１〜第３実施形態と同じであり、基板電圧検出回路１、データリテンションエントリー判定回路２、あるいはＶＤＤ電圧変化検出回路５等により基板電圧ＶＢＢの変動したことを示す検出信号を受ける。その出力信号／φＡが電圧制御機能付の内部降圧電圧発生回路３に入力されている。
【００８７】
図２７は、本実施形態に使用される具体例である電圧制御機能付の内部降圧電圧回路３を示す。内部降圧電圧用基準電圧回路５０、内部降圧電圧出力回路５１、内部降圧電圧設定回路５２、差動増幅回路（比較器）５３、パルス発生回路１７ａからなり、パルス発生回路１７ａは第１実施形態におけるリフレッシュ時間計時回路６ａに使用した回路と同様の回路である（図４参照）。
【００８８】
内部降圧電圧出力回路５１のＮＭＯＳトランジスタＴ４３、及び内部降圧電圧設定回路５２のＮＭＯＳトランジスタＴ４５のドレインは共に電源電圧ＶＤＤに接続されており、ゲートは共に内部降圧電圧用基準電圧回路５０の出力であるＶＲＥＦに接続されている。また、ＮＭＯＳトランジスタＴ４３のソースはＮＭＯＳトランジスタＴ４４のドレインに接続されると共に、ＮＭＯＳトランジスタＴ４４のソースは接地電位に、ゲートは差動増幅回路（比較器）５３の出力ノードＮ１５及びＮＭＯＳトランジスタＴ５１のドレインに接続されて内部降圧電圧出力回路５１を構成しており、ＮＭＯＳトランジスタＴ４３のソースが内部降圧電圧Ｖｉｎｔとして差動増幅回路（比較器）５３の入力であるＮＭＯＳトランジスタＴ４７のゲートに接続されると共に、チップ内のセルアレイ及び内部回路５４に供給されている。一方、ＮＭＯＳトランジスタＴ４５のソースは抵抗Ｒ１６を介して接地電位に接続されて内部降圧電圧設定回路５２を構成している。更に、ＮＭＯＳトランジスタＴ４５のソースは差動増幅回路（比較器）５３の入力であるＮＭＯＳトランジスタＴ４６のゲートに接続される。
【００８９】
差動増幅回路（比較器）５３は、ＮＭＯＳトランジスタＴ４５のソースが入力されるＮＭＯＳトランジスタＴ４６が負の入力端子を構成し、ＮＭＯＳトランジスタＴ４３のソースであるＶｉｎｔが入力されるＮＭＯＳトランジスタＴ４７が正の入力端子を構成し、両入力ＮＭＯＳトランジスタのソースが共通に接続され、差動対を構成している。また、ＮＭＯＳトランジスタＴ４７のドレインにはＰＭＯＳトランジスタＴ４９のドレイン及びゲートが接続されると共に、ＰＭＯＳトランジスタＴ４８のゲートが接続されており、ＰＭＯＳトランジスタＴ４８のドレインはＮＭＯＳトランジスタＴ４６のドレインに接続され、差動増幅回路（比較器）５３の出力Ｎ１５としてＮＭＯＳトランジスタＴ４４のゲート及びＮＭＯＳトランジスタＴ５１のドレインに接続される。また、ＰＭＯＳトランジスタＴ４８、Ｔ４９のソースは電源電圧ＶＤＤに接続されて、差動増幅回路の能動負荷を構成している。更に、差動増幅回路のバイアス源としてソースが接地電位に、ゲートがインバータ５５の出力にそれぞれ接続されたＮＭＯＳトランジスタＴ５０のドレインがＮＭＯＳトランジスタＴ４６、Ｔ４７の共通のソースに接続され差動増幅回路（比較器）にバイアス電流を供給している。そして、負の入力端子であるＮＭＯＳトランジスタＴ４６のゲート電圧が、正の入力端子であるＮＭＯＳトランジスタＴ４７のゲート電圧に比して、高い場合に出力ノードＮ１５はローレベルを出力し、低い場合にはハイレベルを出して差動増幅（比較）動作を行う。
【００９０】
パルス発生回路１７ａは、／φＡ信号を受け、その出力はインバータ５５とＮＭＯＳトランジスタＴ５１のゲートに接続されている。また、ＮＭＯＳトランジスタＴ５１のソースは接地電位に接続されている。
【００９１】
次に、具体的な回路動作について、図２８に沿って説明する。図中、領域（１）は通常の動作状態である。電源電圧ＶＤＤは高く基板電圧ＶＢＢは深く設定されており、また、内部降圧電圧Ｖｉｎｔも通常動作に合わせた電圧に設定されている。半導体記憶装置は、この状態で動作をする。
【００９２】
データリテンションモードに移行すると電源電圧ＶＤＤは降下し、／φＡはローレベルに反転し、図中、領域（２）に移る。基板電圧ＶＢＢの設定値は電源電圧ＶＤＤに合わせ て浅くなるが、基板の容量成分のため電圧値の上昇は緩やかである。同様に、内部降圧電圧Ｖｉｎｔも内部降圧電圧用基準電圧回路５０の出力ＶＲＥＦの電圧値が電源電圧ＶＤＤに合わせて降下するが、セルアレイ及び内部回路５４に供給されており大きな容量成分に接続されているので電圧値の降下は緩やかである。また、この時のパルス発生回路１７ａの出力はハイレベルであるので、ＮＭＯＳトランジスタＴ５１はオン、インバータ５５を介してＮＭＯＳトランジスタＴ５０はオフに保持され、差動増幅回路（比較器）５３の出力Ｎ１５はＮＭＯＳトランジスタＴ５１によりローレベルに引き抜かれてＮＭＯＳトランジスタＴ４４はオフを保ち、内部降圧電圧Ｖｉｎｔの引き抜きは補助されず、基板電圧ＶＢＢとのバランスを取りながら緩やかに変化する。
【００９３】
そして、基板電圧ＶＢＢの変動期間が終了し、／φＡがハイレベルに反転して図中、領域（３）に移ると、パルス発生回路１７ａは遅延素子１８ａの遅延時間に応じてナンドゲート１９ａから負パルスを出力する。この期間、ＮＭＯＳトランジスタＴ５１がオフになり、また同時に、インバータ５５を介してＮＭＯＳトランジスタＴ５０はオンになって差動増幅回路（比較器）５３が活性状態となり、内部降圧電圧Ｖｉｎｔ（ＮＭＯＳトランジスタＴ４７のゲート）と内部降圧電圧設定回路５２の設定値（ＮＭＯＳトランジスタＴ４６のゲート）との比較動作を行う。この時点では、内部降圧電圧Ｖｉｎｔの方が高いので差動増幅回路（比較器）５３の出力Ｎ１５はハイレベルとなり、ＮＭＯＳトランジスタＴ４４をオンして、電圧値が迅速に引き下げられ、電源電圧ＶＤＤの降下による設定値に速やかにバランスする。
【００９４】
以上により、電源電圧ＶＤＤを内部にて降圧して内部降圧電圧Ｖｉｎｔとして使用するタイプにおいて、データリテンションモードへ移行する際の電源電圧ＶＤＤの降下による基板電圧ＶＢＢの変動期間に追従させて内部降圧電圧Ｖｉｎｔの変化を遅らせることにより、両電圧のバランスを維持して電荷保持特性の悪化自体を解消することができる。
【００９５】
尚、ＮＭＯＳトランジスタＴ４４をチップ内に均等に分散して配置すれば、内部降圧電圧Ｖｉｎｔをチップ内で均等且つ迅速に変化させることができ、局所的な電圧のアンバランスを防止することができる。
【００９６】
図２９は本発明を具体化した第６実施形態の半導体記憶装置を示す。図２９の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態はＤＲＡＭにおいて、データリテンションモードから復帰する際の電源電圧ＶＤＤと基板電圧ＶＢＢとのアンバランス期間を解消するために、データリテンションモードからの復帰を検出した際、電源電圧ＶＤＤの上昇に伴う基板電圧ＶＢＢの降下を補助することにより電源電圧ＶＤＤの変化に追従させて、両電圧のバランスを保つことにより、電荷保持特性の維持を図るものであり、過渡的な電荷保持特性の悪化自体を解消するものである。図２９において、データリテンションイグジット検出回路７によりデータリテンションモードから復帰したことを検出して、基板電圧発生補助回路４ａ、あるいは基板電圧発生回路４ｂを動作させ、基板電圧ＶＢＢの供給能力を一時的に強化する。
【００９７】
図３０は、本実施形態に使用される具体例であるデータリテンションイグジット検出回路７ａを示す。フラット電圧発生回路４８は第３実施形態にて使用したものと（図２２、図２３参照。）、差動増幅回路（比較器）５６、５７は第５実施形態にて使用した差動増幅回路（比較器）５３（図２７参照。）と同じ構成である。本検出回路は、電源電圧ＶＤＤの上昇に際して、負のパルス／φＡを発生する回路である。
【００９８】
差動増幅回路（比較器）５６の負の入力端子には、フラット電圧発生回路４８からの出力ＶＦＬＴが接続され、正の入力端子には、電源電圧ＶＤＤに一端が接続された抵抗Ｒ１９と、一端が接地電位に接続された抵抗Ｒ２０とが互いに接続されて入力されている（ノ ードＮ１８）。また、バイアス電流源であるＮＭＯＳトランジスタＴ５２は、ドレインが両入力ＮＭＯＳトランジスタのソースに、ソースが接地電位に接続されると共に、ゲートが電源電圧ＶＤＤに接続されている。更に、差動増幅回路（比較器）５６の出力φ１は、インバータを２段介して、ナンドゲート５８に入力されている。
【００９９】
差動増幅回路（比較器）５７の負の入力端子には、フラット電圧発生回路４８からの出力ＶＦＬＴに一端が接続された抵抗Ｒ１７と、一端が接地電位に接続された抵抗Ｒ１８とが互いに接続されて入力されている（ノードＮ１７）。また、正の入力端子には、電源電圧ＶＤＤに一端が接続された抵抗Ｒ２１と、一端が基板電圧ＶＢＢに接続された抵抗Ｒ２２とが互いに接続されて入力されている（ノードＮ１９）。そして、バイアス電流源であるＮＭＯＳトランジスタＴ５３は、ドレインが両入力ＮＭＯＳトランジスタのソースに、ソースが接地電位に接続されると共に、ゲートがインバータ５９の出力に接続されており（ノードφ３）、このインバータ５９はナンドゲート５８の出力を受けている。更に、差動増幅回路（比較器）５７の出力φ２は、ナンドゲート５８に入力されている。また、ノードφ３は、インバータ６０を介して／φＡとして基板電圧発生補助回路４ａ、あるいは基板電圧発生回路４ｂに入力されている。
【０１００】
次に、具体的な回路動作について、図３１に沿って説明する。図中、領域（１）はデータリテンションモードでの動作状態である。電源電圧ＶＤＤは低く、基板電圧ＶＢＢは浅く設定されている。この状態で低消費電力にてリフレッシュ動作を行っている。この状態では、差動増幅回路（比較器）５６の正の入力端子であるノードＮ１８は、負の入力端子であるＶＦＬＴより低く設定されており、差動増幅回路（比較器）５６の出力φ１はローレベルである。従って、ナンドゲート５８の入力もローレベルとなり、φ３もローレベルとなって、差動増幅回路（比較器）５７は非活性状態のままハイレベルを維持している（図中、領域（１））。
【０１０１】
データリテンションモードから復帰すると電源電圧ＶＤＤは上昇し、差動増幅回路（比較器）５６の正の入力端子であるノードＮ１８も上昇するが、負の入力端子であるＶＦＬＴは一定電圧を出力しているので、差動増幅回路（比較器）５６の出力φ１は反転してハイレベルを出力する。一方、差動増幅回路（比較器）５７は、移行直後は基板電圧ＶＢＢが浅いまま電源電圧ＶＤＤが上昇するのでノードＮ１９は上昇すると共に、φ１の反転によりナンドゲート５８及びインバータ５９を介してφ３がハイレベルとなって動作を開始するので、出力φ２はハイレベルを維持し続ける。この時、φ３がハイレベルゆえ、インバータ６０を介して／φＡがローレベルとなる。
【０１０２】
電源電圧ＶＤＤの上昇によりノードＮ１９は一旦上昇するが、その後の時間経過と共に、基板電圧ＶＢＢが徐々に深くなり、ノードＮ１９が徐々に降下する。そして、差動増幅回路（比較器）５７の負の入力端子であるノードＮ１７の電圧レベルを下回ると、差動増幅回路（比較器）５７の出力φ２が反転してローレベルとなるので、ナンドゲート５８及びインバータを２段介して、／φＡはハイレベルに反転する。以上の動作により、電源電圧ＶＤＤの上昇をトリガとして／φＡに負のパルスが出現する（図中、領域（２））。
【０１０３】
図３２は、本実施形態に使用されるデータリテンションイグジット検出回路の第１の変形例７ｂを示す。第２実施形態におけるデータリテンションモードエントリー判定回路２ａにおけるインバータ４１を削除した構成であり、ＤＲＡＭ外部からの専用端子を介してのデータリテンションモード設定信号をトリガとするものである。イグジット時を捉える必要からデータリテンションモードエントリー判定回路２ａとは反転した信号で動作する構成である。尚、詳細な回路動作については、前述のデータリテンションモードエントリー判定回路２ａと同様であり、ここでの説明は省略する。
【０１０４】
図３３は、本実施形態に使用されるデータリテンションイグジット検出回路の第２の変形例７ｃを示す。第２実施形態におけるデータリテンションモードエントリー判定回路２ｂに対してインバータ６１を追加した構成である。上述の第１の変形例（図３２）と同趣旨のものであり、ＤＲＡＭの既存端子に入力される信号の特定な組み合わせにより、データリテンションモードを設定する場合に有効である。尚、詳細な回路動作については、前述のデータリテンションモードエントリー判定回路２ｂと同様であり、ここでの説明は省略する。
【０１０５】
次に、データリテンションイグジット検出回路７ａ〜７ｃから出力された／φＡのローパルスを受け、基板電圧ＶＢＢの発生を補強する回路の具体例について説明する。まず、具体例として基板電圧発生補助回路４ａについて図３４に示す。
【０１０６】
図３４には、従来から使用されている基板電圧発生回路３０４も合わせて表してある。基板電圧発生回路３０４はポンピング回路４０１とオシレータ回路４０２とから構成されている。さらに、ポンピング回路４０１は、ポンピングロジック４１０、ＮＭＯＳスイッチ４１１、ポンプ用ＰＭＯＳキャパシタ４１２、ＮＭＯＳダイオード４１３から構成されている。オシレータ４０２の発振に合わせ、ポンピングロジック４１０の２つの出力が交互にスイッチングすることにより基板電圧ＶＢＢから電荷をくみ出すことにより負電圧を生成している。即ち、ＮＭＯＳスイッチ４１１をオンしてＮＭＯＳダイオード４１３のカソード側を接地電位にプリチャージし、次のサイクルで、ポンプ用ＰＭＯＳキャパシタ４１２を負側に引っ張ることによりＶＢＢ端子からＮＭＯＳダイオード４１３を介して電荷をくみ出して負の電圧を生成している。
【０１０７】
基板電圧発生補助回路４ａは、同ポンピング回路４０１のオシレータ入力にノアゲート６３を入力している。ノアゲート６３は、オシレータ４０２からの信号と、前記／φＡが入力されている。通常の動作状態では、／φＡはハイレベルでありノアゲートの出力はローレベルに固定され、基板電圧発生補助回路４ａ内のポンピング回路４０１は停止状態にある。上記の説明のように、／φＡがローパルスを発生したときに、同ポンピング回路４０１が動作を開始し、通常動作におけるポンピング回路４０１に加わり、基板電圧ＶＢＢ発生の動作するので基板電圧発生回路３０４の駆動能力が実効的に強化され、電源電圧ＶＤＤの上昇に追従して基板電圧ＶＢＢを変化させることができる。
【０１０８】
図３５に、変形例である基板電圧発生補助回路４ｂを示す。本変形例は、／φＡがローパルスのときのみ、オシレータ周期を短縮して基板電圧発生回路の能力を強化する構成である。この構成は、第１実施形態におけるリフレッシュ時間計時回路の第３の変形例６ｄと同じ構成を備える（図１０参照）。第１実施形態においてリフレッシュ周期を短縮するために、オシレータ回路１５の発振周期を短縮した構成と同様の構成を基板電圧発生回路のポンピング周波数を高める目的に適用したものである。オシレータ４０２を構成するインバータ列の段数を削減することにより発信周波数を高めている。詳細な説明については省略する。
【０１０９】
図３６は本発明を具体化した第７実施形態の半導体記憶装置を示す。図３６の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態は、電源電圧ＶＤＤを内部にて降圧して内部降圧電圧Ｖｉｎｔとして使用するタイプのＤＲＡＭにおけるものであり、データリテンションモードへの移行及び同モードからの復帰の際、内部降圧電圧Ｖｉｎｔと基板電圧ＶＢＢとのアンバランス期間を解消するために、基板電圧ＶＢＢの変動に合わせて内部降圧電圧Ｖｉｎｔを変化させる。即ち、同モードへの移行に際しては、基板電圧ＶＢＢの上昇に合わせて内部降圧電圧Ｖｉｎｔを降下させ、復帰に際しては、基板電圧ＶＢＢの降下に合わせて内部降圧電圧Ｖｉｎｔを上昇させる。それにより、両電圧のバランスを維持して電荷保持特性の維持を図る ものである。本実施形態は第４〜６の実施形態と同様、過渡的な電荷保持特性の悪化自体を解消するものである。図３６においては、電圧制御機能付の内部降圧電圧回路３ａを備え、基板電圧ＶＢＢに応じた内部降圧電圧Ｖｉｎｔを出力する構成となっている。
【０１１０】
図３７においては、本実施形態に使用される具体例である電圧制御機能付の内部降圧電圧回路３ａである。内部降圧電圧用基準電圧回路５０、内部降圧電圧出力回路５１ａ、内部降圧電圧設定回路５２ａ、差動増幅回路（比較器）５３ａから構成されている。
【０１１１】
内部降圧電圧出力回路５１ａのＰＭＯＳトランジスタＴ５４のゲートは差動増幅回路（比較器）５３ａの出力Ｎ２０に、ソースは電源電圧ＶＤＤに接続され、ドレインは抵抗Ｒ２３の一端に接続されて内部降圧電圧Ｖｉｎｔを出力している。抵抗Ｒ２３の他端は、他端を接地電位に接続された抵抗Ｒ２４の一端に接続されると共に、内部降圧電圧ＶｉｎｔのモニターノードＮ２２として差動増幅回路（比較器）５３ａにフィードバックされる。
【０１１２】
内部降圧電圧設定回路５２ａのＰＭＯＳトランジスタＴ５５のソースは内部降圧電圧用基準電圧回路５０の出力ＶＲＥＦに接続され、ドレインはＰＭＯＳトランジスタＴ５６のソースに接続されて設定電圧Ｎ２１を出力している。また、ＰＭＯＳトランジスタＴ５６のドレイン及びゲートは接地電位に、ＰＭＯＳトランジスタＴ５５のゲートは基板電圧ＶＢＢに接続されている。
【０１１３】
差動増幅回路（比較器）５３ａは、ゲートに内部降圧電圧設定回路５２ａの出力Ｎ２１が入力されるＮＭＯＳトランジスタＴ５７のソースと、ゲートに内部降圧電圧出力回路５１ａからのフィードバック信号が入力されるＮＭＯＳトランジスタＴ５８のソースとが共通に接続され、差動対を構成している。また、ＮＭＯＳトランジスタＴ５８のドレインにはＰＭＯＳトランジスタＴ６０のドレイン及びゲートが接続されると共にＰＭＯＳトランジスタＴ５９のゲートが接続されており、ＰＭＯＳトランジスタＴ５９のドレインはＮＭＯＳトランジスタＴ５７のドレインに接続され、差動増幅回路（比較器）５３ａの出力Ｎ２０として前述の内部降圧電圧出力回路５１ａのＰＭＯＳトランジスタＴ５４のゲートに接続される。また、ＰＭＯＳトランジスタＴ５９、Ｔ６０のソースは共に電源電圧ＶＤＤに接続されて、差動増幅回路（比較器）５３ａの能動負荷を構成している。更に、バイアス源としてソースが接地電位に、ゲートが電源電圧ＶＤＤにそれぞれ接続されたＮＭＯＳトランジスタＴ６１のドレインがＮＭＯＳトランジスタＴ５７、Ｔ５８のソースに接続されている。
【０１１４】
次に、具体的な回路動作について説明する。内部降圧電圧設定回路５２ａのＰＭＯＳトランジスタＴ５５は、ソースに印加される一定電圧のＶＲＥＦに対してゲートに印加される負電圧のＶＢＢの大きさに応じてコンダクタンスが決定され、ＰＭＯＳトランジスタＴ５６を介して接地電位に電流が流れる。従って、ＰＭＯＳトランジスタＴ５５の電流能力に整合してＰＭＯＳトランジスタＴ５６が電流を流すことができるように、自己バイアスされてノードＮ２１の電圧が定まる。即ち、ＶＢＢ電圧が深くなると、ＰＭＯＳトランジスタＴ５５のコンダクタンスが大きくなり、これとバランスを取るようにＰＭＯＳトランジスタＴ５６のコンダクタンスを大きくするためノードＮ２１の電圧は上昇する。逆に、ＶＢＢ電圧が浅くなると、小さいコンダクタンスのＰＭＯＳトランジスタＴ５５に合わせて、ＰＭＯＳトランジスタＴ５６のコンダクタンスも小さくてよいのでノードＮ２１の電圧は降下する。負電圧であるＶＢＢ電圧が深くなれば、正電圧のノードＮ２１は上昇し、浅くなれば降下して、ＶＢＢ電圧に応じて制御される。
【０１１５】
更に、差動増幅回路（比較器）５３ａは内部降圧電圧出力回路５１ａと共に、フィードバック回路を構成しており、差動増幅回路（比較器）５３ａの両入力が常に同じ電圧になるように制御される。即ち、ノードＮ２１が上昇しノードＮ２２より大きくなると、差動対を構成するＮＭＯＳトランジスタＴ５７とＴ５８では、Ｔ５７を介してバイアス電流が流れることとなり、出力Ｎ２０をローレベルに引き下げる。これは、内部降圧電圧出力回路５１ａのＰＭＯＳトランジスタＴ５４をオンさせ、内部降圧電圧Ｖｉｎｔ、そして、ノードＮ２２を上昇させる。この状態はノードＮ２２がノードＮ２１に等しくなるまで続く。逆に、ノードＮ２１が降下しノードＮ２２より小さくなると、差動対を構成するＮＭＯＳトランジスタＴ５７とＴ５８では、Ｔ５８を介してバイアス電流が流れることとなり、ＰＭＯＳトランジスタＴ６０を介してＰＭＯＳトランジスタＴ５９から電流が供給され、出力Ｎ２０はハイレベルに上昇する。これは、内部降圧電圧出力回路５１ａのＰＭＯＳトランジスタＴ５４をオフさせ、内部降圧電圧Ｖｉｎｔは半導体記憶装置内の内部回路に消費され降下し、ノードＮ２２を降下させる。この状態はノードＮ２２がノードＮ２１に等しくなるまで続く。上記の動作を繰り返し、最終的にノードＮ２１とノードＮ２２とが等しくなってバランスする。尚、この時の電圧関係は、
Ｖｉｎｔ＝（（Ｒ２３＋Ｒ２４）／Ｒ２４）×Ｖ（Ｎ２１）
であり、適当にＲ２３、Ｒ２４、Ｖ（Ｎ２１）を設定すれば、ＶＢＢ電圧に対して最適なＶｉｎｔ電圧が得られる。
【０１１６】
本実施形態は、基板電圧ＶＢＢの変動に対し、常時バランスのとれた最適な内部降圧電圧Ｖｉｎｔが得られるので、データリテンションモードへの移行及び同モードからの復帰の際の基板電圧ＶＢＢの変動による過渡的な電荷保持特性の悪化自体を解消できるものである。
【０１１７】
以上説明した第１〜７の実施形態は、それぞれ単独に使用できることはもちろんであるが、複数の形態を同時に使用して実施することも可能である。特に、第１〜５の実施形態と第６、７実施形態とを組み合わせて使用すれば、データリテンションモードへの移行及び同モードからの復帰の双方の動作において、メモリセルの電荷保持特性を共に改善でき好適である。
【０１１８】
以上詳細に説明したとおり、本実施形態に係る半導体記憶装置では、データリテンションモードへの移行の際、電源電圧ＶＤＤ、あるいは内部降圧電圧Ｖｉｎｔの降下による基板電圧ＶＢＢの変動期間における過渡的なメモリセルの電荷保持特性の劣化を、変動期間の検出、あるいは計時により、回復、または、解消することができる。また、データリテンションモードからの復帰の際、電源電圧ＶＤＤ、あるいは内部降圧電圧Ｖｉｎｔの上昇による基板電圧ＶＢＢの変動期間における過渡的なメモリセルの電荷保持特性の劣化を、変動期間の検出、あるいは計時により、回復、または、解消することもできる。これにより、データリテンションモードにおいて、電源電圧ＶＤＤ、あるいは内部降圧電圧Ｖｉｎｔを降下させた状態で、長いリフレッシュ周期で動作させることができ、低消費電力化に最適である。また、本発明は、通常動作状態とデータリテンションモードとの間の過渡的な期間のみに限定されて効果を奏するものではなく、その他の電源電圧ＶＤＤ、あるいは内部降圧電圧Ｖｉｎｔと基板電圧ＶＢＢとの間のアンバランスな電圧状態においても同様な効果を奏するものである。
尚、本発明は前記の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形が可能であることはもちろんである。
【０１１９】
【発明の効果】
以上説明したとおり、請求項１に記載の半導体記憶装置では、第１の動作モードから第２の動作モードへ動作モードが遷移して電源電圧が降下する際の基板電圧の変動期間中に、リフレッシュ制御部は、所定周期よりも短縮された第１周期でリフレッシュ動作を実行するようにリフレッシュ部を制御する。これにより、電源電圧の降下後の基板電圧の変動期間におけるメモリセルの電荷保持特性の悪化を防止することが可能となる。
そして、リフレッシュ制御部は基板電圧の変動期間中に、基板電圧に応答して第１周期を長くするので、リフレッシュ動作を必要以上に短縮せず、基板電圧に対応したメモリセルの電荷保持性能に適した周期でリフレッシュ動作を実行することができ、リフレッシュ動作に伴う無駄な電流消費を削減することが可能である。
【０１２０】
【０１２１】
【０１２２】
【０１２３】
【０１２４】
【０１２５】
【０１２６】
【０１２７】
【０１２８】
（付記）
（１） 本願に係る半導体記憶装置においては、第１の電源電圧で動作する第１の動作モードと、第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュ動作を実行する第２の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、メモリセルのリフレッシュ動作を第１の動作モードにおいて所定周期で行うリフレッシュ部とを有する半導体記憶装置において、第１の動作モードから第２の動作モードへ遷移する際の基板電圧の変動期間中に、所定周期よりも短縮された第１周期でリフレッシュ動作を実行するようにリフレッシュ部を制御するリフレッシュ制御部とを備えることが望ましい。
【０１２９】
前記（１）の半導体記憶装置によれば、第１の動作モードから第２の動作モードへ動作モードが遷移して電源電圧が降下する際の基板電圧の変動期間中に、リフレッシュ制御部は、所定周期よりも短縮された第１周期でリフレッシュ動作を実行するようにリフレッシ ュ部を制御する。これにより、電源電圧の降下後の基板電圧の変動期間におけるメモリセルの電荷保持特性の悪化を防止することが可能となる。
【０１３０】
（２） 本願に係る半導体記憶装置においては、（１）の半導体記憶装置において、リフレッシュ制御部は、変動期間が経過した後、所定周期よりも長い第２周期でリフレッシュ動作を実行するようにリフレッシュ部を制御することが望ましい。
【０１３１】
前記（２）の半導体記憶装置によれば、リフレッシュ動作の周期は、電源電圧の降下により基板電圧が変動する期間が経過した後は、所定周期よりも長い第２周期となるので、低消費電流でのリフレッシュ動作が可能となる。
従って、データリテンションモードへの移行後の基板電圧変動期間におけるデータの消失を防止しながら、変動期間経過後のリフレッシュ周期を長く設定して、同モードでの低消費電力動作を可能とする。
【０１３２】
（３） 本願に係る半導体記憶装置においては、（２）の半導体記憶装置において、変動期間中に所定周期を短縮して第１周期を設定する周期設定回路を備え、リフレッシュ制御部は、周期設定回路により設定された第１周期でリフレッシュ動作を行うようにリフレッシュ部を制御することが望ましい。
【０１３３】
前記（３）の半導体記憶装置によれば、電源電圧の降下による基板電圧の変動期間中には、所定周期よりも短縮された第１周期でリフレッシュ動作を行うので、この期間のメモリセルの電荷保持特性の悪化を防止することが可能となる。
【０１３４】
（４） 本願に係る半導体記憶装置においては、（３）の半導体記憶装置において、第１周期は、周期設定回路に印加される駆動電源電圧を高くすることにより設定されることが望ましい。
【０１３５】
前記（４）の半導体記憶装置によれば、リフレッシュ動作の周期を短縮された第１周期にするためには、周期設定回路の駆動電源電圧を高めてやればよく、これにより周期設定回路の駆動能力が向上するので高速動作をすることとなり、動作周期を第１周期に短縮することを可能とする。
【０１３６】
（５） 本願に係る半導体記憶装置においては、（３）の半導体記憶装置において、第１周期は、周期設定回路に印加される駆動電流を高くすることにより設定されることが望ましい。
【０１３７】
前記（５）の半導体記憶装置によれば、周期設定回路の駆動電流を高くすることにより周期設定回路を高速に動作させて、所定周期より短縮された第１周期で動作させることが可能となる。
【０１３８】
（６） 本願に係る半導体記憶装置においては、（３）の半導体記憶装置において、周期設定回路は、ループ状に接続された奇数個のインバータと、変動期間中に奇数個のインバータの一部を短絡する短絡回路とを備えることが望ましい。
【０１３９】
前記（６）の半導体記憶装置によれば、周期設定回路は、ループ状に奇数個のインバータを接続することにより周期を設定するので、奇数個のインバータの一部を短絡回路により短絡することにより信号経路が短縮されるので、リフレッシュ動作の周期を所定周期より短縮された第１周期に短縮することが可能となる。
【０１４０】
（７） 本願に係る半導体記憶装置においては、（１）の半導体記憶装置において、リフ レッシュ制御部は、基板電圧の変動期間中に基板電圧に応答して第１周期を長くすることが望ましい。
【０１４１】
前記（７）の半導体記憶装置によれば、リフレッシュ制御部は基板電圧の変動期間中に、基板電圧に応答して第１周期を長くするので、リフレッシュ動作を必要以上に短縮せず、基板電圧に対応したメモリセルの電荷保持性能に適した周期でリフレッシュ動作を実行することができ、リフレッシュ動作に伴う無駄な電流消費を削減することが可能である。
【０１４２】
（８） 本願に係る半導体記憶装置においては、（１）の半導体記憶装置において、リフレッシュ制御部は、第１の動作モードにおいて１回のリフレッシュ動作で選択されるメモリセルの数よりも多い数のメモリセルを変動期間中に選択してリフレッシュ動作が行われるように、リフレッシュ部を制御することが望ましい。
【０１４３】
前記（８）の半導体記憶装置によれば、基板電圧の変動期間中に、リフレッシュ動作の頻度を高めるために、第１の動作モードにおける１回のリフレッシュ動作で選択されるよりも多くのメモリセルを選択してリフレッシュ動作を実行する。１回に選択されるメモリセルを多くすることでリフレッシュ動作を高速化することなくリフレッシュの頻度を高めることができる。
【０１４４】
（９） 本願に係る半導体記憶装置においては、第１の電源電圧で動作する第１の動作モードと、第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュ動作を実行する第２の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、メモリセルのリフレッシュ動作を第１の動作モードにおいて所定周期で行うリフレッシュ部とを有する半導体記憶装置において、第１の動作モードから第２の動作モードへ遷移する際の基板電圧の変動期間中に、基板電圧を所定電圧に接続させる基板電圧制御回路とを備えることが望ましい。
【０１４５】
前記（９）の半導体記憶装置によれば、第１の動作モードから第２の動作モードへ動作モードが遷移して電源電圧が降下する際の基板電圧の変動期間中に、基板電圧制御回路は、基板電圧を所定電圧に接続することにより第２の電源電圧と基板電圧との電圧のアンバランス状態を迅速に解消し、アンバランス状態における電荷保持性能の悪化現象を防止することが可能となる。
【０１４６】
（１０） 本願に係る半導体記憶装置においては、第１の電源電圧で動作する第１の動作モードと、第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュ動作を実行する第２の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、第１の電源電圧から第２の電源電圧を生成する降圧電圧発生回路とを備え、降圧電圧発生回路は、第１の動作モードから第２の動作モードへ遷移する際の基板電圧の変化に応答して、第２の電源電圧のレベルを降下させることが望ましい。
【０１４７】
前記（１０）の半導体記憶装置によれば、第１の動作モードから第２の動作モードへ遷移する際の基板電圧の変化に応じて第２の電源電圧のレベルを降圧するので、第２の動作モードでのメモリセルのリフレッシュ動作における第２の電源電圧と基板電圧との電圧値のアンバランス状態は発生せず、メモリセルの電荷保持性能の悪化現象を防止することが可能である。
【０１４８】
（１１） 本願に係る半導体記憶装置においては、第１の電源電圧で動作する第１の動作モードと、第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュ動作を実行する第２の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、第１の電源電圧から第２の電源電圧を生成する降圧電圧発生回路 と、降圧電圧発生回路は、第１の動作モードから第２の動作モードへ遷移する際、基板電圧が所定のレベルに達した後、第１の電源電圧を第２の電源電圧に降下させることが望ましい。
【０１４９】
前記（１１）の半導体記憶装置によれば、第１の動作モードから第２の動作モードへ遷移する際、基板電圧が変化して所定のレベルに達した後に、降圧電圧発生回路が第１の電源電圧を第２の電源電圧に降下させるので、基板電圧の変動期間中に第２の電源電圧でメモリセルのリフレッシュ動作が実行されることはない。従って、変動期間中は、セルキャパシタに印加される電源電圧は高く保たれ、蓄積電荷量が減少することはなく電荷の保持特性を良好に保つことができ、基板電圧の変動期間中における電荷保持性能の悪化を防止することができる。
【０１５０】
（１２） 本願に係る半導体記憶装置は、第１の電源電圧で動作する第１の動作モードと、第１の電源電圧よりも低い電源電圧でメモリセルのリフレッシュ動作を実行する第２の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を生成する基板電圧発生回路を備え、第２の動作モードから第１の動作モードへ移行する期間中、基板電圧発生回路の駆動能力を増大させることが望ましい。
【０１５１】
前記（１２）の半導体記憶装置によれば、第２の動作モードから第１の動作モードへ移行する期間中、基板電圧発生回路の駆動能力を増大させるので、第２の電源電圧から第１の電源電圧への電源電圧の上昇に応答して基板電圧を迅速に追従させることができる。従って、電源電圧の上昇に伴う基板電圧の変動現象は抑制され、電源電圧と基板電圧との電圧値のアンバランス状態は迅速に解消され、電荷保持性能の悪化現象を防止することができる。従って、データリテンションモードからの復帰時のディスターブの問題は発生せず、メモリセルは確実にデータを保持することが可能である。
【０１５２】
（１３） 本願に係る半導体記憶装置においては、（１２）の半導体記憶装置において、基板電圧発生回路は、常時動作状態を継続する第１基板電圧発生回路、及び、移行する期間中一時的に動作する第２基板電圧発生回路とを有することが望ましい。
【０１５３】
前記（１３）の半導体記憶装置によれば、第２の電源電圧から第１の電源電圧への電源電圧の上昇に基板電圧を迅速に追従させるため、第２の動作モードから第１の動作モードへ移行する期間中に、一時的に動作する第２基板電圧発生回路を備えたので、基板電圧は電源電圧の上昇に迅速に追従することが可能となる。
従って、電源電圧の上昇に伴う基板電圧の変動現象は抑制され、電源電圧と基板電圧との電圧値のアンバランス状態は迅速に解消され、電荷保持性能の悪化現象を防止することができる。
【０１５４】
（１４） 本願に係る半導体記憶装置においては、（１２）の半導体記憶装置において、基板電圧発生回路は、チャージポンプ回路から構成されており、移行する期間中にチャージポンプ回路のポンピング周波数を高くすることが望ましい。
【０１５５】
前記（１４）の半導体記憶装置によれば、第２の電源電圧から第１の電源電圧への電源電圧の上昇に基板電圧を迅速に追従させるため、チャージポンプ回路により構成された基板電圧発生回路のポンピング周波数を高くするので、基板電圧発生回路の駆動能力が向上し、基板電圧は電源電圧の上昇に迅速に追従することが可能となる。
従って、電源電圧の上昇に伴う基板電圧の変動現象は抑制され、電源電圧と基板電圧との電圧値のアンバランス状態は迅速に解消され、電荷保持性能の悪化現象を防止することができる。
【０１５６】
（１５） 本願に係る半導体記憶装置においては、（４）の半導体記憶装置において、基板電圧発生回路により発生される基板電圧は負電圧に設定されており、第１周期は、周期設定回路の基準電圧端子に、負電圧からなる基板電圧を印加することにより設定されることが望ましい。
【０１５７】
前記（１５）の半導体記憶装置によれば、周期設定回路の駆動電圧を高めるために、周期設定回路の基準電圧端子を負電圧である基板電圧に接続する。基準電圧端子への接続をより低い電位である負電圧に接続することで、周期設定手回路段に印加される駆動電圧を高くすることができ、周期設定回路の駆動能力が向上してリフレッシュ周期を第１周期に短縮することが可能となる。
【０１５８】
（１６） 本願に係る半導体記憶装置においては、（４）の半導体記憶装置において、電源電圧と周期設定回路の電源端子との間に接続されるとともに、電源端子に対して電源電圧よりも降圧された降圧電圧を供給する電源電圧降圧回路と、電源電圧降圧回路の入力及び出力間を短絡する短絡回路とを備え、前記所定周期は、電源電圧降圧回路を介して降圧された降圧電圧を周期設定回路に印加することにより設定され、第１周期は、短絡回路を作動させて降圧電圧よりも高い電圧を周期設定回路に印加することにより設定されることが望ましい。
【０１５９】
前記（１６）の半導体記憶装置によれば、周期設定回路に電源電圧を供給する際、通常の動作状態においては、短絡回路を作動させることなく、電源電圧降圧回路を介して降圧された電圧を供給し、所定周期で動作をさせ、リフレッシュ周期を短縮したい場合には短絡回路を作動させて、電源電圧降圧回路をバイパスしてやれば、より高い電圧を周期設定回路に供給することが可能となる。これにより周期設定回路に印加される駆動電圧を高くすることができ、周期設定回路の駆動能力が向上してリフレッシュ周期を所定周期よりも短い第１周期に短縮することが可能となる。
【０１６０】
（１７） 本願に係る半導体記憶装置においては、（４）の半導体記憶装置において、電源電圧よりも低い電圧を発生する内部降圧電圧発生回路と、周期設定回路の電源端子と電源電圧又は内部降圧電圧発生回路との接続状態を切り替える切替回路とを備え、所定周期は、切替回路を介して周期設定回路と内部降圧電圧発生回路とを接続し、周期設定回路に対して電源電圧よりも低い電圧を印加することにより設定され、第１周期は、切替回路を介して周期設定回路と電源電圧とを接続し、周期設定回路に対して電源電圧を印加することにより設定されることが望ましい。
【０１６１】
前記（１７）の半導体記憶装置によれば、通常の動作状態では切替回路を介して周期設定回路と内部降圧電圧発生回路とを接続し、周期設定回路に電源電圧よりも低い電圧を供給することにより所定周期でリフレッシュ動作を行わせ、また、電源電圧の低下に基づき基板電圧が変動する変動期間においては、切替回路を介して周期設定回路と電源電圧とを接続して内部降圧電圧よりも高い電圧を供給することにより、周期設定手段の駆動能力を向上してリフレッシュ周期を第１周期に短縮することが可能となる。
【０１６２】
（１８） 本願に係る半導体記憶装置においては、（５）の半導体記憶装置において、周期設定回路に印加する駆動電流を制御する駆動電流制御回路を備え、駆動電流制御回路は、変動期間以外の期間においては所定の駆動電流を周期設定回路に印加し、変動期間中には所定の駆動電流よりも高い電流値を有する電流を周期設定回路に印加することが望ましい。
【０１６３】
前記（１８）の半導体記憶装置によれば、駆動電流の向上は駆動電流制御回路で制御し、変動期間中には所定の駆動電流よりも高い電流値を有する電流を周期設定回路に印加することができ、リフレッシュ動作の周期を第１周期に短縮することが可能となる。
【０１６４】
（１９） 本願に係る半導体記憶装置においては、（８）の半導体記憶装置において、選択手段は、各メモリセルに対応するワード線を同時に選択することが望ましい。
【０１６５】
前記（１９）の半導体記憶装置によれば、同時に選択されるワード線の数を増やすことにより、同時にリフレッシュされるメモリセルの数を増やすことが可能である。そして、これらの選択手段はごく簡単な論理構成により達成可能である。
【０１６６】
（２０） 本願に係る半導体記憶装置においては、（８）の半導体記憶装置において、選択手段は、複数のメモリセルを集合してなるセルアレイブロックを同時に選択することが望ましい。
【０１６７】
前記（２０）の半導体記憶装置によれば、同時に選択されるセルブロックアレイの数を増やすことにより、同時にリフレッシュされるメモリセルの数を増やすことが可能である。そして、これらの選択手段はごく簡単な論理構成により達成可能である。
【０１６８】
（２１） 本願に係る半導体記憶装置においては、（９）の半導体記憶装置において、基板電圧制御回路は、変動期間中に基板電圧が基準電位に接続され、半導体記憶装置内に分散配置されていることが望ましい。
【０１６９】
前記（２１）の半導体記憶装置によれば、電源電圧の降下によって基板電圧が変動した際、基板端子を基準電位に接続することにより、基板部分の電位を急速に所定値に収斂させることが可能である。電源電圧と基板電圧とのアンバランス状態を迅速に解消し、アンバランス状態における電荷保持性能の悪化現象を発生しない。この場合、基板電圧制御手段を半導体記憶装置内に分散して複数ユニットを配置することにより、メモリセル領域内の大きな容量成分を持った基板部分を迅速且つ均等に所定の設定値に収斂させることが可能となる。
【０１７０】
（２２） 本願に係る半導体記憶装置においては、（１０）又は（１１）の半導体記憶装置において、電圧制御回路は、半導体記憶装置内で分散配置されていることが望ましい。
【０１７１】
前記（２２）の半導体記憶装置によれば、基板電圧の変動期間中における内部降圧電圧の変動を制御する制御回路を半導体記憶装置内に分散して複数ユニットを配置することにより、内部降圧電圧を迅速且つ均等に所定の設定値に制御することが可能となる。
【図面の簡単な説明】
【図１】 本発明を具体化した第１実施形態の半導体記憶装置のブロック回路図。
【図２】 第１実施形態に使用する基板電圧検出回路の具体例。
【図３】 第１実施形態に使用する基板電圧検出回路の具体例の動作を説明するためのタイムチャート。
【図４】 第１実施形態に使用するリフレッシュ時間計時回路の具体例。
【図５】 第１実施形態に使用するリフレッシュ時間計時回路の具体例の動作を説明するためのタイムチャート。
【図６】 第１実施形態に使用するリフレッシュ時間計時回路の第１の変形例。
【図７】 第１実施形態に使用するリフレッシュ時間計時回路の第１の変形例の動作を説明するためのタイムチャート。
【図８】 第１実施形態に使用するリフレッシュ時間計時回路の第２の変形例。
【図９】 第１実施形態に使用するリフレッシュ時間計時回路の第２の変形例の動作を説明するためのタイムチャート。
【図１０】 第１実施形態に使用するリフレッシュ時間計時回路の第３の変形例。
【図１１】 第１実施形態に使用するリフレッシュ時間計時回路の第４の変形例。
【図１２】 第１実施形態に使用するリフレッシュ時間計時回路の第５の変形例。
【図１３】 第１実施形態に使用するリフレッシュ時間計時回路の第５の変形例の動作を説明するためのタイムチャート。
【図１４】 第１実施形態に使用するリフレッシュ時間計時回路の第６の変形例。
【図１５】 第１実施形態に使用するリフレッシュ時間計時回路の第６の変形例の動作を説明するためのタイムチャート。
【図１６】 第１実施形態に使用するリフレッシュ時間計時回路の第７の変形例。
【図１７】 本発明を具体化した第２実施形態の半導体記憶装置のブロック回路図。
【図１８】 第２実施形態に使用するデータリテンションモードエントリー判定回路の具体例。
【図１９】 第２実施形態に使用するデータリテンションモードエントリー判定回路の第１の変形例。
【図２０】 第２実施形態に使用するデータリテンションモードエントリー判定回路の第１の変形例の動作を説明するためのタイムチャート。
【図２１】 本発明を具体化した第３実施形態の半導体記憶装置のブロック回路図。
【図２２】 第３実施形態に使用するＶＤＤ電圧変化検出回路の具体例。
【図２３】 第３実施形態に使用するＶＤＤ電圧変化検出回路の具体例における差動増幅回路（比較器）の比較動作を説明するためのタイムチャート。
【図２４】 本発明を具体化した第４実施形態の半導体記憶装置のブロック回路図。
【図２５】 第４実施形態に使用する基板電圧変化補助回路の具体例。
【図２６】 本発明を具体化した第５実施形態の半導体記憶装置のブロック回路図。
【図２７】 第５実施形態に使用する電圧制御機能付の内部降圧電圧回路の具体例。
【図２８】 第５実施形態に使用する電圧制御機能付の内部降圧電圧回路の具体例の動作を説明するためのタイムチャート。
【図２９】 本発明を具体化した第６実施形態の半導体記憶装置のブロック回路図。
【図３０】 第６実施形態に使用するデータリテンションイグジット検出回路の具体例。
【図３１】 第６実施形態に使用するデータリテンションイグジット検出回路の具体例の動作を説明するためのタイムチャート。
【図３２】 第６実施形態に使用するデータリテンションイグジット検出回路の第１の変形例。
【図３３】 第６実施形態に使用するデータリテンションイグジット検出回路の第２の変形例。
【図３４】 第６実施形態に使用するデータリテンションイグジット検出回路からの信号／φＡを受け入れ、基板電圧ＶＢＢの発生を補強する基板電圧発生補助回路の具体例。
【図３５】 第６実施形態に使用するデータリテンションイグジット検出回路からの信号／φＡを受け入れ、基板電圧ＶＢＢの発生を補強する基板電圧発生補助回路の変形例。
【図３６】 本発明を具体化した第７実施形態の半導体記憶装置のブロック回路図。
【図３７】 第７実施形態に使用する電圧制御機能付の内部降圧電圧回路の具体例。
【図３８】 従来技術における半導体記憶装置のブロック回路図。
【図３９】 半導体記憶装置のメモリセルアレイにおけるメモリセル、ワード線、及びビット線の配置関係の模式図。
【図４０】 半導体記憶装置のビット線に沿ったメモリセルの断面構造図
【図４１】 半導体記憶装置のチップレイアウトの一例を示す模式図
【図４２】 （ａ）：半導体記憶装置におけるデータリテンションモードへの移行に伴う電源電圧ＶＤＤ（内部降圧電圧Ｖｉｎｔ）の降下の際の基板電圧ＶＢＢの変化を示すタイムチャート。
（ｂ）：半導体記憶装置におけるデータリテンションモードからの復帰に伴う電源電圧ＶＤＤ（内部降圧電圧Ｖｉｎｔ）の上昇の際の基板電圧ＶＢＢの変化を示すタイムチャート。
【図４３】 メモリセルの蓄積電荷量の時間推移を模式的に示したグラフ。
【符号の説明】
１ 基板電圧検出回路
２ データリテンションエントリー判定回路
３、３ａ、３０３ 内部降圧電圧発生回路
４、４ａ 基板電圧発生補助回路
４ｂ、３０４ 基板電圧発生回路
５ ＶＤＤ電圧変化検出回路
６ リフレッシュ時間計時回路
７ データリテンションイグジット検出回路
８ 基板電圧変化補助回路
９、３０９ セルアレイブロック選択回路
１０、３１０ ワード線選択回路
３０５ メモリセルアレイ
３１３ メモリセル
３１５ ＮＭＯＳスイッチ
３１６ セルキャパシタ
３１７ フィールド酸化膜
／ＲＡＳ Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ信号
／ＣＡＳ Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ信号
／ＷＥ Ｗｒｉｔｅ Ｅｎａｂｌｅ信号
ＣＬＫ Ｃｌｏｃｋ信号
ＷＬ ワード線
ＢＬ ビット線
ＲＡ ロウアドレス
ＲＡｒｅｆ リフレッシュ用ロウアドレス
ＣＡ カラムアドレス
Ｍ１、Ｍ２ メモリセル
ＭＦ１ フィールドＭＯＳトランジスタ
Claims (5)
- 第１の電源電圧で動作する第１の動作モードと、該第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュ動作を実行する第２の動作モードを有し、
メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、
前記メモリセルの前記リフレッシュ動作を前記第１の動作モードにおいて所定周期で行うリフレッシュ部とを有する半導体記憶装置において、
前記第１の動作モードから第２の動作モードへ遷移する際に前記第１の電源電圧から前記第２の電源電圧に設定された後の前記基板電圧の変動期間中に、前記所定周期よりも短縮された第１周期で前記リフレッシュ動作を実行するように前記リフレッシュ部を制御するリフレッシュ制御部とを備え、
前記リフレッシュ制御部は、前記基板電圧の変動期間中に前記基板電圧が浅くなる程、前記第１周期を長くすることを特徴とする半導体記憶装置。 - 第１の電源電圧で動作する第１の動作モードと、該第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュ動作を実行する第２の動作モードを有し、
メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、
前記メモリセルの前記リフレッシュ動作を前記第１の動作モードにおいて所定周期で行うリフレッシュ部とを有する半導体記憶装置において、
前記第１の動作モードから第２の動作モードへ遷移する際の前記基板電圧の変動期間中に、前記所定周期よりも短縮された第１周期で前記リフレッシュ動作を実行するように前記リフレッシュ部を制御し、前記基板電圧が浅くなる程、前記第１周期を長くするように前記リフレッシュ部を制御するリフレッシュ制御部と
を備えることを特徴とする半導体記憶装置。 - 第１の動作モードにおいて第１の電源電圧で動作し、第２の動作モードにおいて前記第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュを行う半導体記憶装置において、
基板電圧を生成する基板電圧発生回路と、
前記第１の電源電圧の電源電圧の変動に基づいて開始され、前記電源電圧が前記第２の電源電圧に変更された後にも続く前記基板電圧の変動期間であることを示す第１レベルの第１信号を出力するとともに、前記基板電圧の変動期間でないことを示す第２レベルの第２信号を出力する基板電圧検出回路と、
前記第２信号が出力されているときは第１リフレッシュ周期を設定するとともに、前記第１信号が出力されているときは前記第１リフレッシュ周期よりも短縮された周期の第２リフレッシュ周期を設定するリフレッシュ時間設定回路とを備え、
前記基板電圧検出回路は、
前記電源電圧とグランドとの間にゲートに前記基板電圧が供給される第１トランジスタを含み、前記電源電圧の分圧電圧を出力する分圧回路と、
前記分圧電圧をゲートに受ける第２トランジスタと
を含むことを特徴とする半導体記憶装置。 - 前記リフレッシュ周期設定回路は、
オシレート信号を発信するオシレータ回路と、
前記オシレート信号に基づいてリフレッシュパルス信号を生成するカウンタと、
前記第１信号または第２信号に基づいて前記オシレータ回路に供給する駆動電流を制御するオシレータ電流制御回路と
を含むことを特徴とする請求項３に記載の半導体記憶装置。 - 第１の動作モードにおいて第１の電源電圧で動作し、第２の動作モードにおいて前記第１の電源電圧よりも低い第２の電源電圧でメモリセルのリフレッシュを行う 半導体記憶装置において、
基板電圧を生成する基板電圧発生回路と、
前記第１の電源電圧の電源電圧の変動に基づいて開始され、前記電源電圧が前記第２の電源電圧に変更された後にも続く前記基板電圧の変動期間であることを示す第１レベルの第１信号を出力するとともに、前記基板電圧の変動期間でないことを示す第２レベルの第２信号を出力する基板電圧検出回路と、
前記第２信号が出力されているときは第１リフレッシュ周期を設定するとともに、前記第１信号が出力されているときは前記第１リフレッシュ周期よりも短縮された周期の第２リフレッシュ周期を設定するリフレッシュ時間設定回路とを備え、
前記リフレッシュ周期設定回路は、
オシレート信号を発信するオシレータ回路と、
前記オシレート信号に基づいてリフレッシュパルス信号を生成するカウンタと、
前記第１信号または第２信号に基づいて前記オシレータ回路に供給する駆動電流を制御するオシレータ電流制御回路と
を含むことを特徴とする半導体記憶装置。
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