KR100900784B1 - 반도체메모리소자 - Google Patents

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Abstract

본 발명은 셀프리프레쉬 모드 동안 셀 리텐션 타임을 증가시킬 수 있는 내부전원 생성장치 및 내부전원의 레벨에 따라 리프레쉬 주기를 조절하여 전력소모를 최소화할 수 있는 리프레쉬장치를 구비하는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 외부전원을 네거티브 펌핑하여 셀의 벌크단에 인가되는 벌크전압을 생성하기 위한 내부전원 생성수단; 셀프리프레쉬 모드 동안 리프레쉬 구동을 위한 내부 리프레쉬신호를 일정 간격으로 생성하기 위한 리프레쉬신호 생성수단; 상기 셀프리프레쉬 모드에서 상기 벌크전압의 레벨을 조절하기 위한 레벨 조절수단; 및 상기 레벨 조절수단의 구동 시 상기 일정간격을 조절하기 위한 간격 조절수단를 제공한다.
벌크전압, 누설전류, 리프레쉬 주기, 리텐션 타임(Retention Time), IDD6 전력

Description

반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE}
도 1A는 일반적인 DRAM의 단위 메모리셀의 회로 개념도.
도 1B는 도 1의 단위 메모리셀의 단면도로서, 특히 단위 메모리셀에서 발생되는 누설전류를 도시한 도면.
도 2는 종래기술에 따른 내부전원 VBB 발생장치의 블록 구성도.
도 3은 도 2의 레벨 감지부의 내부 회로도.
도 4는 종래기술에 따른 반도체메모리소자 내 리프레쉬 장치의 블록 구성도.
도 5는 도 4의 리프레쉬 주기신호 생성부의 내부 회로도.
도 6은 도 4 및 도 5에 도시된 종래기술에 따른 리프레쉬 장치의 동작 파형도.
도 7은 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도.
도 8은 도 7의 내부전압 생성장치의 내부 회로도.
도 9은 도 8의 레벨 감지부의 내부 회로도.
도 10은 도 7의 리프레쉬 장치의 내부 회로도.
도 11은 도 10의 리프레쉬 주기신호 생성부의 내부 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 내부전원 생성부
240 : 레벨 조절부
500 : 리프레쉬 신호 생성부
722 : 주기 조절부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 셀프리프레쉬 모드 동안 셀 리텐션 타임을 증가시킬 수 있는 내부전원 생성장치 및 내부전원의 레벨에 따라 리프레쉬 주기를 조절하여 전력소모를 최소화할 수 있는 리프레쉬장치를 구비하는 반도체메모리소자에 관한 것이다.
일반적인 반도체메모리소자는 외부에서 인가되는 데이터를 저장하는 쓰기 동작과, 외부의 요청 시 해당 저장된 데이터를 출력하는 읽기동작을 기본 동작으로 한다. 이러한 쓰기 및 읽기 동작을 수행하기 위해, 반도체메모리소자는 외부에서 인가한 데이터를 저장할 수 있는 능력이 필요로 된다.
특히, DRAM(Dynamic Random Access Memory)는 휘발성 메모리이기 때문에, 저장된 데이터는 일정 시간이 지나면 소멸 된다. 따라서, 데이터의 손실을 방지하기 위해, 일정 시간 이전에 메모리셀에 저장된 데이터를 다시 완전한 데이터로 복 원(restore)시켜주는 리프레쉬(Refresh) 동작이 있다. 이러한 리프레쉬 동작은 DRAM 내 어떤 동작보다도 우선시 된다.
이와 같은, 리프레쉬 구동은 일정 주기로 수행되는데, 이 주기는 셀 데이터의 유지시간과 밀접한 관계가 있다. 이에 관해, 단위 메모리셀의 회로와 단면도를 참조하여 살펴보도록 한다.
도 1A는 일반적인 DRAM의 단위 메모리셀의 회로 개념도이다. 참고적으로, 단위 메모리셀은 1 비트의 데이터를 저장하는 공간을 의미한다.
도 1A를 참조하면, 단위 메모리셀은 데이터를 저장하기 위한 커패시터(C1)와, 커패시터를 억세스하기 위한 NMOS 트랜지스터(NM1)를 구비한다.
구체적으로 보면, NMOS 트랜지스터(NM1)의 게이트 단에는 워드라인(Word Line, WL)이 연결된다. 그리고 NMOS트랜지스터(NM1)의 일측 액티브 영역(여기서는 드레인단이라고 함.)에 비트라인(BL)에 연결되고, 타측 액티브 영역(여기서는 소스단이라고 함.)에 셀 커패시터가 연결된다.
도 1B는 도 1의 단위 메모리셀의 단면도로서, 특히 단위 메모리셀에서 발생되는 누설전류(Leakage Current)를 도시한 도면이다.
도 1B에 도시된 바와 같이, 트랜지스터가 턴오프(turn-off) 되더라도 셀 커패시터(여기서, 셀 커패시터에는 논리레벨 'H'의 데이터가 저장된 것으로 가정함.)에서 누설전류가 발생된다. 누설전류에 큰 비중을 갖는 두 요소는 오프-커런트(Off Current, IOFF)와 정션-커런트(Junction Current, IJUN)이다.
한편, 도 1A에 도시된 단위 메모리셀 내 NMOS트랜지스터의 벌크에는 일반적으로 접지전압(Ground Voltage)보다 낮은 음의 전위를 갖는 내부전원 VBB가 연결된다. 이와 같이, 벌크 바이어스를 낮게 유지함으로써, 트랜지스터의 문턱전압(Threshold Voltage)을 일반적인 NMOS보다 높게 하여, 도 1B에 도시된 바와 같은 누설전류(Leakage Current)를 줄인다. 그런데, 내부전원 VBB의 레벨이 낮아질수록 문턱전압이 높아져서 오프-커런트는 줄어들지만, 정션-커런트가 증가되어 오히려 누설전류를 증가시킬 수 있다. 즉, 누설전류를 이루는 오프-커런트와 정션-커런트는 내부전원 VBB의 레벨에 따른 트레이드-오프(Trade-Off) 관계를 갖는다. 따라서, 셀 데이터의 유지시간(Retention Time)을 늘려주기 위해서는, 오프-커런트와 정션-커런트가 모두 적어지는 최적의 내부전원 VBB의 레벨을 찾는 것이 중요한다.
한편, 다음에서는 셀의 벌크단에 인가된 내부전원 VBB를 생성하기 위한 종래기술의 내부전원 VBB 발생장치와 셀 데이터를 리프레쉬 하기 위한 리프레쉬장치에 대해 살펴보도록 한다.
도 2는 종래기술에 따른 내부전원 VBB 발생장치의 블록 구성도이다.
도 2를 참조하면, 종래기술에 따른 내부전원 VBB 발생장치는 외부전원(VDD)을 네거티브(Negative) 펌핑하여 외부전원(VDD) 보다 낮은 레벨을 갖는 내부전원 VBB을 생성하기 위한 차지 펌핑부(40)와, 기준전압(VINT_BB)을 생성하기 위한 기준전압 생성부(50)와, 기준전압(VINT_BB)에 대한 내부전원 VBB의 레벨 을 감지하기 위한 레벨 감지부(10)와, 레벨 감지부(10)의 감지신호(BBE)에 응답하여 주기신호(OSC)를 생성하기 위한 오실레이터(20)와, 주기신호(OSC)에 응답하여 차지 펌핑 부(40)의 구동을 제어하기 위한 펌핑 제어신호 생성부(30)를 구비한다.
그리고 기준전압 생성부(50)는 내부전원 VBB의 목표가 되는 전압을 생성하기 위한 전압 발생부(52)와, 전압 발생부(52)의 출력 전압(VREF)을 레벨 쉬프팅하여 전원전압 VDD와 관계없이 안정적으로 레벨을 유지하는 기준전압(VINT_BB)을 생성하기 위한 레벨 쉬프터(54)를 포함한다.
도 3은 도 2의 레벨 감지부(10)의 내부 회로도이다.
도 3을 참조하면, 레벨 감지부(10)는 접지전압(VSS)과 기준전압(VINT_BB)이 갖는 레벨 차이와 접지전압(VSS)과 내부전원 VBB의 레벨 차이를 전압 디바이딩하기 위한 전압 분배부(12)와, 기준전압(VINT_BB)과 접지전압(VSS)를 구동전원으로 인가받으며, 전압 분배부(12)의 출력전압을 입력으로 하는 인버터(14)와, 인버터(14)로부터 출력된 전압 레벨을 VDD 레벨로 쉬프팅하기 위한 레벨 쉬프터(16)와, 레벨 쉬프터(16)의 출력신호를 반전시켜 감지신호(BBE)로 출력하기 위한 인버터(I1)를 구비한다.
다음에서는 도 2 및 도 3에 도시된 내부전원 VBB 발생장치의 구동을 간략히 살펴보도록 한다.
먼저, 레벨 감지부(10)는 피드백된 내부전원 VBB가 기준전압(VINT_BB)에 대해 갖는 레벨을 감지한다. 이때, 내부전원 VBB의 레벨이 기준전압(VINT_BB)보다 높아져, 전압 분배부(12)의 출력전압이 인버터(14)의 로직 문턱전압을 넘게 되면, 감지신호(BBE)가 논리레벨 'H'로 활성화된다.
이어, 오실레이터(20)가 감지신호(BBE)에 액티브되어 주기신호(OSC)를 생성 한다. 그리고 펌핑 제어신호 생성부(30)가 차지 펌핑부(40)를 구동하여, 내부전원 VBB의 레벨을 하강시킨다.
이어, 내부 전원 VBB의 레벨이 하강하면, 전압 분배부(12)의 출력 전압이 인버터(14)의 로직 문턱전압 보다 낮아져 감지신호(BBE)가 논리레벨 'L'로 비활성화된다.
따라서, 오실레이터(20), 펌핑 제어신호 생성부(30) 및 차지 펌핑부(40)의 구동이 종료된다.
전술한 바와 같이, 종래기술에 따른 반도체메모리소자 내 내부전원 생성장치는 목표하는 기준전압 레벨에 대응되는 레벨로 내부전원 VBB가 유지되도록 구동된다. 여기서, 기준전압의 레벨은, 앞서 언급한 바와 같이, 누설전류를 줄어 데이터 유지시간을 확보하면서도, 쓰기 구동 시 데이터의 저장 또는 읽기 구동 시 데이터의 리스토어와 같은 동작이 정해진 시간 안에 이뤄질 수 있도록 고려하여 설정된다. 참고적으로, 데이터의 유지시간을 확보하기 위해서는 일반적으로 내부전원 VBB의 레벨이 낮아질수록 좋으나, 내부전원 VBB의 레벨이 낮아지면 문턱전압이 높아져 데이터의 저장 또는 리스토어 구동시간이 길어진다.
그러나, 종래기술에 따른 내부전원 생성장치는 데이터의 재저장을 위한 구동시간으로 액티브모드 보다 큰 마진을 확보할 수 있는 IDD6 상황이 고려되지 않고 구동된다. 즉, 리프레쉬 구간에서는 셀 데이터의 유지시간(Retention Time)이 길어지도록 제어할 수 없었다.
참고적으로, IDD6 상황은 클럭인에이블신호(CKE)가 'L'로 천이하여 진입하 며, 64㎳ 동안 8K 번의 리프레쉬를 수행하여 모든 셀을 재저장하는 모드이다.
도 4는 종래기술에 따른 반도체메모리소자 내 리프레쉬 장치의 블록 구성도이다.
도 4를 참조하면, 종래기술에 따른 리프레쉬 장치는 클럭인에이블신호(CKE)와 오토리프레쉬 커맨드(AREF_CMD)를 받아 내부 오토리프레쉬신호(AREFP)와 셀프리프레쉬 진입신호(SREF_EN)와 셀프리프레쉬 탈출신호(SREF_EXP)를 생성하기 위한 모드 입출력 제어부(60)와, 내부 오토리프레쉬신호(AREFP)와 셀프리프레쉬 진입신호(SREF_EN)와 셀프리프레쉬 탈출신호(SREF_EXP)를 인가받아 셀프리프레쉬의 구간을 알리는 셀프리프레쉬 구간신호(SREF)를 생성하기 위한 리프레쉬 구간신호 생성부(70)와, 셀프리프레쉬 구간신호(SREF)의 활성화 구간 동안 주기적으로 주기-펄스신호(PL_FLG)를 출력하기 위한 리프레쉬 주기신호 생성부(80)와, 내부 오토리프레쉬신호(AREFP)와 주기-펄스신호(PL_FLG)에 응답하여 내부 리프레쉬신호(REFP)를 활성화하기 위한 내부 리프레쉬신호 생성부(90)와, 내부 리프레쉬신호(REFP)에 응답하여 로우 어드레스를 한 비트 단위로 증가시켜 내부 어드레스(RCNTI[0:N])로 출력하기 위한 내부 어드레스 카운팅부(95)를 구비한다.
참고적으로, 클럭인에이블신호(CKE)는 반도체메모리소자의 구동을 동기화시키는 클럭이 유효한지 여부를 나타내는 신호이다. 따라서, 클럭인에이블신호(CKE)만이 비활성화되면, 반도체메모리소자는 자신의 소모 파워를 최소화하기 위한 파워다운모드에 진입한다.
도 5는 도 4의 리프레쉬 주기신호 생성부(80)의 내부 회로도이다.
도 5를 참조하면, 리프레쉬 주기신호 생성부(80)는 인버터 체인을 포함하여 셀프리프레쉬 구간신호(SREF)의 활성화 시 액티브되어 일정 간격으로 신호(OSC_OUT)를 생성하기 위한 오실레이터(82)와, 오실레이터(82)의 출력신호(OSC_OUT)를 펄스 형태의 주기-펄스신호(PL_FLG)로 생성하기 위한 펄스 생성부(84)를 포함한다.
동작을 간략히 살펴보면, 오실레이터(82)는 셀프리프레쉬 구간신호(SREF)가 논리레벨 'H'로 활성화되면, 이에 응답하여 일정 간격으로 신호(OSC_OUT)를 생성한다. 여기서, 일정 간격은 인버터 체인을 구성하는 NMOS트랜지스터와 PMOS트랜지스터의 게이트단에 인가되는 신호의 전압 레벨에 의해 결정된다. 이어, 펄스 생성부(84)는 오실레이터(82)의 출력신호(OSC_OUT)의 라이징 에지를 감지하여 펄스 형태의 주기-펄스신호(PL_FLG)를 생성한다.
도 6은 도 4 및 도 5에 도시된 종래기술에 따른 리프레쉬 장치의 동작 파형도이다.
도 6에 도시된 바와 같이, 먼저 클럭인에이블신호(CKE)가 논리레벨 'L'로 천이하며, 이와 함께 오토리프레쉬 커맨드(AREF_CMD)가 활성화된다. 이어, 모드 입출력 제어부(60)는 클럭인에이블신호(CKE)의 논리레벨 천이에 응답하여 셀프리프레쉬 진입신호(SREF_EN)를 활성화하며, 오토리프레쉬 커맨드(AR)에 응답하여 내부 오토리프레쉬신호(AREFP)를 활성화한다.
이어, 내부 리프레쉬신호 생성부(90)는 내부 오토리프레쉬신호(AREFP)에 응답하여 내부 리프레쉬신호(REFP)를 생성한다. 이어, 내부 어드레스 생성부(95)는 내부 리프레쉬신호(REFP)의 활성화 시 마다 로우 어드레스를 한 비트 단위로 증가시켜 내부 어드레스(RCNTI[0:N])로 출력한다.
또한, 리프레쉬 구간신호 생성부(70)는 내부 오토리프레쉬신호(AREFP) 및 셀프리프레쉬 진입신호(SREF_EN)의 활성화에 응답하여 셀프리프레쉬 구간신호(SREF)를 활성화하며, 이는 셀프리프레쉬 탈출신호(SREF_EXP)가 인가될 때까지 유지된다.
이어, 리프레쉬 주기신호 생성부(80)는 셀프리프레쉬 구간신호(SREF)의 활성화 구간 동안 주기적으로 주기-펄스신호(PL_FLG)를 활성화한다. 이어, 내부 리프레쉬신호 생성부(90)는 주기-펄스신호(PL_FLG)의 인가시 마다 펄스 형태의 새로운 내부 리프레쉬신호(REFP)를 활성화한다 이어, 내부 어드레스 생성부(95)는 내부 리프레쉬신호(REFP)의 활성화 시 마다 로우 어드레스를 한 비트 단위로 증가시켜 내부 어드레스(RCNTI[0:N])로 출력한다.
참고적으로, 내부 리프레쉬신호(REFP)는 각 뱅크에 인가되어 내부 어드레스(RCNTI[0:N])에 대응되는 워드라인이 액티브되어 셀프리프레쉬가 수행되도록 한다.
한편, 종래기술에 따른 반도체메모리소자 내 리프레쉬장치에 의한 리프레쉬 주기는 주기-펄스신호(PL_FLG)가 갖는 주기에 의해 결정된다. 주기-펄스신호(PL_FLG)의 주기는 내부전원 VBB의 레벨과 관계없이, 일정한 주기를 가지고 생성된다. 따라서, 내부전원 VBB의 레벨이 리텐션 타임이 줄어들도록 최적화되어도, 이를 반영할 수 없어 리프레쉬 횟수를 줄여 전력소모를 줄일 수 없다.
그러므로, 종래기술에 따른 반도체메모리소자는 셀프리프레쉬모드에 따라 내 부전원의 레벨을 조절하지 못하므로 셀 데이터의 유지시간을 조절할 수 없으며, 리프레쉬 장치 내에도 유지시간에 따라 구동할 수 없다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 셀프리프레쉬 모드 동안 셀 리텐션 타임을 증가시킬 수 있는 내부전원 생성장치 및 내부전원의 레벨에 따라 리프레쉬 주기를 조절하여 전력소모를 최소화할 수 있는 리프레쉬장치를 구비하는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 외부전원을 네거티브 펌핑하여 셀의 벌크단에 인가되는 벌크전압을 생성하기 위한 내부전원 생성수단; 셀프리프레쉬 모드 동안 리프레쉬 구동을 위한 내부 리프레쉬신호를 일정 간격으로 생성하기 위한 리프레쉬신호 생성수단; 상기 셀프리프레쉬 모드에서 상기 벌크전압의 레벨을 조절하기 위한 레벨 조절수단; 및 상기 레벨 조절수단의 구동 시 상기 일정간격을 조절하기 위한 간격 조절수단을 구비한다.
본 발명의 다른 측면에 따른 반도체메모리소자는 외부전원을 네거티브 펌핑하여 외부전원 보다 낮은 레벨을 갖는 내부전압을 생성하기 위한 차지 펌핑수단; 리프레쉬모드 동안에는 조절된 기준전압의 레벨에 대응되는 상기 내부전압 의 레벨 을 감지하기 위한 레벨 감지수단; 상기 레벨 감지수단의 감지신호에 응답하여 주기신호를 생성하기 위한 오실레이터; 및 상기 주기신호에 응답하여 상기 차지 펌핑수단의 구동을 제어하기 위한 펌핑 제어신호 생성수단을 구비한다.
본 발명의 다른 측면에 따른 반도체메모리소자는 클럭인에이블신호와 오토리프레쉬 커맨드를 받아 셀프리프레쉬 모드임을 알리는 셀프리프레쉬 구간신호를 생성하기 위한 리프레쉬 출입 제어수단; 및 상기 셀프리프레쉬 구간신호의 활성화 구간 동안 주기적으로 리프레쉬 구동을 위한 내부 리프레쉬신호와 내부 어드레스를 생성하되, 메모리셀에 인가되는 벌크전압의 레벨 변동 시 상기 내부 리프레쉬신호의 활성화 주기를 변경하여 생성하는 제어신호 생성수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 7은 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도이다.
도 7을 참조하면, 본 발명에 따른 반도체메모리소자는 외부전원을 네거티브(Negative) 펌핑하여 셀의 벌크단에 인가되는 내부전원 VBB을 생성하기 위한 내부전원 생성부(100)와, 셀프리프레쉬 모드 동안 리프레쉬 구동을 위한 내부 리프레쉬신호(REFP)를 일정 간격으로 생성하기 위한 리프레쉬부(500)와, 셀프리프레쉬 모드에서 내부전원 VBB의 기준레벨을 조절하기 위한 레벨 조절부(240)와, 레벨 조절부(240)의 구동 시 내부 리프레쉬신호의 간격을 조절하기 위한 간격 조절부(722)를 구비한다.
이와 같이, 전술한 본 발명에 따른 반도체메모리소자는, 셀프리프레쉬모드 동안 내부전원 VBB의 레벨을 조절하기 위한 레벨 조절부(240)를 더 포함하여, 셀프리프레쉬 모드 동안 메모리셀에서 최소한의 누설전류가 발생하도록 내부전원 VBB의 레벨을 조절한다. 이와 같이, 내부전원 VBB의 레벨이 조절된 경우를 감지하여 리프레쉬의 수행간격을 조절하기 위한 간격 조절부(722)를 더 포함하여, 셀프리프레쉬모드 동안 수행되는 리프레쉬의 횟수를 줄인다. 따라서, IDD6, 즉 셀프리프레쉬 모드 동안 소모되는 전력을 줄인다.
한편, 다음에서는 각 블록의 내부 회로도를 도면을 참조하여 살펴보도록 한다.
도 8은 도 7의 내부전압 생성부(100)의 내부 회로도이다.
도 8을 참조하면, 내부전원 생성장치(100)는 리프레쉬모드 동안에는 조절된 기준전압(VINT_BB)의 레벨에 대응되는 내부전원 VBB의 레벨을 감지하기 위한 레벨 감지부(200)와, 레벨 감지부(200)에 제어받아 외부전원(VDD)을 네거티브(Negative) 펌핑하여 외부전원(VDD)보다 낮은 레벨을 갖는 내부전원 VBB을 생성하기 위한 전원 공급부(300)를 구비한다.
그리고 전원 공급부(300)는 외부전원(VDD)을 네거티브(Negative) 펌핑하여 외부전원(VDD)보다 낮은 레벨을 갖는 내부전원 VBB을 생성하기 위한 차지 펌핑부(360)와, 레벨 감지부(200)의 감지신호(BBE)에 응답하여 주기신호(OSC)를 생성하기 위한 오실레이터(320)와, 주기신호(OSC)에 응답하여 차지 펌핑부(360)의 구동을 제어하기 위한 펌핑 제어신호 생성부(340)를 포함한다.
참고적으로, 내부전원 생성부는 외부전원(VDD)과 관계없이 안정적인 레벨을 유지하는 기준전압(VINT_BB)을 생성하기 위한 기준전압 생성부(400)를 더 포함한다. 기준전압 생성부(400)는 내부전원 VBB의 목표가 되는 전압을 생성하기 위한 전압 발생부(420)와, 전압 발생부(420)의 출력 전압을 레벨 쉬프팅하여 전원전압 VDD와 관계없이 안정적인 레벨을 유지하는 기준전압(VINT_BB)을 생성하기 위한 레벨 쉬프터(440)를 포함한다.
도 9은 도 8의 레벨 감지부(200)의 내부 회로도이다.
도 9을 참조하면, 레벨 감지부(200)는 기준전압(VINT_BB)에 대응하는 내부전압 VBB의 레벨을 검출하여 피드백전압으로 출력하기 위한 피드백부(220)와, 기준전압(VINT_BB)과 접지전압(VSS)를 구동전원으로 인가받으며, 피드백전압을 입력으로 하는 인버터(230)와, 셀프리프레쉬모드 동안 피드백전압의 레벨을 조절하기 위한 레벨 제어부(240)와, 인버터(230)의 출력신호의 레벨을 VDD 레벨로 쉬프팅하기 위한 레벨 쉬프터(260)와, 레벨 쉬프터(260)의 출력신호를 입력으로 하여 감지신호(BBE)를 출력하기 위한 인버터(I10)를 구비한다.
그리고 레벨 제어부(240)는 셀프리프레쉬 모드임을 알려주는 셀프리프레쉬 구간신호(SREF)와 제1 레벨-조절신호(VBB_UPP)를 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전시켜 업-제어신호(CTR_UP)로 출력하기 위한 인버터(I11)와, 셀프리프레쉬 구간신호(SREF)와 제2 레벨-조절신호(VBB_DN)를 입력으로 갖는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력신호를 반전시켜 다운-제어신호(CTR_DN)로 출력하기 위한 인버터(I12)를 포함한다.
피드백부(220)는 접지전압(VSS)을 게이트 입력으로 가지며 기준전 압(VINT_BB)과 출력노드 사이에 직렬 연결된 제1 내지 제4 PMOS트랜지스터와, 내부전원 VBB를 게이트 입력으로 가지며 출력노드와 접지전압 사이에 직렬 연결된 제5 내지 제8 PMOS트랜지스터와, 다운-제어신호(CTR_DN)를 게이트 입력으로 가지며 제1 PMOS트랜지스터와 병렬 연결된 제1 NMOS트랜지스터(NM2)와, 업-제어신호(CTR_UP)를 게이트 입력으로 가지며 제8 PMOS트랜지스터와 병렬 연결된 제2 NMOS트랜지스터(NM3)를 구비한다.
도시한, 레벨 감지부(200)의 동작을 간략히 살펴보도록 한다.
먼저, 셀프리프레쉬 모드에서의 구동을 살펴보도록 한다.
셀프리프레쉬 모드임을 알리를 셀프리프레쉬 구간신호(SREF)가 활성화되면, 레벨 제어부(240)가 액티브되어 제1 또는 제2 레벨-조절신호(VBB_UP, VBB_DN) 중 활성화된 신호를 해당 업- 또는 다운-제어신호(CTR_UP, CTR_DN)로 출력한다. 여기서, 제1 레벨-조절신호(VPP_UP)가 설정된 것으로 가정하면, 업-제어신호(CTR_UP)가 활성화된다.
이어, 피드백부(220) 내 제2 NMOS트랜지스터(NM3)가 업-제어신호(CTR_UP)에 의해 액티브되므로, 내부전원 VBB의 레벨이 동일하더라도, 출력단에 걸린 피드백전압의 레벨이 하강한다. 따라서, 감지신호(BBE)가 활성화되는 시점이 노말모드 시보다 높아져 차지 펌핑부(400)가 적게 액티브되므로, 내부전원 VBB의 레벨이 높아진다.
한편, 다운-제어신호(CTR_DN)가 활성화된 경우에는 피드백부(220) 내 제1 NNOS트랜지스터(NM2)가 액티브되어, 출력단에 걸린 피드백전압의 레벨이 상승 된 다. 따라서, 노말모드 시보다, 내부전원 VBB의 레벨이 낮아진다.
이와 같은, 레벨 감지부(200)를 포함하는 내부전원 생성부(100)는 리프레쉬 모드 동안, 레벨-조절신호 VBB_UP, VBB_DN에 따라 내부전원 VBB의 레벨을 조정하여 출력한다. 즉, 내부전원 VBB의 레벨을 조절하므로, 누설전류를 최소화한다.
구체적으로 언급하면, 메모리셀에서 발생되는 누설전류는 제품의 특성에 따라 상대적으로 오프-커런트가 큰 비중을 차지하기도 하며, 정션-커런트가 큰 비중을 차지하기도 한다. 오프-커런트가 주를 이루는 경우에는, 리프레쉬 동안 다운-제어신호 CTR_DN를 통해 내부전원 VBB의 레벨을 낮추므로서, 셀 데이터의 유지시간을 늘릴 수 있다. 또한, 정션-커런트가 주를 이루는 경우에는, 업-제어신호 CTR_UP를 통해 내부전원 VBB의 레벨을 높이므로서, 셀 데이터의 유지시간을 늘릴 수 있다.
참고적으로, 레벨-조절신호 VBB_UP, VBB_DN는 누설전류가 최소화될 수 있도록 웨이퍼 레벨의 테스트 단계에서 설정된다. 이러한 테스트 과정 이후, 레벨-조절신호 VBB_UP, VBB_DN는 퓨즈옵션 또는 메탈옵션 등을 통해 설정되어 인가되는 신호이다.
전술한 바와 같이, 내부전원 생성부는 셀프리프레쉬 모드 동안 내부전원 VBB의 레벨을 조정하여, 셀 데이터의 누설전류가 줄어들도록 한다. 따라서, 데이터의 유지시간이 길어진다.
한편, 이와 같이, 데이터의 유지시간이 길어지면, 셀프리프레쉬 모드 동안 리프레쉬 횟수를 줄일 수 있어, IDD6 전력 소모를 줄일 수 있다. 다음에서는 내부전원 VBB의 조절에 따라 셀프리프레쉬의 주기를 조절할 수 있는 리프레쉬부(500)에 대해서 살펴보도록 한다. 참고적으로, 도 7에 도시된 간격 조절부(722)는 리프레쉬부 내에 포함된다.
도 10은 도 7의 리프레쉬부(500)의 내부 회로도이다.
도 10을 참조하면, 리프레쉬부(500)는 클럭인에이블신호(CKE)와 오토리프레쉬 커맨드(AREF_CMD)에 응답하여 셀프리프레쉬 모드임을 알리는 셀프리프레쉬 구간신호(SREF)와 내부 오토리프레쉬신호(AREFP)를 생성하기 위한 리프레쉬 출입 제어부(600)와, 셀프리프레쉬 구간신호(SREF)의 활성화 구간 동안 주기적으로 내부 리프레쉬신호(REFP)와 내부 어드레스(RCNTI[0:N])를 생성하되, 메모리셀에 인가되는 내부전원 VBB의 레벨 변동 시 내부 리프레쉬신호(REFP)의 활성화 주기를 변동하여 생성하는 제어신호 생성부(700, 800)를 구비한다.
그리고 리프레쉬 출입 제어부(600)는 클럭인에이블신호(CKE)와 오토리프레쉬 커맨드(AREF_CMD)를 받아 내부 오토리프레쉬신호(AREFP)와 셀프리프레쉬 진입신호(SREF_EN)와 셀프리프레쉬 탈출신호(SREF_EXP)를 생성하기 위한 모드 입출력 제어부(620)와, 내부 오토리프레쉬신호(AREFP)와 셀프리프레쉬 진입신호(SREF_EN)와 셀프리프레쉬 탈출신호(SREF_EXP)를 인가받아 셀프리프레쉬의 구간을 알리는 셀프리프레쉬 구간신호(SREF)를 생성하기 위한 리프레쉬 구간신호 생성부(640)를 구비한다.
제어신호 생성부(700, 800)는 셀프리프레쉬 구간신호(SREF)의 활성화 구간 동안 주기적으로 주기-펄스신호(PL_FLG)를 출력하되, 내부전원의 레벨에 따라 주기를 조절하여 출력하기 위한 리프레쉬 주기신호 생성부(720)와, 내부 오토리프레쉬신호(AREFP)와 주기-펄스신호(PL_FLG)에 응답하여 내부 리프레쉬신호(REFP)를 활성화하기 위한 내부 리프레쉬신호 생성부(740)와, 내부 리프레쉬신호(REFP)에 응답하여 로우 어드레스를 한 비트 단위로 증가시켜 내부 어드레스(RCNTI[0:N])로 출력하기 위한 내부 어드레스 카운팅부(800)를 구비한다.
이와 같이, 본 발명에 따른 리프레쉬부(500)는 셀 데이터의 유지시간을 결정하는 내부전원 VBB의 레벨에 변동이 생기는 경우, 이를 반영하여 내부 리프레쉬신호(REFP)가 발생되는 주기를 조절한다. 따라서, 셀 데이터의 유지시간에 따라 주기를 늦출 수 있어, IDD6 전력소모를 줄일 수 있다.
도 11은 도 10의 리프레쉬 주기신호 생성부(720)의 내부 회로도.
도 11을 참조하면, 리프레쉬 주기신호 생성부(720)는 제1 및 제2 레벨 조절신호(VBB_UP, VBB_DN)에 응답하여 주기 조절신호를 생성하기 위한 주기 조절부(722)와, 주기 조절신호에 응답하여, 셀프리프레쉬 구간신호(SREF)의 활성화 구간 동안 주기신호(OSC_OUT)의 주기를 조절하여 출력하기 위한 오실레이터(724)와, 주기신호(OSC_OUT)를 펄스 형태의 주기-펄스신호(PL_FLG)로 생성하기 위한 펄스 생성부(726)를 구비한다.
그리고 주기 조절부(722)는 제1 및 제2 레벨 조절신호 VBB_UP, VBB_DN를 입력으로 가져 주기 조절신호를 출력하기 위한 노어게이트(NR1)를 포함한다.
그리고 오실레이터(724)는 주기 조절신호에 응답하여 구동전압의 레벨을 조절하여 공급하기 위한 구동전압 공급부(724a)와, 셀프리프레쉬 구간신호(SREF)의 활성화 구간 동안 구동전압의 레벨에 따른 주기를 갖는 주기신호(OSC_OUT)를 생성하기 위한 인버터체인(724b)를 포함한다.
구동전압 공급부(724a)는 외부전압(VDD)과 접지전압(VSS) 사이에 직렬 연결된 복수의 저항과, 주기 조절신호를 게이트 입력으로 가지며 복수의 저항 중 하나에 병렬 연결된 NMOS트랜지스터(NM4)를 구비하여, 분배된 전압을 제1 및 제2 구동전압으로 출력한다.
펄스 생성부(726)는 주기신호(OSC_OUT)를 지연시키기 위한 지연부(726a)와, 지연부(726a)의 출력신호를 반전시키기 위한 인버터(I13)와, 인버터(I13)의 출력신호와 주기신호(OSC_OUT)를 입력으로 갖는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호를 반전시켜 주기-펄스신호(PL_FLG)로 출력하기 위한 인버터(I14)를 포함한다.
리프레쉬 주기신호 생성부(720)의 구동을 간략히 살펴보도록 한다.
먼저, 제1 또는 제2 레벨 조절신호 VBB_UP, VBB_DN가 모두 비활성화되면, 주기 조절신호를 논리레벨 'H'로 비활성화된다. 따라서, 구동전압 공급부(724a) 내 주기 조절신호에 제어받는 NMOS트랜지스터(NM4)에 병렬 연결된 저항은 전체 저항값에 영향을 미치지 않는다.
반면, 제1 또는 제2 레벨 조절신호 VBB_UP, VBB_DN 중 하나가 활성화되면, 주기 조절부(722)는 주기 조절신호를 논리레벨 'L'로 활성화한다. 이어, 구동전압 공급부(724a) 내 NMOS트랜지스터(NM4)가 턴 오프되므로, 이에 병렬 연결된 저항에 의해 전체 저항값이 증가한다. 따라서, 구동전압 공급부(724a)가 공급하는 전류량이 줄어들어, 인버터 체인(724b)에 의해 발생되는 주기신호(OSC_OUT)의 주기가 길 어진다. 이어, 펄스 생성부(726)에 의해 생성된 주기-펄스신호(PL_FLG) 역시 주기가 길어진다.
이와 같이, 주기-펄스신호(PL_FLG)의 주기증가는 이에 응답하여 생성되는 내부 리프레쉬신호(REFP)의 간격의 증가를 의미하여, 적은 횟수의 리프레쉬가 수행된다.
다시 언급하면, 레벨 조절신호 VBB_UP, VBB_DN는 셀 데이터의 유지시간이 길어지도록 내부전원 VBB의 레벨을 조절하기 위해 설정된 신호이다. 따라서, 리프레쉬 주기신호 생성부(720)를 포함하는 본 발명의 리프레쉬부(500)는 레벨 조절신호 VBB_UP, VBB_DN를 통해 내부전원 VBB가 조절되어 셀 데이터의 유지시간이 길어진 것을 감지하고, 리프레쉬 주기를 늘여준다. 셀프리프레쉬 모드 동안 수행되는 리프레쉬의 횟수를 줄여 IDD6 전력소모를 줄여준다.
그러므로, 전술한 본 발명에 따른 반도체메모리소자는 외부에서 명령이 인가되지 않고 일정한 주기 간격으로 리프레쉬 구동만을 수행하는 셀프리프레쉬 모드 동안에, 셀 데이터의 유지시간이 길어지도록 내부전원 VBB의 레벨을 조절한다. 그리고 내부전원 VBB의 레벨이 조절된 경우, 리프레쉬 간격을 늘려줌으로써, IDD6 전력소모를 줄인다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 셀프리프레쉬 모드 동안에 셀 데이터의 유지시간이 길어지도록, 내부전원 VBB-셀에 인가되는 벌크전압-의 레벨을 조절하고, 이에 따라 리프레쉬 간격을 늘려줌으로써, 셀프리프레쉬 모드 동안 소모되는 전력을 줄인다.

Claims (30)

  1. 삭제
  2. 네거티브 펌핑을 통해 외부전원보다 낮은 레벨을 갖는 내부전압을 생성하기 위한 차지 펌핑수단;
    리프레쉬모드 동안에는 조절된 기준전압의 레벨에 대응하는 상기 내부전압 의 레벨을 감지하기 위한 레벨 감지수단;
    상기 레벨 감지수단의 감지신호에 응답하여 주기신호를 생성하기 위한 오실레이터; 및
    상기 주기신호에 응답하여 상기 차지 펌핑수단의 구동을 제어하기 위한 펌핑 제어신호 생성수단을 구비하며,
    상기 레벨 감지수단은,
    상기 기준전압에 대응하는 상기 내부전압의 레벨을 검출하여 피드백전압으로 출력하기 위한 피드백부와, 상기 피드백전압을 입력으로 하는 인버팅부와, 리프레쉬모드 동안 상기 피드백전압의 레벨을 조절하기 위한 레벨 제어부와, 상기 인버팅부의 출력신호의 레벨을 쉬프팅하기 위한 레벨 쉬프터를 구비하는 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 레벨 제어부는,
    셀프리프레쉬 모드임을 알려주는 셀프리프레쉬 구간신호와 제1 레벨-조절신호를 입력으로 갖는 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호를 반전시켜 다운-제어신호로 출력하기 위한 제1 인버터와,
    상기 셀프리프레쉬 구간신호와 제2 레벨-조절신호를 입력으로 갖는 제2 낸드게이트와,
    상기 제2 낸드게이트의 출력신호를 반전시켜 업-제어신호로 출력하기 위한 제2 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 제1 및 제2 레벨-조절신호는 웨이퍼 레벨 테스트에서 누설전류가 최소화될 수 있도록 선택된 후, 퓨즈옵션 또는 메탈옵션 등을 통해 설정되어 인가되는 신호인 것을 특징으로 하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 피드백부는,
    접지전압을 게이트 입력으로 가지며 상기 기준전압과 출력노드 사이에 직렬 연결된 제1 내지 제4 PMOS트랜지스터와,
    상기 내부전압을 게이트 입력으로 가지며 출력노드와 접지전압 사이에 직렬 연결된 제5 내지 제8 PMOS트랜지스터와,
    상기 다운-제어신호를 게이트 입력으로 가지며 상기 제1 PMOS트랜지스터와 병렬 연결된 제1 NMOS트랜지스터와,
    상기 업-제어신호를 게이트 입력으로 가지며 상기 제8 PMOS트랜지스터와 병렬 연결된 제2 NMOS트랜지스터를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  6. 제5항에 있어서,
    상기 외부전원과 관계없이 안정적인 레벨을 유지하는 상기 기준전압을 생성하기 위한 기준전압 생성부를 더 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  7. 삭제
  8. 외부전원을 네거티브 펌핑하여 기준전압에 대응하는 레벨을 갖는 메모리셀의 벌크전압을 생성하는 생성단계;
    셀프리프레쉬 모드에서는, 노말모드와 다르게 조절된 레벨의 상기 기준전압을 기준으로 상기 벌크전압의 레벨을 감지하는 감지단계;
    상기 벌크전압이 상기 기준전압에 대응하는 레벨을 갖도록 상기 생성단계의 구동을 제어하는 제어단계를 포함하며,
    상기 감지단계는,
    상기 기준전압에 대응하는 상기 벌크전압의 레벨을 검출하여 피드백전압으로 출력하는 단계와, 상기 셀프리프레쉬 모드 동안에는 상기 피드백전압의 레벨을 레벨-조절신호를 통해 조절하는 단계와, 상기 피드백전압의 레벨에 따라 감지신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체메모리소자의 구동방법.
  9. 제8항에 있어서,
    상기 제어단계에서,
    상기 감지신호의 활성화 구간 동안, 상기 생성단계가 반복적으로 구동되도록 제어하는 것을 특징으로 하는 반도체메모리소자의 구동방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
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  28. 삭제
  29. 삭제
  30. 삭제
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