KR20160094658A - 내부전압 생성회로, 반도체 장치 및 반도체 시스템 - Google Patents

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Abstract

내부전압 생성회로는 제1 및 제2외부전압에 응답하여 상기 제1외부전압이 활성화되면 상기 제2외부전압의 레벨로 활성화되는 제1제어신호를 생성하는 제1제어신호 생성부; 상기 제2외부전압과 내부전압 중 레벨이 높은 전압의 레벨을 가지는 제2제어신호를 생성하는 제2제어신호 생성부; 및 상기 제2외부전압 및 오실레이션 신호에 응답하여 전압 펌핑 동작을 수행하여 상기 내부전압을 생성하되, 상기 제1 및 제2제어신호에 응답하여 상기 내부전압이 생성되는 노드의 전류를 차단하는 전압 생성부를 포함할 수 있다.

Description

내부전압 생성회로, 반도체 장치 및 반도체 시스템{CIRCUIT FOR GENERATING INTERNAL VOLTAGE, SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 특허문헌은 내부전압 생성회로, 반도체 장치 및 반도체 시스템에 관한 것이다.
반도체 공정의 선폭이 점차 축소되고 미세해 짐에 따라, 반도체 장치에서 사용되는 외부전압도 점차 낮아지고 있는 추세이다. 낮은 외부전압의 사용은 미세 공정의 신뢰성 문제를 해결하기 위해서 뿐만 아니라, 배터리로 구동되는 저전력 반도체 장치들에 있어서도 매우 중요한 설계 요소이다. 하지만, 반도체 장치 내부의 모든 회로가 외부전압만으로 동작하는 것은 아니며, 동작을 위해 높은 전압을 필요로하는 회로도 존재한다. 따라서 외부전압을 받아 높은 내부전압을 생성하기 위한 회로가 필요하게 되며, 이는 주로 차지 펌프 회로(charge pump circuit)를 통하여 이루어진다.
현재 반도체 장치는 여러 종류의 서로 다른 레벨을 가지는 외부전압들을 입력받아 동작할 수 있다. 반도체 장치가 사용하는 외부전압들은 반도체 장치에 구비된 전압 패드를 통해 반도체 장치로 입력되며, 전압 패드와 연결된 라인을 통해 반도체 장치 내부의 각 회로로 전달된다. 차지 펌프 회로의 경우 반도체 장치로 입력되는 전압들 중 메인 전원 전압에 해당하는 VDD(예를 들어, 1.2V의 활성화 레벨을 가짐)과 고 전원 전압에 해당하는 VPPEXT(예를 들어, 2.5V의 활성화 레벨을 가짐)을 사용하여 내부전압을 생성할 수 있다.
전압 패드를 통해 반도체 장치의 외부로부터 공급되는 전원전압(VDD, VPPEXT)은 소정의 레벨(예를 들어, 접지전압)로부터 시작하여 일정한 기울기를 가지고 활성화 레벨까지 상승하게 된다. 반도체 장치에 전원이 공급되지 않은 상태에서 차지 펌프 회로의 내부 노드의 전압은 랜덤한 레벨을 가지기 때문에 전원전압(VDD, VPPEXT)이 상승할 때 차지 펌프 회로에서 누설 전류가 발생할 수 있다. 반도체 장치에서 발생하는 누설 전류의 양이 지나치게 많은 경우 반도체 장치에 부팅 페일(booting fail) 등의 오류가 발생할 수 있다.
본 발명의 일 실시예는 누설 전류가 발생하는 것을 방지한 내부전압 생성회로, 반도체 장치 및 반도체 시스템을 제공할 수 있다.
또한 본 발명의 일 실시예는 누설 전류를 방지함으로써 부팅 페일 등의 에러가 발생하는 것을 방지한 내부전압 생성회로, 반도체 장치 및 반도체 시스템을 제공할 수 있다.
본 발명의 일 실시예에 따른 내부전압 생성회로는 제1 및 제2외부전압에 응답하여 상기 제1외부전압이 활성화되면 상기 제2외부전압의 레벨로 활성화되는 제1제어신호를 생성하는 제1제어신호 생성부; 상기 제2외부전압과 내부전압 중 레벨이 높은 전압의 레벨을 가지는 제2제어신호를 생성하는 제2제어신호 생성부; 및 상기 제2외부전압 및 오실레이션 신호에 응답하여 전압 펌핑 동작을 수행하여 상기 내부전압을 생성하되, 상기 제1 및 제2제어신호에 응답하여 상기 내부전압이 생성되는 노드의 전류를 차단하는 전압 생성부를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제1전압 패드로 입력된 제1외부전압을 전달하는 제1전압 전달 라인; 제2전압 패드로 입력된 제2외부전압을 전달하는 제2전압 전달 라인; 내부전압을 전달하는 제3전압 전달 라인; 상기 제1 내지 제3전압 전달 라인으로 전달된 전압을 이용하여 소정의 동작을 수행하는 내부회로; 상기 제2외부전압 및 오실레이션 신호에 응답하여 전압 펌핑 동작을 수행하여 상기 내부전압을 생성하는 내부전압 생성부; 및 상기 제2전압 전달 라인과 상기 제3전압 전달 라인 사이에 연결되고, 상기 내부회로를 테스트하는 경우 턴온되는 엔모스 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템은 제1 및 제2전압 패드, 제1내부전압 생성부 - 상기 내부전압 생성부는 상기 제2전압 패드로 입력된 전압 및 제1오실레이션 신호에 응답하여 제1내부전압을 생성함 - 을 포함하고, 상기 제1 및 제2전압 패드, 상기 제1내부전압을 이용하여 동작하되, 상기 제2전압 패드에 연결된 노드와 상기 제1내부전압이 생성되는 노드 사이에 연결되고, 상기 제1내부회로를 테스트하는 경우 턴온되는 제1엔모스 트랜지스터를포함하는 제1반도체 칩; 제3 및 제4전압 패드, 제2내부전압 생성부 - 상기 내부전압 생성부는 상기 제4전압 패드로 입력된 전압 및 제2오실레이션 신호에 응답하여 제2내부전압을 생성함 - 을 포함하고, 상기 제1 및 제2전압 패드, 상기 제2내부전압을 이용하여 동작하되, 상기 제4전압 패드에 연결된 노드와 상기 제2내부전압이 생성되는 노드 사이에 연결되고, 상기 제2내부회로를 테스트하는 경우 턴온되는 제2엔모스 트랜지스터를포함하는 제2반도체 칩; 상기 제1전압 패드 및 상기 제3전압 패드를 연결하고, 제1외부전압이 인가되는 제1관통 비아; 및 상기 제2전압 패드 및 상기 제4전압 패드를 연결하고, 제2외부전압이 인가되는 제2관통 비아를 포함할 수 있다.
본 발명의 일 실시예에 따른 내부전압 생성회로는 제1 및 제2외부전압, 내부전압에 응답하여 하나 이상의 제어신호를 생성하는 제어신호 생성부; 및 상기 제2외부전압 및 오실레이션 신호에 응답하여 전압 펌핑 동작을 수행하여 상기 내부전압을 생성하되, 상기 하나 이상의 제어신호에 응답하여 상기 내부전압이 생성되는 노드의 전류를 차단하는 전압 생성부를 포함할 수 있다.
본 기술은 파워업시 내부전압 생성회로의 내부노드의 전압을 고정시키거나, 내부전압 생성회로에 포함된 스위칭 소자의 벌크 전압을 조절함으로써 누설전류가 발생하는 것을 방지할 수 있다.
본 기술은 내부전압 생성회로 등에서 누설전류가 발생하는 것을 방지함으로써 반도체 장치, 반도체 시스템 등에서 부팅 페일 등의 오류가 발생하는 것을 방지할 수 있다.
도 1은 내부전압 생성회로에서 누설 전류가 발생하는 현상을 설명하기 위한 도면,
도 2는 본 발명의 일 실시예에 따른 내부전압 생성회로의 구성도,
도 3은 제1제어신호 생성부(210)의 구성도,
도 4는 제2제어신호 생성부(220)의 구성도,
도 5는 도 2의 내부전압 생성회로의 동작을 설명하기 위한 파형도,
도 6은 본 발명의 일 실시예에 따른 내부전압 생성회로의 구성도,
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 구성도,
도 8은 본 발명의 일 실시예에 따른 반도체 시스템의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 내부전압 생성회로에서 누설 전류가 발생하는 현상을 설명하기 위한 도면이다.
도 1을 참조하면, 내부전압 생성회로는 캐패시터(C1, C2), 트랜지스터(P1, P2, N1 - N4), 인버터(I1 - I5)를 포함할 수 있다. 내부전압 생성회로는 차지 펌핑 동작을 통해 고전압을 생성하는 차지 펌프 회로를 포함할 수 있다. 내부전압 생성회로는 외부전압(VDD, VPPEXT) 및 주기적으로 토글하는 오실레이션 신호(OSC)에 응답하여 내부전압(VPP)을 생성할 수 있다. 여기서 외부전압(VDD)는 내부전압 생성회로를 포함하는 반도체 장치에서 주로 사용하는 주 전원 전압(main power voltega)이고, 외부전압(VPPEXT)는 주 전원 전압보다 높은 고 전원 전압(high power voltage)일 수 있다.
반도체 장치가 파워 오프 상태에서 파워 온 상태로 전환될 때 반도체 장치로 인가되는 외부전압(VDD, VPPEXT)은 비활성화 레벨에서 활성화 레벨로 상승하게 되며, 반도체 장치로 인가되는 외부전압이 상승하는 구간을 램프-업(ramp-up) 구간이라 한다. 램프-업(ramp-up) 구간에서 먼저 외부전압(VPPEXT)가 비활성화 레벨에 활성화 레벨로 상승하고, 다음으로 외부전압(VDD)가 비활성화 레벨에서 활성화 레벨로 상승할 수 있다. 이때 오실레이션 신호(OSC)는 비활성화된 상태이고, 내부전압 생성회로의 NO1, NO2의 전압은 랜덤한 레벨을 가질 수 있다.
NO1의 전압이 로우에 대응한다고 하자. 이 경우 NO1의 전압에 응답하여 피모스 트랜지스터(P1) 및 엔모스 트랜지스터(N1)가 턴온되어, 외부전압(VPPEXT)이 인가되는 단자(T1)와 내부전압(VPP)이 생성되는 노드(GN)가 전기적으로 턴온된다. 따라서 T1에서 NO로 누설 전류(ILEAK)가 흐르게 된다. 이러한 누설 전류는 내부전압 생성회로가 포함된 반도체 장치의 동작에 오류를 발생시킬 수 있다.
도 2는 본 발명의 일 실시예에 따른 내부전압 생성회로의 구성도이다.
도 2를 참조하면, 내부전압 생성회로는 제1제어신호 생성부(210), 제2제어신호 생성부(220) 및 전압 생성부(230)를 포함할 수 있다. 전압 생성부(230)는 제1입력부(231), 제2입력부(232) 및 전압 펌핑부(233)를 포함할 수 있다. 제2외부전압(VPPEXT)의 활성화 레벨은 제1내부전압(VDD)의 활성화 레벨보다 높을 수 있다.
제1제어신호 생성부(210)는 제1외부전압(VDD)이 활성화되면 제2외부전압(VPPEXT)의 레벨로 활성화되는 제1제어신호(CON1)를 생성할 수 있다. 제1제어신호 생성부(210)는 제1외부전압(VDD)이 비활성화되면 제1제어신호(CON1)를 비활성화할 수 있다. 제2제어신호 생성부(220)는 제2외부전압(VPPEXT)과 내부전압(VPP) 중 레벨이 높은 전압의 레벨을 가지는 제2제어신호(CON2)를 생성할 수 있다.
전압 생성부(230)는 외부전압(VDD, VPPEXT) 및 오실레이션 신호(OSC)에 응답하여 차지 펌핑 동작을 수행하여 내부전압(VPP)을 생성하되, 제어신호(CON1, CON2)에 응답하여 내부전압(VPP)이 생성되는 생성 노드(GN1)의 전류를 차단할 수 있다. 전압 생성부(230)는 제1입력부(231), 제2입력부(232) 및 전압 펌핑부(233)를 포함할 수 있다.
제1입력부(231)는 제1제어신호(CON1)가 활성화된 경우 제1입력노드(IN1)의 전압을 소정의 레벨(이하에서 '하이')로 고정하고, 제1제어신호(CON1)가 비활성화된 경우 오실레이션 신호(OSC)에 응답하여 제1입력노드(IN1)의 전압을 토글시킬 수 있다. 제1입력부(231)는 낸드 게이트(NAND1) 및 인버터(I1, I2)를 포함할 수 있다. 낸드 게이트(NAND1)는 제2외부전압(VPPEXT)을 사용하여 동작할 수 있다. 제1제어신호(CON1)가 로우로 활성화되면 제1입력노드(IN1)의 전압은 오실레이션 신호(OSC)의 레벨에 관계 없이 하이로 고정될 수 있다. 제1제어신호(CON1)가 하이로 비활성화되면 제1입력노드(IN1)의 전압은 오실레이션 신호(OSC)와 반대의 레벨로 토글할 수 있다.
제2입력부(232)는 제1제어신호(CON1)가 활성화된 경우 제2입력노드(IN2)이 전압을 소정의 레벨(이하에서 '하이')로 고정하고, 제1제어신호(CON1)가 비활성화된 경우 오실레이션 신호(OSC)에 응답하여 제2입력노드(IN2)의 전압을 토글시킬 수 있다. 제2입력부(232)는 낸드 게이트(NAND2) 및 인버터(I3)를 포함할 수 있다. 제1제어신호(CON1)기 로우로 활성화되면 제2입력노드(IN2)의 전압은 오실레이션 신호(OSC)의 레벨과 관계 없이 하이로 고정될 수 있다. 제1제어신호(CON1)가 하이로 비활성화되면 제2입력노드(IN2)의 전압은 오실레이션 신호(OSC)과 동일한 레벨로 토글할 수 있다.
전압 펌핑부(233)는 제1입력노드(IN1)와 제1내부노드(NO1) 사이에 연결된 제1용량성 소자(C1), 제2입력노드(IN2)와 제2내부노드(NO2) 사이에 연결된 제2용량성 소자(C2), 생성 노드(GN1)와 제1내부노드(NO1) 사이에 연결되고, 게이트가 제2내부노드(NO2)에 연결되고, 벌크에 제2제어신호(CON2)가 인가되는 제1피모스 트랜지스터(P1), 생성 노드(GN1)와 제2내부노드(NO2) 사이에 연결되고, 게이트가 제1내부노드(NO1)에 연결되고, 벌크에 제2제어신호(C0N2)가 인가되는 제2피모스 트랜지스터(P2), 일단이 제1내부노드(NO1)에 연결되고, 타단에 제2외부전압(VPPEXT)이 인가되고, 게이트가 제2내부노드(NO2)에 연결되고, 벌크가 제2입력노드(NO2)와 연결된 제1엔모스 트랜지스터(N1), 일단이 제2내부노드(NO2)에 연결되고, 타단에 제2외부전압(VPPEXT)이 인가되고, 게이트가 제1내부노드(NO1)에 연결되고, 벌크가 제1입력노드(IN1)와 연결된 제2엔모스 트랜지스터(N2), 일단이 제2내부노드(NO2)에 연결되고, 타단 및 게이트에 제2외부전압(VPPEXT)이 인가되고, 벌크가 제1입력노드(IN1)와 연결된 제3엔모스 트랜지스터(N3), 일단이 제1내부노드(NO1)에 연결되고, 타단 및 게이트에 제2외부전압(VPPEXT)이 인가되고, 벌크가 제2입력노드(NO2)와 연결된 제4엔모스 트랜지스터(N4)를 포함할 수 있다. 참고로 용량성 소자(C1, C2)는 캐패시터일 수 있다.
램프-업 구간에서 제2외부전압(VPPEXT)이 먼저 상승하고, 제1외부전압(VDD)이 상승하는 경우 제1외부전압(VDD)이 상승하기 이전에 제1 및 제2입력노드(IN1, IN2)의 전압은 하이로 고정되고, 캐패시터(C1, C2)의 커플링 효과에 의해 제1 및 제2내부노드(NO1, NO2)의 전압도 하이로 고정될 수 있다. 따라서 피모스 트랜지스터(P1, P2)는 턴오프되어 생성 노드(GN1)에 전류가 흐르지 않도록 차단될 수 있다. 또한 피모스 트랜지스터(P1, P2)의 벌크에 인가되는 제2제어신호(CON2)가 제2외부전압(VPPEXT)과 동일한 하이 레벨을 가지기 때문에 피모스 트랜지스터(P1, P2)의 문턱전압이 높아지고, 생성 노드(GN1)를 차단하는 효과를 높일 수 있다.
내부전압 생성회로는 제2외부전압(VPPEXT)은 활성화되었지만, 제1외부전압(VDD)은 활성화되지 않은 구간에서 내부전압 생성회로의 입력노드(IN1, IN2)의 전압을 특정 레벨로 고정하고, 생성 노드(GN1)에 연결된 트랜지스터(P1, P2)의 문턱전압을 높임으로써 생성 노드(GN1)에 누설 전류가 흐르는 것을 방지할 수 있다.
도 3은 제1제어신호 생성부(210)의 구성도이다.
도 3을 참조하면, 제1제어신호 생성부(210)는 일단에 제1외부전압(VDD)이 인가되는 저항성 소자(R1), 일단이 저항성 소자(R1)의 타단과 연결되고, 타단에 기저전압(VSS)이 인가되고, 게이트가 저항성 소자(R1)의 타단과 연결된 엔모스 트랜지스터(N5), 일단에 제2외부전압(VPPEXT)이 인가되고, 타단이 노드(NO3)에 연결되고, 게이트가 노드(NO3)에 연결된 피모스 트랜지스터(P3), 일단이 노드(NO3)와 연결되고, 타단에 기저전압(VSS)이 인가되고, 게이트가 엔모스 트랜지스터(N5)의 게이트와 연결된 엔모스 트랜지스터(N6) 및 노드(NO3)의 전압을 입력받아 제1제어신호(CON1)를 출력하는 인버터(I4)를 포함할 수 있다.
도 4는 제2제어신호 생성부(220)의 구성도이다.
도 4를 참조하면, 제2제어신호 생성부(220)는 일단에 제2외부전압(VPPEXT)이 인가되고, 타단이 제2제어신호(CON2)가 생성되는 노드(NO4)와 연결된 피모스 트랜지스터(P4), 일단에 내부전압(VPP)이 인가되고, 타단이 노드(NO5)와 연결된 피모스 트랜지스터(P5), 피모스 트랜지스터(P4)의 일단과 피모스 트랜지스터(P5)의 게이트 사이에 연결된 저항성 소자(R2) 및 피모스 트랜지스터(P5)의 일단과 피모스 트랜지스터(P4)의 게이트 사이에 연결된 저항성 소자(R3)를 포함할 수 있다.
도 5는 도 2의 내부전압 생성회로의 동작을 설명하기 위한 파형도이다.
도 5를 참조하여, 램프-업 구간에서 내부전압 생성회로의 동작에 대해 설명한다. VDD는 제1외부전압의 파형도이고, VPPEXT는 제2외부전압의 파형도이고, CON1은 제1제어신호의 파형도이고, CON2는 제2제어신호의 파형도이고, VPP는 내부전압의 파형도이다.
램프-업 구간이 시작되면 먼저 제2외부전압(VPPEXT)의 전압이 상승하여 활성화 레벨(LV2)에 도달한다(S1). 이때 제1제어신호(CON1)는 로우 레벨로 비활성화 상태를 유지하고, 제2제어신호(CON2)는 제2외부전압(VPPEXT)과 함께 상승하여 LV2에 도달한다. 제1 및 제2제어신호(CON1, CON2)에 의해 생성 노드(GN1)의 전류가 차단되므로 내부전압(VPP)의 레벨은 로우 레벨로 유지된다.
제1외부전압(VDD)이 상승하여 활성화 레벨(LV1)에 도달한다(S2). 제1외부전압(VDD)이 활성화되면, 제1제어신호(CON1)는 비활성화되어 하이 레벨로 상승한다. 따라서 오실레이션 신호(OSC)에 따라 제1 및 제2입력노드(IN1, IN2)의 전압이 토글할 수 있게 된다. 제2제어신호(CON1)은 LV2를 유지한다. 이후 오실레이션 신호(OSC)가 활성화되어 토글하기 시작하면(S3), 내부전압(VPP)의 레벨이 상승하고, 제2제어신호(CON2)의 레벨은 내부전압(VPP)과 함께 상승한다.
도 6은 본 발명의 일 실시예에 따른 내부전압 생성회로의 구성도이다.
도 6을 참조하면 내부전압 생성회로는 제1제어신호 생성부(610), 제2제어신호 생성부(620) 및 전압 생성부(630)를 포함할 수 있다. 전압 생성부(630)는 신호 생성부(631), 신호 전달부(632) 및 전압 펌핑부(633)를 포함할 수 있다. 도 6의 제1 및 제2제어신호 생성부(610, 620)의 구성 및 동작은 도 2 내지 도 4에서 설명한 제1 및 제2제어신호 생성부(210, 220)의 구성 및 동작과 동일하다. 도 6의 내부전압 생성회로는 도 2의 내부전압 생성회로와 다른 형태의 전압 생성부(630)를 포함할 수 있다. 전압 생성부(630)는 차지 펌핑 동작을 수행하여 내부전압(VPP)을 생성하는 차지 펌프 회로일 수 있다.
신호 생성부(631)는 오실레이션 신호(OSC)를 반전하여 제1신호(G1)를 생성하고, 제1신호(G1)를 반전하여 제2신호(G2)를 생성하고, 제2신호(G2)를 반전하여 제3신호(K2)를 생성하고, 제3신호(K2)를 반전하여 제4신호(K1)를 생성할 수 있다. 신호 생성부(631)는 인버터(I5 - I8)를 포함할 수 있다.
신호 전달부(632)는 제1제어신호(CON1)가 활성화된 경우 제1 및 제2입력신호(K1', K2')를 소정의 레벨로 고정하고, 제1제어신호(CON1)가 비활성화된 경우 제4신호(K1) 및 제3신호(K2)를 각각 제1입력신호(K1') 및 제2입력신호(K2')로 전달할 수 있다. 신호 전달부(632)는 낸드 게이트(NAND3, NAND4) 및 인버터(I9, I10)를 포함할 수 있다.
전압 펌핑부(633)는 일단에 제1입력신호(K1')가 인가되고, 타단이 내부노드(NO5)와 연결된 용량성 소자(C3), 일단에 제2입력신호(K2')가 인가되고, 타단이 내부노드(NO6)와 연결된 용량성 소자(C4), 일단에 제1신호(G1)가 인가되고, 타단이 내부노드(NO7)와 연결된 용량성 소자(C5), 일단에 제2신호(G2)가 인가되고, 타단이 내부노드(NO8)와 연결된 용량성 소자(C6), 생성 노드(GN2)와 내부노드(NO5) 사이에 연결되고, 게이트가 내부노드(NO6)에 연결되고, 벌크에 제어신호(CON2)가 인가되는 피모스 트랜지스터(P6) 및 생성 노드(GN2)와 제2내부노드(NO6) 사이에 연결되고, 게이트가 제1내부노드(NO5)에 연결되고, 벌크에 제2제어신호(CON2)가 인가되는 피모스 트랜지스터(P7)를 포함할 수 있다.
또한 전압 펌핑부는(633)는 일단이 내부노드(NO5)에 연결되고, 타단에 제2외부전압(VPPEXT)이 인가되고, 게이트가 제3내부노드(NO7)와 연결된 엔모스 트랜지스터(N7), 일단이 내부노드(NO6)에 연결되고, 타단에 제2외부전압(VPPEXT)이 인가되고, 게이트가 내부노드(NO8)와 연결된 엔모스 트랜지스터(N8), 일단이 내부노드(NO7)와 연결되고, 타단에 제2외부전압(VPPEXT)이 인가되고, 게이트가 내부노드(NO8)와 연결된 엔모스 트랜지스터(N9), 일단이 제4내부노드(NO8)와 연결되고, 타단에 제2외부전압(VPPEXT)이 인가되고, 게이트가 내부노드(NO7)와 연결된 엔모스 트랜지스터(N10), 일단이 내부노드(NO7)와 연결되고, 타단 및 게이트에 제2외부전압(VPPEXT)이 인가되는 엔모스 트랜지스터(N11), 일단이 내부노드(NO8)와 연결되고, 타단 및 게이트에 제2외부전압(VPPEXT)이 인가되는 엔모스 트랜지스터(N12), 일단 및 게이트가 내부노드(NO7)와 연결되고, 타단에 제2외부전압(VPPEXT)이 인가되는 엔모스 트랜지스터(N13) 및 일단 및 게이트가 내부노드(NO8)와 연결되고, 타단에 제2외부전압(VPPEXT)이 인가되는 엔모스 트랜지스터(N14)를 포함할 수 있다.
램프-업 구간에서 제2외부전압(VPPEXT)이 먼저 상승하고, 제1외부전압(VDD)이 상승하는 경우 제1외부전압(VDD)이 상승하기 이전에 제1 및 제2입력신호(K1', K2')의 레벨은 하이로 고정되고, 캐패시터(C1, C2)의 커플링 효과에 의해 내부노드(NO5, NO6)의 전압도 하이로 고정될 수 있다. 따라서 피모스 트랜지스터(P6, P7)는 턴오프되어 생성 노드(GN2)에 전류가 흐르지 않도록 차단될 수 있다. 또한 피모스 트랜지스터(P6, P7)의 벌크에 인가되는 제2제어신호(CON2)가 제2외부전압(VPPEXT)과 동일한 하이 레벨을 가지기 때문에 피모스 트랜지스터(P6, P7)의 문턱전압이 높아지고, 생성 노드(GN2)를 차단하는 효과를 높일 수 있다.
내부전압 생성회로는 제2외부전압(VPPEXT)은 활성화되었지만, 제1외부전압(VDD)은 활성화되지 않은 구간에서 내부전압 생성회로의 입력신호(K1', K2')의 전압을 특정 레벨로 고정하고, 생성 노드(GN2)에 연결된 트랜지스터(P6, P7)의 문턱전압을 높임으로써 생성 노드(GN2)에 누설 전류가 흐르는 것을 방지할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.
도 7을 참조하면, 반도체 장치는 제1패드(701), 제2패드(702), 전압 전달 라인(703), 제2전압 전달 라인(704), 제3전압 전달 라인(705), 내부회로(710), 내부전압 생성부(720) 및 엔모스 트랜지스터(NT)를 포함할 수 있다. 내부전압 생성부(720)는 도 2 또는 도 6의 내부전압 생성회로를 포함할 수 있다. 내부전압 생성부(720) 및 내부회로(710)에서 사용하는 전압(VDD, VPPEXT, VPP)은 각각 전압 전달 라인(703 - 705)를 통해 전달될 수 있다.
제1전압 전달 라인(703)는 제1전압 패드(701)로 입력된 제1외부전압(VDD)을 전달할 수 있다. 제2전압 전달 라인(704)은 제2전압 패드(702)로 입력된 제2외부전압(VPPEXT)을 전달할 수 있다. 제3전압 전달 라인(705)은 내부전압 생성부(720)에서 생성된 내부전압(VPP)을 전달할 수 있다.
내부회로(710)는 전압 전달 라인(703 - 705)으로 전달된 전압(VDD, VPPEXT, VPP)를 이용하여 소정의 동작을 수행할 수 있다. 예를 들어, 반도체 장치가 메모리 장치인 경우 내부회로(710)는 데이터를 저장하기 위한 메모리 셀을 포함하고, 전압을 이용해 데이터의 리드 또는 라이트나 메모리 장치를 테스트하는 테스트 동작을 수행하는 회로일 수 있다.
엔모스 트랜지스터(NT)는 제2전압 전달 라인(704)과 제3전압 전달 라인(705) 사이에 연결되고, 내부회로(710)를 테스트하는 경우 턴온될 수 있다. 반도체 장치가 일반적인 동작을 수행하는 경우 내부회로(710)는 내부전압 생성부(720)에서 생성된 내부전압(VPP)을 이용해 고전압을 사용하는 동작을 수행할 수 있다. 그런데 테스트 동작시 테스트를 위해 필요한 정확한 레벨을 가지는 고전압을 사용하기 위해 내부전압(VPP)을 사용하는 동작에 제2패드(702)로 입력된 제2외부전압(VPPEXT)을 대신 이용해 내부회로(710)를 동작시킬 수 있다. 이러한 테스트 동작시 제2패드(702)로 입력된 제2외부전압(VPPEXT)을 제3전압 전달 라인(705)으로 전달하여 내부전압(VPP)이 사용되는 회로에서 사용하도록 할 수 있다.
엔모스 트랜지스터(NT)는 제2외부전압(VPPEXT)이 활성화 레벨에 도달할 때까지 제2전압 전달 라인(704)과 제3전압 전달 라인(705) 사이에 발생할 수 있는 누설 전류를 차단함으로써 정상적인 테스트가 이루어질 수 있도록 한다. 엔모트 트랜지스터(NT)의 게이트에 인가되는 테스트 신호(TEST)는 테스트 동작시 활성화되는 신호일 수 있다. 제2전압 전달 라인(704)의 제2외부전압(VPPEXT)이 제3전압 전달 라인(705)으로 정상적으로 전달되기 위해서는 테스트 신호(TEST)의 활성화 레벨이 제2외부전압(VPPEXT)의 활성화 레벨보다 엔모스 트랜지스터(NT)의 문턱전압만큼 더 높아야 한다. 예를 들어, 제2외부전압(VPPEXT)의 활성화 레벨이 4.0 V이고 엔모스 트랜지스터(NT)의 문턱전압이 0.7 V인 경우 테스트 신호(TEST)의 활성화 레벨은 4.7 V 이상이어야 한다.
참고로, 엔모스 트랜지스터(NT) 대신에 피모스 트랜지스터를 사용하는 경우 다음과 같은 문제점이 발생할 수 있다. 제2외부전압(VPPEXT)을 제3전압 전달 라인(705)으로 전달하여 내부전압(VPP)이 사용하는 동작시 테스트 신호(TEST)를 이용해 피모스 트랜지스터를 턴온시켜야 하므로 테스트 신호(TEST)의 활성화 레벨은 기저전압(예를 들어, 0 V)에 가까운 값을 가질 수 있다. 이 경우 제2외부전압(VPPEXT)의 레벨이 활성화 레벨(예를 들어, 4.0 V)에 도달하기도 전에 피모스 트랜지스터가 턴온되고 제2전압 전달 라인(704)과 제3전압 전달 라인(705)이 연결되어 버린다. 즉, 누설전류가 발생하는데 어떠한 이유로 인해 누설 전류가 과도해지는 경우 제2외부전압(VPPEXT)를 인가하는 콘트롤러(도 7에 미도시 됨)이 이를 검출하여 시스템을 정지시켜 버릴 수 있다. 따라서 엔모스 트랜지스터를 이용하여 제2외부전압(VPPEXT)이 적절한 레벨에 도달할 때까지 제2전압 전달 라인(704)과 제3전압 전달 라인(705)을 차단함으로써 위와 같은 문제점을 방지할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 시스템의 구성도이다.
도 8을 참조하면, 반도체 시스템은 제1반도체 칩(810), 제2반도체 칩(820), 제1관통 비아(TSV1) 및 제2관통 비아(TSV2)를 포함할 수 있다. 제1 및 제2반도체 칩(810, 820)은 각각 전압 패드(PAD1 - PAD4), 내부전압 생성부(811, 821), 내부 회로(812, 822) 및 엔모스 트랜지스터(NTA, NTB)를 포함할 수 있다. 제1 및 제2반도체 칩(810, 820)은 각각 도 7의 반도체 장치를 포함할 수 있다.
제1 및 제2반도체 칩(810, 820)의 내부회로(812, 822)는 각각 대응하는 전압 패드(PAD1 - PAD4)로 입력된 전압(VDD, VPPEXT)과 대응하는 내부전압 생성부(811, 812)에서 생성된 내부전압(VPP1, VPP2)를 사용하여 동작을 수행한다. 테스트 동작시 각 반도체 칩(810, 820)을 서로 동일한 조건에서 동작시키는 것이 중요하다. 그런데 각 반도체 칩(810, 820) 사이에는 공정 등의 차이가 있기 때문에 반도체 칩 내부전압(VPP1, VPP2)의 레벨은 미세하게 차이가 날 수 있다. 따라서 테스트 동작시 반도체(810, 820)의 내부회로(812, 822)에서 사용하는 고전압으로 외부전압(VPPEXT)을 이용할 수 있다.
따라서 테스트 동작시 반도체 칩(810, 820)에 대응하는 테스트 신호(TEST1, TEST2)를 활성화시켜 엔모스 트랜지스터(NTA, NTB)를 턴온시키고, 전압패드(PAD2, PAD4)를 통해 인가된 외부전압(VPPEXT)을 고전압으로 사용하여 내부회로(811, 821)를 동작시킬 수 있다. 이때 엔모스 트랜지스터(NTA, NTB)는 외부전압(VPPEXT)이 활성화 레벨에 도달할 때까지 외부전압(VPPEXT)이 인가되는 노드(NOA, NOB)와 내부전압(VPP1, VPP2)이 생성되는 노드(GNA, GNB) 사이에 발생할 수 있는 누설 전류를 차단함으로써 정상적인 테스트가 이루어질 수 있도록 한다. 피모스 트랜지스터를 사용하는 경우 도 7의 설명에서 상술한 문제점으로 인해 테스트가 제대로 수행되지 않을 수 있다.
각 도면의 게이트 중 VPPEXT가 표기된 게이트는 VPPEXT를 사용하여 동작하는 게이트이고, VPPEXT가 표시되지 않은 게이트는 VDD를 사용하여 동작하는 게이트일 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (24)

  1. 제1 및 제2외부전압에 응답하여 상기 제1외부전압이 활성화되면 상기 제2외부전압의 레벨로 활성화되는 제1제어신호를 생성하는 제1제어신호 생성부;
    상기 제2외부전압과 내부전압 중 레벨이 높은 전압의 레벨을 가지는 제2제어신호를 생성하는 제2제어신호 생성부; 및
    상기 제2외부전압 및 오실레이션 신호에 응답하여 전압 펌핑 동작을 수행하여 상기 내부전압을 생성하되, 상기 제1 및 제2제어신호에 응답하여 상기 내부전압이 생성되는 노드의 전류를 차단하는 전압 생성부
    를 포함하는 내부전압 생성회로.
  2. 제 1항에 있어서,
    상기 제2외부전압의 활성화 레벨은 상기 제1외부전압의 활성화 레벨보다 높은 내부전압 생성회로.
  3. 제 1항에 있어서,
    상기 제1제어신호 생성부는
    상기 제1외부전압이 비활성화되면 상기 제1제어신호를 비활성화하는 내부전압 생성회로.
  4. 제 1항에 있어서,
    상기 제1제어신호 생성부는
    일단에 상기 제1외부전압이 인가되는 저항성 소자;
    일단이 상기 저항성 소자의 타단과 연결되고, 타단에 기저전압이 인가되고, 게이트가 상기 저항성 소자의 타단과 연결된 제1엔모스 트랜지스터;
    일단에 상기 제2외부전압이 인가되고, 타단이 제1노드에 연결되고, 게이트가 상기 제1노드에 연결된 제1피모스 트랜지스터;
    일단이 상기 제1노드와 연결되고, 타단에 상기 기저전압이 인가되고, 게이트가 상기 제1엔모스 트랜지스터의 게이트와 연결된 제2엔모스 트랜지스터; 및
    상기 제1노드의 전압을 입력받아 상기 제1제어신호를 출력하는 생성하는 인버터
    를 포함하는 내부전압 생성회로.
  5. 제 1항에 있어서,
    상기 제2제어신호 생성부는
    일단에 상기 제2외부전압이 인가되고, 타단이 상기 제2제어신호가 생성되는 제1노드와 연결된 제1피모스 트랜지스터;
    일단에 상기 내부전압이 인가되고, 타단이 상기 제1노드와 연결된 제2피모스 트랜지스터;
    상기 제1피모스 트랜지스터의 일단과 상기 제2피모스 트랜지스터의 게이트 사이에 연결된 제1저항성 소자; 및
    상기 제2피모스 트랜지스터의 일단과 상기 제1피모스 트랜지스터의 게이트 사이에 연결된 제2저항성 소자
    를 포함하는 내부전압 생성회로.
  6. 제 1항에 있어서,
    상기 전압 생성부는
    상기 제1제어신호가 활성화된 경우 제1입력노드의 전압을 소정의 레벨로 고정하고, 상기 제1제어신호가 비활성화된 경우 상기 오실레이션 신호에 응답하여 제1입력노드의 전압을 토글시키는 제1입력부;
    상기 제1제어신호가 활성화된 경우 제2입력노드의 전압을 소정의 레벨로 고정하고, 상기 제1제어신호가 비활성화된 경우 상기 오실레이션 신호에 응답하여 제2입력노드의 전압을 상기 제1입력노드의 전압과 반대 위상으로 토글시키는 제2입력부; 및
    상기 제1 및 제2입력노드의 전압 및 상기 제2외부전압에 응답하여 상기 내부전압을 생성하되, 상기 제2제어신호에 응답하여 상기 생성 노드의 전류를 차단하는 전압 펌핑부
    를 포함하는 내부전압 생성회로.
  7. 제 6항에 있어서,
    상기 전압 펌핑부는
    상기 제1입력노드와 상기 제1내부노드 사이에 연결된 제1용량성 소자;
    상기 제2입력노드와 상기 제2내부노드 사이에 연결된 제2용량성 소자;
    상기 생성 노드와 상기 제1내부노드 사이에 연결되고, 게이트가 상기 제2내부노드에 연결되고, 벌크에 상기 제2제어신호가 인가되는 제1피모스 트랜지스터;
    상기 생성 노드와 상기 제2내부노드 사이에 연결되고, 게이트가 상기 제1내부노드에 연결되고, 벌크에 상기 제2제어신호가 인가되는 제2피모스 트랜지스터;
    일단이 상기 제1내부노드에 연결되고, 타단에 상기 제2외부전압이 인가되고, 게이트가 상기 제2내부노드에 연결되고, 벌크가 상기 제2입력노드와 연결된 제1엔모스 트랜지스터;
    일단이 상기 제2내부노드에 연결되고, 타단에 상기 제2외부전압이 인가되고, 게이트가 상기 제1내부노드에 연결되고, 벌크가 상기 제1입력노드와 연결된 제2엔모스 트랜지스터;
    일단이 상기 제2내부노드에 연결되고, 타단 및 게이트에 상기 제2외부전압이 인가되고, 벌크가 상기 제1입력노드와 연결된 제3엔모스 트랜지스터; 및
    일단이 상기 제1내부노드에 연결되고, 타단 및 게이트에 상기 제2외부전압이 인가되고, 벌크가 상기 제2입력노드와 연결된 제4엔모스 트랜지스터
    를 포함하는 내부전압 생성회로.
  8. 제 1항에 있어서,
    상기 전압 생성부는
    상기 오실레이션 신호를 반전하여 제1신호를 생성하고, 상기 제1신호를 반전하여 제2신호를 생성하고, 상기 제2신호를 반전하여 제3신호를 생성하고, 상기 제3신호를 반전하여 제4신호를 생성하는 신호 생성부;
    상기 제1제어신호가 활성화된 경우 제1 및 제2입력신호를 소정의 레벨로 고정하고, 상기 제1제어신호가 비활성화된 경우 상기 제4신호 및 상기 제3신호를 각각 제1입력신호 및 제2입력신호로 전달하는 신호 전달부;
    상기 제1 및 제2입력신호, 상기 제1및 제2신호 및 상기 제2외부전압에 응답하여 상기 내부전압을 생성하되, 상기 제2제어신호에 응답하여 상기 생성 노드의 전류를 차단하는 전압 펌핑부
    를 포함하는 내부전압 생성회로.
  9. 제 8항에 있어서,
    상기 전압 펌핑부는
    일단에 상기 제1입력신호가 인가되고, 타단이 제1내부노드와 연결된 제1용량성 소자;
    일단에 상기 제2입력신호가 인가되고, 타단이 제2내부노드와 연결된 제2용량성 소자;
    일단에 상기 제1신호가 인가되고, 타단이 제3내부노드와 연결된 제3용량성 소자;
    일단에 상기 제2신호가 인가되고, 타단이 제4내부노드와 연결된 제4용량성 소자;
    상기 생성 노드와 상기 제1내부노드 사이에 연결되고, 게이트가 상기 제2내부노드에 연결되고, 벌크에 상기 제2제어신호가 인가되는 제1피모스 트랜지스터; 및
    상기 생성 노드와 상기 제2내부노드 사이에 연결되고, 게이트가 상기 제1내부노드에 연결되고, 벌크에 상기 제2제어신호가 인가되는 제2피모스 트랜지스터
    를 포함하는 내부전압 생성회로.
  10. 제 9항에 있어서,
    상기 전압 펌핑부는
    일단이 상기 제1내부노드에 연결되고, 타단에 상기 제2외부전압이 인가되고, 게이트가 상기 제3내부노드와 연결된 제1엔모스 트랜지스터;
    일단이 상기 제2내부노드에 연결되고, 타단에 상기 제2외부전압이 인가되고, 게이트가 상기 제4내부노드와 연결된 제2엔모스 트랜지스터;
    일단이 상기 제3내부노드와 연결되고, 타단에 상기 제2외부전압이 인가되고, 게이트가 상기 제4내부노드와 연결된 제3엔모스 트랜지스터;
    일단이 상기 제4내부노드와 연결되고, 타단에 상기 제2외부전압이 인가되고, 게이트가 상기 제3내부노드와 연결된 제4엔모스 트랜지스터;
    일단이 상기 제3내부노드와 연결되고, 타단 및 게이트에 상기 제2외부전압이 인가되는 제5엔모스 트랜지스터;
    일단이 상기 제4내부노드와 연결되고, 타단 및 게이트에 상기 제2외부전압이 인가되는 제6엔모스 트랜지스터;
    일단 및 게이트가 상기 제3내부노드와 연결되고, 타단에 상기 제2외부전압이 인가되는 제7엔모스 트랜지스터; 및
    일단 및 게이트가 상기 제4내부노드와 연결되고, 타단에 상기 제2외부전압이 인가되는 제8엔모스 트랜지스터
    를 포함하는 내부전압 생성회로.
  11. 제1전압 패드로 입력된 제1외부전압을 전달하는 제1전압 전달 라인;
    제2전압 패드로 입력된 제2외부전압을 전달하는 제2전압 전달 라인;
    내부전압을 전달하는 제3전압 전달 라인;
    상기 제1 내지 제3전압 전달 라인으로 전달된 전압을 이용하여 소정의 동작을 수행하는 내부회로;
    상기 제2외부전압 및 오실레이션 신호에 응답하여 전압 펌핑 동작을 수행하여 상기 내부전압을 생성하는 내부전압 생성부; 및
    상기 제2전압 전달 라인과 상기 제3전압 전달 라인 사이에 연결되고, 상기 내부회로를 테스트하는 경우 턴온되는 엔모스 트랜지스터
    를 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제2외부전압의 활성화 레벨은 상기 제1외부전압의 활성화 레벨보다 높은 반도체 장치.
  13. 제 11항에 있어서,
    상기 내부전압 생성부는
    상기 제1외부전압이 비활성화된 상태인 경우 상기 내부전압이 생성되는 생성 노드의 전류를 차단하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 내부전압 생성부는
    상기 제1 및 제2외부전압에 응답하여 상기 제1외부전압이 활성화되면 상기 제2외부전압의 레벨로 활성화되는 제1제어신호를 생성하는 제1제어신호 생성부;
    상기 제2외부전압과 상기 내부전압 중 레벨이 높은 전압의 레벨을 가지는 제2제어신호를 생성하는 제2제어신호 생성부; 및
    상기 제2외부전압 및 상기 오실레이션 신호에 응답하여 전압 펌핑 동작을 수행하여 상기 내부전압을 생성하되, 상기 제1 및 제2제어신호에 응답하여 상기 내부전압이 생성되는 생성 노드의 전류를 차단하는 전압 생성부
    를 포함하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 전압 생성부는
    상기 제1제어신호가 활성화된 경우 제1입력노드의 전압을 소정의 레벨로 고정하고, 상기 제1제어신호가 비활성화된 경우 상기 오실레이션 신호에 응답하여 제1입력노드의 전압을 토글시키는 제1입력부;
    상기 제1제어신호가 활성화된 경우 제2입력노드의 전압을 소정의 레벨로 고정하고, 상기 제1제어신호가 비활성화된 경우 상기 오실레이션 신호에 응답하여 제2입력노드의 전압을 상기 제1입력노드의 전압과 반대 위상으로 토글시키는 제2입력부; 및
    상기 제1 및 제2입력노드의 전압 및 상기 제2외부전압에 응답하여 상기 내부전압을 생성하되, 상기 제2제어신호에 응답하여 상기 생성 노드의 전류를 차단하는 전압 펌핑부
    를 포함하는 반도체 장치.
  16. 제 14항에 있어서,
    상기 전압 생성부는
    상기 오실레이션 신호를 반전하여 제1신호를 생성하고, 상기 제1신호를 반전하여 제2신호를 생성하고, 상기 제2신호를 반전하여 제3신호를 생성하고, 상기 제3신호를 반전하여 제4신호를 생성하는 신호 생성부;
    상기 제1제어신호가 활성화된 경우 상기 오실레이션 신호를 차단하고, 상기 제1제어신호가 비활성화된 경우 상기 제4신호 및 상기 제3신호를 각각 제1입력신호 및 제2입력신호로 전달하는 신호 전달부;
    상기 제1 및 제2입력신호, 상기 제1및 제2신호 및 상기 제2외부전압에 응답하여 상기 내부전압을 생성하되, 상기 제2제어신호에 응답하여 상기 생성 노드의 전류를 차단하는 전압 펌핑부
    를 포함하는 반도체 장치.
  17. 제1 및 제2전압 패드, 제1내부전압 생성부 - 상기 내부전압 생성부는 상기 제2전압 패드로 입력된 전압 및 제1오실레이션 신호에 응답하여 제1내부전압을 생성함 - 을 포함하고, 상기 제1 및 제2전압 패드, 상기 제1내부전압을 이용하여 동작하되, 상기 제2전압 패드에 연결된 노드와 상기 제1내부전압이 생성되는 노드 사이에 연결되고, 상기 제1내부회로를 테스트하는 경우 턴온되는 제1엔모스 트랜지스터를포함하는 제1반도체 칩;
    제3 및 제4전압 패드, 제2내부전압 생성부 - 상기 내부전압 생성부는 상기 제4전압 패드로 입력된 전압 및 제2오실레이션 신호에 응답하여 제2내부전압을 생성함 - 을 포함하고, 상기 제1 및 제2전압 패드, 상기 제2내부전압을 이용하여 동작하되, 상기 제4전압 패드에 연결된 노드와 상기 제2내부전압이 생성되는 노드 사이에 연결되고, 상기 제2내부회로를 테스트하는 경우 턴온되는 제2엔모스 트랜지스터를포함하는 제2반도체 칩;
    상기 제1전압 패드 및 상기 제3전압 패드를 연결하고, 제1외부전압이 인가되는 제1관통 비아; 및
    상기 제2전압 패드 및 상기 제4전압 패드를 연결하고, 제2외부전압이 인가되는 제2관통 비아
    를 포함하는 반도체 시스템.
  18. 제 17항에 있어서,
    상기 제2외부전압의 활성화 레벨은 상기 제1외부전압의 활성화 레벨보다 높은 반도체 시스템.
  19. 제 17항에 있어서,
    상기 제1 및 제2내부전압 생성부는
    상기 제1외부전압이 비활성화된 상태인 경우 상기 내부 전압이 생성되는 생성 노드의 전류를 차단하는 반도체 시스템.
  20. 제 19항에 있어서,
    상기 제1 및 제2내부전압 생성부 각각은
    상기 제1 및 제2외부전압에 응답하여 상기 제1외부전압이 활성화되면 상기 제2외부전압의 레벨로 활성화되는 제1제어신호를 생성하는 제1제어신호 생성부;
    상기 제2외부전압과 상기 내부전압 중 레벨이 높은 전압의 레벨을 가지는 제2제어신호를 생성하는 제2제어신호 생성부; 및
    상기 제2외부전압 및 상기 오실레이션 신호에 응답하여 전압 펌핑 동작을 수행하여 상기 내부전압을 생성하되, 상기 제1 및 제2제어신호에 응답하여 상기 내부전압이 생성되는 생성 노드의 전류를 차단하는 전압 생성부
    를 포함할 수 있다.
  21. 제1 및 제2외부전압, 내부전압에 응답하여 하나 이상의 제어신호를 생성하는 제어신호 생성부; 및
    상기 제2외부전압 및 오실레이션 신호에 응답하여 전압 펌핑 동작을 수행하여 상기 내부전압을 생성하되, 상기 하나 이상의 제어신호에 응답하여 상기 내부전압이 생성되는 노드의 전류를 차단하는 전압 생성부
    를 포함하는 내부전압 생성회로.
  22. 제 21항에 있어서,
    상기 제2외부전압의 활성화 레벨은 상기 제1외부전압의 활성화 레벨보다 높은 내부전압 생성회로.
  23. 제 21항에 있어서,
    상기 제어신호 생성부는
    상기 제1외부전압이 활성화되면 상기 제2외부전압의 레벨로 활성화되는 제1제어신호 및 상기 제2외부전압과 내부전압 중 레벨이 높은 전압의 레벨을 가지는 제2제어신호를 생성하는 내부전압 생성회로.
  24. 제 21항에 있어서,
    상기 제어신호 생성부는
    상기 제1외부전압이 비활성화되면 상기 제1제어신호를 비활성화하는 내부전압 생성회로.
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