JP4040575B2 - 電圧発生回路 - Google Patents

Description

この発明は、内部で所望の電圧レベルの電圧を生成する電圧発生回路に関し、特に、外部電源電圧と電圧レベルの異なる内部電源電圧を容量素子のチャージポンプ動作を利用して生成する電源回路の構成に関する。

半導体装置においては、システム電源が供給する電圧と異なる電圧レベルの電圧を必要とすることが多い。例えば、不揮発性メモリにおいては、データの書込および消去のために正および負の電圧が必要される。また、表示装置においては、液晶素子などの画素表示素子を選択するために、正または負の電圧をゲート線に伝達する。このような場合、半導体装置内部において、利用可能な電源電圧から必要とされる電圧レベルの電圧を生成して内部回路へ電源電圧として供給される。内部回路は、この内部電圧を動作電源電圧として対応の信号線またはノードを内部電圧レベルに駆動する。

外部から供給される電源電圧から内部電圧を生成する内部電圧発生回路は、一般に、容量素子のチャージポンプ動作を利用するチャージポンプ回路で構成される。このチャージポンプ回路においては、クロック信号などの繰返し信号に従って容量素子の電極ノードに正または負の電荷を充電し、この充電電荷を出力ノードに転送することにより、正または負の所望の電圧レベルの内部電圧を発生する。このような容量素子のチャージポンプ動作を利用する内部電圧発生回路は、集積回路および表示装置の駆動回路などに対する内部電源回路として広く利用されている。

このような内部電源回路または内部電圧発生回路においては、内部回路などの内部電圧を消費する負荷回路の安定動作の観点から、安定な一定の電圧レベルの電圧を負荷回路に供給することが要求される。この電圧レベルの安定化のために、内部電源回路または内部電圧発生回路においては、通常、以下のような構成が利用される。すなわち、チャージポンプ回路の出力電圧レベルをモニタし、そのモニタ結果に従ってチャージポンプ動作を選択的に活性化する。このチャージポンプ動作の選択的活性化により内部電圧の絶対値が目標値よりも小さくなったときに電荷を供給し、目標電圧レベルに内部電圧を維持する。

このような電圧レベルのモニタのために、通常、基準電圧とチャージポンプ回路の出力電圧レベルとを比較する比較回路とが用いられる。この比較回路の出力信号に従って、チャージポンプ動作の活性／非活性化を制御する。この基準電圧レベルを、温度および製造パラメータに依存しない一定電圧レベルに設定することにより、このチャージポンプ回路が生成する内部電圧（内部電源電圧）のレベルを基準電圧が決定する電圧レベルに、安定に維持することができる。
特開昭５８−１３５４６７号公報 特開昭６２−２６１２０５号公報 特開昭６０−１４２６１０号公報 特開昭６０−１９８９１５号公報 特開平１１−３３０８７４号公報 特開平５−１２９８４８号公報 特開平６−１２５２２８号公報

内部電圧の電圧レベル検出のための比較回路として、差動増幅器（オペアンプ）を利用することが考えられる。差動増幅器は、基準電圧と内部電圧とを受ける差動段と、この差動段の駆動電流を設定するカレントミラー段とを含む。差動段のトランジスタ対において内部電圧と基準電圧との差に応じてコンダクタンスに差が生じ、このコンダクタンスの差とカレントミラー段による充電または放電用の駆動電流とにより出力信号の電圧レベルが決定される。

差動段のトランジスタ対の駆動電流量は、これらのトランジスタがＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される場合、しきい値電圧が同一であれば、主に、ゲート−ソース間電圧で決定され、差動段のトランジスタ対においては、正確に内部電圧と基準電圧との差に応じた駆動電流量の差を生じさせることができる。

しかしながら、製造工程時におけるパラメータの変動またはマスク位置ずれなどにより入力差動段のトランジスタのしきい値電圧に差が生じ、このしきい値電圧の差を主要要因として、オフセット電圧が生じる。オフセット電圧は、差動増幅器の理想状態時の入力端子の「仮想短絡」状態からのずれの電圧を示す。

このようなオフセット電圧が存在する場合、内部電圧と基準電圧との差を正確に検出することができず、内部電圧を所望の電圧レベルに維持することができず、応じて、内部電圧を動作電源電圧として受ける負荷回路の動作マージンが低下する。特に、液晶表示装置などにおいて、液晶素子を選択するトランジスタが接続されるゲート線を駆動する信号の電圧レベルが目標値から変動した場合、正確に表示画素データに応じた電圧を液晶素子において生じさせることができず、表示品質が劣化する。

また、液晶表示装置においては、表示パネルにおいてはガラス基板が絶縁性基板として用いられており、トランジスタ素子として低温ポリシリコンＴＦＴ（薄膜トランジスタ）が構成要素として利用される。このため、トランジスタ素子の熱処理が不十分であり、しきい値電圧のばらつきが、数百ｍＶ程度と大きく、差動増幅器のオフセット電圧も無視することのできない大きさとなる。

基準電圧は、精度が要求されるため、通常、電源電圧に基づいて高精度の基準電圧発生回路により生成される。従って、内部電圧が基準電圧発生回路が生成することのできる基準電圧よりも高い場合または電圧極性が異なる場合、抵抗分圧などによりこの内部電圧をレベル変換して基準電圧レベルに応じた被比較電圧を生成する事が行われる。また、この差動増幅回路の感度の最もよい動作領域で比較動作（差動増幅動作）を行なうためにも、このような内部電圧をレベル変換（レベルシフト）することが行われる。内部電圧を抵抗分圧回路によりレベル変換して被比較電圧を生成する場合、差動増幅器において、オフセット電圧を抵抗分圧比の逆数倍した電圧が、その出力電圧に重畳されることになり、比較動作／レベル判定の誤差が大きくなる。

上述の特許文献１から７においては、差動増幅器（演算増幅器）のオフセット電圧の出力電圧への影響を抑制するために、オフセット電圧をキャパシタに充電し、演算増幅動作時、このキャパシタの充電電圧を利用することにより、オフセット電圧の出力電圧に対する影響を相殺する構成が示されている。すなわち、これらの特許文献１から７に示される構成においては、基本的に、入力信号を接地した状態で差動増幅器を電圧フォロワモードで動作させ、その出力電圧をキャパシタに充電して、負帰還されたオフセット電圧を差動増幅動作時に利用することにより、オフセット電圧を相殺して、出力電圧を生成する。

例えば、特許文献１においては、演算増幅器を利用する電圧比較回路の構成が示される。この特許文献１においては、２入力電圧の差電圧をキャパシタでサンプリングし、また、このとき、演算増幅器を電圧フォロアモードで動作させて、接地電圧に対するオフセット電圧をオフセット補償用キャパシタに蓄積する。比較動作時に、このサンプリングキャパシタを、オフセット電圧の逆方向電圧を蓄積する補償キャパシタと直列に接続して、サンプリングキャパシタに容量結合によりオフセット電圧の電圧シフトを生じさせて、サンプリングキャパシタの一方の電極電位を接地電圧と比較する行なう構成が示される。演算増幅器においては、正入力が接地された状態であり、負入力に与えられる電圧は、オフセット電圧が補償された電圧レベルとなり、入力信号に応じた２値信号を出力する。

この特許文献１の構成の場合、したがって、２つの入力電圧のサンプリング用のキャパシタとオフセット電圧補償用のキャパシタと２つのキャパシタが必要となり、このレベル判定回路部分の占有面積が増大する。また、この特許文献１の構成においては、演算増幅器の正入力は常時接地されており、負入力に与えられる信号電圧をオフセット電圧と逆方向にシフトさせて等価的に正入力の信号電圧をオフセット電圧シフトさせてオフセット補償している。正入力に信号を供給する場合に、どのようにオフセット電圧を補償するかについては何ら考慮しておらず、また、２値判定結果信号をどのように利用するかについては全く考慮していない。

特許文献２においては、演算増幅器を電圧フォロアモードで動作させて負帰還されたオフセット電圧を容量素子に蓄積し、差動増幅動作時に、正入力に第１の信号を入力し、また、負入力にこの容量素子を介して第２の信号を伝達する構成を示している。この特許文献２は、差動増幅動作時のオフセット電圧補償を行うことのみを意図しており、その出力信号をどのように利用するかについては何ら考慮していない。

特許文献３においては、オフセット電圧検出動作時に差動入力を短絡して基準電圧を印加して差動増幅回路を電圧フォロアモードで動作させ、その出力電圧を容量素子に蓄積する。比較動作時には、差動入力を分離して差動信号を供給する。このときに負入力に対しては容量素子を介して入力信号を転送する。この特許文献３の構成は、特許文献２の構成と同様であり、その出力信号をどのように利用するかについては何ら考慮していない。

特許文献４においては、サンプリング容量素子に対象基準電圧と入力信号との差動入力電位差をサンプリングし、このとき差動増幅器において基準電源からの基準電源電圧に従って電圧フォロアモードで動作して出力信号電圧を補償用容量素子に蓄積する。比較動作時においては、サンプリング容量の一方電極を基準電源に結合してサンプリング容量の他方電極を差動増幅回路の負入力に結合し、また、補償用容量素子は、電荷蓄積電極が基準電源に結合され、他方電極が正電極に結合される。差動入力にオフセット電圧と差動信号の差電圧との和を印加することにより、演算増幅器のオフセットの影響を相殺する。この特許文献４においては、対象基準電圧と入力信号との差を増幅しているものの、この基準電圧と入力信号との差がサンプリング容量素子により検出される構成となり、サンプリング容量素子とオフセット補償用容量素子の２つの容量素子が必要となる。また、その出力信号をどのように利用するかについては何ら示していない、
特許文献５においては、電圧フォロアモードでオペアンプを動作させて、負入力に結合されるレベル保持容量素子にオフセット電圧を蓄積し、増幅動作時に正入力に入力信号を印加してオフセットを相殺する構成を示す。この特許文献５においては、無線通信装置の入力初段アンプとして、このオペアンプを利用することが記載されているだけであり、このオペアンプの出力信号を他回路の動作制御に利用する構成については何ら示していない。

特許文献６においては、オフセット補償動作時において、差動入力を短絡して同一電圧レベルの信号を与え、その出力信号が基準電圧（電源電圧の１／２）となるように、差動増幅器の差動トランジスタを流れる電流を調整する構成を示す。この特許文献６においては、後段の回路の入力しきい値電圧に対応する電圧を基準電圧として利用することにより、オフセット電圧を補償した後の電圧レベルの基準を後段の回路の入力しきい値電圧に応じた電圧レベルに設定している。この特許文献６は、単に差動増幅器のオフセット電圧を補償することを図るものの、後段の回路においてどのような動作が実行されるかについては何ら示していない。

特許文献７においては、２段の差動増幅器を電圧フォロアで動作させ、後段の差動増幅器の入力および出力に配置された第１および第２の容量素子に初段増幅器および後段増幅器の出力電圧を蓄積し、比較動作時においては、初段増幅器の負入力に第２容量素子を結合するととともに、後段増幅器の負入力に基準電圧を供給する構成を示す。この特許文献７においても差動増幅器のオフセット電圧を容量素子の蓄積電圧により補償する構成が示されているものの、基準電圧としてＤ／Ａ変換後の基準電圧が供給されており、この差動増幅器は、逐次比較型Ａ／Ｄ変換回路の比較回路として利用されており、その出力信号を他回路の制御信号として利用することについては何ら示していない。

また、これらの特許文献１から７においては、比較対象電圧が抵抗分圧回路によりレベル変換されるときにオフセット電圧が増幅されることについては何ら考慮しておらず、このようなオフセット電圧が増幅されたときのオフセット電圧の影響を抑制する構成については全く考慮していない。

それゆえ、この発明の目的は、安定に所望の電圧レベルの内部電圧を発生することのできる内部電圧発生回路を提供することである。

この発明の他の目的は、差動増幅器のオフセットの影響を受けることなく内部電圧のレベルを判定することのできるレベル判定回路を備える内部電圧発生回路を提供することである。

この発明に係る電圧発生回路は、第１の入力と第２の入力とを有する差動増幅回路と、活性化時、容量素子のチャージポンプ動作に従って内部電圧を生成する内部電圧生成回路と、差動増幅回路の第１の入力に接続される補償容量素子と、基準電圧と内部電圧に対応する被比較電圧との一方を選択的に差動増幅回路の第２の入力へ伝達する第１のスイッチ回路と、導通時、差動増幅回路の出力と第１の入力とを接続する第２のスイッチ回路とを含む。第２のスイッチ回路の導通時、第１のスイッチ回路は基準電圧を選択して差動増幅回路の第２の入力へ与え、第１のスイッチ回路の被比較電圧の選択時、第２のスイッチ回路は非導通状態に設定される。

第２のスイッチ回路を導通状態にしたときには、差動増幅回路が電圧フォロワモードで動作しており、このときには、第１のスイッチ回路を介して基準電圧が差動増幅回路へ与えられている。したがって、容量素子には、この基準電圧に対するオフセット電圧が充電され、内部電圧のレベル判定時には、この第１のスイッチ回路により被比較電圧を選択して容量素子の充電電圧との差動増幅動作を行なっており、このオフセット電圧が相殺された出力電圧が得られ、オフセット電圧の影響を受けることなく内部電圧のレベル判定結果を示す信号を生成することができ、正確に、内部電圧のレベル判定を行なって内部電圧発生動作を制御することにより、所望の電圧レベルの内部電圧を安定に生成することができる。

［実施の形態１］
図１は、この発明の実施の形態１に従う内部電圧発生回路の構成を概略的に示す図である。この図１に示す内部電圧発生回路は、出力電圧Ｖｏを出力配線（電源線）６を介して負荷回路７へ動作電源電圧として供給する電源回路である。以下の説明においては、この内部電圧発生回路を、電源回路として説明する。

電源回路は、正入力（＋；第２の入力）と負入力（−；第１の入力）とを有し、負入力ノードＮＤ１および正入力ノードＮＤ２に与えられる信号を差動的に増幅して出力ノードＮＤ３に、その差動増幅結果を示す信号を出力する差動増幅器（比較回路）１と、出力線６と基準電位ノード（接地ノード）の間に直列に接続される抵抗素子Ｒ１およびＲ２と、制御信号φ１に従って、抵抗素子Ｒ１およびＲ２の接続ノードＮＤ４上の電圧Ｖｏｄと基準電圧ＶＲの一方を選択して正入力ノードＮＤ２へ伝達するスイッチ回路２と、差動増幅器１の負入力ノードＮＤ１と接地ノードの間に接続される容量素子（補償容量素子）Ｃ１と、制御信号φ２に従って差動増幅器１の出力ノードＮＤ３と負入力ノードＮＤ１とを電気的に結合するスイッチ回路３を含む。

抵抗素子Ｒ１およびＲ２は抵抗分圧回路を構成し、出力電圧Ｖｏを、抵抗素子Ｒ１およびＲ２の抵抗比で分割した電圧を、被比較電圧Ｖｏｄとして生成する。この被比較電圧Ｖｏｄは、次式で、与えられる。

Ｖｏｄ＝Ｖｏ・Ｒ２／（Ｒ１＋Ｒ２）
ここで、抵抗素子Ｒ１およびＲ２の抵抗値を、同じ符号のＲ１およびＲ２でそれぞれ示す。また、抵抗素子Ｒ２が結合される基準電位ノードの電圧レベルを、０Ｖとしている。

電源回路は、さらに、差動増幅器１の出力信号と比較イネーブル信号／ＣＰＥと繰返し信号ＣＬＫとを受けるＯＲ回路４と、ＯＲ回路４の出力信号に従って内部に含まれる容量素子のチャージポンプ動作に従って電荷を出力線６に供給して出力電圧を生成するチャージポンプ回路５を含む。ＯＲ回路４およびチャージポンプ回路５により内部電圧生成回路が構成される。

チャージポンプ回路５は、ＯＲ回路４の出力信号が、繰返し信号ＣＬＫに対応する信号のとき、内部でプリチャージ／チャージポンプ動作を行なって電荷を出力配線６に供給する。実施の形態１において、チャージポンプ回路５からは正電荷が出力配線６に供給され、出力電圧Ｖｏは、正の電圧である。

図２は、図１に示す差動増幅器１の構成の一例を示す図である。図２において、差動増幅器１は、ハイ側電源ノードＮＤ１０と内部ノードＮＤ１１の間に接続されかつそのゲートが内部ノードＮＤ１２に接続されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）Ｑ１と、ハイ側電源ノードＮＤ１０と内部ノードＮＤ１２の間に接続されかつそのゲートが内部ノードＮＤ１２に接続されるＰチャネルＭＯＳトランジスタＱ２と、内部ノードＮＤ１１と内部ノードＮＤ１３の間に接続されかつそのゲートが正入力ノードＮＤ２に接続されるＮチャネルＭＯＳトランジスタＱ３と、内部ノードＮＤ１２と内部ノードＮＤ１３の間に接続されかつそのゲートが負入力ノードＮＤ１に接続されるＮチャネルＭＯＳトランジスタＱ４と、内部ノードＮＤ１３とロー側電源ノードＮＤ１４の間に接続される定電流源１０と、ハイ側電源ノードＮＤ１０と出力ノードＮＤ３の間に接続されかつそのゲートが内部ノードＮＤ１１に接続されるＰチャネルＭＯＳトランジスタＱ５と、出力ノードＮＤ３とロー側電源ノードＮＤ１５の間に接続される定電流源１１を含む。

ハイ側電源ノードＮＤ１０にはハイ側電源電圧ＶＨが供給され、ロー側電源ノードＮＤ１４およびＮＤ１５には、ロー側電源電圧ＶＬが供給される。このロー側電源ノードＮＤ１４およびＮＤ１５は、共通のノードであってもよい。

図２に示す差動増幅器１において、ＭＯＳトランジスタＱ１およびＱ２は、ＭＯＳトランジスタＱ２をマスタとするカレントミラー型負荷を構成し、ＭＯＳトランジスタＱ３およびＱ４が差動段を構成する。正入力ノードＮＤ２の電圧レベルが、負入力ノードＮＤ１の電圧レベルよりも高い場合には、ＭＯＳトランジスタＱ３のコンダクタンスが、ＭＯＳトランジスタＱ４のコンダクタンスよりも大きくなる。ＭＯＳトランジスタＱ２が、ＭＯＳトランジスタＱ４の駆動電流を供給し、このＭＯＳトランジスタＱ２を流れる電流と同じ大きさの電流が、ＭＯＳトランジスタＱ１を介して流れ、ＭＯＳトランジスタＱ３を介して放電される。したがって、内部ノードＮＤ１１の電圧レベルが低下し、ＭＯＳトランジスタＱ５のコンダクタンスが増大し、定電流源１１の駆動電流量よりも大きくなり、出力ノードＮＤ３からの信号が、ハイレベル（論理ハイレベル：Ｈレベル）となる。

逆に、正入力ノードＮＤ２の電圧レベルが、負入力ノードＮＤ１の電圧レベルよりも低い場合には、ＭＯＳトランジスタＱ４のコンダクタンスがＭＯＳトランジスタＱ３のコンダクタンスよりも大きくなり、ＭＯＳトランジスタＱ４には、ＭＯＳトランジスタＱ３より大きな電流が流れる。この状態においては、ＭＯＳトランジスタＱ３は、ＭＯＳトランジスタＱ１から供給される電流を放電することができず、内部ノードＮＤ１１の電圧レベルが上昇し、ＭＯＳトランジスタＱ５のコンダクタンスが低下し、その駆動電流量が低下する。このＭＯＳトランジスタＱ５の駆動電流量が、定電流源１１の駆動電流量よりも小さくなると、出力ノードＮＤ３からの電圧レベルがローレベル（論理ローレベル：Ｌレベル）となる。

差動段を構成するＭＯＳトランジスタＱ３およびＱ４は、それぞれのソースノードが共通に内部ノードＮＤ１３に結合される。したがってこれらのＭＯＳトランジスタＱ３およびＱ４が、そのしきい値電圧が同じ場合には、正入力ノードＮＤ１および負入力ノードＮＤ２に与えられる電圧差に応じて正確に、出力ノードＮＤ３に出力電圧を生成することができる。しかしながら、製造パラメータのばらつきなどにより、これらのＭＯＳトランジスタＱ３およびＱ４のしきい値電圧には、差が生じる。このしきい値電圧の差が、正入力ノードＮＤ１および負入力ノードＮＤ２に与えられる電圧の差に対するオフセットとなり、差動増幅器のオフセット電圧が生じる主要因となる。

この差動増幅器１におけるオフセット電圧を、図１に示す容量素子Ｃ１を用いて相殺する。

なお、ハイ側電源電圧ＶＨおよびロー側電源電圧ＶＬは、基準電圧ＶＲの電圧レベルに対して差動増幅動作を行うことができ、かつ電圧フォロアモードでの動作時に基準電圧ＶＲと同様の電圧レベルの電圧を生成することができる電圧レベルであればよい。従って、ハイ側電源電圧ＶＨは、基準電圧ＶＲ以上の電圧レベルであることが要求され、また、ロー側電源電圧ＶＬおよびハイ側電源電圧ＶＨは、ＯＲ回路４を２値動作させることの電圧レベルに設定される。

図３は、図１に示す電源回路の動作を示す信号波形図である。以下、図３を参照して、図１に示す電源回路の動作について説明する。

時刻ｔ０において、比較イネーブル信号／ＣＰＥがＬレベル（ロー側電源電圧ＶＬレベル）からＨレベル（ハイ側電源電圧ＶＨレベル）に立上がり、また、制御信号φ２が活性化される。この制御信号φ２の活性化に応答して、図１に示すスイッチ回路３が導通状態となり、差動増幅器１の負入力ノードＮＤ１と出力ノードＮＤ３とが電気的に接続される。一方、スイッチ回路２は、同様に、その論理レベルが変化する制御信号φ１に従って、基準電圧ＶＲを選択する。この状態においては、図４に示すように、差動増幅器１が、電圧フォロワモードで動作し、出力ノードＮＤ３および負入力ノードＮＤ１には、正入力ＮＤ１に与えられる基準電圧ＶＲに対応する電圧が生成される。差動増幅器１にはオフセット電圧Ｖｏｓが存在するため、基準電圧ＶＲと差動増幅器１のオフセット電圧Ｖｓの和の電圧ＶＲ＋Ｖｏｓが生成され、このノードＮＤ１の電圧ＶＲ＋Ｖｏｓが、容量素子Ｃ１に充電される。

比較イネーブル信号／ＣＰＥがＨレベルのときには、ＯＲ回路４の出力信号はＨレベルであり、繰返し信号ＣＬＫチャージポンプ回路５への伝達が禁止され、チャージポンプ回路５は、チャージポンプ動作を停止する。

すなわち、差動増幅器１のオフセット電圧検出／設定期間においては、差動増幅器１が電圧フォロワモードで動作し、容量素子Ｃ１にオフセット電圧を考慮した電圧を充電し、差動増幅器１のオフセット電圧分、負入力ノードＮＤ１の電圧レベルをシフトさせる。

時刻ｔ１において比較イネーブル信号／ＣＰＥがＬレベルに立下がると、また制御信号φ２が非活性化され、スイッチ回路３が非導通状態となる。スイッチ回路２は、制御信号φ１に従って接続ノードＮＤ４からの被比較電圧Ｖｏｄを選択する。この状態においては、図５に示すように、差動増幅器１は、その負入力ノードＮＤ１と出力ノードＮＤ３が分離されており、正入力ノードＮＤ２に与えられる被比較電圧Ｖｏｄと負入力ノードＮＤ１の電圧（容量素子Ｃ１の充電電圧）とを差動増幅し、その増幅結果に応じた信号を出力ノードＮＤ３に生成する。この比較動作時において、容量素子Ｃ１には、基準電圧ＶＲとオフセット電圧Ｖｏｓとの和に対応する電圧が充電されている。従って、正入力ＮＤ２に印加される被比較電圧Ｖｏｄは、このオフセット電圧Ｖｏｓだけ電圧レベルが相対的に低くなり、差動増幅器１に対する差動入力電圧は、Ｖｏｄ−（ＶＲ＋Ｖｏｓ）となる。しかしながら、差動増幅器１においてはオフセット電圧Ｖｏｓが存在するため、この正入力ノードＮＤ２に印加される電圧Ｖｏｄの相対的なシフト量が、差動増幅器１のオフセット電圧により相殺され、出力ノードＮＤ３には、基準電圧ＶＲと入力電圧Ｖｏｄとの差、Ｖｏｄ−ＶＲ、に応じた信号が出力される。

差動増幅器１が、２値判定動作を行なっている場合、被比較電圧Ｖｏｄが基準電圧ＶＲよりも高い場合には、Ｈレベルの信号が出力ノードＮＤ３に生成され、被比較電圧Ｖｏｄがこの基準電圧ＶＲよりも低い場合には、出力ノードＮＤ３には、Ｌレベルの信号が生成される。これに代えて、差動増幅器１が、アナログ的に差動増幅動作を行い、ＯＲ回路４において、その入力論理しきい値電圧により、差動増幅器１の出力信号の２値判定を行ってもよい。

出力ノードＮＤ３の信号がＨレベルのときには、ＯＲ回路４の出力信号はＨレベルに固定され、クロック信号ＣＬＫのチャージポンプ回路５への転送は禁止され、チャージポンプ回路５のチャージポンプ動作が停止される。一方、この出力ノードＮＤ３の信号がＬレベルのときには、ＯＲ回路４は、バッファ回路として動作し（比較イネーブル信号／ＣＰＥはＬレベル）、繰返し信号ＣＬＫがチャージポンプ回路５へ転送され、チャージポンプ回路５が、この転送された繰返し信号に従ってチャージポンプ動作を行なって、出力配線６に正電荷を供給し、出力電圧Ｖｏの電圧レベルを上昇させる。この動作を繰り返すことにより、出力配線６の出力電圧Ｖｏの電圧レベルは、基準電圧ＶＲと抵抗素子Ｒ１およびＲ２による分圧比とにより決定される電圧レベルに等しい電圧レベルとなる。

差動増幅器１の差動増幅動作時においては、被比較電圧Ｖｏｄが、負入力ノードＮＤ１の電圧、すなわちＶＲ＋Ｖｏｓと比較される。仮に、差動増幅器１においてオフセット補償がされておらず、基準電圧ＶＲと比較基準電圧Ｖｏｄとを差動的に増幅してチャージポンプ動作を制御する場合、被比較電圧Ｖｏｄが、電圧ＶＲ＋Ｖｏｓと等しくなるように、差動増幅器１の出力信号が変化する。この場合、チャージポンプ回路５からの出力電圧Ｖｏは、次式で表わされる。

Ｖｏ＝ＶＲ・（１＋Ｒ１／Ｒ２）＋Ｖｏｓ・（１＋Ｒ１／Ｒ２）
したがって、差動増幅器１において、オフセット補償がされていない場合には、電圧Ｖｏｓ・（１＋Ｒ１／Ｒ２）だけ、出力電圧Ｖｏは、基準電圧ＶＲよりも高くなる。たとえば、液晶表示装置の場合、この液晶表示装置が用いられるシステムの電源電圧ＶＤＤが、基準電圧ＶＲとして利用される。この電源電圧ＶＤＤは、現在一般に用いられているＬＳＩ（大規模集積回路）の電源電圧の値となり、ＶＲ＝ＶＤＤ＝３（Ｖ）となる。出力電圧Ｖｏのレベルとして、液晶表示装置のゲート線駆動回路の電源電圧として利用される電圧レベルの９（Ｖ）を想定すると、この差動増幅器１のオフセット電圧を全く考慮しない場合には、Ｒ１／Ｒ２＝２に設定すれば、９（Ｖ）の電圧レベルの出力電圧Ｖｏを得ることができる。この分圧比の場合、差動増幅器１のオフセット電圧Ｖｏｓにより、出力電圧Ｖｏは、３・Ｖｏｓだけ、目標電圧レベルよりも高くなる。

しかしながら、この容量素子Ｃ１に、差動増幅器１のオフセット電圧Ｖｏｓを考慮した基準電圧を充電し、負入力ノードＮＤ１の電圧をＶＲ＋Ｖｏｓとすると、差動増幅器１のオフセット電圧成分が、容量素子Ｃ１に格納されるオフセット電圧成分Ｖｏｓにより相殺され、被比較電圧Ｖｏｄが、基準電圧ＶＲと比較され、その比較結果に従って差動増幅器１の出力信号の論理レベルが決定される。すなわち、差動増幅器１は、そのオフセット電圧により、等価的に、正入力ノードＮＤ２に与えられる電圧Ｖｏｄ＋Ｖｏｓと負入力ノードＮＤ１の電圧ＶＲ＋Ｖｏｓとを比較しており、等価的に、オフセット電圧Ｖｏｓの成分が相殺され、正確に、被比較電圧のレベルを判定して、出力電圧Ｖｏを基準電圧ＶＲに対応する電圧レベルに設定することができる。この場合、出力電圧Ｖｏは、次式で表わされる。

Ｖｏ＝ＶＲ・（１＋Ｒ１／Ｒ２）
抵抗素子Ｒ１およびＲ２を同一材料で構成することにより、その周囲温度および製造条件による抵抗値のばらつきが相殺され、基準電圧ＶＲとして、電圧精度が保証された基準電圧を利用することにより、正確に、周囲温度および製造条件に依存しない電圧レベルに出力電圧Ｖｏを設定することができる。

差動増幅器１の参照電位は、容量素子Ｃ１に保持されており、リーク電流によりその蓄積電荷が放電されて、その電圧レベルがΔＶ低下する。このため、図３に示すように、一定の周期Ｔで、時刻ｔ０から時刻ｔ１の間のオフセット電圧検出／設定動作を繰返して参照電位をリフレッシュする必要がある。このオフセット電圧検出／設定（参照電位のリフレッシュ）周期は、出力電圧Ｖｏの許容される電圧降下量を考慮して適当な値に定められる。たとえば、液晶表示装置の場合、１水平走査期間ごとに、比較イネーブル信号／ＣＰＥをＨレベルに設定する（水平走査期間ごとに参照電位のリフレッシュを実行する）。また、これに代えて、垂直走査期間ごとに、オフセット電圧の検出および設定を行って参照電位のリフレッシュが実行されてもよい。

繰返し信号ＣＬＫが、画素データの転送周期を決定する場合、水平走査期間または垂直走査期間は、この繰返し信号ＣＬＫをカウントすることにとより検出することができ、容易にオフセット電圧のリフレッシュ動作の活性／非活性化タイミングを設定することができる。これに代えて、繰返し信号ＣＬＫが、チャージポンプ回路５のチャージポンプ能力に応じて内部の発振回路から生成される繰返し信号の場合、比較イネーブル信号／ＣＰＥは、ゲート線駆動タイミング信号（水平同期（駆動）信号または垂直同期（駆動）信号）に従って、その非活性化タイミング（Ｌレベル設定期間）が決定されて、オフセット電圧の検出および設定を行って参照電位のリフレッシュが実行されてもよい。

また、この電源回路が液晶表示装置と異なる半導体装置において利用される場合、比較イネーブル信号／ＣＰＥは、繰返し信号ＣＬＫをカウントして、図３に示すリフレッシュ周期Ｔおよびリフレッシュ実行タイミングを決定するタイマの出力信号に基づいて生成されてもよい。

図６は、スイッチ回路２および３を制御する制御信号φ１およびφ２を発生する部分の構成の一例を示す図である。図６においては、繰返し信号ＣＬＫに基づいてスイッチ制御信号φ１およびφ２を生成する構成が一例として示される。

図６において、スイッチ制御信号発生回路は、繰返し信号ＣＬＫに基づいてオフセット電圧の検出および設定を行うリフレッシュ期間を決定し、比較イネーブル信号／ＣＰＥを一定の周期で活性化するオフセットリフレッシュ期間設定回路２０と、比較イネーブル信号／ＣＰＥと制御信号φ２とに従って制御信号φ１を生成する複合ゲート２１と、制御信号φ１に従ってワンショットパルスの形態で制御信号φ２を生成するワンショットパルス発生回路２２を含む。

複合ゲート２１は、等価的に、制御信号φ２と比較イネーブル信号／ＣＰＥを受けるＯＲゲートと、このＯＲゲートの出力信号と比較イネーブル信号／ＣＰＥを受けて制御信号φ１を出力するＡＮＤゲートを含む。

図７は、図６に示すスイッチ制御信号発生回路の動作を示す信号波形図である。以下、図７を参照して、図６に示すスイッチ制御信号発生回路の動作について説明する。

オフセットリフレッシュ設定回路２０は、繰返し信号ＣＬＫのカウント値に基づいて所定の周期で比較イネーブル信号／ＣＰＥを所定期間非活性化する（Ｌレベルに設定する）。比較イネーブル信号／ＣＰＥの非活性化に応答して、複合ゲート２１からの制御信号φ１がＨレベルとなり、応じてワンショットパルス発生回路２２からの制御信号φ２がＨレベルとなる。制御信号φ１がＨレベルのときには、図１に示すスイッチ回路２が基準電圧ＶＲを選択し、制御信号φ２のＨレベルに従ってスイッチ回路３が導通する。

ワンショットパルス発生回路２２からの制御信号φ２が、所定期間経過後にＬレベルとなると、図１に示すスイッチ回路３が非導通状態となり、差動増幅器１の負入力ノードＮＤ１と出力ノードＮＤ３を分離する。制御信号φ２のＨレベル期間は、比較イネーブル信号／ＣＰＥのＨレベル期間よりも短く設定される。制御信号φ２がＨレベルとなりかつ比較イネーブル信号／ＣＰＥがＬレベルとなると、複合ゲート２１からの制御信号φ１がＬレベルとなり、図１に示すスイッチ回路２が、被比較電圧Ｖｏｄを選択する。

スイッチ回路３が非導通状態となった後に、スイッチ回路２を被比較電圧Ｖｏｄを選択する状態に設定することにより、容量素子Ｃ１における充電電圧を、正確に、基準電圧ＶＲに対するオフセット電圧を考慮した電圧レベルに設定することができる。

なお、この図６に示すオフセットリフレッシュ期間設定回路２０は、繰返し信号ＣＬＫを利用する構成に代えて、別の信号に基づいて所定期間をカウントするタイマの出力信号に従って比較イネーブル信号／ＣＰＥを非活性化する構成とされてもよい。

図８は、図１に示すスイッチ回路２の構成の一例を示す図である。図８において、スイッチ回路２は、制御信号φ１を受けて反転制御信号／φ１を生成するインバータＩＶ１と、制御信号φ１および／φ１に従って選択的に導通し、導通時、被比較電圧Ｖｏｄを正入力ノードＮＤ２に伝達するＣＭＯＳトランスミッションゲートＳＷ１と、制御信号φ１および／φ１に従ってＣＭＯＳトランスミッションゲートＳＷ１と相補的に導通し、導通時、基準電圧ＶＲを正入力ノードＮＤ２に伝達するＣＭＯＳトランスミッションゲートＳＷ２とを含む。

制御信号φ１がＨレベルのときには、ＣＭＯＳトランスミッションゲートＳＷ２が導通状態、かつＣＭＯＳトランスミッションゲートＳＷ１が非導通状態である。したがって、この状態においては、基準電圧ＶＲが正入力ノードＮＤ２に伝達される。一方、制御信号φ１がＬレベルのときには、ＣＭＯＳトランスミッションゲートＳＷ１が導通し、ＣＭＯＳトランスミッションゲートＳＷ２が非導通状態となり、正入力ノードＮＤ２には、被比較電圧Ｖｏｄが伝達される。

図９は、図１に示すスイッチ回路３の構成の一例を示す図である。図９において、スイッチ回路３は、制御信号φ２を受けるインバータＩＶ２と、インバータＩＶ２の出力する反転制御信号／φ２と制御信号φ２に従って選択的に導通し、導通時、負入力ノードＮＤ１を出力ノードＮＤ３に電気的に結合するＣＭＯＳトランスミッションゲートＳＷ３を含む。

制御信号φ２がＨレベルのときに、ＣＭＯＳトランスミッションゲートＳＷ３が導通し、ノードＮＤ１およびＮＤ３が電気的に結合される。制御信号φ２がＬレベルのときには、ＣＭＯＳトランスミッションゲートＳＷ３が非導通状態となり、負入力ノードＮＤ１は、出力ノードＮＤ３と電気的に分離される。

これらの図８および図９に示すように、スイッチ回路２および３それぞれにおいて、ＣＭＯＳトランスミッションゲートを利用することにより、アナログ信号を確実に、信号損失を伴うことなく伝達することができ、正確に、差動増幅器のオフセット電圧相殺用の電圧を、容量素子Ｃ１に充電することができる。

上述の構成においては、オフセット電圧の検出および設定を行う参照電位のリフレッシュ動作期間中においては、比較イネーブル信号／ＣＰＥにより、ＯＲ回路４の出力信号をＨレベルに固定し、繰返し信号ＣＬＫのチャージポンプ回路５への転送を禁止している。これにより、参照電位のリフレッシュ期間中にチャージポンプ動作が自走して内部電圧Ｖｏが目標電圧レベルからずれる（絶対値が大きくなる）のを防止する。しかしながら、差動増幅器１の電圧フォロワモード設定期間中における、チャージポンプ回路５の出力電圧Ｖｏの電圧レベルの上昇または低下が問題とならない場合には、特に、比較イネーブル信号／ＣＰＥは、ＯＲ回路４へ入力されなくてもよい（チャージポンプ回路５が自走的にチャージポンプ動作を行う）。

電源電圧ＶＤＤが、基準電圧ＶＲとして利用される場合、ハイ側電源電圧ＶＨが、この電源電圧ＶＤＤよりも高い場合、この電源電圧ＶＤＤをＯＲ回路４が動作電源電圧として受けていれば、比較イネーブル信号／ＣＰＥが利用されなくても、ＯＲ回路４の出力信号は、参照電位のリフレッシュ期間中にＨレベルに固定され、チャージポンプ回路５の転送動作は禁止される。基準電圧ＶＲが、ＯＲ回路４のハイ側電源電圧およびロー側電源電圧の中間の電圧レベルの場合には、ＯＲ回路４の入力論理しきい値に応じて、このＯＲ回路４の出力信号の電圧レベルが決定される。

以上のように、この発明の実施の形態１に従えば、出力電圧レベルを判定する差動増幅器においてオフセット電圧を、その電圧フォロワモード動作により検出してオフセット電圧が補償された基準電圧を容量素子に蓄積し、この容量素子充電電圧と被比較電圧とに基づいて出力電圧のレベル判定を行なって内部電圧生成用のチャージポンプ動作を制御している。したがって、レベル判定用の差動増幅器のオフセット電圧の影響を受けることなく正確に、出力電圧のレベル判定を行なってチャージポンプ動作を行なうことができ、安定に所定の電圧レベルの内部電源電圧を得ることができる。

［実施の形態２］
図１０は、この発明の実施の形態２に従う電源回路の構成を概略的に示す図である。この図１０に示す電源回路は、以下の点で、図１に示す電源回路とその構成が異なる。すなわち、基準電圧ＶＲを抵抗分割する抵抗素子Ｒ３およびＲ４の直列体が設けられる。スイッチ回路２へは、チャージポンプ回路５の出力電圧Ｖｏと、この抵抗分圧回路からの分圧電圧ＶＲＤとが与えられる。図１０に示す電源回路の他の構成は、図１に示す電源回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明を省略する。

抵抗素子Ｒ３およびＲ４は、基準電圧供給ノードと接地ノード（基準電位源）の間に直列に接続され、接続ノードＮＤ２０から、分圧電圧ＶＲＤが出力される。この分圧電圧ＶＲＤは、次式で表わされる。

ＶＲＤ＝ＶＲ／（１＋Ｒ３／Ｒ４）
スイッチ回路２は、分圧電圧ＶＲＤとチャージポンプ回路５の出力電圧Ｖｏの一方を選択して、差動増幅器１の正入力ノードＮＤ２へ伝達する。したがって、差動増幅器１の電圧フォロワモード動作時においては、その負入力ノードＮＤ１には、電圧ＶＲＤ＋Ｖｏｓが充電される。差動増幅動作時においては、この差動増幅器１は、出力電圧Ｖｏと電圧ＶＲＤ＋Ｖｏｓを比較する。差動増幅器１がオフセット電圧Ｖｏｓを有しているため、そのオフセット電圧成分が差動増幅動作時に相殺され、差動増幅器１の出力信号は、分圧電圧ＶＲＤと出力電圧（内部電源電圧）Ｖｏとの差に応じた信号となる。分圧電圧ＶＲＤよりも出力電圧Ｖｏが高い場合には、差動増幅器１の出力信号がＨレベルとなり、チャージポンプ回路５はチャージポンプ動作が禁止され、逆に、分圧電圧ＶＲＤが出力電圧Ｖｏよりも高い場合には、差動増幅器１の出力信号がＬレベルとなり、チャージポンプ回路５におけるチャージポンプ動作が活性化され、出力電圧Ｖｏの電圧レベルを上昇させる。すなわち、差動増幅器１の出力信号に従って、チャージポンプ回路５は、出力電圧Ｖｏが、分圧電圧ＶＲＤと電圧レベルと等しくなるように、そのチャージポンプ動作が制御される。したがって、出力電圧Ｖｏは、次式で表わされる。

Ｖｏ＝ＶＲＤ＝ＶＲ／（１＋Ｒ３／Ｒ４）
この図１０に示す構成の場合、出力電圧Ｖｏが、差動増幅器１のハイ側電源電圧ＶＨよりも低い電圧レベルまたはシステム電源電圧ＶＤＤ（＝ＶＲ）よりも低い場合においても、所望の電圧レベルの出力電圧Ｖｏを得ることができる。ハイ側電源電圧ＶＨは、出力電圧Ｖｏ以上の電圧レベルであることが要求される。基準電圧ＶＲがシステム電源電圧ＶＤＤと等しい場合には、このシステム電源電圧を差動増幅器１のハイ側電源電圧ＶＨとして利用することができる。

この図１０に示す電源回路の構成においても、基準電圧ＶＲは、その電圧精度が高い基準電圧発生回路から生成される（温度および電源電圧に依存しない基準電圧発生回路を利用する）。抵抗素子Ｒ３およびＲ４を同一材料で作製することにより、抵抗素子Ｒ３およびＲ４の温度および製造条件に対する依存性を相殺することができ、安定に、分圧電圧ＶＲＤを生成することができる。したがって、周囲温度および製造条件に依存せず、安定に所望の電圧レベルの出力電圧Ｖｏを得ることができる。

以上のように、この発明の実施の形態２に従えば、基準電圧を抵抗分圧して、この分圧電圧を出力電圧に対する参照電位として利用しており、基準電圧よりも低い電圧レベルの出力電圧を、正確に所望の電圧レベルに設定することができる。

なお、この図１０に示す構成と図１に示す構成とを組合せて、分圧電圧ＶＲＤおよび分圧被比較電圧Ｖｏｄを利用することにより、出力電圧Ｖｏの電圧レベルを任意の電圧レベルに設定することができ、また、差動増幅器１の最も感度のよい領域で、比較動作を行なうことができる。この場合の、出力電圧Ｖｏの電圧レベルは次式で表わされる。

Ｖｏ＝ＶＲ・（１＋Ｒ１／Ｒ２）／（１＋Ｒ４／Ｒ３）
［実施の形態３］
図１１は、この発明の実施の形態３に従う電源回路の構成を概略的に示す図である。この図１１に示す電源回路は、負の電圧Ｖｎを生成して、出力配線３６を介して負荷回路３７へ供給する。

図１１において、電源回路は、正入力ノード（第２の入力ノード）ＮＤ３２および負入力ノード（第１の入力ノード）ＮＤ３１の電圧を比較し、その比較結果に応じた信号を出力ノードＮＤ３３に生成する差動増幅器３１と、電源電圧ＶＤＤを供給する電源ノードと出力配線３６の間に直列に接続され、かつその接続ノードＮＤ３４に分圧電圧Ｖｎｄを生成する抵抗素子Ｒ５およびＲ６と、制御信号φ１に従って基準電圧ＶＲＮおよび分圧電圧（被比較電圧）Ｖｎｄの一方を選択して正入力ノードＮＤ３２に伝達するスイッチ回路３２と、負入力ノードＮＤ３１と接地ノードとの間に接続される容量素子Ｃ２と、制御信号φ２に従って差動増幅器３１の出力ノードＮＤ３３と負入力ノードＮＤ３１を電気的に結合するスイッチ回路３３と、差動増幅器３１の出力ノードＮＤ３３上の信号を受けるインバータ４０と、インバータ４０の出力信号と比較イネーブル信号／ＣＰＥと繰返し信号ＣＬＫを受けるＯＲ回路３４と、ＯＲ回路３４の出力信号に従って選択的に容量素子によるチャージポンプ動作を行なって負の電圧Ｖｎを生成するチャージポンプ回路３５を含む。

チャージポンプ回路３５は、活性化時、繰返し信号ＣＬＫに従って容量素子のチャージポンプ動作により、出力配線３６に負電荷を供給して負の電圧Ｖｎを生成する。

抵抗素子Ｒ５およびＲ６は、分圧回路を構成する。したがって、抵抗素子Ｒ５およびＲ６により被比較電圧として生成される分圧電圧Ｖｎｄは、次式で表わされる。

Ｖｎｄ＝（ＶＤＤ−Ｖｎ）・Ｒ６／（Ｒ５＋Ｒ６）
この図１１に示す電源回路においても、差動増幅器３１のオフセット電圧の検出および設定動作および比較動作は、先の実施の形態１と同様である。すなわち、スイッチ回路３２が、基準電圧ＶＲＮを選択するとき、スイッチ回路３３が導通し、差動増幅器３１の出力ノードＮＤ３３と負入力ノードＮＤ３１とを電気的に結合する。この状態においては、差動増幅器３１が、電圧フォロワモードで動作し、負入力ノードＮＤ３１には、電圧ＶＲＮ＋Ｖｏｓが現れ、この電圧が容量素子Ｃ２に参照電圧として充電される。ここで、差動増幅器３１のオフセット電圧を、符号Ｖｏｓで表す。

比較動作時においては、スイッチ回路３３が非導通状態となり、スイッチ回路３２が、分圧電圧Ｖｎｄを被比較電圧として選択する。差動増幅器３１の構成については後に説明するが、オフセット電圧Ｖｏｓを有しており、正入力ノードＮＤ３２の電圧は、等価的にＶｎｄ＋Ｖｏｓとなり、この電圧Ｖｎｄ＋Ｖｏｓと容量素子Ｃ２に蓄積される参照電圧Ｖｏｓ＋ＶＲＮが、差動増幅器３１により比較されて、その比較結果が出力ノードＮＤ３３に出力される。従って、この図１１に示す構成においても、差動増幅器１の入力電圧におけるオフセット電圧Ｖｏｓが相殺され、分圧電圧Ｖｎｄと基準電圧ＶＲＮとが比較され、その比較結果に応じた信号が、出力ノードＮＤ３３に生成される。

この差動増幅器３１の比較動作は、先に実施の形態１および２と同様であり、差動増幅器３１が２値判定動作を行う場合には、分圧電圧Ｖｎｄが基準電圧ＶＲＮよりも高い場合には、出力ノードＮＤ３３にはＨレベルの信号が出力され、逆の場合には、出力ノードＮＤ３３にはＬレベルの信号が出力される。

差動増幅器３１の出力信号はインバータ４０により反転される。したがって、分圧電圧Ｖｎｄが、基準電圧ＶＲＮよりも高いときには、インバータ４０の出力信号がＬレベルとなり、ＯＲ回路３４は繰返し信号ＣＬＫをチャージポンプ回路３５へ伝達し、負電荷を出力配線３６へ供給して、出力電圧Ｖｎの電圧レベルを低下させる。

一方、分圧電圧Ｖｎｄが基準電圧ＶＲＮよりも低い場合には、インバータ４０の出力信号がＨレベルとなり、ＯＲ回路３４は、繰返し信号ＣＬＫの転送を禁止して、チャージポンプ回路３５のチャージポンプ動作を禁止する。したがって、負の出力電圧Ｖｎの電圧レベルは、分圧電圧Ｖｎｄが基準電圧ＶＲＮと等しくなる電圧レベルに維持される。すなわち、負の出力電圧Ｖｎは、次式の関係を満たす電圧レベルに維持される。

Ｖｎｄ＝ＶＲＮ
＝（ＶＤＤ−Ｖｎ）・Ｒ６／（Ｒ５＋Ｒ６）
上式を電圧Ｖｎにより整理すると、次式が得られる。

Ｖｎ＝ＶＤＤ−ＶＲＮ・（１＋Ｒ５／Ｒ６）
すなわち、この図１１に示す負電圧Ｖｎを生成する電源回路においては、チャージポンプ回路３５からの出力電圧Ｖｎの電圧レベルが、基準電圧ＶＲＮが規定する電圧レベルよりも低い場合、この負の電圧Ｖｎは、所定値よりもさらに低い電圧レベルであり、より深い負の状態となっており、このときにはチャージポンプ動作は停止する。一方、負の出力電圧Ｖｎが、基準電圧ＶＲＮが規定する電圧レベルよりも高い場合には、負の電圧Ｖｎは、まだ、所定の電圧レベルに到達していないため、チャージポンプ回路３５にチャージポンプ動作を行なわせる。これにより、所望の電圧レベルの負の電圧Ｖｎを得ることができる。

この図１１に示す構成により、オフセット電圧検出／設定を行う参照電位リフレッシュ期間を決定する制御信号／ＣＰＥは、この期間の間Ｈレベルに設定され、チャージポンプ回路３５のチャージポンプ動作を停止する。しかしながら、実施の形態１と同様、このオフセット電圧の検出／設定期間において、出力電圧Ｖｎが変化する電圧範囲が許容できる程度であれば、特に、このＯＲ回路に比較イネーブル信号／ＣＰＥを与える必要はない。

制御信号φ１およびφ２は、実施の形態１において利用される制御信号発生回路と同様の構成を用いて生成することができる。

図１２は、図１１に示す差動増幅器３１の構成の一例を示す図である。図１２において、差動増幅器３１は、ハイ側電源ノードＮＤ４０と内部ノードＮＤ４２の間に接続される定電流源４２と、内部ノードＮＤ４２およびＮＤ４３の間に接続されかつそのゲートが正入力ノードＮＤ３２に接続されるＰチャネルＭＯＳトランジスタＱ１０と、内部ノードＮＤ４２およびＮＤ４４の間に接続されかつそのゲートが負入力ノードＮＤ３１に接続されるＰチャネルＭＯＳトランジスタＱ１１と、内部ノードＮＤ４３とロー側電源ノードＮＤ４５の間に接続されかつそのゲートが内部ノードＮＤ４４に接続されるＮチャネルＭＯＳトランジスタＱ１２と、内部ノードＮＤ４４とロー側電源ノードＮＤ４５の間に接続されかつそのゲートが内部ノードＮＤ４４に接続されるＮチャネルＭＯＳトランジスタＱ１３と、ハイ側電源ノードＮＤ４１と出力ノードＮＤ３３の間に接続される定電流源４４と、出力ノードＮＤ３３とロー側電源ノードＮＤ４５の間に接続されかつそのゲートが内部ノードＮＤ４３に接続されるＮチャネルＭＯＳトランジスタＱ１４を含む。

ハイ側電源ノードＮＤ４０およびＮＤ４１には、ハイ側電源電圧ＶＨが供給され、ロー側電源ノードＮＤ４５には、ロー側電源電圧ＶＬが供給される。このハイ側電源電圧ＶＨは、電源電圧ＶＤＤに等しくてもよく、またそれと異なる電圧レベルであってもよい。また、ロー側電源電圧ＶＬは、接地電圧であってもよく、またそれと異なる電圧レベルであってもよい。これらの電圧ＶＨおよびＶＬの電圧レベルは、基準電圧ＶＲＮの電圧レベルに応じて設定される。図１１に示すインバータ回路４０、ＯＲ回路３４およびチャージポンプ回路３５が、これらのハイ側電源電圧ＶＨおよびロー側電源電圧ＶＬを動作電源電圧として使用することにより、チャージポンプ回路３５は、正確に負の電源電圧Ｖｎの電圧レベルに応じてチャージポンプ動作を行なって、所定の電圧レベルの負の電源電圧Ｖｎを生成することができる。

この図１２に示す差動増幅器の構成において、ＭＯＳトランジスタＱ１０およびＱ１１が、差動段を構成し、ＭＯＳトランジスタＱ１２およびＱ１３が、カレントミラー型負荷を構成する。正入力ノードＮＤ３２の電圧レベルが負入力ノードＮＤ３１の電圧レベルよりも高い場合には、ＭＯＳトランジスタＱ１０のコンダクタンスが、ＭＯＳトランジスタＱ１１のコンダクタンスよりも小さくなる。ＭＯＳトランジスタＱ１２およびＱ１３には、同じ大きさの電流が流れ、このＭＯＳトランジスタＱ１１の供給電流と同じ大きさの電流が、ＭＯＳトランジスタＱ１３を介してロー側電源ノードＮＤ４５へ放電される。したがって、ＭＯＳトランジスタＱ１２がＭＯＳトランジスタＱ１０からの電流をすべて放電し、内部ノードＮＤ４３は、ローレベルに低下し、ＭＯＳトランジスタＱ１４のコンダクタンスが小さくなる。このＭＯＳトランジスタＱ１４のコンダクタンスが小さくなると、定電流源４４からの供給電流を放電できず、ノードＮＤ３３の電圧レベルがＨレベル（ハイ側電源電圧ＶＨレベル）となる。

逆に、正入力ノードＮＤ３２の電圧レベルは、負入力ノードＮＤ３１の電圧レベルよりも低くなると、ＭＯＳトランジスタＱ１０のコンダクタンスがＭＯＳトランジスタＱ１１のコンダクタンスよりも大きくなり、ＭＯＳトランジスタＱ１０の駆動電流量は、ＭＯＳトランジスタＱ１１の駆動電流量よりも大きくなる。ＭＯＳトランジスタＱ１１の駆動電流と同じ大きさの電流が、ＭＯＳトランジスタＱ１３を介して放電され、ＭＯＳトランジスタＱ１３を流れる電流と同じ大きさのミラー電流がＭＯＳトランジスタＱ１２を介して流れる。したがって、この場合には、ＭＯＳトランジスタＱ１２は、ＭＯＳトランジスタＱ１０からの供給電流を放電できず、ノードＮＤ４３の電圧レベルが上昇し、ＭＯＳトランジスタＱ１４のコンダクタンスが増大し、定電流源４４からの電流を放電する。このＭＯＳトランジスタＱ１４が定電流源４４からの駆動電流をすべて放電することにより、出力ノードＮＤ３３の電圧レベルをＬレベル（ロー側電源電圧ＶＬレベル）となる。

したがって、出力ドライブトランジスタＱ１４を利用して、定電流源４４の駆動電流の放電を選択的に行なうことにより、正入力ノードＮＤ３２および負入力ノードＮＤ３１に与えられる電圧差に応じて、ＨレベルおよびＬレベルの信号を出力することができる。

なお、この図１３に示す差動増幅器３１の構成において正入力ノードＮＤ３２および負入力ノードＮＤ３１に与えられる電圧が負の電圧レベルであっても、正確に、比較動作を行なうことができる。

なお、図１１に示す電源回路の構成においても、差動増幅器３１はアナログ的に増幅動作を行い、その出力信号をインバータ４０の入力論理しきい値により２値判定する構成が利用されてもよい。

なお、この図１１に示す電源回路においても、基準電圧ＶＲＮが、負の電圧レベルのときには、先の実施の形態２と同様、この負の基準電圧（ＶＲＮ）を抵抗分圧回路によりレベルシフトして、負の出力電圧Ｖｎとレベルシフトされた基準電圧とを差動増幅器において比較する構成を利用することができる。ただし、この場合、負の基準電圧ＶＲＮは、出力電圧Ｖｎよりもより負の電圧レベルの電圧となる。また、差動増幅器３１のロー側電源電圧ＶＬは、オフセット電圧検出および設定動作時に電圧フォロアモードで動作して、負の電源電圧Ｖｎの参照電位を容量素子Ｃ２に充電する必要があり、負の電圧となる。ハイ側電源電圧ＶＨは、電源電圧ＶＤＤまたは接地電圧レベルであってもよい。

以上のように、この発明の実施の形態３に従えば、負の電圧を発生する場合においても、その電圧レベル判定のための差動増幅器のオフセット電圧を相殺するように容量素子の充電電圧を利用しており、正確に所望の電圧レベルの負の電圧を生成することができる。

この発明に従う内部電圧発生回路は、電源電圧として利用される電圧の他に、所望の電圧レベルの内部電圧を生成する回路として利用することができる。上述のように、液晶表示装置の液晶の交流駆動のために必要とされる負電圧および正電圧を発生するための回路として利用することができる。また、一般の半導体装置において、電源電圧および接地電圧と異なる所望の電圧レベルの内部電圧を発生するための回路として利用することができる。したがって、この発明に従う内部電圧発生回路は、電源回路に限定されず、所望の電圧レベルの内部電圧を発生する回路として利用することができる。

この発明に実施の形態１に従う電源回路の構成を概略的に示す図である。 図１に示す差動増幅器の構成の一例を示す図である。 図１に示す電源回路の動作を示す信号波形図である。 図１に示す電源回路の参照電圧リフレッシュ時の接続を示す図である。 図１に示す電源回路の電圧レベル検出時の接続を示す図である。 図１に示す制御信号を発生する部分の構成の一例を概略的に示す図である。 図６に示す制御信号発生部の動作を示す信号波形図である。 図１に示す正入力スイッチ回路の構成の一例を示す図である。 図１に示す負帰還用スイッチ回路の構成の一例を示す図である。 この発明の実施の形態２に従う電源回路の構成を概略的に示す図である。 この発明の実施の形態３に従う電源回路の構成を概略的に示す図である。 図１１に示す差動増幅器の構成の一例を示す図である。

符号の説明

１，３１ 差動増幅器、２，３，３２，３３ スイッチ回路、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６ 抵抗素子、４，３４ ＯＲ回路、５，３５ チャージポンプ回路、６，３６ 出力線、７，３７ 負荷回路。

Claims (3)

1. 第１の入力と第２の入力とを有する差動増幅回路、
   少なくとも前記差動増幅回路の出力信号に従って選択的に活性化され、活性化時、容量素子のチャージポンプ動作に従って内部電圧を生成する内部電圧生成回路、
   前記差動増幅回路の第１の入力に接続される補償容量素子、
   基準電圧と前記内部電圧に対応する被比較電圧との一方を選択的に前記差動増幅回路の第２の入力へ伝達する第１のスイッチ回路、および
   導通時、前記差動増幅回路の出力と前記第１の入力とを接続する第２のスイッチ回路を備え、前記第２のスイッチ回路の導通時、前記第１のスイッチ回路は前記基準電圧を選択して前記差動増幅回路の第２の入力へ与え、前記第１のスイッチ回路の前記被比較電圧の選択時、前記第２のスイッチ回路は非導通状態に設定される、電圧発生回路。
2. 前記内部電圧生成回路は、
   前記差動増幅回路の出力信号に従ってクロック信号を選択的に伝達するゲート回路と、
   前記ゲート回路の出力信号に従って選択的にチャージポンプ動作が活性化され、活性化時、チャージポンプ動作により前記内部電圧を生成するチャージポンプ回路とを含む、請求項１記載の電圧発生回路。
3. 前記ゲート回路は、前記第２のスイッチ回路の導通期間を規定するモード制御信号が前記第２のスイッチ回路の導通状態を指示するとき、前記チャージポンプ回路への前記クロック信号の伝達を禁止する、請求項２記載の電圧発生回路。

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