JP2002350500A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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Abstract
(57)【要約】
【課題】 外部から負電圧を入力することなく、半導体
集積回路装置内で生成される負の内部電圧のレベルを調
整する。 【解決手段】 チャージポンプ回路３０は、動作時にお
いて、内部電圧配線３５に負電荷を供給して、負の内部
電圧Ｖｎｎを低下させる。分圧回路１０は、テストモー
ド時に外部から入力端子２ａに入力される第１の正電圧
と内部電圧Ｖｎｎとの電圧差に応じて制御電圧Ｖｏを生
成する。比較回路２５は、テストモード時に外部から入
力端子２ｂに入力される第２の正電圧と制御電圧Ｖｏと
の比較結果に応じて、チャージポンプ回路３０を動作さ
せる。第２の正電圧は、負の内部電圧Ｖｎｎの目標電圧
に応じて設定される。
集積回路装置内で生成される負の内部電圧のレベルを調
整する。 【解決手段】 チャージポンプ回路３０は、動作時にお
いて、内部電圧配線３５に負電荷を供給して、負の内部
電圧Ｖｎｎを低下させる。分圧回路１０は、テストモー
ド時に外部から入力端子２ａに入力される第１の正電圧
と内部電圧Ｖｎｎとの電圧差に応じて制御電圧Ｖｏを生
成する。比較回路２５は、テストモード時に外部から入
力端子２ｂに入力される第２の正電圧と制御電圧Ｖｏと
の比較結果に応じて、チャージポンプ回路３０を動作さ
せる。第２の正電圧は、負の内部電圧Ｖｎｎの目標電圧
に応じて設定される。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路装
置に関し、より特定的には、負の内部電圧を発生する負
電源回路を備えた半導体集積回路装置に関する。
置に関し、より特定的には、負の内部電圧を発生する負
電源回路を備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】図４は、負の内部電源を内蔵する従来の
半導体集積回路装置５０の構成を示す概略ブロック図で
ある。
半導体集積回路装置５０の構成を示す概略ブロック図で
ある。
【０００３】図４を参照して、従来の半導体集積回路装
置５０は、入力端子ＰＮと、信号線ＳＬと、負の内部電
圧Ｖｎｎを内部回路群に供給するための内部電圧供給線
ＰＬと、内部電圧供給線に負電圧を発生するためのチャ
ージポンプ回路ＣＰと、保護ダイオードＤＧと、トラン
ジスタスイッチＴ１，Ｔ２，Ｔ３を備える。
置５０は、入力端子ＰＮと、信号線ＳＬと、負の内部電
圧Ｖｎｎを内部回路群に供給するための内部電圧供給線
ＰＬと、内部電圧供給線に負電圧を発生するためのチャ
ージポンプ回路ＣＰと、保護ダイオードＤＧと、トラン
ジスタスイッチＴ１，Ｔ２，Ｔ３を備える。
【０００４】入力端子ＰＮには、外部から電気信号が印
加される。信号線ＳＬは、入力端子ＰＮと電気的に結合
される。チャージポンプ回路ＣＰは、ポンプイネーブル
信号ＰＥが活性状態である場合に動作して、内部電圧供
給線ＰＬに対して負電荷を供給する。保護ダイオードＤ
Ｇは、入力端子ＰＮに生じた負のサージ電圧を除去する
ために設けられる。
加される。信号線ＳＬは、入力端子ＰＮと電気的に結合
される。チャージポンプ回路ＣＰは、ポンプイネーブル
信号ＰＥが活性状態である場合に動作して、内部電圧供
給線ＰＬに対して負電荷を供給する。保護ダイオードＤ
Ｇは、入力端子ＰＮに生じた負のサージ電圧を除去する
ために設けられる。
【０００５】図５は、保護ダイオードＤＧの機能を説明
する概念図である。図５を参照して、保護ダイオードＤ
Ｇは、接地電圧Ｖｓｓから信号線ＳＬへ向かう方向を順
方向として、両者の間に接続される。
する概念図である。図５を参照して、保護ダイオードＤ
Ｇは、接地電圧Ｖｓｓから信号線ＳＬへ向かう方向を順
方向として、両者の間に接続される。
【０００６】通常動作時において入力端子ＰＮに入力さ
れる電気信号は、少なくとも接地電圧Ｖｓｓ以上に設定
されるので、保護ダイオードＤＧが順バイアスされるこ
とはなく、入力された電気信号は、信号線ＳＬに伝達さ
れる。
れる電気信号は、少なくとも接地電圧Ｖｓｓ以上に設定
されるので、保護ダイオードＤＧが順バイアスされるこ
とはなく、入力された電気信号は、信号線ＳＬに伝達さ
れる。
【０００７】一方、入力端子ＰＮに負のサージ電圧が生
じた場合には、保護ダイオードＤＧが順バイアスされ
て、信号線ＳＬと接地電圧Ｖｓｓとの間に、負のサージ
電圧の除去経路が形成される。しかし、このような保護
回路の構成では、入力端子に負電圧ＶＴｎを入力する必
要がある場合には、定常的なリーク電流Ｉｌｅａｋが、
入力端子ＰＮに流れてしまう。
じた場合には、保護ダイオードＤＧが順バイアスされ
て、信号線ＳＬと接地電圧Ｖｓｓとの間に、負のサージ
電圧の除去経路が形成される。しかし、このような保護
回路の構成では、入力端子に負電圧ＶＴｎを入力する必
要がある場合には、定常的なリーク電流Ｉｌｅａｋが、
入力端子ＰＮに流れてしまう。
【０００８】図６は、入力端子に負電圧を印加可能な保
護回路の構成を示す回路図である。図６に示される保護
回路においては、保護ダイオードのアノードと接地電圧
Ｖｓｓとの間に接続されるトランジスタスイッチＴ１
と、保護ダイオードのアノードと内部電圧供給線ＰＬと
の間に接続されるトランジスタスイッチＴ２とが、さら
に設けられる。
護回路の構成を示す回路図である。図６に示される保護
回路においては、保護ダイオードのアノードと接地電圧
Ｖｓｓとの間に接続されるトランジスタスイッチＴ１
と、保護ダイオードのアノードと内部電圧供給線ＰＬと
の間に接続されるトランジスタスイッチＴ２とが、さら
に設けられる。
【０００９】トランジスタスイッチＴ２およびＴ１は、
テストモード信号ＴＭおよびその反転信号にそれぞれ応
答して、相補的にオン・オフする。テストモード信号Ｔ
Ｍは、テストモード時にＨレベルに活性化され、通常動
作時にＬレベルに非活性化される。
テストモード信号ＴＭおよびその反転信号にそれぞれ応
答して、相補的にオン・オフする。テストモード信号Ｔ
Ｍは、テストモード時にＨレベルに活性化され、通常動
作時にＬレベルに非活性化される。
【００１０】通常動作時には、トランジスタスイッチＴ
１およびＴ２は、それぞれオンおよびオフする。この結
果、図５と同様の保護回路が、入力端子ＰＮに対して形
成される。
１およびＴ２は、それぞれオンおよびオフする。この結
果、図５と同様の保護回路が、入力端子ＰＮに対して形
成される。
【００１１】一方、テストモード時においては、通常動
作時と反対に、トランジスタスイッチＴ１およびＴ２
は、それぞれオフおよびオンする。この結果、保護ダイ
オードのアノードは、負電圧を供給する内部電圧供給線
ＰＬと電気的に結合される。したがって、テストモード
時において、入力端子ＰＮに負電圧ＶＴｎが印加されて
も、ＶＴｎ＞Ｖｎｎ＋Ｖｏｎ（Ｖｏｎ：保護ダイオード
ＤＧのオン電圧）の範囲では、入力端子ＰＮに定常的な
リーク電流は生じない。
作時と反対に、トランジスタスイッチＴ１およびＴ２
は、それぞれオフおよびオンする。この結果、保護ダイ
オードのアノードは、負電圧を供給する内部電圧供給線
ＰＬと電気的に結合される。したがって、テストモード
時において、入力端子ＰＮに負電圧ＶＴｎが印加されて
も、ＶＴｎ＞Ｖｎｎ＋Ｖｏｎ（Ｖｏｎ：保護ダイオード
ＤＧのオン電圧）の範囲では、入力端子ＰＮに定常的な
リーク電流は生じない。
【００１２】このため、入力端子に負電圧ＶＴｎを入力
する必要がある回路においては、図６に示される保護回
路が設けられていた。一方、入力端子に負電圧ＶＴｎを
入力する必要がない回路においては、図５に示されるよ
り簡易な構成の保護回路が設けられていた。
する必要がある回路においては、図６に示される保護回
路が設けられていた。一方、入力端子に負電圧ＶＴｎを
入力する必要がない回路においては、図５に示されるよ
り簡易な構成の保護回路が設けられていた。
【００１３】再び図４を参照して、トランジスタスイッ
チＴ３は、テストモード時にオンして、入力端子ＰＮと
内部電圧供給線ＰＬとを信号線ＳＬを介して電気的に結
合する。
チＴ３は、テストモード時にオンして、入力端子ＰＮと
内部電圧供給線ＰＬとを信号線ＳＬを介して電気的に結
合する。
【００１４】一方、通常動作時においては、トランジス
タスイッチＴ３は、入力端子ＰＮと内部電圧供給線ＰＬ
とを電気的に切離す。通常動作時には、ポンプイネーブ
ル信号ＰＥの活性化に応答して動作するチャージポンプ
回路ＣＰからの負電荷の供給によって、内部電圧Ｖｎｎ
が生成される。
タスイッチＴ３は、入力端子ＰＮと内部電圧供給線ＰＬ
とを電気的に切離す。通常動作時には、ポンプイネーブ
ル信号ＰＥの活性化に応答して動作するチャージポンプ
回路ＣＰからの負電荷の供給によって、内部電圧Ｖｎｎ
が生成される。
【００１５】一般的に、チャージポンプ回路によって生
成された負電圧の制御は、図示しない制御回路によって
当該負電圧と所定の目標電圧とを比較し、この比較結果
に応じてポンプイネーブル信号を活性化もしくは活性化
することによって実行される。
成された負電圧の制御は、図示しない制御回路によって
当該負電圧と所定の目標電圧とを比較し、この比較結果
に応じてポンプイネーブル信号を活性化もしくは活性化
することによって実行される。
【００１６】一方で、テストモード時においては、内部
電圧Ｖｎｎを様々なレベルに変化させて加速試験等の種
々の動作テストを実行する必要がある。このため、内部
で負電圧を発生する従来の半導体集積回路装置において
は、テストモード時には外部から直接内部電圧Ｖｎｎを
入力することによって、そのレベルを容易に調整する構
成が採用されていた。
電圧Ｖｎｎを様々なレベルに変化させて加速試験等の種
々の動作テストを実行する必要がある。このため、内部
で負電圧を発生する従来の半導体集積回路装置において
は、テストモード時には外部から直接内部電圧Ｖｎｎを
入力することによって、そのレベルを容易に調整する構
成が採用されていた。
【００１７】さらに、従来の半導体集積回路装置５０に
おいては、入力端子ＰＮに対して図６に示される保護回
路が設けられているので、テストモード時において、入
力端子ＰＮに、内部電圧供給線ＰＬに伝達される負電圧
を入力しても、リーク電流の発生は防止されている。
おいては、入力端子ＰＮに対して図６に示される保護回
路が設けられているので、テストモード時において、入
力端子ＰＮに、内部電圧供給線ＰＬに伝達される負電圧
を入力しても、リーク電流の発生は防止されている。
【００１８】
【発明が解決しようとする課題】一方、半導体集積回路
装置への高機能化・高集積化の要求に伴って、異なるチ
ップ上に形成された複数の回路を組合せて、同一モール
ドに封止する構成が採用されている。このような半導体
集積回路装置においては、これらの複数のチップ間で同
一の入力端子が共有されるケースが生じる。
装置への高機能化・高集積化の要求に伴って、異なるチ
ップ上に形成された複数の回路を組合せて、同一モール
ドに封止する構成が採用されている。このような半導体
集積回路装置においては、これらの複数のチップ間で同
一の入力端子が共有されるケースが生じる。
【００１９】図７は、複数のチップ間で共有される入力
端子に負電圧を印加した場合の問題点を説明する概念図
である。
端子に負電圧を印加した場合の問題点を説明する概念図
である。
【００２０】図７を参照して、チップＣＨａとＣＨｂと
は、同一モールド内に封入されて、入力端子ＰＮを共有
している。
は、同一モールド内に封入されて、入力端子ＰＮを共有
している。
【００２１】チップＣＨａは、負の内部電圧を必要とし
ない回路であり、テストモード時を含めて、負電圧を外
部から入力する必要がない。したがって、入力端子ＰＮ
と接続される信号線ＳＬａに対しては、図５と同様の構
成で、保護ダイオードＤＧａが配置される。
ない回路であり、テストモード時を含めて、負電圧を外
部から入力する必要がない。したがって、入力端子ＰＮ
と接続される信号線ＳＬａに対しては、図５と同様の構
成で、保護ダイオードＤＧａが配置される。
【００２２】一方、チップＣＨｂは、負の内部電圧を必
要とする回路であり、テストモード時において、負電圧
を外部から入力する必要がある。したがって、保護ダイ
オードＤＧｂに加えてトランジスタスイッチＴ１および
Ｔ２がさらに配置され、図６と同様の保護回路が形成さ
れている。
要とする回路であり、テストモード時において、負電圧
を外部から入力する必要がある。したがって、保護ダイ
オードＤＧｂに加えてトランジスタスイッチＴ１および
Ｔ２がさらに配置され、図６と同様の保護回路が形成さ
れている。
【００２３】このような構成において、入力端子ＰＮに
負電圧を入力すれば、チップＣＨａ内の保護ダイオード
ＤＧａが順バイアスされて、定常的なリーク電流Ｉｌｅ
ａｋが生じてしまう。これにより、ラッチアップ等が引
き起こされて、回路全体の動作が不安定となるおそれが
ある。
負電圧を入力すれば、チップＣＨａ内の保護ダイオード
ＤＧａが順バイアスされて、定常的なリーク電流Ｉｌｅ
ａｋが生じてしまう。これにより、ラッチアップ等が引
き起こされて、回路全体の動作が不安定となるおそれが
ある。
【００２４】すなわち、チップＣＨａについては、負電
圧の入力が必要である他のチップＣＨｂとの間で入力端
子を共有する場合と、そうでない場合において、必要と
される保護回路の構成が異なってしまうので、設計の汎
用性が失われる。また、一様に図６と同様の保護回路を
設ける構成とすれば、設計の汎用性は確保されるが、結
果的に無駄な回路素子を配置することになり、回路の大
型化・製造コストの上昇を招いてしまう。
圧の入力が必要である他のチップＣＨｂとの間で入力端
子を共有する場合と、そうでない場合において、必要と
される保護回路の構成が異なってしまうので、設計の汎
用性が失われる。また、一様に図６と同様の保護回路を
設ける構成とすれば、設計の汎用性は確保されるが、結
果的に無駄な回路素子を配置することになり、回路の大
型化・製造コストの上昇を招いてしまう。
【００２５】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、外部
から負電圧を入力することなく、内部電源回路が生成す
る負の内部電圧のレベルを調整可能な半導体記憶装置を
提供することである。
ためになされたものであって、この発明の目的は、外部
から負電圧を入力することなく、内部電源回路が生成す
る負の内部電圧のレベルを調整可能な半導体記憶装置を
提供することである。
【００２６】
【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、内部回路に負の内部電圧を供給する内部
電圧供給線と、第１の正電圧と内部電圧との電圧差に応
じた制御電圧を生成する制御電圧生成回路と、動作時に
おいて内部電圧供給線の電圧を低下させる負電源回路と
を備える。負電源回路は、テストモード時において、内
部電圧の目標電圧に対応する第２の正電圧と制御電圧と
の比較結果に応じて動作する。
積回路装置は、内部回路に負の内部電圧を供給する内部
電圧供給線と、第１の正電圧と内部電圧との電圧差に応
じた制御電圧を生成する制御電圧生成回路と、動作時に
おいて内部電圧供給線の電圧を低下させる負電源回路と
を備える。負電源回路は、テストモード時において、内
部電圧の目標電圧に対応する第２の正電圧と制御電圧と
の比較結果に応じて動作する。
【００２７】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置であって、外部から第
１および第２の電気信号をそれぞれ印加可能な第１およ
び第２の入力端子と、第１および第２の入力端子にそれ
ぞれ対応して設けられる第１および第２の入力切換回路
とをさらに備える。第１の入力切換回路は、通常動作時
において第１の電気信号を内部回路に伝達するととも
に、テストモード時において第１の電気信号を制御電圧
生成回路に伝達する。第２の入力切換回路は、通常動作
時において第２の電気信号を内部回路に伝達するととも
に、テストモード時において第２の電気信号を負電源回
路に伝達する。テストモード時において、第１および第
２の正電圧は、第１および第２の入力端子を用いてそれ
ぞれ入力される。
求項１記載の半導体集積回路装置であって、外部から第
１および第２の電気信号をそれぞれ印加可能な第１およ
び第２の入力端子と、第１および第２の入力端子にそれ
ぞれ対応して設けられる第１および第２の入力切換回路
とをさらに備える。第１の入力切換回路は、通常動作時
において第１の電気信号を内部回路に伝達するととも
に、テストモード時において第１の電気信号を制御電圧
生成回路に伝達する。第２の入力切換回路は、通常動作
時において第２の電気信号を内部回路に伝達するととも
に、テストモード時において第２の電気信号を負電源回
路に伝達する。テストモード時において、第１および第
２の正電圧は、第１および第２の入力端子を用いてそれ
ぞれ入力される。
【００２８】請求項３記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置であって、負電源回路
は、イネーブル信号が活性状態である場合に、内部電圧
供給線に負電荷を供給するためのチャージポンプ回路
と、テストモード時において、第２の正電圧と制御電圧
との電圧差を増幅してイネーブル信号を生成する電圧比
較回路とを含む。
求項１記載の半導体集積回路装置であって、負電源回路
は、イネーブル信号が活性状態である場合に、内部電圧
供給線に負電荷を供給するためのチャージポンプ回路
と、テストモード時において、第２の正電圧と制御電圧
との電圧差を増幅してイネーブル信号を生成する電圧比
較回路とを含む。
【００２９】請求項４記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置であって、制御信号生
成回路は、第１の正電圧と内部電圧とを受けて、電圧差
に所定の分圧比を乗じた電圧に基づいて、制御電圧を出
力する分圧回路を含む。
求項１記載の半導体集積回路装置であって、制御信号生
成回路は、第１の正電圧と内部電圧とを受けて、電圧差
に所定の分圧比を乗じた電圧に基づいて、制御電圧を出
力する分圧回路を含む。
【００３０】請求項５記載の半導体集積回路装置は、請
求項４記載の半導体集積回路装置であって、分圧回路
は、各々が第１の正電圧が伝達される第１のノードと制
御電圧が生成される第２のノードとの間に電気的に結合
されるｎ個（ｎ：自然数）の抵抗ユニットと、第２の正
電圧が伝達される第３のノードと第２のノードとの間に
電気的に結合されるｍ個（ｍ：自然数）の抵抗ユニット
とを有し、抵抗ユニットの各々は、同一のレイアウト設
計に基づいて作製される。
求項４記載の半導体集積回路装置であって、分圧回路
は、各々が第１の正電圧が伝達される第１のノードと制
御電圧が生成される第２のノードとの間に電気的に結合
されるｎ個（ｎ：自然数）の抵抗ユニットと、第２の正
電圧が伝達される第３のノードと第２のノードとの間に
電気的に結合されるｍ個（ｍ：自然数）の抵抗ユニット
とを有し、抵抗ユニットの各々は、同一のレイアウト設
計に基づいて作製される。
【００３１】請求項６記載の半導体集積回路装置は、請
求項４記載の半導体集積回路装置であって、第２の正電
圧は、目標電圧、第１の正電圧および分圧比に応じて設
定される。
求項４記載の半導体集積回路装置であって、第２の正電
圧は、目標電圧、第１の正電圧および分圧比に応じて設
定される。
【００３２】
【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳細に説明する。なお、以下の説明
において、同一または相当部分については同一の参照符
号を付すものとする。
態を図面を参照して詳細に説明する。なお、以下の説明
において、同一または相当部分については同一の参照符
号を付すものとする。
【００３３】図１は、本発明の実施の形態に従う半導体
集積回路装置の構成を示すブロック図である。
集積回路装置の構成を示すブロック図である。
【００３４】図１を参照して、本発明の実施の形態に従
う半導体集積回路装置１は、入力端子２ａ，２ｂと、保
護ダイオード４ａ，４ｂと、入力切換回路５ａ，５ｂ
と、入力回路６ａ，６ｂと、内部回路群８ａ，８ｂと、
分圧回路１０と、負の内部電圧Ｖｎｎ（＜０）を生成す
るための負電源回路２０と、内部電圧Ｖｎｎを供給する
内部電圧供給線３５とを備える。
う半導体集積回路装置１は、入力端子２ａ，２ｂと、保
護ダイオード４ａ，４ｂと、入力切換回路５ａ，５ｂ
と、入力回路６ａ，６ｂと、内部回路群８ａ，８ｂと、
分圧回路１０と、負の内部電圧Ｖｎｎ（＜０）を生成す
るための負電源回路２０と、内部電圧Ｖｎｎを供給する
内部電圧供給線３５とを備える。
【００３５】入力端子２ａ，２ｂのそれぞれには、独立
した電気信号を外部から入力可能である。通常動作時に
おいては、入力端子２ａ，２ｂには、データ信号、アド
レス信号、コマンド制御信号等の電気信号が入力され
る。一方、テストモード時においては、内部電圧Ｖｎｎ
のレベルを調整するための正電圧Ｖａ（＞０）およびＶ
ｂ（＜０）が、入力端子２ａ，２ｂにそれぞれ入力され
る。
した電気信号を外部から入力可能である。通常動作時に
おいては、入力端子２ａ，２ｂには、データ信号、アド
レス信号、コマンド制御信号等の電気信号が入力され
る。一方、テストモード時においては、内部電圧Ｖｎｎ
のレベルを調整するための正電圧Ｖａ（＞０）およびＶ
ｂ（＜０）が、入力端子２ａ，２ｂにそれぞれ入力され
る。
【００３６】保護ダイオード４ａは、接地電圧Ｖｓｓか
ら入力端子２ａへ向かう方向を順方向として、両者の間
に接続される。保護ダイオード４ａは、入力端子２ａに
生じた負のサージ電圧の除去経路を形成する。同様に、
保護ダイオード４ｂは、接地電圧Ｖｓｓから入力端子２
ｂへ向かう方向を順方向として接続され、入力端子２ａ
に生じた負のサージ電圧を除去する。すなわち、半導体
集積回路装置１においては、図５と同様の簡易な構成の
保護回路が、入力端子２ａおよび２ｂに対して設けられ
る。
ら入力端子２ａへ向かう方向を順方向として、両者の間
に接続される。保護ダイオード４ａは、入力端子２ａに
生じた負のサージ電圧の除去経路を形成する。同様に、
保護ダイオード４ｂは、接地電圧Ｖｓｓから入力端子２
ｂへ向かう方向を順方向として接続され、入力端子２ａ
に生じた負のサージ電圧を除去する。すなわち、半導体
集積回路装置１においては、図５と同様の簡易な構成の
保護回路が、入力端子２ａおよび２ｂに対して設けられ
る。
【００３７】入力切換回路５ａは、テストモード信号Ｔ
Ｍに応じて、入力端子２ａをノードＮ１ａおよびＮ２ａ
のいずれかと結合する。テストモード信号ＴＭは、テス
トモード時にＨレベルに活性化され、通常動作時にＬレ
ベルに非活性化される。したがって、入力切換回路５ａ
は、通常動作時に入力端子２ａをノードＮ１ａと接続
し、テストモード時に入力端子２ａをノードＮ２ａと接
続する。
Ｍに応じて、入力端子２ａをノードＮ１ａおよびＮ２ａ
のいずれかと結合する。テストモード信号ＴＭは、テス
トモード時にＨレベルに活性化され、通常動作時にＬレ
ベルに非活性化される。したがって、入力切換回路５ａ
は、通常動作時に入力端子２ａをノードＮ１ａと接続
し、テストモード時に入力端子２ａをノードＮ２ａと接
続する。
【００３８】同様に、入力切換回路５ｂは、通常動作時
に入力端子２ｂをノードＮ１ｂと接続し、テストモード
時に入力端子２ｂをノードＮ２ｂと接続する。
に入力端子２ｂをノードＮ１ｂと接続し、テストモード
時に入力端子２ｂをノードＮ２ｂと接続する。
【００３９】この結果、入力切換回路５ａ，５ｂによっ
て、通常動作時における入力端子２ａおよび２ｂへ入力
された電気信号は、入力回路６ａおよび６ｂを介して、
内部回路群８ａおよび８ｂに対してそれぞれ伝達され
る。内部回路群８ａおよび８ｂは、通常動作時におい
て、伝達された電気信号に応じて所定動作を実行する。
て、通常動作時における入力端子２ａおよび２ｂへ入力
された電気信号は、入力回路６ａおよび６ｂを介して、
内部回路群８ａおよび８ｂに対してそれぞれ伝達され
る。内部回路群８ａおよび８ｂは、通常動作時におい
て、伝達された電気信号に応じて所定動作を実行する。
【００４０】なお、図１においては、入力回路６ａと６
ｂ、および内部回路群８ａと８ｂのそれぞれが独立した
構成を例示したが、入力端子２ａおよび２ｂに入力され
た電気信号が、共通の入力回路および内部回路群に伝達
される構成であってもよい。
ｂ、および内部回路群８ａと８ｂのそれぞれが独立した
構成を例示したが、入力端子２ａおよび２ｂに入力され
た電気信号が、共通の入力回路および内部回路群に伝達
される構成であってもよい。
【００４１】一方、テストモード時においては、入力端
子２ａおよび２ｂへそれぞれ入力された正電圧Ｖａおよ
びＶｂは、分圧回路１０および負電源回路２０内の比較
回路２５に対してそれぞれ伝達される。
子２ａおよび２ｂへそれぞれ入力された正電圧Ｖａおよ
びＶｂは、分圧回路１０および負電源回路２０内の比較
回路２５に対してそれぞれ伝達される。
【００４２】図２は、分圧回路１０の構成を示す回路図
である。図２を参照して、分圧回路１０は、各々が同一
のレイアウト設計に基づいて作製される複数の抵抗ユニ
ット１７を含む。各抵抗ユニット１７の抵抗値はＲ
［Ω］とする。
である。図２を参照して、分圧回路１０は、各々が同一
のレイアウト設計に基づいて作製される複数の抵抗ユニ
ット１７を含む。各抵抗ユニット１７の抵抗値はＲ
［Ω］とする。
【００４３】制御電圧Ｖｏが生成されるノードＮ３とノ
ードＮ２ａ（Ｖａ）との間には、ｎ個（ｎ：自然数）の
抵抗ユニット１７が直列に接続される。同様に、ノード
Ｎ３と内部電圧供給線３５（Ｖｎｎ）との間には、ｍ個
（ｍ：自然数）の抵抗ユニット１７が直列に接続され
る。
ードＮ２ａ（Ｖａ）との間には、ｎ個（ｎ：自然数）の
抵抗ユニット１７が直列に接続される。同様に、ノード
Ｎ３と内部電圧供給線３５（Ｖｎｎ）との間には、ｍ個
（ｍ：自然数）の抵抗ユニット１７が直列に接続され
る。
【００４４】この結果、制御電圧Ｖｏは下式（１）とな
る。 Ｖｏ＝Ｖａ−Ｋ×（Ｖａ−Ｖｎｎ） …（１） ただし、Ｋは分圧比であり、Ｋ＝ｎ／（ｍ＋ｎ）で示さ
れる。
る。 Ｖｏ＝Ｖａ−Ｋ×（Ｖａ−Ｖｎｎ） …（１） ただし、Ｋは分圧比であり、Ｋ＝ｎ／（ｍ＋ｎ）で示さ
れる。
【００４５】したがって、分圧回路１０は、テストモー
ド時に入力端子２ａに入力される正電圧Ｖａと、内部電
圧供給線３５に供給される内部電圧Ｖｎｎとの電圧差に
応じた制御電圧Ｖｏを生成する制御電圧生成回路として
機能する。
ド時に入力端子２ａに入力される正電圧Ｖａと、内部電
圧供給線３５に供給される内部電圧Ｖｎｎとの電圧差に
応じた制御電圧Ｖｏを生成する制御電圧生成回路として
機能する。
【００４６】なお、図２においては、直列に接続される
抵抗ユニットのみを用いた構成を例示したが、分圧回路
１０はこのような構成に限定されない。すなわち、同一
のレイアウト設計に基づいて作製される抵抗ユニット１
７を任意に組合せて分圧回路を構成することによって、
式（１）中における分圧比Ｋを、製造プロセス変動の影
響を排除して、安定的に設定できる。
抵抗ユニットのみを用いた構成を例示したが、分圧回路
１０はこのような構成に限定されない。すなわち、同一
のレイアウト設計に基づいて作製される抵抗ユニット１
７を任意に組合せて分圧回路を構成することによって、
式（１）中における分圧比Ｋを、製造プロセス変動の影
響を排除して、安定的に設定できる。
【００４７】再び図１を参照して、負電源回路２０は、
比較回路２５と、論理ゲート２７と、チャージポンプ回
路３０とを含む。
比較回路２５と、論理ゲート２７と、チャージポンプ回
路３０とを含む。
【００４８】比較回路２５は、ノードＮ３とノードＮ２
ｂとの電圧を比較して、テストポンプイネーブル信号Ｔ
ＰＥを生成する。比較回路２５には、一般的な構成のオ
ペアンプ回路を適用できる。
ｂとの電圧を比較して、テストポンプイネーブル信号Ｔ
ＰＥを生成する。比較回路２５には、一般的な構成のオ
ペアンプ回路を適用できる。
【００４９】テストモード時において、入力端子２ｂに
入力されてノードＮ２ａに伝達される正電圧Ｖｂは、内
部電圧Ｖｎｎの目標電圧Ｖｔｒに基づいて、下式（２）
に従って設定される。目標電圧Ｖｔｒは、テストモード
時に実行する動作テストの種類等に応じて、任意に設定
することができる。
入力されてノードＮ２ａに伝達される正電圧Ｖｂは、内
部電圧Ｖｎｎの目標電圧Ｖｔｒに基づいて、下式（２）
に従って設定される。目標電圧Ｖｔｒは、テストモード
時に実行する動作テストの種類等に応じて、任意に設定
することができる。
【００５０】 Ｖｂ＝Ｖａ−Ｋ×（Ｖａ−Ｖｔｒ） …（２） この結果、比較回路２５に入力される、制御電圧Ｖｏと
正電圧Ｖｂとの電圧差は、下式（３）で示される。
正電圧Ｖｂとの電圧差は、下式（３）で示される。
【００５１】 Ｖｏ−Ｖｂ＝Ｋ×（Ｖｎｎ−Ｖｔｒ） …（３） したがって、目標電圧Ｖｔｒに応じて設定される正電圧
Ｖｂと制御電圧Ｖｏとの高低を比較することによって、
内部電圧Ｖｎｎと目標電圧Ｖｔｒとを比較することがで
きる。
Ｖｂと制御電圧Ｖｏとの高低を比較することによって、
内部電圧Ｖｎｎと目標電圧Ｖｔｒとを比較することがで
きる。
【００５２】比較回路２５は、制御電圧Ｖｏが正電圧Ｖ
ｂよりも高い場合、すなわち内部電圧をさらに下げる必
要がある場合に、テストポンプイネーブル信号ＴＰＥを
Ｈレベルに活性化する。
ｂよりも高い場合、すなわち内部電圧をさらに下げる必
要がある場合に、テストポンプイネーブル信号ＴＰＥを
Ｈレベルに活性化する。
【００５３】論理ゲート２７は、テストポンプイネーブ
ル信号ＴＰＥおよびノーマルポンプイネーブル信号ＮＰ
Ｅの論理和演算結果に基づいて、ポンプイネーブル信号
ＰＥを生成する。
ル信号ＴＰＥおよびノーマルポンプイネーブル信号ＮＰ
Ｅの論理和演算結果に基づいて、ポンプイネーブル信号
ＰＥを生成する。
【００５４】チャージポンプ回路３０は、ポンプイネー
ブル信号ＰＥの活性化に応答して動作し、動作時におい
て内部電圧供給線３５に対して負電荷を供給して、内部
電圧Ｖｎｎを低下させる。チャージポンプ回路３０に
は、一般的な構成を適用可能であるので、詳細な説明は
省略する。
ブル信号ＰＥの活性化に応答して動作し、動作時におい
て内部電圧供給線３５に対して負電荷を供給して、内部
電圧Ｖｎｎを低下させる。チャージポンプ回路３０に
は、一般的な構成を適用可能であるので、詳細な説明は
省略する。
【００５５】ノーマルポンプイネーブル信号ＮＰＥは、
通常動作時において、内部電圧Ｖｎｎを監視する制御回
路（図示せず）によって、内部電圧Ｖｎｎが所定電圧よ
りも高い場合に、Ｈレベルに活性化される。
通常動作時において、内部電圧Ｖｎｎを監視する制御回
路（図示せず）によって、内部電圧Ｖｎｎが所定電圧よ
りも高い場合に、Ｈレベルに活性化される。
【００５６】したがって、チャージポンプ回路３０は、
通常動作時には、内部電圧Ｖｎｎが所定電圧よりも高い
ときに動作し、テストモード時には、外部から入力され
た第１および第２の正電圧に応じて、内部電圧Ｖｎｎが
目標電圧Ｖｔｒよりも高いときに動作する。
通常動作時には、内部電圧Ｖｎｎが所定電圧よりも高い
ときに動作し、テストモード時には、外部から入力され
た第１および第２の正電圧に応じて、内部電圧Ｖｎｎが
目標電圧Ｖｔｒよりも高いときに動作する。
【００５７】図３は、負電源回路２０のテストモード時
における動作を説明するタイミングチャートである。
における動作を説明するタイミングチャートである。
【００５８】図３を参照して、時刻ｔ１において、テス
トモード信号ＴＭがＬレベルからＨレベルに活性化され
ると、入力端子２ａおよび２ｂにそれぞれ入力される正
電圧ＶａおよびＶｂは、分圧回路１０および比較回路２
５にそれぞれ伝達される。
トモード信号ＴＭがＬレベルからＨレベルに活性化され
ると、入力端子２ａおよび２ｂにそれぞれ入力される正
電圧ＶａおよびＶｂは、分圧回路１０および比較回路２
５にそれぞれ伝達される。
【００５９】テストモードの開始時においては、内部電
圧Ｖｎｎが目標電圧Ｖｔｒよりも高いので、制御電圧Ｖ
ｏは正電圧Ｖｂよりも高い。したがって、比較回路２５
は、テストポンプイネーブル信号ＴＰＥをＨレベルに設
定する。この結果、チャージポンプ回路３０が動作し
て、内部電圧Ｖｎｎは徐々に低下する。
圧Ｖｎｎが目標電圧Ｖｔｒよりも高いので、制御電圧Ｖ
ｏは正電圧Ｖｂよりも高い。したがって、比較回路２５
は、テストポンプイネーブル信号ＴＰＥをＨレベルに設
定する。この結果、チャージポンプ回路３０が動作し
て、内部電圧Ｖｎｎは徐々に低下する。
【００６０】時刻ｔ２において、内部電圧Ｖｎｎが目標
電圧Ｖｔｒに達すると、制御電圧Ｖｏも正電圧Ｖｂに達
するので、テストポンプイネーブル信号ＴＰＥは、Ｈレ
ベルからＬレベルに変化する。これに応答して、チャー
ジポンプ回路３０は動作を停止する。
電圧Ｖｔｒに達すると、制御電圧Ｖｏも正電圧Ｖｂに達
するので、テストポンプイネーブル信号ＴＰＥは、Ｈレ
ベルからＬレベルに変化する。これに応答して、チャー
ジポンプ回路３０は動作を停止する。
【００６１】なお、図示しないが、時刻ｔ２以降におい
て、内部電圧Ｖｎｎが目標電圧Ｖｔｒから上昇したとき
には、制御電圧Ｖｏがこれに応答して低下するので、再
びチャージポンプ回路３０が動作して、内部電圧Ｖｎｎ
を目標電圧Ｖｔｒに復帰させることができる。
て、内部電圧Ｖｎｎが目標電圧Ｖｔｒから上昇したとき
には、制御電圧Ｖｏがこれに応答して低下するので、再
びチャージポンプ回路３０が動作して、内部電圧Ｖｎｎ
を目標電圧Ｖｔｒに復帰させることができる。
【００６２】このように、テストモード時において、外
部から負電圧を入力することなく、通常動作時と共用の
入力端子２ａ，２ｂを用いて入力された正電圧Ｖａ，Ｖ
ｂを用いて、内部電圧Ｖｎｎを任意レベルに調整するこ
とができる。
部から負電圧を入力することなく、通常動作時と共用の
入力端子２ａ，２ｂを用いて入力された正電圧Ｖａ，Ｖ
ｂを用いて、内部電圧Ｖｎｎを任意レベルに調整するこ
とができる。
【００６３】したがって、図５と同様の簡易な保護回路
が設けられた入力端子２ａ，２ｂを、他のチップ等と共
有しても、定常的なリーク電流が発生するおそれがな
い。
が設けられた入力端子２ａ，２ｂを、他のチップ等と共
有しても、定常的なリーク電流が発生するおそれがな
い。
【００６４】また、各々が同一の設計レイアウトに基づ
いて作製される複数の抵抗ユニットを用いて、制御電圧
を生成するための分圧回路を構成しているので、製造プ
ロセス変動に起因する分圧比の変動を抑制して、テスト
モード時における内部電圧Ｖｎｎを正確に調整できる。
いて作製される複数の抵抗ユニットを用いて、制御電圧
を生成するための分圧回路を構成しているので、製造プ
ロセス変動に起因する分圧比の変動を抑制して、テスト
モード時における内部電圧Ｖｎｎを正確に調整できる。
【００６５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００６６】
【発明の効果】請求項１、４および６記載の半導体集積
回路装置は、第２の正電圧と負の内部電圧との関係に応
じて負電源回路を動作させるので、負電圧を入力するこ
となく内部電圧のレベルを調整することができる。
回路装置は、第２の正電圧と負の内部電圧との関係に応
じて負電源回路を動作させるので、負電圧を入力するこ
となく内部電圧のレベルを調整することができる。
【００６７】請求項２記載の半導体集積回路装置は、請
求項１の半導体集積回路装置が奏する効果に加えて、通
常動作時に使用する入力端子を共用して、テストモード
時にける内部電圧のレベルを外部から調整できる。
求項１の半導体集積回路装置が奏する効果に加えて、通
常動作時に使用する入力端子を共用して、テストモード
時にける内部電圧のレベルを外部から調整できる。
【００６８】請求項３記載の半導体集積回路装置は、請
求項１の半導体集積回路装置が奏する効果に加えて、一
般的な構成のチャージポンプ回路およびオペアンプ回路
を用いて、負電源回路を構成することができる。
求項１の半導体集積回路装置が奏する効果に加えて、一
般的な構成のチャージポンプ回路およびオペアンプ回路
を用いて、負電源回路を構成することができる。
【００６９】請求項５記載の半導体集積回路装置は、請
求項４の半導体集積回路装置が奏する効果に加えて、製
造時の抵抗値ばらつきに起因する分圧回路の分圧比の変
動を抑制できる。したがって、製造プロセス変動の影響
を排除して、内部電圧のレベルを正確に調整できる。
求項４の半導体集積回路装置が奏する効果に加えて、製
造時の抵抗値ばらつきに起因する分圧回路の分圧比の変
動を抑制できる。したがって、製造プロセス変動の影響
を排除して、内部電圧のレベルを正確に調整できる。
【図１】 本発明の実施の形態に従う半導体集積回路装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】 図１に示される分圧回路の構成を示す回路図
である。
である。
【図３】 図１に示される負電源回路のテストモード時
における動作を説明するタイミングチャートである。
における動作を説明するタイミングチャートである。
【図４】 負の内部電源を内蔵する従来の半導体集積回
路装置の構成を示す概略ブロック図である。
路装置の構成を示す概略ブロック図である。
【図５】 図４に示される保護ダイオードの機能を説明
する概念図である。
する概念図である。
【図６】 入力端子に負電圧を印加可能な保護回路の構
成を示す回路図である。
成を示す回路図である。
【図７】 複数のチップ間で共有される入力端子に負電
圧を印加した場合の問題点を説明する概念図である。
圧を印加した場合の問題点を説明する概念図である。
２ａ,２ｂ 入力端子、４ａ，４ｂ 保護ダイオード、
５ａ，５ｂ 入力切換回路、６ａ，６ｂ 入力回路、８
ａ，８ｂ 内部回路群、１０ 分圧回路、１７抵抗ユニ
ット、２０ 負電源回路、２５ 比較回路、２７ 論理
ゲート、３０チャージポンプ回路、３５ 内部電圧供給
線、Ｖａ，Ｖｂ 正電圧、Ｖｎｎ負の内部電圧、Ｖｏ
制御電圧、Ｖｔｒ 目標電圧。
５ａ，５ｂ 入力切換回路、６ａ，６ｂ 入力回路、８
ａ，８ｂ 内部回路群、１０ 分圧回路、１７抵抗ユニ
ット、２０ 負電源回路、２５ 比較回路、２７ 論理
ゲート、３０チャージポンプ回路、３５ 内部電圧供給
線、Ｖａ，Ｖｂ 正電圧、Ｖｎｎ負の内部電圧、Ｖｏ
制御電圧、Ｖｔｒ 目標電圧。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｂ Ｆターム(参考） 2G132 AA00 AA08 AB06 AD01 AG09 AK09 AK11 AK15 AK16 AL05 5B015 KB64 KB69 KB73 RR01 RR04 5B025 AD09 AD16 AE02 AE09 5L106 DD11 DD35 DD36 EE08 FF01 GG00 5M024 AA90 BB29 FF02 FF13 FF23 HH09 MM04 MM10 PP01 PP02 PP03 PP07 PP10
Claims (6)
- 【請求項１】 内部回路に負の内部電圧を供給する内部
電圧供給線と、 第１の正電圧と前記内部電圧との電圧差に応じた制御電
圧を生成する制御電圧生成回路と、 動作時において前記内部電圧供給線の電圧を低下させる
負電源回路とを備え、 前記負電源回路は、テストモード時において、前記内部
電圧の目標電圧に対応する第２の正電圧と前記制御電圧
との比較結果に応じて動作する、半導体集積回路装置。 - 【請求項２】 外部から第１および第２の電気信号をそ
れぞれ印加可能な第１および第２の入力端子と、 前記第１および第２の入力端子にそれぞれ対応して設け
られる第１および第２の入力切換回路とをさらに備え、 前記第１の入力切換回路は、通常動作時において前記第
１の電気信号を前記内部回路に伝達するとともに、前記
テストモード時において前記第１の電気信号を前記制御
電圧生成回路に伝達し、 前記第２の入力切換回路は、通常動作時において前記第
２の電気信号を前記内部回路に伝達するとともに、前記
テストモード時において前記第２の電気信号を前記負電
源回路に伝達し、 前記テストモード時において、前記第１および第２の正
電圧は、前記第１および第２の入力端子を用いてそれぞ
れ入力される、請求項１記載の半導体集積回路装置。 - 【請求項３】 前記負電源回路は、 イネーブル信号が活性状態である場合に、前記内部電圧
供給線に負電荷を供給するためのチャージポンプ回路
と、 前記テストモード時において、前記第２の正電圧と前記
制御電圧との電圧差を増幅して前記イネーブル信号を生
成する電圧比較回路とを含む、請求項１記載の半導体集
積回路装置。 - 【請求項４】 前記制御信号生成回路は、 前記第１の正電圧と前記内部電圧とを受けて、前記電圧
差に所定の分圧比を乗じた電圧に基づいて、前記制御電
圧を出力する分圧回路を含む、請求項１記載の半導体集
積回路装置。 - 【請求項５】 前記分圧回路は、 各々が前記第１の正電圧が伝達される第１のノードと前
記制御電圧が生成される第２のノードとの間に電気的に
結合されるｎ個（ｎ：自然数）の抵抗ユニットと、 前記第２の正電圧が伝達される第３のノードと前記第２
のノードとの間に電気的に結合されるｍ個（ｍ：自然
数）の抵抗ユニットとを有し、 前記抵抗ユニットの各々は、同一のレイアウト設計に基
づいて作製される、請求項４記載の半導体集積回路装
置。 - 【請求項６】 前記第２の正電圧は、前記目標電圧、前
記第１の正電圧および前記分圧比に応じて設定される、
請求項４記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001154992A JP2002350500A (ja) | 2001-05-24 | 2001-05-24 | 半導体集積回路装置 |
| US09/986,871 US6737906B2 (en) | 2001-05-24 | 2001-11-13 | Semiconductor integrated circuit device including a negative power supply circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001154992A JP2002350500A (ja) | 2001-05-24 | 2001-05-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002350500A true JP2002350500A (ja) | 2002-12-04 |
Family
ID=18999247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001154992A Withdrawn JP2002350500A (ja) | 2001-05-24 | 2001-05-24 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6737906B2 (ja) |
| JP (1) | JP2002350500A (ja) |
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| US7719814B2 (en) | 2006-07-12 | 2010-05-18 | Renesas Technology Corp. | Semiconductor device with surge protection circuit |
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| CN101001945B (zh) * | 2004-06-04 | 2012-02-08 | 艾克塞勒雷克斯公司 | 一次性生物反应器系统及方法 |
| KR20130012795A (ko) * | 2011-07-26 | 2013-02-05 | 에스케이하이닉스 주식회사 | 반도체 집적회로 |
| US8854779B2 (en) * | 2012-08-22 | 2014-10-07 | SK Hynix Inc. | Integrated circuit |
| CN106328205B (zh) * | 2016-08-22 | 2019-08-20 | 上海华力微电子有限公司 | 一种嵌入式闪存的电荷泵控制电路结构 |
| CN107942177A (zh) * | 2017-12-27 | 2018-04-20 | 四川福润得数码科技有限责任公司 | 一种有源信息组件测试装置及测试方法 |
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|---|---|---|---|---|
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| US5231315A (en) * | 1991-10-29 | 1993-07-27 | Lattice Semiconductor Corporation | Temperature compensated CMOS voltage to current converter |
| US5532618A (en) * | 1992-11-30 | 1996-07-02 | United Memories, Inc. | Stress mode circuit for an integrated circuit with on-chip voltage down converter |
| US5694072A (en) * | 1995-08-28 | 1997-12-02 | Pericom Semiconductor Corp. | Programmable substrate bias generator with current-mirrored differential comparator and isolated bulk-node sensing transistor for bias voltage control |
| US5905682A (en) * | 1997-08-22 | 1999-05-18 | Micron Technology, Inc. | Method and apparatus for biasing the substrate of an integrated circuit to an externally adjustable voltage |
| JP3821262B2 (ja) | 1998-07-31 | 2006-09-13 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP3762599B2 (ja) * | 1999-12-27 | 2006-04-05 | 富士通株式会社 | 電源調整回路及びその回路を用いた半導体装置 |
-
2001
- 2001-05-24 JP JP2001154992A patent/JP2002350500A/ja not_active Withdrawn
- 2001-11-13 US US09/986,871 patent/US6737906B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7719814B2 (en) | 2006-07-12 | 2010-05-18 | Renesas Technology Corp. | Semiconductor device with surge protection circuit |
| JP2009204439A (ja) * | 2008-02-28 | 2009-09-10 | Fujitsu Ltd | クランプ試験装置およびクランプ試験方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6737906B2 (en) | 2004-05-18 |
| US20020175744A1 (en) | 2002-11-28 |
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