JP5158076B2 - 半導体装置およびバイアス生成回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 42
- 101001116668 Homo sapiens Prefoldin subunit 3 Proteins 0.000 description 23
- 102100024884 Prefoldin subunit 3 Human genes 0.000 description 23
- 238000010586 diagram Methods 0.000 description 15
- 239000000758 substrate Substances 0.000 description 11
- 101150103960 FHN1 gene Proteins 0.000 description 10
- 238000012360 testing method Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- H—ELECTRICITY
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- H01L27/0203—Particular design considerations for integrated circuits
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- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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Description
本発明は、ロジック回路をそなえた半導体装置にかかるバックバイアス電圧を生成する技術に関する。
近年、トランジスタの微細化が進むことで、トランジスタのリーク電流は増大し、ＬＳＩ（Large Scale Integration）の消費電力もまた増加の一途をたどっている。
トランジスタのリーク電流を減らす方法の一つとして、トランジスタの基板にバックバイアス（リバースバイアス，基板バイアス）電圧を印加するバックバイアス制御手法が知られている。
トランジスタのリーク電流を減らす方法の一つとして、トランジスタの基板にバックバイアス（リバースバイアス，基板バイアス）電圧を印加するバックバイアス制御手法が知られている。
このバックバイアス電圧を生成する従来の基板バイアス生成回路においては、一般的に、クロック印加型昇圧式チャージポンプを用いてバックバイアス電圧を生成している。
図１２，図１３はそれぞれクロック印加型昇圧式チャージポンプの構成例を示す図であり、図１２はダイオードチャージポンプの例を示す図、図１３はDickson型チャージポンプの例を示す図である。
図１２，図１３はそれぞれクロック印加型昇圧式チャージポンプの構成例を示す図であり、図１２はダイオードチャージポンプの例を示す図、図１３はDickson型チャージポンプの例を示す図である。
そして、例えば、下記特許文献１には、電源電圧で駆動されるチャージポンプ回路をそなえた半導体集積回路装置が開示されており、生成した負電圧をバックバイアス電圧として用いることが開示されている。
特開２００１−３５１６１号公報
しかしながら、ＬＳＩが大規模になると、トランジスタの基板リーク電流も大きくなり、印加に必要なチャージ量も増大するのであるが、上述したクロック印加型昇圧式チャージポンプはクロック印加によりキャパシタを駆動してチャージを発生させるので、チャージ量を増大させるためには、回路の数を増やすかキャパシタの容量またはクロック周波数を上げる必要があり、これらは回路規模の増大や回路自体の消費電力の増大をまねく。
すなわち、クロック印加型昇圧式チャージポンプをそなえた従来のＬＳＩにおいては、回路規模が増大したり、回路自体の消費電力が増大するという課題がある。
本発明は、このような課題に鑑み創案されたもので、基板バイアスの生成を低消費電力で行なうことができるとともに、回路規模を小さく構成することを目的とする。
本発明は、このような課題に鑑み創案されたもので、基板バイアスの生成を低消費電力で行なうことができるとともに、回路規模を小さく構成することを目的とする。
上記の目的を達成するために、本発明の半導体装置は、第１の電源電圧で動作可能な第１動作部と、前記第１の電源電圧とは異なる第２の電源電圧で動作する第２動作部とをそなえた半導体装置であって、前記第１の電源電圧を入力可能な第１電源電圧入力部と、前記第２の電源電圧を入力可能な第２電源電圧入力部と、前記第２の電源電圧に基づいて該バックバイアス電圧を生成するレギュレータ回路と、該レギュレータ回路によって生成された該バックバイアス電圧を出力電圧として出力可能な出力部と、前記第１の電源電圧と該レギュレータ回路によって生成された該バックバイアス電圧とのいずれかを該出力電圧として選択可能な選択部とをそなえ、該出力部が、バックバイアス電圧と前記第１の電源電圧とのうち、該選択部によって選択されたいずれかを該出力電圧として出力するバイアス生成回路をそなえることを特徴としている。
なお、該バイアス生成回路が、該バックバイアス電圧を生成する基準となる基準電圧を前記第２の電源電圧に基づいて生成する基準電圧生成回路をそなえてもよい。
さらに、当該半導体装置の電源投入時に、該バイアス生成回路において、該選択部が、該出力部から前記第１の電源電圧を該出力電圧として選択してもよく、又、該レギュレータ回路がＰＭＯＳドライバをそなえて構成されてもよい。
また、本発明のバイアス生成回路は、半導体装置にそなえられ、当該半導体装置のトランジスタに印加するバックバイアス電圧を生成するバイアス生成回路であって、第１の電源電圧を入力可能な第１電源電圧入力部と、前記第１の電源電圧とは異なる第２の電源電圧を入力可能な第２電源電圧入力部と、前記第２の電源電圧に基づいて該バックバイアス電圧を生成するレギュレータ回路と、該レギュレータ回路によって生成された該バックバイアス電圧を出力電圧として出力可能な出力部と、前記第１の電源電圧と該レギュレータ回路によって生成された該バックバイアス電圧とのいずれかを該出力電圧として選択可能な選択部とをそなえ、該出力部が、バックバイアス電圧と前記第１の電源電圧とのうち、該選択部によって選択されたいずれかを該出力電圧として出力することを特徴としている。
また、本発明のバイアス生成回路は、半導体装置にそなえられ、当該半導体装置のトランジスタに印加するバックバイアス電圧を生成するバイアス生成回路であって、第１の電源電圧を入力可能な第１電源電圧入力部と、前記第１の電源電圧とは異なる第２の電源電圧を入力可能な第２電源電圧入力部と、前記第２の電源電圧に基づいて該バックバイアス電圧を生成するレギュレータ回路と、該レギュレータ回路によって生成された該バックバイアス電圧を出力電圧として出力可能な出力部と、前記第１の電源電圧と該レギュレータ回路によって生成された該バックバイアス電圧とのいずれかを該出力電圧として選択可能な選択部とをそなえ、該出力部が、バックバイアス電圧と前記第１の電源電圧とのうち、該選択部によって選択されたいずれかを該出力電圧として出力することを特徴としている。
なお、該バックバイアス電圧を生成する基準となる基準電圧を前記第２の電源電圧に基づいて生成する基準電圧生成回路をそなえてもよい。
また、該選択部が、該半導体装置の電源投入時に、該出力部から前記第１の電源電圧を該出力電圧として選択してもよく、該レギュレータ回路がＰＭＯＳドライバをそなえて構成されてもよい。
本発明によれば、以下の少なくともいずれか１つの効果ないし利点がある。
（１）第２の電源電圧に基づいてバックバイアス電圧を生成するレギュレータ回路をそなえ、このレギュレータ回路によって生成されたバックバイアス電圧を出力電圧として出力することにより、バックバイアス電圧を低い消費電力で実現できるとともに、小さな回路規模で構成することができる。
（１）第２の電源電圧に基づいてバックバイアス電圧を生成するレギュレータ回路をそなえ、このレギュレータ回路によって生成されたバックバイアス電圧を出力電圧として出力することにより、バックバイアス電圧を低い消費電力で実現できるとともに、小さな回路規模で構成することができる。
（２）バイアス生成回路が、バックバイアス電圧を生成する基準となる基準電圧を生成する基準電圧生成回路をそなえることにより、バイアス生成回路の外部に基準電圧を生成するための装置等を別途そなえる必要がなく、製造コストを低減できるとともに、バイアス生成装置をそなえるためのハードウェア的な制約が無くなり、設計の自由度を上げることができる。
（３）第１の電源電圧とレギュレータ回路によって生成されたバックバイアス電圧とのいずれかを出力電圧として選択可能な選択部をそなえ、バックバイアス電圧と第１の電源電圧とのうち、選択部によって選択されたいずれかを出力電圧として出力することにより、バックバイアス電圧が印加されるトランジスタを安定して動作させることができる。
（４）半導体装置の電源投入時に、第１の電源電圧を出力電圧として出力することにより、バックバイアス電圧が印加されるトランジスタを安定して動作させることができる。
（４）半導体装置の電源投入時に、第１の電源電圧を出力電圧として出力することにより、バックバイアス電圧が印加されるトランジスタを安定して動作させることができる。
（５）レギュレータ回路がＰＭＯＳドライバをそなえて構成されていることにより、十分な電流を得ることができる。
１０ バイアス生成回路
１１ レギュレータ回路
１２ ショート回路
１３ 切替回路（選択部）
１００ 半導体集積回路装置（半導体装置）
１０１ コア領域
１０２，１０２ａ，１０２ｂ，１０２ｃ Ｉ／Ｏ領域（第２動作部）
１０３ ＰＭＯＳトランジスタ（トランジスタ）
１１２ ＢＧＲバイアス回路（基準電圧生成回路）
１１３ 非反転増幅回路（選択部）
１１４ 安定出力回路
１１５ 初期設定回路
１３１ 第１シーケンス制御回路
１３２ 第２シーケンス制御回路
１３３ 初期設定回路
１１３１ オペアンプ
１１４１，１１４２，ＦＨＰ１，ＦＨＮ１，ＳＴＰ１ トランジスタ
１１４３ ＰＭＯＳドライバ
Ｒ１，ＲＤ 抵抗
ＶＲ 可変抵抗
１１ レギュレータ回路
１２ ショート回路
１３ 切替回路（選択部）
１００ 半導体集積回路装置（半導体装置）
１０１ コア領域
１０２，１０２ａ，１０２ｂ，１０２ｃ Ｉ／Ｏ領域（第２動作部）
１０３ ＰＭＯＳトランジスタ（トランジスタ）
１１２ ＢＧＲバイアス回路（基準電圧生成回路）
１１３ 非反転増幅回路（選択部）
１１４ 安定出力回路
１１５ 初期設定回路
１３１ 第１シーケンス制御回路
１３２ 第２シーケンス制御回路
１３３ 初期設定回路
１１３１ オペアンプ
１１４１，１１４２，ＦＨＰ１，ＦＨＮ１，ＳＴＰ１ トランジスタ
１１４３ ＰＭＯＳドライバ
Ｒ１，ＲＤ 抵抗
ＶＲ 可変抵抗
以下、図面を参照して本発明の実施の形態を説明する。
図１は本発明の一実施形態としてのバイアス生成回路１０の回路構成図、図２は半導体集積回路装置１００におけるバイアス生成回路１０の出力接続例を示す図、図３はその配置例を示す図、図４はその端子の説明を一覧として示す図である。
本バイアス生成回路１０は、図２に示すように、半導体集積回路装置（ＬＳＩ：Large Scale Integration；半導体装置）１００にそなえられ、この半導体集積回路装置１００のコア領域１０１（図２，図３参照）で使用しているＰＭＯＳトランジスタ（トランジスタ）１０３の基板に接続して印加するための、バックバイアス電圧ＶＢＳ（基板バイアス，リバースバイアス）を生成するものである。
図１は本発明の一実施形態としてのバイアス生成回路１０の回路構成図、図２は半導体集積回路装置１００におけるバイアス生成回路１０の出力接続例を示す図、図３はその配置例を示す図、図４はその端子の説明を一覧として示す図である。
本バイアス生成回路１０は、図２に示すように、半導体集積回路装置（ＬＳＩ：Large Scale Integration；半導体装置）１００にそなえられ、この半導体集積回路装置１００のコア領域１０１（図２，図３参照）で使用しているＰＭＯＳトランジスタ（トランジスタ）１０３の基板に接続して印加するための、バックバイアス電圧ＶＢＳ（基板バイアス，リバースバイアス）を生成するものである。
なお、図３に示す例においては、複数の本バイアス生成回路１０を並列に接続し、これらのバイアス生成回路１０によって生成したバックバイアス電圧ＶＢＳをＶＢＳ配線ネットワークを介して、コア領域１０１におけるＶＢＳ適用回路（ＰＭＯＳ回路）に供給（印加）している。
本バイアス生成回路１０をそなえる半導体集積回路装置１００は、図３に示すように、コア領域（第１動作部）１０１と、複数（図３に示す例では３つ）のＩ／Ｏ（Input/Output）領域（第２動作部）１０２ａ，１０２ｂ，１０２ｃとをそなえて構成されている。又、Ｉ／Ｏ領域１０２ａ，１０２ｂ，１０２ｃには、例えばＩ／Ｏマクロ回路（図示省略）等が形成され、コア領域１０１には、種々のロジック回路（図示省略）等が形成されている。
本バイアス生成回路１０をそなえる半導体集積回路装置１００は、図３に示すように、コア領域（第１動作部）１０１と、複数（図３に示す例では３つ）のＩ／Ｏ（Input/Output）領域（第２動作部）１０２ａ，１０２ｂ，１０２ｃとをそなえて構成されている。又、Ｉ／Ｏ領域１０２ａ，１０２ｂ，１０２ｃには、例えばＩ／Ｏマクロ回路（図示省略）等が形成され、コア領域１０１には、種々のロジック回路（図示省略）等が形成されている。
また、この半導体集積回路装置１００においては、コア領域１０１には、コア電源電圧（第１の電源電圧，マクロ供給電源）ＶＤＤ（単位：Ｖ）が印加されるようになっており、又、Ｉ／Ｏ領域１０２ａ，１０２ｂ，１０２ｃには、それぞれコア電源電圧ＶＤＤよりも高電圧のＩ／Ｏ電源電圧（第２の電源電圧，マクロ供給電源）ＶＤＤ２（単位：Ｖ）が印加されるようになっている。
そして、図３に示すように、この半導体集積回路装置１００におけるＩ／Ｏ領域１０２ａ，１０２ｂ，１０２ｃには、それぞれバイアス生成回路１０が形成されている。なお、図３に示す例においては、Ｉ／Ｏ領域１０２ａ，１０２ｃにはそれぞれ１つのバイアス生成回路１０が、又、Ｉ／Ｏ領域１０２ｂには３つのバイアス生成回路１０が形成されている。
なお、以下、Ｉ／Ｏ領域を示す符号としては、複数のＩ／Ｏ領域のうち１つを特定する必要があるときには符号１０２ａ，１０２ｂ，１０２ｃを用いるが、任意のＩ／Ｏ領域を指すときには符号１０２を用いる。
また、本バイアス生成回路１０は、バックバイアス電圧ＶＢＳとして、コア電源電圧ＶＤＤよりも高電圧であり且つＩ／Ｏ電源電圧ＶＤＤ２よりも低電圧の出力電圧を生成・出力するＶＢＳモードと、バックバイアス電圧ＶＢＳとして、コア電源電圧ＶＤＤと同電位の出力電圧を出力するショートモードとの２つの動作モードうち、いずれかの動作モードで選択的に動作するようになっている。
また、本バイアス生成回路１０は、バックバイアス電圧ＶＢＳとして、コア電源電圧ＶＤＤよりも高電圧であり且つＩ／Ｏ電源電圧ＶＤＤ２よりも低電圧の出力電圧を生成・出力するＶＢＳモードと、バックバイアス電圧ＶＢＳとして、コア電源電圧ＶＤＤと同電位の出力電圧を出力するショートモードとの２つの動作モードうち、いずれかの動作モードで選択的に動作するようになっている。
本バイアス生成回路１０は、図１に示すように、レギュレータ回路１１，ショート回路１２および切替回路１３をそなえて構成されている。
また、本バイアス生成回路１０は、図４に示すように、入力端子ＶＤＤ，ＶＤＤ２，ＶＳＳ，ＦＦ，ＰＯＲ，ＳＭ，ＴＭ，ＢＰ０〜４，ＧＥＰをそなえるとともに、出力端子ＶＢＰ１をそなえて構成され、出力端子ＶＢＰ１からバックバイアス電圧ＶＢＳを出力するようになっている。
また、本バイアス生成回路１０は、図４に示すように、入力端子ＶＤＤ，ＶＤＤ２，ＶＳＳ，ＦＦ，ＰＯＲ，ＳＭ，ＴＭ，ＢＰ０〜４，ＧＥＰをそなえるとともに、出力端子ＶＢＰ１をそなえて構成され、出力端子ＶＢＰ１からバックバイアス電圧ＶＢＳを出力するようになっている。
入力端子ＧＥＰには、本バイアス生成装置１０の動作モードを決定するための動作モード制御信号（VBS GeneratorのEnable信号）が選択的に入力されるようになっており、この入力端子ＧＥＰに“１”が設定されている場合には、本バイアス生成回路１０はＶＢＳモードで動作し、レギュレータ回路１１の機能をオン（有効）にするとともにショート回路（詳細は後述）の機能をオフ（無効）にするようになっている。又、この入力端子ＧＥＰに“０”が設定されている場合には、本バイアス生成回路１０はショートモードで動作し、レギュレータ回路１１の機能をオフ（無効）にするとともにショート回路の機能をオン（有効）にするようになっている。
入力端子ＶＤＤ（第１電源電圧入力部）には、マクロ供給電源であるコア電源電圧ＶＤＤ（例えば、＋１．０Ｖ）が入力されるようになっている。又、入力端子ＶＤＤ２（第２電源電圧入力部）には、マクロ供給電源であるＩ／Ｏ電源電圧ＶＤＤ２（例えば、＋１．８Ｖ）が入力されるようになっている。更に、入力端子ＶＳＳには、マクロ供給電源であるマイナス電源（例えば、グランド）が入力されるようになっている。
入力端子ＦＦには、テスト系Ｉ／Ｏ信号の“−ＦＦ”信号が入力されるようになっており、例えば、故障の発生を加速する加速試験等において用いられるようになっている（Full Function）。又、入力端子ＰＯＲには、テスト系Ｉ／Ｏ信号の“−ＲＥＳＥＴ”信号が入力されるようになっており、例えば、半導体集積回路装置１００の電源投入時にリセット信号が入力されるようになっている（Power On Reset）。
入力端子ＳＭには、テスト系Ｉ／Ｏ信号の“−ＳＭ”信号が入力されるようになっており、例えば、診断時におけるScan Mode信号が入力されるようになっている。又、入力端子ＴＭには、テスト系Ｉ／Ｏ信号の“−ＴＭ”信号が入力されるようになっており、例えば、テスト時にTest Mode信号が入力されるようになっている。なお、これらの入力端子ＦＦ，ＰＯＲ，ＳＭ，ＴＭの有効極性は“−”である。
入力端子ＢＰ０〜４には、バックバイアス電圧ＶＢＳの出力設定ビットが設定（入力）
されるようになっており、その詳細は後述する。又、入力端子ＧＥＰには、動作モード制御信号（詳細は後述）が入力されるようになっている。
また、出力端子ＶＢＰ１（出力部）は、マクロＶＢＳを出力するためのものであって、例えば、＋１．０Ｖ（＝コア電源電圧ＶＤＤ）〜＋１．５Ｖのバックバイアス電圧ＶＢＳが出力されるようになっている。なお、これらの入力端子ＢＰ０〜４，ＧＥＰの有効極性は“＋”である。又、図４に示す各入力端子および出力端子のレベルの属性はＤＣ（Direct Current；直流）である。
されるようになっており、その詳細は後述する。又、入力端子ＧＥＰには、動作モード制御信号（詳細は後述）が入力されるようになっている。
また、出力端子ＶＢＰ１（出力部）は、マクロＶＢＳを出力するためのものであって、例えば、＋１．０Ｖ（＝コア電源電圧ＶＤＤ）〜＋１．５Ｖのバックバイアス電圧ＶＢＳが出力されるようになっている。なお、これらの入力端子ＢＰ０〜４，ＧＥＰの有効極性は“＋”である。又、図４に示す各入力端子および出力端子のレベルの属性はＤＣ（Direct Current；直流）である。
切替回路（選択部）１３は、本バイアス生成回路１０の動作モードを設定するためにレギュレータ回路１１およびショート回路１２の切替制御を行なうものであって、入力端子ＧＥＰを介して動作モード制御信号（“０”もしくは“１”）が入力されるようになっており、この入力端子ＧＥＰに“１”が入力（設定）されている場合には（ＶＢＳモード）、切替回路１３は、レギュレータ回路１１をオン（有効）にするとともにショート回路１２をオフ（無効）にし、又、入力端子ＧＥＰに“０”が設定されている場合には（ショートモード）、レギュレータ回路１１をオフにするとともに、ショート回路１２（詳細は後述）をオンにするようになっている。
この切替回路１３は、第１シーケンス制御回路１３１，第２シーケンス制御回路１３２および初期設定回路１３３をそなえて構成され、入力端子ＧＥＰに入力された動作モード制御信号に基づき、レギュレータ回路１１とショート回路１２とのいずれか一方を選択的に動作させる制御を行なうようになっており、コア電源電圧ＶＤＤとレギュレータ回路１１によって生成されたバックバイアス電圧ＶＢＳとのいずれかを出力電圧として選択可能な選択部として機能するようになっている。
また、図１に示す例においては、第１シーケンス回路１３１はＮＯＴ回路として表すとともに、第２シーケンス回路１３２を単なる増幅回路として表しており、第１シーケンス回路１３１からの出力信号と第２シーケンス回路１３２からの出力信号とは、位相が逆になるようになっている。
第１シーケンス回路１３１は端子ＧＥＰＢを介してショート回路１２に接続されており、この第１シーケンス回路１３１からの出力信号は端子ＧＥＰＢを介してショート回路１２に入力されるようになっている。又、第２シーケンス回路１３２はレギュレータ回路１１に接続されており、この第２シーケンス回路１３２からの出力信号はレギュレータ回路１１に入力されるようになっている。
第１シーケンス回路１３１は端子ＧＥＰＢを介してショート回路１２に接続されており、この第１シーケンス回路１３１からの出力信号は端子ＧＥＰＢを介してショート回路１２に入力されるようになっている。又、第２シーケンス回路１３２はレギュレータ回路１１に接続されており、この第２シーケンス回路１３２からの出力信号はレギュレータ回路１１に入力されるようになっている。
また、これらの第１シーケンス回路１３１および第２シーケンス回路１３２は、それぞれ半導体集積回路装置１００の電源のオン／オフを検出する回路（図示省略）をそなえて構成されており、半導体集積回路装置１００の電源断を検出した場合には、ショート回路１２をオンさせる制御を行なうようになっている。
初期設定回路１３３は、半導体集積回路装置１００の電源投入時に、本バイアス生成回路１０をショートモードに設定するものであり、半導体集積回路装置１００の電源投入時にリセット信号ＰＯＲを入力することにより“０”を第１シーケンス制御回路１３１および第二シーケンス制御回路１３２に入力するようになっている。
初期設定回路１３３は、半導体集積回路装置１００の電源投入時に、本バイアス生成回路１０をショートモードに設定するものであり、半導体集積回路装置１００の電源投入時にリセット信号ＰＯＲを入力することにより“０”を第１シーケンス制御回路１３１および第二シーケンス制御回路１３２に入力するようになっている。
レギュレータ回路１１は、Ｉ／Ｏ電源電圧ＶＤＤ２に基づいてバックバイアス電圧ＶＢＳを生成するものであって、図１に示すように、ＢＧＲ（Band Gap Reference）バイアス回路１１２，非反転増幅回路１１３，安定出力回路１１４および初期設定回路１１５をそなえて構成されている。
ＢＧＲバイアス回路（基準電圧生成回路）１１２は、バックバイアス電圧ＶＤＤ２を生成するための基準電圧を生成するものであって、Ｉ／Ｏ電源電圧ＶＤＤ２が入力されるともに、抵抗Ｒ１における可変抵抗ＶＲとは反対側の入力端子が接続されている。又、このＢＧＲバイアス回路１１２によって生成された基準電圧は、オペアンプ１１３１の非反転入力端子（＋）に入力されるようになっている。
ＢＧＲバイアス回路（基準電圧生成回路）１１２は、バックバイアス電圧ＶＤＤ２を生成するための基準電圧を生成するものであって、Ｉ／Ｏ電源電圧ＶＤＤ２が入力されるともに、抵抗Ｒ１における可変抵抗ＶＲとは反対側の入力端子が接続されている。又、このＢＧＲバイアス回路１１２によって生成された基準電圧は、オペアンプ１１３１の非反転入力端子（＋）に入力されるようになっている。
また、このＢＧＲバイアス回路１１２は本バイアス生成回路１０上に搭載（内蔵）されている。なお、ＢＧＲバイアス回路１１２は、既知の種々のＢＲＧ回路を用いて構成することができる。
非反転増幅回路１１３は、Ｉ／Ｏ電源電圧ＶＤＤ２を位相を維持したまま増幅するものであって、オペアンプ１１３１，抵抗Ｒ１，可変抵抗ＶＲ２をそなえて構成されている。
非反転増幅回路１１３は、Ｉ／Ｏ電源電圧ＶＤＤ２を位相を維持したまま増幅するものであって、オペアンプ１１３１，抵抗Ｒ１，可変抵抗ＶＲ２をそなえて構成されている。
オペアンプ１１３１においては、その電源端子にＩ／Ｏ電源電圧ＶＤＤ２が入力されており、又、非反転入力端子（＋）にＢＧＲバイアス回路１１２によって生成される基準電圧が入力されるようになっている。
また、オペアンプ１１３１の反転入力端子（−）には、抵抗Ｒ１と可変抵抗ＶＲとの間の点Ｐ１が接続されている。又、このオペアンプ１１３１の出力端子は、安定出力回路１１４のＰＭＯＳドライバ（ＰＭＯＳトランジスタ）１１４３のゲート端子に入力され、このＰＭＯＳドライバ１１４３のオン／オフを制御するようになっている。
また、オペアンプ１１３１の反転入力端子（−）には、抵抗Ｒ１と可変抵抗ＶＲとの間の点Ｐ１が接続されている。又、このオペアンプ１１３１の出力端子は、安定出力回路１１４のＰＭＯＳドライバ（ＰＭＯＳトランジスタ）１１４３のゲート端子に入力され、このＰＭＯＳドライバ１１４３のオン／オフを制御するようになっている。
なお、抵抗Ｒ１と可変抵抗ＶＲとの間の点Ｐ１における電圧は、出力端子ＶＢＰ１から出力されるバックバイアス電圧ＶＢＳを抵抗Ｒ１と可変抵抗ＶＲとで分圧したものとなる。
抵抗Ｒ１および可変抵抗ＶＲは、非反転増幅回路１１３の増幅度を設定するための抵抗であり、本バイアス生成回路１０においては、抵抗Ｒ１の抵抗値と可変抵抗ＶＲの抵抗値との比により、非反転増幅回路１１３の増幅度が設定されるようになっている。なお、図１に示す例においては、抵抗Ｒ１の抵抗値が１００ＫΩであり、可変抵抗ＶＲが１０ＫΩ〜５０ＫΩの範囲で抵抗値を変化させることができるようになっている。
抵抗Ｒ１および可変抵抗ＶＲは、非反転増幅回路１１３の増幅度を設定するための抵抗であり、本バイアス生成回路１０においては、抵抗Ｒ１の抵抗値と可変抵抗ＶＲの抵抗値との比により、非反転増幅回路１１３の増幅度が設定されるようになっている。なお、図１に示す例においては、抵抗Ｒ１の抵抗値が１００ＫΩであり、可変抵抗ＶＲが１０ＫΩ〜５０ＫΩの範囲で抵抗値を変化させることができるようになっている。
可変抵抗ＶＲは、バックバイアス電圧ＶＢＳの電圧を設定するためのものであり、本バイアス生成回路１０においては、この可変抵抗ＶＲの抵抗値を変化させることにより、バックバイアス電圧ＶＢＳを任意に設定することができるようになっている。
この可変抵抗ＶＲの抵抗値は、入力端子ＢＰ０，ＢＰ１，ＢＰ２，ＢＰ３，ＢＰ４の“オン（１）”もしくは“オフ（０）”の各設定値（ＶＢＳ出力設定ビット）の組み合わせにより決定されるようになっている。以下、入力端子ＢＰ０の設定値をＶＢＳ出力設定ビット０、入力端子ＢＰ１の設定値をＶＢＳ出力設定ビット１、入力端子ＢＰ２の設定値をＶＢＳ出力設定ビット２、入力端子ＢＰ３の設定値をＶＢＳ出力設定ビット３、入力端子ＢＰ４の設定値をＶＢＳ出力設定ビット４と、それぞれ表す場合がある。
この可変抵抗ＶＲの抵抗値は、入力端子ＢＰ０，ＢＰ１，ＢＰ２，ＢＰ３，ＢＰ４の“オン（１）”もしくは“オフ（０）”の各設定値（ＶＢＳ出力設定ビット）の組み合わせにより決定されるようになっている。以下、入力端子ＢＰ０の設定値をＶＢＳ出力設定ビット０、入力端子ＢＰ１の設定値をＶＢＳ出力設定ビット１、入力端子ＢＰ２の設定値をＶＢＳ出力設定ビット２、入力端子ＢＰ３の設定値をＶＢＳ出力設定ビット３、入力端子ＢＰ４の設定値をＶＢＳ出力設定ビット４と、それぞれ表す場合がある。
なお、図１に示す例においては、５つの入力端子ＢＰ０，ＢＰ１，ＢＰ２，ＢＰ３，ＢＰ４を、便宜上、ＢＰ［０：４］と表している。
図５は本バイアス生成回路１０における各ＶＢＳ出力設定ビットとＶＢＳモード時のバックバイアス電圧ＶＢＳとの関係を例示する図である。
この図５に示す例においては、バックバイアス電圧ＶＢＳを、+１．１，+１．２，＋１．３，＋１．４，＋１．５の５種類の電圧値の中から任意に設定できるようになっており、例えば、入力端子ＧＥＰおよび入力端子ＢＰ０〜４の全てに“１”を設定することにより、＋１．５Ｖに設定されたバックバイアス電圧ＶＢＳが出力端子ＶＢＰ１から出力されるようになっている。又、例えば、入力端子ＧＥＰおよび入力端子ＢＰ０，ＢＰ１に“１”を設定するとともに、入力端子ＢＰ２〜４に“０”を設定することにより、＋１．２Ｖのバックバイアス電圧ＶＢＳが出力端子ＶＢＰ１から出力されるのである。
図５は本バイアス生成回路１０における各ＶＢＳ出力設定ビットとＶＢＳモード時のバックバイアス電圧ＶＢＳとの関係を例示する図である。
この図５に示す例においては、バックバイアス電圧ＶＢＳを、+１．１，+１．２，＋１．３，＋１．４，＋１．５の５種類の電圧値の中から任意に設定できるようになっており、例えば、入力端子ＧＥＰおよび入力端子ＢＰ０〜４の全てに“１”を設定することにより、＋１．５Ｖに設定されたバックバイアス電圧ＶＢＳが出力端子ＶＢＰ１から出力されるようになっている。又、例えば、入力端子ＧＥＰおよび入力端子ＢＰ０，ＢＰ１に“１”を設定するとともに、入力端子ＢＰ２〜４に“０”を設定することにより、＋１．２Ｖのバックバイアス電圧ＶＢＳが出力端子ＶＢＰ１から出力されるのである。
さらに、本バイアス生成回路１０においては、ＶＢＳモードにおいて、更に、＋１．０Ｖのバックバイアス電圧ＶＢＳを生成することもできるようになっており、このＶＢＳモードにおいて、＋１．０Ｖのバックバイアス電圧ＶＢＳを生成する動作モードを、特にＶＢＳ非常モードという。
図６は本バイアス生成回路１０のＶＢＳ非常モードにおける各ＶＢＳ出力設定ビットとバックバイアス電圧ＶＢＳとの関係を例示する図である。
図６は本バイアス生成回路１０のＶＢＳ非常モードにおける各ＶＢＳ出力設定ビットとバックバイアス電圧ＶＢＳとの関係を例示する図である。
本バイアス生成回路１０においては、ＶＢＳモードにおいて、＋１．０Ｖのバックバイアス電圧ＶＢＳを生成することもできるようになっており、図６に示すように、例えば、入力端子ＧＥＰに“１”を設定するとともに、入力端子ＢＰ０〜４の全てに“０”を設定することにより、＋１．０Ｖに設定されたバックバイアス電圧ＶＢＳが出力端子ＶＢＰ１から出力されるようになっている。
初期設定回路１１５は、半導体集積回路装置１００の電源投入時にリセット信号ＰＯＲを入力することにより、可変抵抗ＶＲの初期化を行ない、半導体集積回路装置１００の電源投入時の動作を安定させるものであり、例えば、半導体集積回路装置１００の電源投入時や後述するショート回路の不具合時に、ＶＢＳ非常モードとして、バックバイアス電圧ＶＢＳ＝＋１．０Ｖを出力させるようになっている。
安定出力回路１１４は、レギュレータ回路１１によって生成される出力電圧を安定して出力するものであって、ＰＭＯＳドライバ１１４３，トランジスタ１１４１，１１４２および抵抗ＲＤをそなえて構成されている。
ＰＭＯＳドライバ１１４３のゲートには、非反転増幅回路１１３のオペアンプ１１３１の出力信号が反転して入力されるようになっており、ソースにはＩ／Ｏ電源電圧ＶＤＤ２が、又、ドレインには出力端子ＶＢＰ１がそれぞれ接続されている。
ＰＭＯＳドライバ１１４３のゲートには、非反転増幅回路１１３のオペアンプ１１３１の出力信号が反転して入力されるようになっており、ソースにはＩ／Ｏ電源電圧ＶＤＤ２が、又、ドレインには出力端子ＶＢＰ１がそれぞれ接続されている。
また、ＰＭＯＳドライバ１１４３のゲートとＩ／Ｏ電源電圧ＶＤＤ２との間にはトランジスタ１１４２がそなえられ、このトランジスタ１１４２のドレインは反転されてＰＭＯＳドライバ１１４３のゲートに入力されるようになっている。又、このトランジスタ１１４２のソースにはＩ／Ｏ電源電圧ＶＤＤ２が入力されている。
さらに、ＰＭＯＳドライバ１１４３のゲートとコア電源電圧ＶＤＤとの間にはトランジスタ１１４１がそなえられており、このトランジスタ１１４１のドレインは反転されてＰＭＯＳドライバ１１４３のゲートに入力され、又、このトランジスタ１１４１のゲートにはＩ／Ｏ電源電圧ＶＤＤ２が反転されて入力されるようになっている。更に、このトランジスタ１１４１のソースにはコア電源電圧ＶＤＤが入力されている。
さらに、ＰＭＯＳドライバ１１４３のゲートとコア電源電圧ＶＤＤとの間にはトランジスタ１１４１がそなえられており、このトランジスタ１１４１のドレインは反転されてＰＭＯＳドライバ１１４３のゲートに入力され、又、このトランジスタ１１４１のゲートにはＩ／Ｏ電源電圧ＶＤＤ２が反転されて入力されるようになっている。更に、このトランジスタ１１４１のソースにはコア電源電圧ＶＤＤが入力されている。
また、トランジスタ１１４１のボディとＰＭＯＳドライバ１１４３のボディとには抵抗ＲＤを介してＩ／Ｏ電源電圧ＶＤＤ２が入力されている。
そして、本バイアス生成回路１０からＰＭＯＳトランジスタ等にバックバイアス電圧ＶＢＳを供給中に、例えば、Ｉ／Ｏ電源電圧ＶＤＤ2が急にオフになった場合には、トランジスタ１１４１をオンにしてＰＭＯＳドライバ１１４３をオフにすることにより、バックバイアス電圧ＶＢＳを印加するＰＭＯＳトランジスタ１０３を保護するようになっている。
そして、本バイアス生成回路１０からＰＭＯＳトランジスタ等にバックバイアス電圧ＶＢＳを供給中に、例えば、Ｉ／Ｏ電源電圧ＶＤＤ2が急にオフになった場合には、トランジスタ１１４１をオンにしてＰＭＯＳドライバ１１４３をオフにすることにより、バックバイアス電圧ＶＢＳを印加するＰＭＯＳトランジスタ１０３を保護するようになっている。
また、この安定出力回路１１４に、後述する切替回路１３の第１シーケンス回路１３１からオフ信号が入力された場合にも、トランジスタ１１４２をオンにすることにより、ＰＭＯＳドライバ１１４３をオフにするようになっている。
一方、安定出力回路１１４に、後述する切替回路１３の第１シーケンス回路１３１からオン信号が入力された場合には、レギュレータ回路１１によって生成されたバックバイアス電圧ＶＢＳが出力端子ＶＢＰ１に出力されるようになっている。
一方、安定出力回路１１４に、後述する切替回路１３の第１シーケンス回路１３１からオン信号が入力された場合には、レギュレータ回路１１によって生成されたバックバイアス電圧ＶＢＳが出力端子ＶＢＰ１に出力されるようになっている。
ショート回路１２は、ＶＢＳ出力をコア電源電圧ＶＤＤとショート（短絡）させて、バックバイアス電圧ＶＢＳをコア電源電圧ＶＤＤと同電位にするものであり、図１に示すように、トランジスタＳＴＰ１，ＦＨＰ１，ＦＨＮ１をそなえて構成されている。
このショート回路１２は、切替回路１３の第１シーケンス制御回路１３１に端子ＧＥＰＢを介して接続されており、この端子ＧＥＰＢから入力される信号は、トランジスタＦＨＮ１のゲートに入力されるとともに、位相を反転させてトランジスタＦＨＰ１のゲートに入力されるようになっている。
このショート回路１２は、切替回路１３の第１シーケンス制御回路１３１に端子ＧＥＰＢを介して接続されており、この端子ＧＥＰＢから入力される信号は、トランジスタＦＨＮ１のゲートに入力されるとともに、位相を反転させてトランジスタＦＨＰ１のゲートに入力されるようになっている。
ショート回路１２において、端子ＧＥＰＢは、入力（ＩＮ）の属性を有するとともに、レベルがＤＣ、有効極性が＋の属性を有するものであって、ショートモードのオン／オフを切り替える制御信号が入力されるようになっており、入力端子ＧＥＰに入力された動作モード制御信号の位相を反転させたものが、この制御信号として入力されるようになっている。
トランジスタＳＴＰ１は、コア電源電圧ＶＤＤと出力端子ＶＢＰ１とをショート（短絡）させる機能を有するものであり、例えば、ＳＴＤ ＰＭＯＳ（３Ｗｅｌｌ）のトランジスタタイプとして構成されている。
トランジスタＦＨＰ１は、ＶＢＳモード時にトランジスタＳＴＰ１をオフにする機能を有するものであり、例えば、ＦＨ ＰＭＯＳ（３Ｗｅｌｌ）のトランジスタタイプとして構成されている。又、トランジスタＦＨＮ１は、ショートモード時にトランジスタＳＴＰ１をオンにする機能を有するものであり、例えば、ＦＨ ＮＭＯＳ（３Ｗｅｌｌ）のトランジスタタイプとして構成されている。
トランジスタＦＨＰ１は、ＶＢＳモード時にトランジスタＳＴＰ１をオフにする機能を有するものであり、例えば、ＦＨ ＰＭＯＳ（３Ｗｅｌｌ）のトランジスタタイプとして構成されている。又、トランジスタＦＨＮ１は、ショートモード時にトランジスタＳＴＰ１をオンにする機能を有するものであり、例えば、ＦＨ ＮＭＯＳ（３Ｗｅｌｌ）のトランジスタタイプとして構成されている。
図７，図８は本発明の一実施形態としてのバイアス生成回路１０におけるショート回路１２の動作を説明するための回路図であり、図７はそのショートモードにおける動作を、図８はそのＶＢＳモードにおける動作をそれぞれ示している。又、図９は本バイアス生成回路１０における各ＶＢＳ出力設定ビットとショートモード時のバックバイアス電圧ＶＢＳとの関係を例示する図である。
本バイアス生成回路１０においては、バックバイアス電圧ＶＢＳをコア電源電圧ＶＤＤと同電位にする場合には、ショート回路１２を動作させるようになっており、このように、ショート回路１２を動作させるショートモードにおいては、図９に示すように、入力端子ＧＥＰに“０”を設定する。
また、このショートモードにおいては、切替回路１３は、レギュレータ回路１１を停止させるようになっている。
また、このショートモードにおいては、切替回路１３は、レギュレータ回路１１を停止させるようになっている。
ショートモードにおいて入力端子ＧＥＰに動作モード制御信号“０”が設定されると、この動作モード制御信号が切替回路１３の第１シーケンス回路１３１において反転され、図７に示すように、ショート回路１２において、端子ＧＥＰＢに“１”が設定される。
これにより、トランジスタＦＨＰ１のゲートに“０”が設定されトランジスタＦＨＰ１がオフになるとともに、トランジスタＦＨＮ１のゲートに“１”が設定されトランジスタＦＨＮ１がオンになる。
これにより、トランジスタＦＨＰ１のゲートに“０”が設定されトランジスタＦＨＰ１がオフになるとともに、トランジスタＦＨＮ１のゲートに“１”が設定されトランジスタＦＨＮ１がオンになる。
そして、トランジスタＦＨＮ１によりトランジスタＳＴＰ１のゲート電圧がＶＳＳに引き下げられ（点Ｎ１参照）、これによりトランジスタＳＴＰ１がオンし、出力端子ＶＢＰ１の電圧がコア電源電圧ＶＤＤと同じ＋１．０Ｖになる。
一方、ＶＢＳモード時には、入力端子ＧＥＰに動作モード制御信号“１”が設定され、この動作モード制御信号が切替回路１３の第１シーケンス回路１３１において反転され、図８に示すように、ショート回路１２において、端子ＧＥＰＢに“０”が設定される。
一方、ＶＢＳモード時には、入力端子ＧＥＰに動作モード制御信号“１”が設定され、この動作モード制御信号が切替回路１３の第１シーケンス回路１３１において反転され、図８に示すように、ショート回路１２において、端子ＧＥＰＢに“０”が設定される。
これにより、トランジスタＦＨＰ１のゲートに“１”が設定されトランジスタＦＨＰ１がオンになるとともに、トランジスタＦＨＮ１のゲートに“０”が設定されトランジスタＦＨＮ１がオフになる。
そして、トランジスタＦＨＮ１によりトランジスタＳＴＰ１のゲート電圧がトランジスタＳＴＰ１のソース電圧（ＶＢＳ）と等しくなり、これによりトランジスタＳＴＰ１がオフする。すなわち、出力端子ＶＢＰ１に対するコア電源電圧ＶＤＤの供給を確実に阻止することができ、これにより、高電圧に対する信頼性が向上するのである。
そして、トランジスタＦＨＮ１によりトランジスタＳＴＰ１のゲート電圧がトランジスタＳＴＰ１のソース電圧（ＶＢＳ）と等しくなり、これによりトランジスタＳＴＰ１がオフする。すなわち、出力端子ＶＢＰ１に対するコア電源電圧ＶＤＤの供給を確実に阻止することができ、これにより、高電圧に対する信頼性が向上するのである。
上述の如く構成された、本発明の一実施形態としてのバイアス生成回路１０の電源投入後の処理を図１０および図１１に示すタイミングチャートに基づいて説明する。
なお、図１０は半導体集積回路装置１００においてＩ／Ｏ電源電圧ＶＤＤ２が先に電源投入される場合の例を示す図、図１１は半導体集積回路装置１００においてコア電源電圧ＶＤＤが先に電源投入される場合の例を示す図である。
なお、図１０は半導体集積回路装置１００においてＩ／Ｏ電源電圧ＶＤＤ２が先に電源投入される場合の例を示す図、図１１は半導体集積回路装置１００においてコア電源電圧ＶＤＤが先に電源投入される場合の例を示す図である。
本バイアス生成回路１０により、コア電源電圧ＶＤＤよりも高電圧なバックバイアス電圧ＶＢＳを出力端子ＶＢＰ１から出力する場合には（入力端子ＧＥＰ＝“１”；ＶＢＳモード）、必要に応じて、入力端子ＢＰ０〜４に対して、所望するバックバイアス電圧ＶＢＳの電圧にあった設定を行なう（図５参照）。
本実施形態において、半導体集積回路装置１００は、前述の如く、コア電源電圧ＶＤＤとＩ／Ｏ電源電圧ＶＤＤ２との２つの電源をそなえているが、この半導体集積回路装置１００の起動時に、これらのコア電源電圧ＶＤＤとＩ／Ｏ電源電圧ＶＤＤ２とのいずれが先にオン状態になるかが不明確であるおそれがある。
本実施形態において、半導体集積回路装置１００は、前述の如く、コア電源電圧ＶＤＤとＩ／Ｏ電源電圧ＶＤＤ２との２つの電源をそなえているが、この半導体集積回路装置１００の起動時に、これらのコア電源電圧ＶＤＤとＩ／Ｏ電源電圧ＶＤＤ２とのいずれが先にオン状態になるかが不明確であるおそれがある。
そこで、本バイアス生成回路１０においては、バックバイアス電圧ＶＢＳの値を一意的に決めるために、電源投入時や基板バイアス設定前にショート回路１２をオンにするようになっている。
Ｉ／Ｏ電源電圧ＶＤＤ２が先にオンになる場合には、図１０に示すように、Ｉ／Ｏ電源電圧ＶＤＤ２の後にコア電源電圧ＶＤＤがオンになり、切替回路１３は、このコア電源電圧ＶＤＤの電源投入に合わせて、入力端子ＧＥＰに設定された動作モード制御信号に基づいてレギュレータ回路１１をオフにするとともに、ショート回路１２をオンにする（時間ｔ１参照）。
Ｉ／Ｏ電源電圧ＶＤＤ２が先にオンになる場合には、図１０に示すように、Ｉ／Ｏ電源電圧ＶＤＤ２の後にコア電源電圧ＶＤＤがオンになり、切替回路１３は、このコア電源電圧ＶＤＤの電源投入に合わせて、入力端子ＧＥＰに設定された動作モード制御信号に基づいてレギュレータ回路１１をオフにするとともに、ショート回路１２をオンにする（時間ｔ１参照）。
そして、入力端子ＢＰ０〜４の設定に基づいて可変抵抗ＶＲの設定が行なわれ、バイアス設定が行なわれた後（時間ｔ２参照）、レギュレータ回路１１が動作して、所望のバックバイアス電圧ＶＢＳを出力端子ＶＢＰ１に出力する。
レギュレータ回路１１は、Ｉ／Ｏ電源電圧ＶＤＤ２に基づいて、所定のバックバイアス電圧ＶＢＳを生成し、出力端子ＶＢＰ１から出力する。
レギュレータ回路１１は、Ｉ／Ｏ電源電圧ＶＤＤ２に基づいて、所定のバックバイアス電圧ＶＢＳを生成し、出力端子ＶＢＰ１から出力する。
なお、コア電源電圧ＶＤＤと同電位のバックバイアス電圧ＶＢＳを出力端子ＶＢＰ１から出力する場合には（入力端子ＧＥＰ＝“０”；ショートモード）、切替回路１３は、入力端子ＧＥＰに入力された動作モード制御信号に基づいてレギュレータ回路１１をオフにするとともに、ショート回路１２をオンにする。
ショート回路１２においては、トランジスタＳＴＰ１がオンになることによりコア電源電圧ＶＤＤが出力端子ＶＢＰ１に接続され、コア電源電圧ＶＤＤが出力端子ＶＢＰ１から出力されるのである。
ショート回路１２においては、トランジスタＳＴＰ１がオンになることによりコア電源電圧ＶＤＤが出力端子ＶＢＰ１に接続され、コア電源電圧ＶＤＤが出力端子ＶＢＰ１から出力されるのである。
電源切断時においては、コア電源電圧ＶＤＤをオフすることにより（時間ｔ３参照）、バックバイアス電圧ＶＢＳがオフし、その後、Ｉ／Ｏ電源電圧ＶＤＤ２がオフする。
一方、コア電源電圧ＶＤＤが先にオンになる場合には、図１１に示すように、切替回路１３は、このコア電源電圧ＶＤＤの電源投入に合わせて、入力端子ＧＥＰに設定された動作モード制御信号に基づいてレギュレータ回路１１をオフにするとともに、ショート回路１２をオンにする（時間ｔ４参照）。又、Ｉ／Ｏ電源電圧ＶＤＤ２は、コア電源電圧ＶＤＤの後にオンになる。
一方、コア電源電圧ＶＤＤが先にオンになる場合には、図１１に示すように、切替回路１３は、このコア電源電圧ＶＤＤの電源投入に合わせて、入力端子ＧＥＰに設定された動作モード制御信号に基づいてレギュレータ回路１１をオフにするとともに、ショート回路１２をオンにする（時間ｔ４参照）。又、Ｉ／Ｏ電源電圧ＶＤＤ２は、コア電源電圧ＶＤＤの後にオンになる。
そして、入力端子ＢＰ０〜４の設定に基づいて可変抵抗ＶＲの設定が行なわれ、バイアス設定が行なわれた後（時間ｔ５参照）、レギュレータ回路１１が動作して、所望のバックバイアス電圧ＶＢＳを出力端子ＶＢＰ１に出力する。
レギュレータ回路１１は、Ｉ／Ｏ電源電圧ＶＤＤ２に基づいて、所定のバックバイアス電圧ＶＢＳを生成し、出力端子ＶＢＰ１から出力する。
レギュレータ回路１１は、Ｉ／Ｏ電源電圧ＶＤＤ２に基づいて、所定のバックバイアス電圧ＶＢＳを生成し、出力端子ＶＢＰ１から出力する。
なお、コア電源電圧ＶＤＤと同電位のバックバイアス電圧ＶＢＳを出力端子ＶＢＰ１から出力する場合には（入力端子ＧＥＰ＝“０”；ショートモード）、切替回路１３は、入力端子ＧＥＰに入力された動作モード制御信号に基づいてレギュレータ回路１１をオフにするとともに、ショート回路１２をオンにする。
ショート回路１２においては、トランジスタＳＴＰ１がオンになることによりコア電源電圧ＶＤＤが出力端子ＶＢＰ１に接続され、コア電源電圧ＶＤＤが出力端子ＶＢＰ１から出力されるのである。
さて、レギュレータ回路１１の動作中にＩ／Ｏ電源電圧ＶＤＤ２だけをオフにすると、ＰＭＯＳのソースにコア電源電圧ＶＤＤが印加され、ＰＭＯＳが形成されている基板（図示省略）が浮いてしまう。
ショート回路１２においては、トランジスタＳＴＰ１がオンになることによりコア電源電圧ＶＤＤが出力端子ＶＢＰ１に接続され、コア電源電圧ＶＤＤが出力端子ＶＢＰ１から出力されるのである。
さて、レギュレータ回路１１の動作中にＩ／Ｏ電源電圧ＶＤＤ２だけをオフにすると、ＰＭＯＳのソースにコア電源電圧ＶＤＤが印加され、ＰＭＯＳが形成されている基板（図示省略）が浮いてしまう。
このような状態を阻止するために、本実施形態においては、電源切断時に、コア電源電圧ＶＤＤをオン状態に維持したまま、先ず、Ｉ／Ｏ電源電圧ＶＤＤ２をオフにするとともにショートモードに移行し（時間ｔ６参照）、その後、コア電源電圧ＶＤＤをオフにする（時間ｔ７参照）。
このように、本発明の一実施形態としてのバイアス生成回路１０によれば、レギュレータ回路１１によってバックバイアス電圧ＶＢＳを生成することにより、クロックをそなえる必要がなく、バックバイアス電圧ＶＢＳを低い消費電力で実現できるとともに、小さな回路規模で構成することができる。
このように、本発明の一実施形態としてのバイアス生成回路１０によれば、レギュレータ回路１１によってバックバイアス電圧ＶＢＳを生成することにより、クロックをそなえる必要がなく、バックバイアス電圧ＶＢＳを低い消費電力で実現できるとともに、小さな回路規模で構成することができる。
また、クロック印加型昇圧式のチャージポンプに比べて基板リーク電流に対する供給電流も優れており、少ない回路規模で大規模ＬＳＩに対応することができる。
ショート回路１２をそなえるとともに、レギュレータ回路１１とショート回路１２とを切替える切替回路１３をそなえているので、Ｉ／Ｏ電源電圧ＶＤＤ２がオフした場合には、ショート回路１２を介してコア電源電圧ＶＤＤをバックバイアス電圧ＶＢＳとして出力することができ、これにより、バックバイアス電圧ＶＢＳが印加されるトランジスタを安定して動作させることができる。
ショート回路１２をそなえるとともに、レギュレータ回路１１とショート回路１２とを切替える切替回路１３をそなえているので、Ｉ／Ｏ電源電圧ＶＤＤ２がオフした場合には、ショート回路１２を介してコア電源電圧ＶＤＤをバックバイアス電圧ＶＢＳとして出力することができ、これにより、バックバイアス電圧ＶＢＳが印加されるトランジスタを安定して動作させることができる。
また、半導体集積回路装置１００において、トランジスタの基板にバックバイアス電圧ＶＢＳを印加することにより、トランジスタのリーク電流を低減することができる。
さらに、半導体集積回路装置１００にバイアス生成回路１０を内蔵しているので、半導体集積回路装置１００の外部にバイアス生成装置を別途そなえる必要がなく、製造コストを低減できるとともに、バイアス生成装置をそなえるためのハードウェア的な制約が無くなり、設計の自由度を上げることができる。
さらに、半導体集積回路装置１００にバイアス生成回路１０を内蔵しているので、半導体集積回路装置１００の外部にバイアス生成装置を別途そなえる必要がなく、製造コストを低減できるとともに、バイアス生成装置をそなえるためのハードウェア的な制約が無くなり、設計の自由度を上げることができる。
安定出力回路１１４をそなえることにより、本バイアス生成回路１０からＰＭＯＳトランジスタ等にバックバイアス電圧ＶＢＳを供給中に、例えば、Ｉ／Ｏ電源電圧ＶＤＤ2が急にオフになった場合においても、トランジスタ１１４１をオンにしてＰＭＯＳドライバ１１４３をオフにすることにより、バックバイアス電圧ＶＢＳを印加するＰＭＯＳトランジスタを保護し、安定して動作させることができる。
また、レギュレータ回路１１においてＰＭＯＳドライバ１１４３をそなえることにより、出力端子ＶＳＰ１において十分な電流を得ることができる。
さらに、バイアス生成回路１０において、バックバイアス電圧ＶＢＳを生成するための基準電圧を生成するためのＢＧＲバイアス回路１１２をそなえているので、バイアス生成回路１０の外部に基準電圧を生成するための装置等を別途そなえる必要がなく、製造コストを低減できるとともに、バイアス生成装置をそなえるためのハードウェア的な制約が無くなり、設計の自由度を上げることができる。
さらに、バイアス生成回路１０において、バックバイアス電圧ＶＢＳを生成するための基準電圧を生成するためのＢＧＲバイアス回路１１２をそなえているので、バイアス生成回路１０の外部に基準電圧を生成するための装置等を別途そなえる必要がなく、製造コストを低減できるとともに、バイアス生成装置をそなえるためのハードウェア的な制約が無くなり、設計の自由度を上げることができる。
そして、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
なお、本発明の実施形態が開示されていれば、本発明を当業者によって実施・製造することが可能である。
なお、本発明の実施形態が開示されていれば、本発明を当業者によって実施・製造することが可能である。
Claims (8)
- 第１の電源電圧で動作可能な第１動作部と、前記第１の電源電圧とは異なる第２の電源電圧で動作する第２動作部とをそなえた半導体装置であって、
前記第１の電源電圧を入力可能な第１電源電圧入力部と、前記第２の電源電圧を入力可能な第２電源電圧入力部と、前記第２の電源電圧に基づいて該バックバイアス電圧を生成するレギュレータ回路と、該レギュレータ回路によって生成された該バックバイアス電圧を出力電圧として出力可能な出力部と、前記第１の電源電圧と該レギュレータ回路によって生成された該バックバイアス電圧とのいずれかを該出力電圧として選択可能な選択部とをそなえ、該出力部が、バックバイアス電圧と前記第１の電源電圧とのうち、該選択部によって選択されたいずれかを該出力電圧として出力するバイアス生成回路をそなえることを特徴する、半導体装置。 - 該バイアス生成回路が、
該バックバイアス電圧を生成する基準となる基準電圧を生成する基準電圧生成回路をそなえることを特徴とする、請求項１記載の半導体装置。 - 当該半導体装置の電源投入時に、該バイアス生成回路において、該選択部が、前記第１の電源電圧を該出力電圧として選択することを特徴とする、請求項１記載の半導体装置。
- 該レギュレータ回路がＰＭＯＳドライバをそなえて構成されていることを特徴とする、請求項１〜請求項３のいずれか１項に記載の半導体装置。
- 半導体装置にそなえられ、当該半導体装置のトランジスタに印加するバックバイアス電圧を生成するバイアス生成回路であって、
第１の電源電圧を入力可能な第１電源電圧入力部と、
前記第１の電源電圧とは異なる第２の電源電圧を入力可能な第２電源電圧入力部と、
前記第２の電源電圧に基づいて該バックバイアス電圧を生成するレギュレータ回路と、
該レギュレータ回路によって生成された該バックバイアス電圧を出力電圧として出力可能な出力部と、
前記第１の電源電圧と該レギュレータ回路によって生成された該バックバイアス電圧とのいずれかを該出力電圧として選択可能な選択部とをそなえ、
該出力部が、バックバイアス電圧と前記第１の電源電圧とのうち、該選択部によって選択されたいずれかを該出力電圧として出力することを特徴とする、バイアス生成回路。 - 該バックバイアス電圧を生成する基準となる基準電圧を生成する基準電圧生成回路をそなえることを特徴とする、請求項５記載のバイアス生成回路。
- 該選択部が、該半導体装置の電源投入時に、前記第１の電源電圧を該出力電圧として選択することを特徴とする、請求項５記載のバイアス生成回路。
- 該レギュレータ回路がＰＭＯＳドライバをそなえて構成されていることを特徴とする、
請求項５〜請求項７のいずれか１項に記載のバイアス生成回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2007/056838 WO2008120347A1 (ja) | 2007-03-29 | 2007-03-29 | 半導体装置およびバイアス生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2008120347A1 JPWO2008120347A1 (ja) | 2010-07-15 |
| JP5158076B2 true JP5158076B2 (ja) | 2013-03-06 |
Family
ID=39807940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009507339A Active JP5158076B2 (ja) | 2007-03-29 | 2007-03-29 | 半導体装置およびバイアス生成回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8222951B2 (ja) |
| EP (1) | EP2133912B1 (ja) |
| JP (1) | JP5158076B2 (ja) |
| KR (1) | KR101114940B1 (ja) |
| CN (1) | CN101641777B (ja) |
| WO (1) | WO2008120347A1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9084058B2 (en) | 2011-12-29 | 2015-07-14 | Sonos, Inc. | Sound field calibration using listener localization |
| US9706323B2 (en) | 2014-09-09 | 2017-07-11 | Sonos, Inc. | Playback device calibration |
| US9106192B2 (en) | 2012-06-28 | 2015-08-11 | Sonos, Inc. | System and method for device playback calibration |
| US9219460B2 (en) | 2014-03-17 | 2015-12-22 | Sonos, Inc. | Audio settings based on environment |
| US9264839B2 (en) | 2014-03-17 | 2016-02-16 | Sonos, Inc. | Playback device configuration based on proximity detection |
| US9952825B2 (en) | 2014-09-09 | 2018-04-24 | Sonos, Inc. | Audio processing algorithms |
| JP6437695B2 (ja) | 2015-09-17 | 2018-12-12 | ソノズ インコーポレイテッド | オーディオ再生デバイスのキャリブレーションを容易にする方法 |
| US9693165B2 (en) | 2015-09-17 | 2017-06-27 | Sonos, Inc. | Validation of audio calibration using multi-dimensional motion check |
| US9743207B1 (en) | 2016-01-18 | 2017-08-22 | Sonos, Inc. | Calibration using multiple recording devices |
| US10003899B2 (en) | 2016-01-25 | 2018-06-19 | Sonos, Inc. | Calibration with particular locations |
| US11106423B2 (en) | 2016-01-25 | 2021-08-31 | Sonos, Inc. | Evaluating calibration of a playback device |
| US9864574B2 (en) | 2016-04-01 | 2018-01-09 | Sonos, Inc. | Playback device calibration based on representation spectral characteristics |
| US9860662B2 (en) | 2016-04-01 | 2018-01-02 | Sonos, Inc. | Updating playback device configuration information based on calibration data |
| US9763018B1 (en) | 2016-04-12 | 2017-09-12 | Sonos, Inc. | Calibration of audio playback devices |
| US9794710B1 (en) | 2016-07-15 | 2017-10-17 | Sonos, Inc. | Spatial audio correction |
| US10372406B2 (en) | 2016-07-22 | 2019-08-06 | Sonos, Inc. | Calibration interface |
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| US11206484B2 (en) | 2018-08-28 | 2021-12-21 | Sonos, Inc. | Passive speaker authentication |
| US10299061B1 (en) | 2018-08-28 | 2019-05-21 | Sonos, Inc. | Playback device calibration |
| US10734965B1 (en) | 2019-08-12 | 2020-08-04 | Sonos, Inc. | Audio calibration of a portable playback device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4127452B2 (ja) | 1999-05-17 | 2008-07-30 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
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| JP4149637B2 (ja) | 2000-05-25 | 2008-09-10 | 株式会社東芝 | 半導体装置 |
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| US20060145749A1 (en) * | 2004-12-30 | 2006-07-06 | Dipankar Bhattacharya | Bias circuit having reduced power-up delay |
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| TWI318344B (en) * | 2006-05-10 | 2009-12-11 | Realtek Semiconductor Corp | Substrate biasing apparatus |
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| US7639067B1 (en) * | 2006-12-11 | 2009-12-29 | Altera Corporation | Integrated circuit voltage regulator |
-
2007
- 2007-03-29 EP EP07740276A patent/EP2133912B1/en not_active Not-in-force
- 2007-03-29 KR KR1020097019233A patent/KR101114940B1/ko active IP Right Grant
- 2007-03-29 WO PCT/JP2007/056838 patent/WO2008120347A1/ja active Application Filing
- 2007-03-29 CN CN2007800524151A patent/CN101641777B/zh not_active Expired - Fee Related
- 2007-03-29 JP JP2009507339A patent/JP5158076B2/ja active Active
-
2009
- 2009-09-28 US US12/567,964 patent/US8222951B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006351633A (ja) * | 2005-06-13 | 2006-12-28 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置、電子部品実装基板および半導体集積回路装置のレイアウト設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100013550A1 (en) | 2010-01-21 |
| KR101114940B1 (ko) | 2012-03-07 |
| US8222951B2 (en) | 2012-07-17 |
| WO2008120347A1 (ja) | 2008-10-09 |
| EP2133912A4 (en) | 2011-06-22 |
| CN101641777B (zh) | 2012-05-23 |
| KR20100005025A (ko) | 2010-01-13 |
| CN101641777A (zh) | 2010-02-03 |
| JPWO2008120347A1 (ja) | 2010-07-15 |
| EP2133912A1 (en) | 2009-12-16 |
| EP2133912B1 (en) | 2012-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120821 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121018 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121113 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5158076 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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