JP2006351633A - 半導体集積回路装置、電子部品実装基板および半導体集積回路装置のレイアウト設計方法 - Google Patents

半導体集積回路装置、電子部品実装基板および半導体集積回路装置のレイアウト設計方法 Download PDF

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Abstract

【課題】 大規模な半導体集積回路装置において、配線における電圧降下によって内部電源電圧のレベルが低下する問題を、空きスペースの有効利用や回路の低消費電力性も考慮しつつ、効果的に解消すること。
【解決手段】 内部電源電圧を、半導体チップ１の外側と内側の双方から供給する回路構成を採用する。外側からの内部電源電圧の供給は内部電源パッド１０を介して行い、また、内側からの供給はレギュレータ１１０を介して行う。レギュレータ１１０を、内部電源配線２１ａの電圧降下によるレベル低下が著しい箇所に配置し、内部電源パッド１０からの内部電源電圧の供給だけでは足りない部分を補うようにする。
【選択図】 図１

Description

本発明は、外部電源電圧を降圧するレギュレータが内蔵された半導体集積回路装置および電子部品実装基板に関し、特に、半導体集積回路装置の内部における電源電圧降下を抑制するレイアウト設計方法に関するものである。
半導体プロセスの微細化に伴い、内部トランジスタに供給される電源電圧（内部電源電圧）は、例えばMOS型トランジスタでは、そのゲート酸化膜厚の耐圧の問題からこれまで低下の一途を辿ってきた。
一方、外部インターフェース用の電源電圧（外部電源電圧）は、他との互換性を保つために、殆ど低下することなく使用されてきた。内部電源電圧と外部電源電圧を各々供給することはコスト高となるため、外部電源電圧（例えば３．３V、２．５V等）を内部電源電圧（例えば、１．５V、１．２V等）に降圧するレギュレータを用いることが、コストの面で有効であった。
外部電源電圧を内部電源電圧に降圧するレギュレータを内蔵する半導体集積回路において、従来、内部電源電圧はすべて、外部電源電圧を供給源とするレギュレータから供給されてきた。通常、レギュレータは電源パッドの近傍に配置され、電源パッドからレギュレータまでの配線抵抗に起因する外部電源電圧の電圧降下を低減すると共に、レギュレータから内部回路までの配線抵抗に起因する内部電源電圧の電圧降下を複数のレギュレータを内蔵させることによって低減している（例えば、特許文献１参照）。
特開２００２−８３８７２号公報
しかし、近年、大規模な半導体集積回路装置では、レギュレータを内蔵する方法を採用することがむずかしくなっている。
すなわち、近年、特に大規模集積回路においては、プロセスの微細化によって、電流密度が高まり、半導体集積回路内部に形成されるレギュレータでは、十分な電流供給ができないという問題が生じている。つまり、レギューレータの電流供給能力の限界が問題となり、半導体チップにレギュレータを内蔵することが非常に困難な状況である。
レギュレータを半導体チップに内蔵させることができない場合には、内部電源電圧は、半導体チップの外部の電源（内部電源電圧源）から電源パッドを通して直接供給する以外にない。但し、この場合、特に、ワイヤ・ボンドに代表されるタイプのパッケージとの組合せでは、電源パッドは、半導体チップ周辺に配置され、電源パッドから内部回路までの配線抵抗に起因する電圧降下に起因して電源電圧が低下し、内部回路の動作の劣化が著しく、大きな問題となる。
また、プロセスの微細化によって、内部回路の面積は小さくなる一方で、外部インターフェースの微細化は外部との互換性を保つために内部回路ほどには進んでおらず、入出力パッド数によってチップサイズが決められているものもあり、実際、半導体チップ内の空き領域にはデカップリング・コンデンサを形成する以外に空き領域の有効な利用方法がなく、内部領域の有効利用も課題の一つとなっている。
本発明は前記実情に鑑みてなされたものであり、大規模な半導体集積回路装置において、配線における電圧降下によって内部電源電圧のレベルが低下する問題を、空きスペースの有効利用や回路の低消費電力性も考慮しつつ、効果的に解消することを目的とする。
本発明の半導体集積回路装置は、内部電源電圧を外部から与えるための第１の電源パッドと、外部電源電圧を外部から与えるための第２の電源パッドと、この第２の電源パッドを介して与えられる前記外部電源電圧を降圧し、前記第１のパッドを介して与えられる前記内部電源電圧と同じレベルの電圧を生成し、その生成した電圧を前記内部電源電圧として出力するレギュレータと、前記内部電源電圧で動作する内部回路と、前記第１の電源パッドおよび前記レギュレータの出力端の双方に電気的に接続され、前記第１の電源パッドを介して与えられる前記内部電源電圧ならびに前記レギュレータから出力される前記内部電源電圧の双方を前記内部回路に供給する内部電源配線と、を有する。
この構成では、内部電源電圧を、半導体チップの外と内の両方から供給するものである。すなわち、従来は、第１の電源パッドからの内部電源供給ルートしかなかったため、内部電源配線が長くなった場合に電圧降下によるレベル低下が問題となったが、本発明では、レギュレータを設けて半導体チップの内部でも同時に内部電源を生成するため、半導体集積回路装置の回路規模が増大しても、電圧降下による内部電源電圧の大きなレベル低下を生じることなく、これによって、より自由なレイアウト設計が可能となる。また、主な内部電源電圧は電源パッドから供給されるため、レギュレータは、内部の電源電圧降下を抑えるのに必要な電流供給能力を備えていれば十分であり、通常、レギュレータ面積の大部分を占める出力トランジスタ部分は小さくすることが可能であるため、大幅なチップ面積増には至らない。また、パッド回りの空き領域をうまく利用すれば、レギュレータに外部電源電圧を供給するための配線の敷設もそれほどの困難なく可能となる。また、半導体チップ内部にレギュレータを持つことで、実質的に電源パッドから内部回路までの配線抵抗を下げる効果が得られ、電源パッドからの電源配線幅を細くすることができる。このことによって、信号配線に使用される配線領域を増やすことができ、これによって、配線効率を高めることも可能である。
また、本発明の半導体集積回路装置では、前記レギュレータは、前記内部配線おける電圧降下によって前記第１の電源パッドから与えられる前記内部電源電圧が低下を補償するように設けられている。
例えば、微細な電源配線を敷設せざるを得ず、電源電圧の低下によって回路上の問題が懸念されるような位置（電圧降下が著しい位置）にレギュレータを配置することによって、そのような懸念（クリティカルな問題）を確実に解消することができる。
また、本発明の半導体集積回路装置では、前記レギュレータから出力される前記内部電源電圧のレベルを、前記第１の電源パッドから供給される前記内部電源電圧のレベルの変化に応じて変化させるものを含む。
半導体チップの動作モード（例えば、通常モードと低消費電力モード）に応じて、第１の電源パッドから供給される内部電源電圧のレベルが変化するとき、これに合わせて、レギュレータから出力される内部電源電圧のレベルも変化させ、外から供給される内部電源電圧と内側で生成される内部電源電圧を、常に同じレベルに保つものである。
また、本発明の半導体集積回路装置では、前記第２の電源パッドから前記レギュレータに前記外部電源電圧を供給するための配線は、前記外部電源電圧を前記内部回路に供給する他の配線から独立した配線であるものを含む。
レギュレータは外部電源電圧を降圧して内部電源電圧を生成するため、レギュレータに供給される外部電源電圧のレベルは、可能な限り高精度に維持されている必要がある。そこで、レギュレータに外部電源電圧を供給するための配線を、外部電源電圧を半導体チップ内で引き回すための他の配線とは別に設けたものである。つまり、外部電源電圧を半導体チップ内で引き回すための他の配線の電圧レベルは、電源電圧の供給を受ける内部回路の動作の影響を受けて変動するため、レギュレータへの電圧供給配線を切り離し、これによって内部回路の動作の変動を受けにくくし、また、独自の配線レイアウトの採用も可能としたものである。
また、本発明の半導体集積回路装置では、第１のパッドに、前記レギュレータから出力される前記内部電源電圧を安定化させるための安定化容量が接続されるものを含む。
これによって、レギュレータから出力される内部電源電圧を安定化させることができる。
また、本発明の半導体集積回路装置では、前記レギュレータは、少なくとも一つの基準電圧を発生する基準電圧発生回路と、前記レギュレータの出力電圧のレベルを決定する参照電圧を発生する参照電圧発生回路とを具備し、その参照電圧発生回路は、前記第１の電源パッドから供給される前記内部電源電圧を第１の参照電圧とし、また、前記基準電圧発生回路から発生する基準電圧を第２の参照電圧とし、そして、前記第１および第２の参照電圧のいずれかを選択することによって前記参照電圧を発生するものを含む。
レギュレータは、帰還制御によって、参照電圧（Ｖｒｅｆ）の電圧レベルに等しい、安定化された内部電源電圧を生成する。このとき、参照電圧発生回路として、レベルの異なる複数の電圧信号の中から一つを選択する方式を採用する。レベルの異なる複数の電圧信号には、基準電圧発生回路によって生成された複数の電圧信号（第２の参照電圧）と、第１の電源パッドから供給される内部電源電圧信号そのもの（第１の参照電圧）と、が含まれる。そして、参照電圧発生回路にて、複数の電圧信号の中から一つを選ぶことによって、第１の電源パッドから供給される内部電源電圧と等しいレベルの参照電圧、あるいは、半導体チップ上に設けられた電源配線における電圧降下量や半導体チップの動作モードによって決定される各種の参照電圧（外部電源電圧よりも低いレベルの参照電圧）を、簡単に発生させることができる。そして、その発生した参照電圧を基にして、その参照電圧に等しいレベルの内部電源電圧を作り出すことができる。レギュレータは、チップ内部の内部電源電圧の電圧降下の著しい場所に配置されることで、内部電源電圧のレベル低下に起因する問題が解消される。レギュレータが配置される位置に応じて、発生する内部電源電圧のレベルを微調整する必要がある場合でも、レギュレータにおける参照電圧を種々調整することによって、状況に応じて最適な内部電源電圧を出力することが可能となる。本発明で使用されるレギュレータは、電源パッドからの給電を補えればよく、それほどの電流能力が必要ないために構成が簡単であり、したがって、半導体チップ上にレイアウトし易いという利点もある。
また、本発明の半導体集積回路装置では、前記参照電圧発生回路において前記第１および第２の参照電圧のいずれかを選択するために、アナログスイッチが用いられるものを含む。
レベルの異なる複数の参照電圧の中から一つを選択するとき、アナログスイッチを利用するものである。歪み（電圧レベルの変動）が少なく、かつ、構成が簡単であるため、チップ面積の増大を抑制しつつ、高精度の参照電圧の発生を行うことができる。
また、本発明の半導体集積回路装置では、前記基準電圧発生回路は、レベルの異なる複数の基準電圧を発生するものを含む。
これにより、半導体チップの各種規格や動作モードによって決まる各種の参照電圧（外部電源電圧よりも低いレベルの参照電圧）を、簡単に発生させることができる。
また、本発明の半導体集積回路装置では、前記第１の電源パッドから供給される前記内部電源電圧を、前記レギュレータに前記第１の参照電圧として供給するための配線は、前記内部電源配線または前記レギュレータに前記外部電源電圧を供給するための外部電源配線と平行に配線されるものを含む。
この構成により、第１の電源パッドからレギュレータに（第１の参照電圧として）供給される内部電源電圧は、近傍において平行に敷設された電源配線によるシールド効果によってノイズから守られ、したがって、ノイズによる変動を受けにくくすることができる。
また、本発明の半導体集積回路装置では、前記レギュレータは、内部回路に内蔵される制御回路から、前記内部回路の動作モードに応じて出力する制御信号に基づいて制御されるものを含む。
これにより、内部回路の動作モードに応じて、レギュレータから出力される内部電源電圧のレベルを制御することが可能となる。
また、本発明の半導体集積回路装置では、前記制御回路から与えられる前記制御信号によって、前記内部回路の動作クロック周波数が制御されるものを含む。
これにより、内部回路の動作モードに応じて、内部回路の動作クロックの周波数を制御することができる。
また、本発明の電子部品実装基板では、本発明の半導体集積回路装置と、前記第１のパッドに前記内部電源電圧を供給するための内部電源と、前記第２のパッドに前記外部電源電圧を供給するための外部電源と、が実装されている。
従来、半導体チップが実装される電子部品実装基板（実装ボードあるいはシステムボードとも呼ばれる）には、外部電源のみが実装されていたが、本発明では、同一の実装基板（実装ボード）上に、外部電源と内部電源の双方が実装される。これにより、内部電源電圧を、半導体チップの外側からも供給することが可能となる。
また、本発明の電子部品実装基板では、前記内部電源装置から前記半導体集積回路装置内の前記内部回路に供給される内部電源電圧のレベル変化に応じて、前記半導体集積回路装置内の前記レギュレータが前記内部回路に供給する内部電源電圧のレベルも自動的に変化する。
本発明では、内部電源電圧をチップの外側と内側の双方から供給するため、双方の電圧レベルは常に一致している必要がある。そこで、チップの内側で生成される電圧のレベルを、チップの外側から供給される電圧のレベルに合わせて変化させるものである。
また、本発明の半導体集積回路装置のレイアウト設計方法は、外部電源電圧用パッドならびに内部電源電圧用パッドを配置するステップと、前記外部電源電圧用パッドならびに内部電源電圧用パッドの各々に電気的に接続された外部電源電圧配線および内部電源電圧配線を敷設するステップと、前記外部電源電圧用パッドおよび外部電源電圧配線を介して供給される外部電源電圧を降圧して内部電源電圧を生成するレギュレータを、前記内部電源電圧配線における電圧降下が問題となる箇所に配設し、そのレギュレータの出力端を前記内部電源電圧配線に接続するステップと、を含む。
内部電源電圧をチップの外側と内側の双方から供給し、電圧降下による内部電源電圧のレベル低下の問題を解消するものである。
また、本発明の半導体集積回路装置のレイアウト設計方法では、前記内部電源電圧配線を複数の独立した配線に分割し、その分割された配線毎に前記レギュレータを設けるものを含む。
一つの半導体チップ内で、電源配線を分割し、独立した複数の電源配線を設け、各々の電源配線に少なくとも一つの内部レギュータを設けるものである。電源配線の分割によって、配線毎に、電圧レベルが異なる電源電圧を使用することができる。また、各配線の配線長が短くなることから電圧降下量が減少し、これに、レギュレータを設けることによる電圧降下の抑制の効果が加わるため、電源電圧のレベル低下の問題を解決し易くなるという利点もある。これにより、大規模システムＬＳＩや大規模メモリＬＳＩ等における安定した多電源の供給が可能となる。
以上説明したように、本発明によれば、チップの内部電源電圧の電圧降下を削減し、高性能な半導体集積回路装置を実現することができる。
本発明によるレギュレータを内蔵する半導体集積回路装置では、主な内部電源電圧は電源パッドから供給される。したがって、レギュレータは、内部の電源電圧降下を抑えるのに必要な電流供給能力を備えていれば十分であり、通常、レギュレータ面積の大部分を占める出力トランジスタ部分は小さくすることが可能であるため、大幅なチップ面積増には至らない。
また、半導体チップ内部にレギュレータを持つことで、実質的に電源パッドから内部回路までの配線抵抗を下げる効果が得られ、電源パッドからの電源配線幅を細くすることができる。このことによって、信号配線に使用される配線領域を増やすことができ、これにより、配線効率を高めることが可能である。
また、レギュレータの出力電圧を制御する機能を持つことによって、内部電源電圧の変動に応じて、レギュレータの出力電圧を調整できる。動的な電圧制御にも対応できる構成を採ることで、半導体チップの低消費電力化も実現することもできる。
このように、レギュレータを半導体チップ内部に内蔵させ、半導体チップの外側と内側からの同時の電源供給を行うことにより、内部領域の有効利用を図ると共に、内部回路に供給される電源電圧の降下を低減し、電源電圧の低下に伴うクリティカルな問題を避けることができる。
また、動作モードに応じて電源及び、レギュレータの出力電圧を制御させることで、半導体チップの低消費電力化を実現することができる。また、本発明で使用されるレギュレータは、電源パッドからの給電を補えればよく、それほどの電流能力が必要ないために構成が簡単であり、したがって、半導体チップ上におけるレイアウトがし易いという利点もある。また、参照電圧の発生方式として、種々の電圧の中から一つをアナログスイッチによって選択する方式を採用することによって、回路構成を簡素化することもできる。
また、外部電源電圧を半導体チップ内で引き回すための配線の電圧レベルは、電源電圧の供給を受ける内部回路の動作の影響を受けて変動するため、レギュレータへの電圧供給配線をその配線から切り離すことが有効であり、これによって、レギュレータに供給される内部電源電圧における変動を抑制し、また、独自の配線レイアウトの採用も可能となる。
また、一つの半導体チップ内で、電源配線を分割し、独立した複数の電源配線を設け、各々の電源配線に少なくとも一つの内部レギュータを設けることによって、配線毎に電圧レベルの異なる電源電圧を供給することができる（半導体チップにおける多電源利用の実現）。また、この構成の場合、多電源化のメリット以外に以下の利点もある。つまり、各配線の配線長が短くして電圧降下量を減少させ、これに、各レギュレータを設けることによる電圧降下の抑制の効果が加わることよって、電源電圧のレベル低下の問題を解決し易くなるという利点もある。したがって、大規模システムＬＳＩや大規模メモリＬＳＩ等における、安定した多電源の供給が可能となる。
本発明によって、大規模な半導体集積回路装置における、配線における電圧降下に起因して内部電源電圧のレベルが低下する問題を、空きスペースの有効利用や回路の低消費電力性も考慮しつつ、効果的に解消することが可能となる。
次に、本発明の実施の形態について図面を参照して説明する。
まず、本発明に係るレギュレータの配置及び電源配線のレイアウトについて３つの実施の形態を説明し、次に、レギュレータ回路について説明する。最後に、本発明によるレギュレータを内蔵した半導体集積回路を用いたシステムの構成について、説明することにする。
（実施の形態１）
図１は、本発明の半導体集積回路装置におけるレギュレータの配置および電源配線のレイアウトの一例を示す半導体チップの平面図である。
図１に示すように、半導体チップ１は、外部との互換性を保つための外部電源電圧を供給する外部電源パッド１０と、内部電源電圧を供給する内部電源パッド２０を有している。外部電源パッド１０と内部電源パッド２０以外のパッドは、半導体チップ内の半導体集積回路装置に対する入出力信号用のパッドである。
半導体チップ１の外部から供給された外部電源電圧は、外部電源パッド１０を介して、外部電源配線１１と接続されており、半導体チップ１内の周辺部に配置された入出力回路（図１では不図示）と半導体チップ中央部に配置されたレギュレータ１１０へ外部電源電圧として供給される。
同じく、半導体チップ１の外部から供給された内部電源電圧は、内部電源パッド２０を介して、メッシュ状に構成された内部電源配線２１ａ，２１ｂと接続され、半導体チップ１上に集積された各回路要素へ内部電源電圧として供給される。
レギュレータ１１０は、外部電源配線１１（の中央を縦断する配線部分）に接続され、外部電源パッド１０から供給される外部電源電圧によって動作する。そして、内部電源パッド２０から供給される内部電源電圧とほぼ同電位の電圧を生成し、生成した電圧を内部電源電圧として、内部電源配線２１ａ，２１ｂに出力する。
近年の大規模集積回路においては、内蔵レギュレータのみで、電力供給を行うことは、半導体チップに要求される電力と面積の観点から困難である。一方でレギュレータを内蔵せず、電源配線のみで電源の供給を行う半導体チップでは、電源配線抵抗によるチップ内部での内部電源電圧の降下が著しく、多くの場合、性能の達成を困難にしている。
つまり、本発明の第１の実施の形態では、外部電源電圧を供給源とするレギュレータ１１０と内部電源パッド２０の双方から内部電源圧を供給し、そして、内部電源パッド２０から主に電力供給を行い、レギュレータ１１０からも同時に電力供給を行うことで、内部電源電圧の電圧降下を抑え、より高性能な半導体集積回路装置を実現している。
特にワイヤボンディングに代表されるタイプのパッケージとの組合せでは、電源パッドは、外部との互換性を保つための入出力回路が形成される半導体チップ周辺の領域に配置され、内部電源電圧を供給源とする内部回路では、内部電源パッド２０が配置される半導体チップ周辺部領域から離れるほど、内部電源電圧の降下は、内部電源配線２１ａ，２１ｂの抵抗に起因して大きくなり、通常、半導体チップ１の中央部が最も電圧降下が著しい。
従って、レギュレータ１１０は、半導体チップ内部、つまり外部との互換性を保つための入出力回路が形成されかつそれらのレイアウトの幅で決まる領域及びその領域に接しない位置（つまり、電圧降下による電圧低下が問題となる位置）に配置し、内部電源電圧の供給を行うのが、内部電源電圧の降下、つまりＬＳＩの性能劣化を抑える上で効果的である。
半導体チップ内部にレギュレータを持つことは、実質的に内部電源パッドから内部回路までの内部電源配線の抵抗を下げる効果があるため、内部電源パッドからの内部電源配線の配線幅を細くすることが可能である。このことによって、信号配線に使用される配線領域を増やすことができ、配線効率を高めることが可能である。
また、レギュレータ１１０には、レギュレータの出力電圧を決める基準電位の一つを外部基準電源パッド４０から外部基準電源配線４１を通して供給される。外部基準電源配線４１は、内部電源パッドから供給される内部電源配線２１ａ，２１ｂまたは、レギュレータに電源電圧を供給する外部電源配線１１と略平行に敷設される。このことによって、基準電位の変動が抑えられ、レギュレータ１１０は、より安定した電圧を出力することが可能である。
（実施の形態２）
図２は、本発明の半導体集積回路装置におけるレギュレータの配置および電源配線のレイアウトの他の例を示す半導体チップの平面図である。図２において、図１と共通する部分には同一の参照符号を付してある（この点は、以下の図面でも同様である）。
本実施の形態の特徴は、レギュレータ１１０に外部電源電圧を供給するための外部電源配線３１を、外部電源配線を引き回すための他の外部電源配線１１から独立させ、レギュレータ１１０に与えられる外部電源電圧の安定化を図ったものである。
図２に示すように、半導体チップ１は、外部との互換性を保つための外部電源電圧を供給する外部電源パッド１０、レギュレータ専用の外部電源パッド３０と、内部電源電圧を供給する内部電源パッド２０とを有している。
外部電源パッド１０、３０と内部電源パッド２０以外のパッドは、半導体チップ内の半導体集積回路に対する入出力信号用のパッドである。
半導体チップ１の外部から供給された外部電源電圧は、外部電源パッド１０、外部電源配線１１を介して半導体チップ１内の周辺部に配置された入出力回路（不図示）に供給される。
また、半導体チップ１の外部から供給されるレギュレータ専用の外部電源電圧は、レギュレータ専用の外部電源パッド３０ならびにレギュレータ専用の外部電源配線３１を介して、半導体チップ１の中央部に配置されたレギュレータ１１０に供給される。
同じく半導体チップ１の外部から供給された内部電源電圧は、内部電源パッド２０を介して、メッシュ状に構成された内部電源配線２１ａ，２１ｂに供給され、半導体チップ１上に集積された各回路要素へ内部電源電圧として供給される。
レギュレータ１１０は、レギュレータ専用の外部電源配線３１に接続され、レギュレータ専用の外部電源パッド３０から供給される外部電源電圧を供給源とし、内部電源パッド２０から供給される内部電源電圧とほぼ同電位の電圧を生成し、その電圧を内部電源電圧として内部電源配線２１ａ，２１ｂに出力する。
またレギュレータ１１０には、レギュレータの出力電圧を決める基準電位の一つを外部基準電源パッド４０から外部基準電源配線４１を介して供給する。
外部基準電源配線４１は、内部電源パッド２０に接続される内部電源配線２１ａ，２１ｂまたは、レギュレータ１１０に外部電源電圧を供給する外部電源配線３１と略平行に敷設される。
本発明の第２の実施の形態では、レギュレータ専用の独立した外部電源パッド３０ならびにレギュレータ専用の外部電源配線３１を介して、レギュレータ１１０に外部電源電圧が供給されるため、よりノイズの少ない電源電圧の供給が可能である。
レギュレータ１１０は、よりノイズの少ない電圧を出力することができるため、内部電源電圧の電圧降下および変動を精度良く抑制することができ、したがって、高性能な半導体集積回路が実現される。
（実施の形態３）
図３は、本発明の半導体集積回路装置におけるレギュレータの配置および電源配線のレイアウトのさらに他の例を示す半導体チップの平面図である。
図３の半導体集積回路装置の特徴は、内部電源電圧を分割して各々を電気的に独立させ、各配線に少なくとも一つのレギュレータを設けた構造とし、多電源に対応可能としたことである。
図３に示すように、多電源に対応した半導体チップ１は、外部と互換性を保つための外部電源電圧を供給する外部電源パッド１０、レギュレータ専用の外部電源パッド３０ａ、３０ｂ、３０ｃと、内部電源電圧を供給する内部電源パッド２０ａ〜２０ｄを有し、それぞれ外部電源配線１１、内部電源配線２２ａ〜２２ｄと接続されている。
外部電源パッド１０および外部電源配線１１には、外部との互換性を保つため、半導体チップ１の外部から、半導体チップ１内の周辺部に配置された入出力回路（不図示）に外部電源電圧が供給される。
同じく、内部電源パッド２０ａ〜２０ｄ及び内部電源配線２２ａ〜２２ｄには、半導体チップ１の外部から、半導体チップ１上に集積されたそれぞれの内部電源電圧領域に属する回路に対して内部電源電圧が供給される。
レギュレータ１１０ａ〜１１０ｃには、レギュレータ専用の外部電源パッド３０ａ〜３０ｃから、外部電源配線３１ａ，３１ｂを介して外部電源電圧が与えられる。レギュレータ１１０ａ〜１１０ｃは、外部電源電圧を降圧し、外部から与えられる内部電源電圧と同じ電圧レベルの電圧を生成し、その電圧を、内部電源電圧として内部電源配線２２ａ〜２２ｃに与える。
多電源に対応した半導体チップ１において、レギュレータを内蔵させずに、電源配線のみで電源供給した場合、通常動作時には、内部電源配線抵抗によって内部電源パッド（供給点）から離れるに従い、内部電源電圧の降下が著しくなる。つまり内部電源パッド２０ａ、２０ｂ、２０ｃに直接供給される電圧レベルよりも低くなっているのが通常である。
つまり、本発明の実施の形態３では、多電源対応半導体チップ１の各電源領域において、内部電源電圧の電圧降下の著しい場所にレギュレータを配置することで、電圧降下を抑えることができ、より高性能な半導体集積回路を構成することができる。
また、本発明のレイアウト構成は、多電源に対応できるという効果だけではなく、仮に、単一の電源電圧が利用される場合でも、電源配線の長さを制限し、電圧降下量の増大に歯止めをかけることができるという効果も有する。
（実施の形態４）
本実施の形態では、本発明の半導体集積回路装置の具体的回路構成の一例について説明する。図４は、本発明の半導体集積回路装置の回路構成を示すブロック図である。図４において、前掲の図面と共通する部分には同じ参照符号を付してある。
図示されるように、半導体チップ１は、電子部品実装基板（実装ボード：システムボードともいう）３００上に実装されており、また、半導体チップ１の近傍には、内部電源装置１００および外部電源装置１０２が設けられている。
半導体チップ１には、レギュレータ１１０と、ＰＬＬ回路１１６と、内部回路１２０（制御回路１２２を内蔵する）と、入出力回路１３０と、図１〜図３に示した電源パッド１０〜４０と、が設けられている。
制御回路１２２は、内部電源電圧及びクロック周波数を制御するための制御信号を出力する。
図４の回路構成において特徴的なことは、内部電源配線Ｌ（図１の参照符号２１ａ，２１ｂに相当）は、内部電源装置１００およびレギュレータ１１０の双方に電気的に接続され、これによって、半導体チップ１の外と内の双方から内部電源電圧の供給を受け、その内部電源電圧を、内部回路１２０に与えることである。
また、制御回路１２２は内部電源装置１００に対して制御信号ＶＰを出力し、内部電源電圧のレベルを調整する。
また、その制御信号ＶＰにより、ＰＬＬ回路１１６が制御され、内部回路１２０に供給されるクロックの周波数が調整される。
また、その制御信号ＶＰによって、レギュレータ１１０から発生する内部電源電圧の電圧レベルが調整される。
実際、ある処理を行う際、必要な処理性能は決まっており、それに応じて、クロック周波数及び、そのクロック周波数で動作する電源電圧が供給されていれば十分である。このように同じ制御信号ＶＰを、周波数の制御とレギュレータの制御の双方に用いることによって、周波数と電圧の制御を容易にでき、半導体チップ１内部の制御信号の配線領域を削減することができる。
この構成によって、内部電源電圧の制御、クロック周波数の制御を同時に行うことが可能であり、より電力効率の高い高性能かつ低消費なシステムを提供することが可能である。
図５は、図４に示されるレギュレータの内部構成の一例を示す回路図である。
図示されるように、レギュレータ１１０は、基準電圧発生回路１１１と、参照電圧発生回路１１２と、オペアンプ（差動増幅回路）１１３と、ＰＭＯＳトランジスタ１１３と、分圧抵抗１１５と、を有する。
オペアンプ１１３の反転端子には参照電圧Ｖｒｅｆが与えられ、非反転端子には、分圧抵抗（可変抵抗）１１５の分圧電圧（これが、すなわち、レギュレータの出力たる内部電源電圧Ｖｉｎｔとなる）が与えられる。オペアンプ１１３の反転端子と非反転端子は、仮想接地されているから、Ｖｉｎｔ＝ｖｒｅｆとなるように、Ｖｉｎｔが安定化される。オペアンプ１１３の出力端と分圧抵抗１１５との間にはＰＭＯＳトランジスタが介在しており、このＰＭＯＳトランジスタのゲート・ドレイン間は電圧レベルが反転するから、結果的に、オペアンプ１１３のゲインを利用した負帰還制御によって、出力電圧たるＶｉｎｔ（内部電源電圧）を安定化していることになる。
基準電圧発生回路１１１は、電圧レベルの異なる複数の基準電圧Ｖ１〜Ｖｎ（電圧値は、外部電源電圧Ｖｅｘｔ未満）を発生することができ、どの基準電圧を発生するかは、制御回路１２２（図４参照）からの制御信号にＶＰによって制御される。基準電圧Ｖ１〜Ｖｎは、第１の参照電圧として参照電圧発生回路１１２に入力される。
また、参照電圧発生回路１１２には、第１の参照電圧としての基準電圧（Ｖ１〜Ｖｎ）の他に、内部電源装置１００からの内部電源電圧が、第２の参照電圧Ｖｘとして与えられる。参照電圧発生回路１１２は、制御信号ＶＰに従って、Ｖ１〜ＶｎならびにＶｘの各信号の中から一つを選択し、その選択した信号を参照電圧Ｖｒｅｆとして出力する。そして、先に説明したようなオペアンプを使用した負帰還制御を用いて、その参照電圧Ｖｒｅｆの電圧値に等しい電圧を生成し、その電圧を内部電源電圧Ｖｉｎｔとして、内部電源配線Ｌ（図１における参照符号２１ａ（Ｌ１），２１ｂ（Ｌ２）に相当する）に向けて出力される。
レギュレータ１１０から出力される内部電源電圧（Ｖｉｎｔ）の電圧レベルは、電源配線における電圧降下量に応じて微調整する必要があり、この微調整を制御信号ＶＰによって行う。
また、参照電圧発生回路１１２には、内部電源装置１００からの内部電源電圧が、第２の参照電圧Ｖｘとして入力されているため、このＶｘを選択して参照電圧Ｖｒｅｆとすれば、このＶｘと等しい電圧値をもつ内部電源電圧をレギュレータ１１０から簡単に出力することができる。したがって、内部回路１２０の動作モードに応じて、内部電源装置１００の出力電圧が変化するときも、これに合わせて、レギュレータ１１０の出力電圧も自動的に変化させる（調整する）ことができる。このことによって、半導体チップ１内での電源電圧を任意に調整でき、高性能かつ低消費な半導体チップを実現することができる。
また、図５の回路において、半導体チップ１の外側に設けられた内部電源装置１００から供給される内部電源電圧（参照電圧Ｖｘ）の電位を直接変化させ、レギュレータ１１０から発生する内部電源電圧（Ｖｉｎｔ）のレベルの変移を観測することによって、レギュレータ１１０の動作性能のテストを容易に行うことができる。
また、図５の右下に示されるように、レギュレータ１１０の出力端には、端子Ｔを介して安定化容量Ｃが接続されるため、レギュレータ１１０から発生する内部電源電圧（Ｖｉｎｔ）のレベル変動が生じにくくなり、電圧レベルの安定化を図ることができる。
また、図１〜図３に示したように、レギュレータ１１０に第２の参照電圧Ｖｘを供給する基準電源配線（図１の参照符号４１）を、内部電源パッドから供給される内部電源配線またはレギュレータに電源電圧を供給する外部電源配線に略平行に敷設することによって、ノイズによるＶｘの変化を抑えることができるため、正確にＶｘをレギュレータ１１０に供給することができる。
図６は、図５の参照電圧発生回路（参照符号１１２）の内部構成の一例を示す回路図である。
図示されるように、参照電圧発生回路１１２は、相補型ＭＯＳトランジスタ（Ｍ１とＭ２、Ｍ３とＭ４、ＭｍとＭｎ）と、インバータＩＮＶ１〜ＩＮＶ３により構成される、複数のアナログスイッチからなっている。
そして、制御信号ＶＰによって、いずれか一つのアナログスイッチがオンし、これによって、Ｖｘ，Ｖ１〜Ｖｎのいずれかが参照電圧Ｖｒｅｆとして出力される。アナログスイッチを利用することで、歪みの少ない正確な電圧を、次段のオペアンプ１１３に伝えることができる。また、この回路は構成が簡単であるため、チップ面積の増大を抑制できるという効果も得られる。
以上説明したように、本発明によれば、チップの内部電源電圧の電圧降下を削減し、高性能な半導体集積回路装置を実現することができる。
本発明によるレギュレータを内蔵する半導体集積回路装置では、主な内部電源電圧は電源パッドから供給される。したがって、レギュレータは、内部の電源電圧降下を抑えるのに必要な電流供給能力を備えていれば十分であり、通常、レギュレータ面積の大部分を占める出力トランジスタ部分は小さくすることが可能であるため、大幅なチップ面積増には至らない。
また、半導体チップ内部にレギュレータを持つことで、実質的に電源パッドから内部回路までの配線抵抗を下げる効果が得られ、電源パッドからの電源配線幅を細くすることができる。このことによって、信号配線に使用される配線領域を増やすことができ、これによって、配線効率を高めることが可能である。
また、レギュレータの出力電圧を制御する機能を持つことによって、内部電源電圧の変動に応じて、レギュレータの出力電圧を調整できる。このように動的な電圧制御にも対応できることで、低消費電力を実現することができる。
このように、レギュレータを半導体チップ内部に内蔵させ、半導体チップの外側と内側からの同時の電源供給を行うことにより、内部領域の有効利用を図ると共に、内部回路に供給される電源電圧の降下を低減し、電源電圧の低下に伴うクリティカルな問題を避けることができる。
また、動作モードに応じて電源及び、レギュレータの出力電圧を制御させることで、半導体チップの低消費電力化を実現することができる。また、本発明で使用されるレギュレータは、電源パッドからの給電を補えればよく、それほどの電流能力が必要ないために構成が簡単であり、したがって、半導体チップ上におけるレイアウトがし易いという利点もある。また、参照電圧の発生方式として、種々の電圧の中から一つをアナログスイッチによって選択する方式を採用することによって、回路構成を簡素化することもできる。
また、外部電源電圧を半導体チップ内で引き回すための配線の電圧レベルは、電源電圧の供給を受ける内部回路の動作の影響を受けて変動するため、レギュレータへの電圧供給配線をその配線から切り離すことが有効であり、これによって、レギュレータに供給される内部電源電圧における変動を抑制し、また、独自の配線レイアウトの採用も可能となる。
また、レギュレータは、チップ内部の内部電源電圧の電圧降下の著しい場所に配置されることで、周辺パッドからの距離は遠くなり、前記レギュレータへの電源配線も長くなることから、配線抵抗に起因するレギュレータの出力電圧への影響があるが、出力電圧を決めるレギュレータにおける参照電圧を、簡単に、種々調整可能とすることによって、状況に応じて最適な出力電圧を出力することが可能となる。
また、一つの半導体チップ内で、電源配線を分割し、独立した複数の電源配線を設け、各々の電源配線に少なくとも一つの内部レギュータを設けることによって、各配線の配線長が短くして電圧降下量を減少させ、これに、各レギュレータを設けることによる電圧降下の抑制の効果が加わり、これによって、さらに効果的に電源電圧のレベル低下の問題を解決することができる。これにより、大規模システムＬＳＩや大規模メモリＬＳＩ等における安定した電源供給が可能となる。
本発明によって、大規模な半導体集積回路装置における、配線における電圧降下に起因して内部電源電圧のレベルが低下する問題を、空きスペースの有効利用や回路の低消費電力性も考慮しつつ、効果的に解消することが可能となる。
本発明は、電源電圧の低下を効果的に抑制し得る大規模な半導体集積回路装置を実現できるという効果を奏し、したがって、ＤＲＡＭなどのメモリＬＳＩやシステムＬＳＩ等の半導体集積回路装置、この半導体集積回路装置を実装した電子部品実装基板（システムボード）、ならびに半導体集積回路装置のレイアウト方法として有用である。
本発明の半導体集積回路装置におけるレギュレータの配置および電源配線のレイアウトの一例を示す半導体チップの平面図 本発明の半導体集積回路装置におけるレギュレータの配置および電源配線のレイアウトの他の例を示す半導体チップの平面図 本発明の半導体集積回路装置におけるレギュレータの配置および電源配線のレイアウトのさらに他の例を示す半導体チップの平面図 図４は、本発明の半導体集積回路装置の回路構成を示すブロック図 図４に示されるレギュレータの内部構成の一例を示す回路図 図５の参照電圧発生回路の内部構成の一例（アナログスイッチを用いた回路構成例）を示す回路図
符号の説明
１ 半導体チップ
１０ 外部電源パッド
１１ 外部電源配線
２０ 内部電源パッド
２１（２１ａ（あるいはＬ１），２１ｂ（あるいはＬ２）） 内部電源配線
３１ レギュレータに外部電源電圧を供給するための専用の電源配線
４０ 参照電圧Ｖｘとしての内部電源電圧をレギュレータに供給するためのパッド
４１ 参照電圧Ｖｘとしての内部電源電圧の供給のためのパッド
１００ 内部電源装置
１０２ 外部電源装置
１１０ レギュレータ（レギュレータ）
１１１ 基準電圧発生回路
１１２ 参照電圧発生回路
１１３ オペアンプ
１１４ レベル反転用ＰＭＰＳトランジスタ
１１６ ＰＬＬ回路
１２０ 内部回路
１２２ 制御回路
１３０ 入出力回路
３００ 本発明の半導体チップと内部および外部電源装置が搭載された実装ボード
Ｖｅｘｔ 外部電源電圧
Ｖｉｎｔ 内部電源電圧
Ｖｘ レギュレータに供給される、参照電圧としての内部電源電圧
ＶＰ 制御回路から出力される制御信号

Claims (15)

  1. 内部電源電圧を外部から与えるための第１の電源パッドと、
    外部電源電圧を外部から与えるための第２の電源パッドと、
    この第２の電源パッドを介して与えられる前記外部電源電圧を降圧し、前記第１のパッドを介して与えられる前記内部電源電圧と同じレベルの電圧を生成し、その生成した前記電圧を前記内部電源電圧として出力するレギュレータと、
    前記内部電源電圧によって動作する内部回路と、
    前記第１の電源パッドおよび前記レギュレータの出力端の双方に電気的に接続され、前記第１の電源パッドを介して与えられる前記内部電源電圧ならびに前記レギュレータから出力される前記内部電源電圧の双方を前記内部回路に供給する内部電源配線と、
    を具備した半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置であって、
    前記レギュレータは、前記内部配線おける電圧降下によって前記第１の電源パッドから与えられる前記内部電源電圧のレベルが低下を補償するように構成された半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置であって、
    前記レギュレータから出力される前記内部電源電圧のレベルを、前記第１の電源パッドから供給される前記内部電源電圧のレベルの変化に応じて変化させるようにした半導体集積回路装置。
  4. 請求項１または請求項２記載の半導体集積回路装置であって、
    前記第２の電源パッドから前記レギュレータに前記外部電源電圧を供給するための配線は、前記外部電源電圧を前記内部回路に供給する他の配線から独立した配線である半導体集積回路装置。
  5. 請求項１または請求項２記載の半導体集積回路装置であって、
    前記第１の電源パッドが、前記レギュレータから出力される前記内部電源電圧を安定化させるための安定化容量に接続された半導体集積回路装置。
  6. 請求項３記載の半導体集積回路装置であって、
    前記レギュレータは、少なくとも一つの基準電圧を発生する基準電圧発生回路と、前記レギュレータの出力電圧のレベルを決定する参照電圧を発生する参照電圧発生回路とを具備し、その参照電圧発生回路は、前記第１の電源パッドから供給される前記内部電源電圧を第１の参照電圧とし、また、前記基準電圧発生回路から発生する基準電圧を第２の参照電圧とし、そして、前記第１および第２の参照電圧のいずれかを選択することによって前記参照電圧を発生するようにした半導体集積回路装置。
  7. 請求項６記載の半導体集積回路装置であって、
    前記参照電圧発生回路において前記第１および第２の参照電圧のいずれかを選択するアナログスイッチを具備した半導体集積回路装置。
  8. 請求項６記載の半導体集積回路装置であって、
    前記基準電圧発生回路は、レベルの異なる複数の基準電圧を発生する半導体集積回路装置。
  9. 請求項６記載の半導体集積回路装置であって、
    前記第１の電源パッドから供給される前記内部電源電圧を、前記レギュレータに前記第１の参照電圧として供給するための配線は、前記内部電源配線または前記レギュレータに前記外部電源電圧を供給するための外部電源配線と平行に敷設される半導体集積回路装置。
  10. 請求項３記載の半導体集積回路装置であって、
    前記レギュレータは、内部回路に内蔵される制御回路から、前記内部回路の動作モードに応じて出力する制御信号に基づいて制御される半導体集積回路装置。
  11. 請求項１０記載の半導体集積回路装置であって、
    前記制御回路から与えられる前記制御信号によって、前記内部回路の動作クロック周波数が制御される半導体集積回路装置。
  12. 請求項１乃至請求項１１のいずれかに記載の半導体集積回路装置と、前記第１のパッドに前記内部電源電圧を供給するための内部電源と、前記第２のパッドに前記外部電源電圧を供給するための外部電源と、が実装された電子部品実装基板。
  13. 請求項１２記載の電子部品実装基板であって、
    前記内部電源装置から前記半導体集積回路装置内の前記内部回路に供給される内部電源電圧のレベル変化に応じて、前記半導体集積回路装置内の前記レギュレータが前記内部回路に供給する内部電源電圧のレベルが自動的に変化することを特徴とする電子部品実装基板。
  14. 半導体集積回路装置のレイアウト設計方法であって、
    外部電源電圧用パッドならびに内部電源電圧用パッドを配置する第１のステップと、
    前記外部電源電圧用パッドならびに内部電源電圧用パッドの各々に電気的に接続された外部電源電圧配線および内部電源電圧配線を敷設する第２のステップと、
    前記外部電源電圧用パッドおよび外部電源電圧配線を介して供給される外部電源電圧を降圧して内部電源電圧を生成するレギュレータを、前記内部電源電圧配線における電圧降下が問題となる箇所に配設し、そのレギュレータの出力端を前記内部電源電圧配線に接続する第３のステップと、
    を含むことを特徴とする半導体集積回路装置のレイアウト設計方法。
  15. 請求項１４記載の半導体集積回路装置のレイアウト設計方法であって、
    前記内部電源電圧配線を複数の独立した配線に分割し、その分割された配線毎に前記レギュレータを設けることを特徴とする半導体集積回路装置のレイアウト設計方法。
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