KR101114940B1 - 반도체 장치 및 바이어스 생성 회로 - Google Patents

반도체 장치 및 바이어스 생성 회로 Download PDF

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Abstract

제 1 전원 전압을 입력 가능한 제 1 전원 전압 입력부(VDD)와, 제 2 전원 전압을 입력 가능한 제 2 전원 전압 입력부(VDD2)와, 제 2 전원 전압에 의거하여 백 바이어스 전압을 생성하는 레귤레이터 회로(11)와, 이 레귤레이터 회로(11)에 의해 생성된 백 바이어스 전압을 출력 전압으로서 출력 가능한 출력부(VBP1)를 구비함으로써, 기판 바이어스의 생성을 저소비 전력으로 행할 수 있는 동시에, 회로 규모를 작게 구성한다.
Figure R1020097019233
레귤레이터 회로, 백 바이어스, 트랜지스터, PMOS 드라이버

Description

반도체 장치 및 바이어스 생성 회로{SEMICONDUCTOR DEVICE AND BIAS GENERATING CIRCUIT}
본 발명은 로직 회로를 구비한 반도체 장치에 걸리는 백 바이어스 전압(Back Bias Voltage)을 생성하는 기술에 관한 것이다.
최근, 트랜지스터의 미세화가 진행됨으로써, 트랜지스터의 누설 전류는 증대하고, LSI(Large Scale Integration)의 소비 전력도 또한 증가의 일로를 걷고 있다.
트랜지스터의 누설 전류를 감소시키는 방법 중 하나로서, 트랜지스터의 기판에 백 바이어스(리버스 바이어스, 기판 바이어스) 전압을 인가하는 백 바이어스 제어 방법이 공지되어 있다.
이 백 바이어스 전압을 생성하는 종래의 기판 바이어스 생성 회로에서는 일반적으로 클록 인가형 승압식 차지 펌프(charge pump)를 이용하여 백 바이어스 전압을 생성하고 있다.
도 12, 도 13은 각각 클록 인가형 승압식 차지 펌프의 구성예를 나타낸 도면으로서, 도 12는 다이오드 차지 펌프의 예를 나타낸 도면, 도 13은 딕슨(Dickson)형 차지 펌프의 예를 나타낸 도면이다.
그리고, 예를 들면, 하기 특허문헌 1에는 전원 전압에 의해 구동되는 차지 펌프 회로를 구비한 반도체 집적 회로 장치가 개시되어 있고, 생성한 부(負)전압을 백 바이어스 전압으로서 이용하는 것이 개시되어 있다.
특허문헌 1 : 일본국 특개2001-35161호 공보
발명의 개시
발명이 해결하고자 하는 과제
그러나, LSI가 대규모로 되면, 트랜지스터의 기판 누설 전류도 커지고, 인가에 필요한 전하량도 증대하는 것이지만, 상술한 클록 인가형 승압식 차지 펌프는 클록 인가에 의해 커패시터를 구동하여 전하를 발생시키므로, 전하량을 증대시키기 위해서는, 회로의 수를 증가시키거나 커패시터의 용량 또는 클록 주파수를 높일 필요가 있어, 이들은 회로 규모의 증대나 회로 자체의 소비 전력의 증대를 초래한다.
즉, 클록 인가형 승압식 차지 펌프를 구비한 종래의 LSI에서는 회로 규모가 증대하거나, 회로 자체의 소비 전력이 증대한다는 과제가 있다.
본 발명은 이러한 과제를 감안하여 창안된 것으로, 기판 바이어스의 생성을 저소비 전력에서 행할 수 있는 동시에, 회로 규모를 작게 구성하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
상기한 목적을 달성하기 위하여, 본 발명의 반도체 장치는 제 1 전원 전압에서 동작 가능한 제 1 동작부와, 상기 제 1 전원 전압과는 상이한 제 2 전원 전압에서 동작하는 제 2 동작부를 구비한 반도체 장치로서, 상기 제 1 전원 전압을 입력 가능한 제 1 전원 전압 입력부와, 상기 제 2 전원 전압을 입력 가능한 제 2 전원 전압 입력부와, 상기 제 2 전원 전압에 의거하여 백 바이어스 전압을 생성하는 레귤레이터 회로(Regulator Circuit)와, 상기 레귤레이터 회로에 의해 생성된 상기 백 바이어스 전압을 출력 전압으로서 출력 가능한 출력부를 구비한 바이어스 생성 회로를 구비하는 것을 특징으로 하고 있다.
또한, 상기 바이어스 생성 회로가, 상기 백 바이어스 전압을 생성하는 기준으로 되는 기준 전압을 상기 제 2 전원 전압에 의거하여 생성하는 기준 전압 생성 회로를 구비하여도 된다.
또한, 상기 바이어스 생성 회로가, 상기 제 1 전원 전압과 상기 레귤레이터 회로에 의해 생성된 상기 백 바이어스 전압 중 어느 하나를 상기 출력 전압으로서 선택 가능한 선택부를 구비하고, 상기 출력부가, 백 바이어스 전압과 상기 제 1 전원 전압 중, 상기 선택부에 의해 선택된 어느 하나를 상기 출력 전압으로서 출력하여도 된다.
또한, 당해 반도체 장치의 전원 투입시에, 상기 바이어스 생성 회로에서, 상기 선택부가 상기 출력부로부터 상기 제 1 전원 전압을 상기 출력 전압으로서 선택하여도 되고, 또한, 상기 레귤레이터 회로가 PMOS 드라이버를 구비하여 구성되어도 된다.
또한, 본 발명의 바이어스 생성 회로는 반도체 장치에 구비되고, 당해 반도체 장치의 트랜지스터에 인가하는 백 바이어스 전압을 생성하는 바이어스 생성 회로로서, 제 1 전원 전압을 입력 가능한 제 1 전원 전압 입력부와, 상기 제 1 전원 전압과는 상이한 제 2 전원 전압을 입력 가능한 제 2 전원 전압 입력부와, 상기 제 2 전원 전압에 의거하여 상기 백 바이어스 전압을 생성하는 레귤레이터 회로와, 상기 레귤레이터 회로에 의해 생성된 상기 백 바이어스 전압을 출력 전압으로서 출력 가능한 출력부를 구비하는 것을 특징으로 하고 있다.
또한, 상기 백 바이어스 전압을 생성하는 기준으로 되는 기준 전압을 상기 제 2 전원 전압에 의거하여 생성하는 기준 전압 생성 회로를 구비하여도 되고, 상기 제 1 전원 전압과 상기 레귤레이터 회로에 의해 생성된 상기 백 바이어스 전압 중 어느 하나를 상기 출력 전압으로서 선택 가능한 선택부를 구비하고, 상기 출력부가, 백 바이어스 전압과 상기 제 1 전원 전압 중, 상기 선택부에 의해 선택된 어느 하나를 상기 출력 전압으로서 출력하여도 된다.
또한, 상기 선택부가, 상기 반도체 장치의 전원 투입시에, 상기 출력부로부터 상기 제 1 전원 전압을 상기 출력 전압으로서 선택하여도 되고, 상기 레귤레이터 회로가 PMOS 드라이버를 구비하여 구성되어도 된다.
발명의 효과
본 발명에 의하면, 이하의 적어도 어느 1개의 효과 또는 이점이 있다.
(1) 제 2 전원 전압에 의거하여 백 바이어스 전압을 생성하는 레귤레이터 회로를 구비하고, 이 레귤레이터 회로에 의해 생성된 백 바이어스 전압을 출력 전압으로서 출력함으로써, 백 바이어스 전압을 낮은 소비 전력으로 실현할 수 있는 동시에, 작은 회로 규모로 구성할 수 있다.
(2) 바이어스 생성 회로가, 백 바이어스 전압을 생성하는 기준으로 되는 기 준 전압을 생성하는 기준 전압 생성 회로를 구비함으로써, 바이어스 생성 회로의 외부에 기준 전압을 생성하기 위한 장치 등을 별도 구비할 필요가 없고, 제조 비용을 저감할 수 있는 동시에, 바이어스 생성 장치를 구비하기 위한 하드웨어적인 제약이 없어져서, 설계의 자유도를 높일 수 있다.
(3) 제 1 전원 전압과 레귤레이터 회로에 의해 생성된 백 바이어스 전압 중 어느 하나를 출력 전압으로서 선택 가능한 선택부를 구비하고, 백 바이어스 전압과 제 1 전원 전압 중, 선택부에 의해 선택된 어느 하나를 출력 전압으로서 출력함으로써, 백 바이어스 전압이 인가되는 트랜지스터를 안정하게 동작시킬 수 있다.
(4) 반도체 장치의 전원 투입시에, 제 1 전원 전압을 출력 전압으로서 출력함으로써, 백 바이어스 전압이 인가되는 트랜지스터를 안정하게 동작시킬 수 있다.
(5) 레귤레이터 회로가 PMOS 드라이버를 구비하여 구성되어 있음으로써, 충분한 전류를 얻을 수 있다.
도 1은 본 발명의 일실시예로서의 바이어스 생성 회로의 회로 구성도.
도 2는 반도체 집적 회로 장치에서의 바이어스 생성 회로의 출력 접속예를 나타낸 도면.
도 3은 반도체 집적 회로 장치에서의 바이어스 생성 회로의 배치예를 나타낸 도면.
도 4는 본 발명의 일실시예로서의 바이어스 생성 회로에서의 단자의 설명을 일람(一覽)으로서 나타낸 도면.
도 5는 본 발명의 일실시예로서의 바이어스 생성 회로에서의 각 VBS 출력 설정 비트와 VBS 모드시의 백 바이어스 전압(VBS)의 관계를 예시하는 도면.
도 6은 본 발명의 일실시예로서의 바이어스 생성 회로의 VBS 비상 모드에서의 각 VBS 출력 설정 비트와 백 바이어스 전압(VBS)의 관계를 예시하는 도면.
도 7은 본 발명의 일실시예로서의 바이어스 생성 회로에서의 쇼트 회로(Short Circuit)의 동작을 설명하기 위한 회로도.
도 8은 본 발명의 일실시예로서의 바이어스 생성 회로에서의 쇼트 회로의 동작을 설명하기 위한 회로도.
도 9는 본 발명의 일실시예로서의 바이어스 생성 회로에서의 각 VBS 출력 설정 비트와 쇼트 모드시의 백 바이어스 전압(VBS)의 관계를 예시하는 도면.
도 10은 본 발명의 일실시예로서의 바이어스 생성 회로의 전원 투입 후의 처리를 설명하기 위한 타이밍 차트.
도 11은 본 발명의 일실시예로서의 바이어스 생성 회로의 전원 투입 후의 처리를 설명하기 위한 타이밍 차트.
도 12는 클록 인가형 승압식 차지 펌프의 구성예를 나타낸 도면.
도 13은 클록 인가형 승압식 차지 펌프의 구성예를 나타낸 도면.
부호의 설명
10 바이어스 생성 회로
11 레귤레이터 회로
12 쇼트 회로
13 스위치 회로(선택부)
100 반도체 집적 회로 장치(반도체 장치)
101 코어 영역
102, 102a, 102b, 102c I/O 영역(제 2 동작부)
103 PMOS 트랜지스터(트랜지스터)
112 BGR 바이어스 회로(기준 전압 생성 회로)
113 비반전 증폭 회로(선택부)
114 안정 출력 회로
115 초기 설정 회로
131 제 1 시퀀스 제어 회로
132 제 2 시퀀스 제어 회로
133 초기 설정 회로
1131 연산 증폭기
1141, 1142, FHP1, FHN1, STP1 트랜지스터
1143 PMOS 드라이버
R1, RD 저항
VR 가변 저항
발명을 실시하기 위한 최량의 형태
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명의 일실시예로서의 바이어스 생성 회로(10)의 회로 구성도, 도 2는 반도체 집적 회로 장치(100)에서의 바이어스 생성 회로(10)의 출력 접속예를 나타낸 도면, 도 3은 그 배치예를 나타낸 도면, 도 4는 그 단자의 설명을 일람으로서 나타낸 도면이다.
본 바이어스 생성 회로(10)는, 도 2에 나타낸 바와 같이, 반도체 집적 회로 장치(LSI : Large Scale Integration; 반도체 장치)(100)에 구비되고, 이 반도체 집적 회로 장치(100)의 코어 영역(101)(도 2, 도 3 참조)에서 사용하고 있는 PMOS 트랜지스터(트랜지스터)(103)의 기판에 접속하여 인가하기 위한 백 바이어스 전압(VBS)(기판 바이어스, 리버스 바이어스)을 생성하는 것이다.
또한, 도 2에 나타낸 예에서는, 복수의 본 바이어스 생성 회로(10)를 병렬로 접속하고, 이들 바이어스 생성 회로(10)에 의해 생성한 백 바이어스 전압(VBS)을 VBS 배선 네트워크를 통하여, 코어 영역(101)에서의 VBS 적용 회로(PMOS 회로)에 공급(인가)하고 있다.
본 바이어스 생성 회로(10)를 구비하는 반도체 집적 회로 장치(100)는, 도 3에 나타낸 바와 같이, 코어 영역(제 1 동작부)(101)과, 복수(도 3에 나타낸 예에서는 3개)의 I/O(Input/Output) 영역(제 2 동작부)(102a, 102b, 102c)을 구비하여 구성되어 있다. 또한, I/O 영역(102a, 102b, 102c)에는 예를 들면 I/O 매크로 회로(도시 생략) 등이 형성되고, 코어 영역(101)에는 다양한 로직 회로(도시 생략) 등이 형성되어 있다.
또한, 이 반도체 집적 회로 장치(100)에서는, 코어 영역(101)에는 코어 전원 전압(제 1 전원 전압, 매크로 공급 전원)(VDD)(단위 : V)이 인가되도록 되어 있고, 또한, I/O 영역(102a, 102b, 102c)에는 각각 코어 전원 전압(VDD)보다 고전압인 I/O 전원 전압(제 2 전원 전압, 매크로 공급 전원)(VDD2)(단위 : V)이 인가되도록 되어 있다.
그리고, 도 3에 나타낸 바와 같이, 이 반도체 집적 회로 장치(100)에서의 I/O 영역(102a, 102b, 102c)에는 각각 바이어스 생성 회로(10)가 형성되어 있다. 또한, 도 3에 나타낸 예에서는, I/O 영역(102a, 102c)에는 각각 1개의 바이어스 생성 회로(10)가, 또한, I/O 영역(102b)에는 3개의 바이어스 생성 회로(10)가 형성되어 있다.
또한, 이하 I/O 영역을 나타낸 부호로서는, 복수의 I/O 영역 중 1개를 특정 할 필요가 있을 때에는 부호 102a, 102b, 102c를 사용하지만, 임의의 I/O 영역을 가리킬 때에는 부호 102를 사용한다.
또한, 본 바이어스 생성 회로(10)는 백 바이어스 전압(VBS)으로서, 코어 전원 전압(VDD)보다 고전압이고 또한 I/O 전원 전압(VDD2)보다 저전압인 출력 전압을 생성?출력하는 VBS 모드와, 백 바이어스 전압(VBS)으로서, 코어 전원 전압(VDD)과 동일 전위인 출력 전압을 출력하는 쇼트 모드의 2개의 동작 모드 중, 어느 하나의 동작 모드에서 선택적으로 동작하도록 되어 있다.
본 바이어스 생성 회로(10)는, 도 1에 나타낸 바와 같이, 레귤레이터 회로(11), 쇼트 회로(12) 및 스위치 회로(13)를 구비하여 구성되어 있다.
또한, 본 바이어스 생성 회로(10)는, 도 4에 나타낸 바와 같이, 입력 단자(VDD, VDD2, VSS, FF, POR, SM, TM, BP0～4, GEP)를 구비하는 동시에, 출력 단 자(VBP1)를 구비하여 구성되고, 출력 단자(VBP1)로부터 백 바이어스 전압(VBS)을 출력하도록 되어 있다.
입력 단자(GEP)에는 본 바이어스 생성 장치(10)의 동작 모드를 결정하기 위한 동작 모드 제어 신호(VBS 발생기의 Enable 신호)가 선택적으로 입력되도록 되어 있고, 이 입력 단자(GEP)에 "1"이 설정되어 있는 경우에는, 본 바이어스 생성 회로(10)는 VBS 모드에서 동작하고, 레귤레이터 회로(11)의 기능을 온(ON)(유효)으로 하는 동시에 쇼트 회로(상세한 것은 후술)의 기능을 오프(OFF)(무효)로 하도록 되어 있다. 또한, 이 입력 단자(GEP)에 "0"이 설정되어 있는 경우에는, 본 바이어스 생성 회로(10)는 쇼트 모드에서 동작하고, 레귤레이터 회로(11)의 기능을 오프(무효)로 하는 동시에 쇼트 회로의 기능을 온(유효)으로 하도록 되어 있다.
입력 단자(VDD)(제 1 전원 전압 입력부)에는 매크로 공급 전원인 코어 전원 전압(VDD)(예를 들면, +1.0V)이 입력되도록 되어 있다. 또한, 입력 단자(VDD2)(제 2 전원 전압 입력부)에는 매크로 공급 전원인 I/O 전원 전압(VDD2)(예를 들면, +1.8V)이 입력되도록 되어 있다. 또한, 입력 단자(VSS)에는 매크로 공급 전원인 마이너스 전원(예를 들면, 그라운드)이 입력되도록 되어 있다.
입력 단자(FF)에는 테스트계 I/O 신호의 "-FF" 신호가 입력되도록 되어 있고, 예를 들면, 고장의 발생을 가속하는 가속 시험 등에서 이용되도록 되어 있다(Full Function). 또한, 입력 단자(POR)에는 테스트계 I/O 신호의 "-RESET" 신호가 입력되도록 되어 있고, 예를 들면, 반도체 집적 회로 장치(100)의 전원 투입시에 리셋 신호가 입력되도록 되어 있다(Power On Reset).
입력 단자(SM)에는 테스트계 I/O 신호의 "-SM" 신호가 입력되도록 되어 있고, 예를 들면, 진단시에서의 Scan Mode 신호가 입력되도록 되어 있다. 또한, 입력 단자(TM)에는 테스트계 I/O 신호의 "-TM" 신호가 입력되도록 되어 있고, 예를 들면, 테스트시에 Test Mode 신호가 입력되도록 되어 있다. 또한, 이들 입력 단자(FF, POR, SM, TM)의 유효 극성은 "-"이다.
입력 단자(BP0～4)에는 백 바이어스 전압(VBS)의 출력 설정 비트가 설정(입력)되도록 되어 있고, 그 상세한 것은 후술한다. 또한, 입력 단자(GEP)에는 동작 모드 제어 신호(상세한 것은 후술)가 입력되도록 되어 있다.
또한, 출력 단자(VBP1)(출력부)는 매크로(VBS)를 출력하기 위한 것으로서, 예를 들면, +1.0V(=코어 전원 전압(VDD)) 내지 +1.5V의 백 바이어스 전압(VBS)이 출력되도록 되어 있다. 또한, 이들 입력 단자(BP0～4, GEP)의 유효 극성은 "+"이다. 또한, 도 4에 나타낸 각 입력 단자 및 출력 단자의 레벨의 속성은 DC(Direct Current; 직류)이다.
스위치 회로(선택부)(13)는 본 바이어스 생성 회로(10)의 동작 모드를 설정하기 위하여 레귤레이터 회로(11) 및 쇼트 회로(12)의 스위치 제어를 행하는 것으로서, 입력 단자(GEP)를 통하여 동작 모드 제어 신호("0" 또는 "1")가 입력되도록 되어 있고, 이 입력 단자(GEP)에 "1"이 입력(설정)되어 있을 경우에는(VBS 모드), 스위치 회로(13)는 레귤레이터 회로(11)를 온(유효)으로 하는 동시에 쇼트 회로(12)를 오프(무효)로 하고, 또한, 입력 단자(GEP)에 "0"이 설정되어 있을 경우에는(쇼트 모드), 레귤레이터 회로(11)를 오프로 하는 동시에, 쇼트 회로(12)(상세한 것은 후술)를 온으로 하도록 되어 있다.
이 스위치 회로(13)는 제 1 시퀀스 제어 회로(131), 제 2 시퀀스 제어 회로(132) 및 초기 설정 회로(133)를 구비하여 구성되고, 입력 단자(GEP)에 입력된 동작 모드 제어 신호에 의거하여, 레귤레이터 회로(11)와 쇼트 회로(12) 중 어느 한쪽을 선택적으로 동작시키는 제어를 행하도록 되어 있고, 코어 전원 전압(VDD)과 레귤레이터 회로(11)에 의해 생성된 백 바이어스 전압(VBS) 중 어느 하나를 출력 전압으로서 선택 가능한 선택부로서 기능하도록 되어 있다.
또한, 도 1에 나타낸 예에서는, 제 1 시퀀스 회로(131)는 NOT 회로로서 표시하는 동시에, 제 2 시퀀스 회로(132)를 단순한 증폭 회로로서 표시하고 있고, 제 1 시퀀스 회로(131)로부터의 출력 신호와 제 2 시퀀스 회로(132)로부터의 출력 신호는 위상이 반대로 되도록 되어 있다.
제 1 시퀀스 회로(131)는 단자(GEPB)를 통하여 쇼트 회로(12)에 접속되어 있고, 이 제 1 시퀀스 회로(131)로부터의 출력 신호는 단자(GEPB)를 통하여 쇼트 회로(12)에 입력되도록 되어 있다. 또한, 제 2 시퀀스 회로(132)는 레귤레이터 회로(11)에 접속되어 있고, 이 제 2 시퀀스 회로(132)로부터의 출력 신호는 레귤레이터 회로(11)에 입력되도록 되어 있다.
또한, 이들 제 1 시퀀스 회로(131) 및 제 2 시퀀스 회로(132)는 각각 반도체 집적 회로 장치(100)의 전원의 온/오프를 검출하는 회로(도시 생략)를 구비하여 구성되어 있고, 반도체 집적 회로 장치(100)의 전원단을 검출하였을 경우에는, 쇼트 회로(12)를 온시키는 제어를 행하도록 되어 있다.
초기 설정 회로(133)는 반도체 집적 회로 장치(100)의 전원 투입시에, 본 바이어스 생성 회로(10)를 쇼트 모드로 설정하는 것이며, 반도체 집적 회로 장치(100)의 전원 투입시에 리셋 신호(POR)를 입력함으로써 "0"을 제 1 시퀀스 제어 회로(131) 및 제 2 시퀀스 제어 회로(132)에 입력하도록 되어 있다.
레귤레이터 회로(11)는 I/O 전원 전압(VDD2)에 의거하여 백 바이어스 전압(VBS)을 생성하는 것으로서, 도 1에 나타낸 바와 같이, BGR(Band Gap Reference) 바이어스 회로(112), 비반전 증폭 회로(113), 안정 출력 회로(114) 및 초기 설정 회로(115)를 구비하여 구성되어 있다.
BGR 바이어스 회로(기준 전압 생성 회로)(112)는 백 바이어스 전압(VDD2)을 생성하기 위한 기준 전압을 생성하는 것으로서, I/O 전원 전압(VDD2)이 입력되는 동시에, 저항(R1)에서의 가변 저항(VR)과는 반대측의 입력 단자가 접속되어 있다. 또한, 이 BGR 바이어스 회로(112)에 의해 생성된 기준 전압은 연산 증폭기(1131)의 비반전 입력 단자(+)에 입력되도록 되어 있다.
또한, 이 BGR 바이어스 회로(112)는 본 바이어스 생성 회로(10) 위에 탑재(내장)되어 있다. 또한, BGR 바이어스 회로(112)는 기지(旣知)의 다양한 BGR 회로를 이용하여 구성할 수 있다.
비반전 증폭 회로(113)는 I/O 전원 전압(VDD2)을 위상을 유지한 채 증폭하는 것으로서, 연산 증폭기(1131), 저항(R1), 가변 저항(VR)을 구비하여 구성되어 있다.
연산 증폭기(1131)에서는 그 전원 단자에 I/O 전원 전압(VDD2)이 입력되고 있고, 또한, 비반전 입력 단자(+)에 BGR 바이어스 회로(112)에 의해 생성되는 기준 전압이 입력되도록 되어 있다.
또한, 연산 증폭기(1131)의 반전 입력 단자(-)에는 저항(R1)과 가변 저항(VR) 사이의 점 P1이 접속되어 있다. 또한, 이 연산 증폭기(1131)의 출력 단자는 안정 출력 회로(114)의 PMOS 드라이버(PMOS 트랜지스터)(1143)의 게이트 단자에 입력되고, 이 PMOS 드라이버(1143)의 온/오프를 제어하도록 되어 있다.
또한, 저항(R1)과 가변 저항(VR) 사이의 점 P1에서의 전압은 출력 단자(VBP1)로부터 출력되는 백 바이어스 전압(VBS)을 저항(R1)과 가변 저항(VR)으로 분압(分壓)한 것으로 된다.
저항(R1) 및 가변 저항(VR)은 비반전 증폭 회로(113)의 증폭도를 설정하기 위한 저항이며, 본 바이어스 생성 회로(10)에서는 저항(R1)의 저항값과 가변 저항(VR)의 저항값의 비(比)에 의해, 비반전 증폭 회로(113)의 증폭도가 설정되도록 되어 있다. 또한, 도 1에 나타낸 예에서는 저항(R1)의 저항값이 100㏀이며, 가변 저항(VR)이 10㏀ 내지 50㏀의 범위에서 저항값을 변화시킬 수 있도록 되어 있다.
가변 저항(VR)은 백 바이어스 전압(VBS)의 전압을 설정하기 위한 것이고, 본 바이어스 생성 회로(10)에서는 이 가변 저항(VR)의 저항값을 변화시킴으로써, 백 바이어스 전압(VBS)을 임의로 설정할 수 있도록 되어 있다.
이 가변 저항(VR)의 저항값은 입력 단자(BP0, BP1, BP2, BP3, BP4)의 "온(1)" 또는 "오프(0)"의 각 설정값(VBS 출력 설정 비트)의 조합에 의해 결정되도록 되어 있다. 이하, 입력 단자(BP0)의 설정값을 VBS 출력 설정 비트 0, 입력 단 자(BP1)의 설정값을 VBS 출력 설정 비트 1, 입력 단자(BP2)의 설정값을 VBS 출력 설정 비트 2, 입력 단자(BP3)의 설정값을 VBS 출력 설정 비트 3, 입력 단자(BP4)의 설정값을 VBS 출력 설정 비트 4로 각각 표시하는 경우가 있다.
또한, 도 1에 나타낸 예에서는 5개의 입력 단자(BP0, BP1, BP2, BP3, BP4)를 편의상 BP[0:4]로 표시하고 있다.
도 5는 본 바이어스 생성 회로(10)에서의 각 VBS 출력 설정 비트와 VBS 모드 시의 백 바이어스 전압(VBS)의 관계를 예시하는 도면이다.
이 도 5에 나타낸 예에서는 백 바이어스 전압(VBS)을, +1.1, +1.2, +1.3, +1.4, +1.5의 5종류의 전압값 중에서 임의로 설정할 수 있도록 되어 있고, 예를 들면, 입력 단자(GEP) 및 입력 단자(BP0～4) 모두에 "1"을 설정함으로써, +1.5V에 설정된 백 바이어스 전압(VBS)이 출력 단자(VBP1)로부터 출력되도록 되어 있다. 또한, 예를 들면, 입력 단자(GEP) 및 입력 단자(BP0, BP1)에 "1"을 설정하는 동시에, 입력 단자(BP2～4)에 "0"을 설정함으로써, +1.2V의 백 바이어스 전압(VBS)이 출력 단자(VBP1)로부터 출력되는 것이다.
또한, 본 바이어스 생성 회로(10)에서는 VBS 모드에서 +1.0V의 백 바이어스 전압(VBS)을 더 생성할 수 있도록 되어 있고, 이 VBS 모드에서 +1.0V의 백 바이어스 전압(VBS)을 생성하는 동작 모드를 특히 VBS 비상 모드라고 한다.
도 6은 본 바이어스 생성 회로(10)의 VBS 비상 모드에서의 각 VBS 출력 설정 비트와 백 바이어스 전압(VBS)의 관계를 예시하는 도면이다.
본 바이어스 생성 회로(10)에서는 VBS 모드에서 +1.0V의 백 바이어스 전 압(VBS)을 생성할 수 있도록 되어 있고, 도 6에 나타낸 바와 같이, 예를 들면, 입력 단자(GEP)에 "1"을 설정하는 동시에, 입력 단자(BP0～4) 모두에 "0"을 설정함으로써, +1.0V로 설정된 백 바이어스 전압(VBS)이 출력 단자(VBP1)로부터 출력되도록 되어 있다.
초기 설정 회로(115)는 반도체 집적 회로 장치(100)의 전원 투입시에 리셋 신호(POR)를 입력함으로써, 가변 저항(VR)의 초기화를 행하여, 반도체 집적 회로 장치(100)의 전원 투입시의 동작을 안정시키는 것이며, 예를 들면, 반도체 집적 회로 장치(100)의 전원 투입시나 후술하는 쇼트 회로의 불량시에 VBS 비상 모드로서 백 바이어스 전압(VBS=+1.0V)을 출력시키도록 되어 있다.
안정 출력 회로(114)는 레귤레이터 회로(11)에 의해 생성되는 출력 전압을 안정하게 출력하는 것으로서, PMOS 드라이버(1143), 트랜지스터(1141, 1142) 및 저항(RD)을 구비하여 구성되어 있다.
PMOS 드라이버(1143)의 게이트에는 비반전 증폭 회로(113)의 연산 증폭기(1131)의 출력 신호가 반전하여 입력되도록 되어 있고, 소스에는 I/O 전원 전압(VDD2)이, 또한, 드레인에는 출력 단자(VBP1)가 각각 접속되어 있다.
또한, PMOS 드라이버(1143)의 게이트와 I/O 전원 전압(VDD2) 사이에는 트랜지스터(1142)가 구비되고, 이 트랜지스터(1142)의 드레인은 반전되어 PMOS 드라이버(1143)의 게이트에 입력되도록 되어 있다. 또한, 이 트랜지스터(1142)의 소스에는 I/O 전원 전압(VDD2)이 입력되고 있다.
또한, PMOS 드라이버(1143)의 게이트와 코어 전원 전압(VDD) 사이에는 트랜 지스터(1141)가 구비되어 있고, 이 트랜지스터(1141)의 드레인은 반전되어 PMOS 드라이버(1143)의 게이트에 입력되고, 또한, 이 트랜지스터(1141)의 게이트에는 I/O 전원 전압(VDD2)이 반전되어 입력되도록 되어 있다. 또한, 이 트랜지스터(1141)의 소스에는 코어 전원 전압(VDD)이 입력되고 있다.
또한, 트랜지스터(1141)의 본체와 PMOS 드라이버(1143)의 본체에는 저항(RD)을 통하여 I/O 전원 전압(VDD2)이 입력되고 있다.
그리고, 본 바이어스 생성 회로(10)로부터 PMOS 트랜지스터 등에 백 바이어스 전압(VBS)을 공급하는 중에, 예를 들면, I/O 전원 전압(VDD2)이 갑자기 오프로 되었을 경우에는, 트랜지스터(1141)를 온으로 하여 PMOS 드라이버(1143)를 오프로 함으로써, 백 바이어스 전압(VBS)을 인가하는 PMOS 트랜지스터(103)를 보호하도록 되어 있다.
또한, 이 안정 출력 회로(114)에 후술하는 스위치 회로(13)의 제 1 시퀀스 회로(131)로부터 오프 신호가 입력되었을 경우에도, 트랜지스터(1142)를 온으로 함으로써, PMOS 드라이버(1143)를 오프로 하도록 되어 있다.
한편, 안정 출력 회로(114)에 후술하는 스위치 회로(13)의 제 1 시퀀스 회로(131)로부터 온 신호가 입력되었을 경우에는, 레귤레이터 회로(11)에 의해 생성된 백 바이어스 전압(VBS)이 출력 단자(VBP1)에 출력되도록 되어 있다.
쇼트 회로(12)는 VBS 출력을 코어 전원 전압(VDD)과 쇼트(단락)시켜서, 백 바이어스 전압(VBS)을 코어 전원 전압(VDD)과 동일 전위로 하는 것이며, 도 1에 나타낸 바와 같이, 트랜지스터(STP1, FHP1, FHN1)를 구비하여 구성되어 있다.
이 쇼트 회로(12)는 스위치 회로(13)의 제 1 시퀀스 제어 회로(131)에 단자(GEPB)를 통하여 접속되어 있고, 이 단자(GEPB)로부터 입력되는 신호는 트랜지스터(FHN1)의 게이트에 입력되는 동시에, 위상을 반전시켜 트랜지스터(FHP1)의 게이트에 입력되도록 되어 있다.
쇼트 회로(12)에서 단자(GEPB)는 입력(IN)의 속성을 갖는 동시에, 레벨이 DC, 유효 극성이 +의 속성을 갖는 것으로서, 쇼트 모드의 온/오프를 스위치하는 제어 신호가 입력되도록 되어 있고, 입력 단자(GEP)에 입력된 동작 모드 제어 신호의 위상을 반전시킨 것이 이 제어 신호로서 입력되도록 되어 있다.
트랜지스터(STP1)는 코어 전원 전압(VDD)과 출력 단자(VBP1)를 쇼트(단락)시키는 기능을 갖는 것이며, 예를 들면, STD PMOS(3Well)의 트랜지스터 타입으로서 구성되어 있다.
트랜지스터(FHP1)는 VBS 모드시에 트랜지스터(STP1)를 오프로 하는 기능을 갖는 것이며, 예를 들면, FH PMOS(3Well)의 트랜지스터 타입으로서 구성되어 있다. 또한, 트랜지스터(FHN1)는 쇼트 모드시에 트랜지스터(STP1)를 온으로 하는 기능을 갖는 것이며, 예를 들면, FH NMOS(3Well)의 트랜지스터 타입으로서 구성되어 있다.
도 7, 도 8은 본 발명의 일실시예로서의 바이어스 생성 회로(10)에서의 쇼트 회로(12)의 동작을 설명하기 위한 회로도이며, 도 7은 그 쇼트 모드에서의 동작을, 도 8은 그 VBS 모드에서의 동작을 각각 나타내고 있다. 또한, 도 9는 본 바이어스 생성 회로(10)에서의 각 VBS 출력 설정 비트와 쇼트 모드시의 백 바이어스 전압(VBS)의 관계를 예시하는 도면이다.
본 바이어스 생성 회로(10)에서는 백 바이어스 전압(VBS)을 코어 전원 전압(VDD)과 동일 전위로 할 경우에는, 쇼트 회로(12)를 동작시키도록 되어 있고, 이와 같이, 쇼트 회로(12)를 동작시키는 쇼트 모드에서는, 도 9에 나타낸 바와 같이, 입력 단자(GEP)에 "0"을 설정한다.
또한, 이 쇼트 모드에서는 스위치 회로(13)는 레귤레이터 회로(11)를 정지시키도록 되어 있다.
쇼트 모드에서 입력 단자(GEP)에 동작 모드 제어 신호 "0"이 설정되면, 이 동작 모드 제어 신호가 스위치 회로(13)의 제 1 시퀀스 회로(131)에서 반전되어, 도 7에 나타낸 바와 같이, 쇼트 회로(12)에서 단자(GEPB)에 "1"이 설정된다.
이에 따라, 트랜지스터(FHP1)의 게이트에 "0"이 설정되고 트랜지스터(FHP1)가 오프로 되는 동시에, 트랜지스터(FHN1)의 게이트에 "1"이 설정되고 트랜지스터(FHN1)가 온으로 된다.
그리고, 트랜지스터(FHN1)에 의해 트랜지스터(STP1)의 게이트 전압이 VSS로 감소되고(점 N1 참조), 이에 따라 트랜지스터(STP1)가 온하여, 출력 단자(VBP1)의 전압이 코어 전원 전압(VDD)과 동일한 +1.0V로 된다.
한편, VBS 모드시에는 입력 단자(GEP)에 동작 모드 제어 신호 "1"이 설정되고, 이 동작 모드 제어 신호가 스위치 회로(13)의 제 1 시퀀스 회로(131)에서 반전되어, 도 8에 나타낸 바와 같이, 쇼트 회로(12)에서 단자(GEPB)에 "0"이 설정된다.
이에 따라, 트랜지스터(FHP1)의 게이트에 "1"이 설정되고 트랜지스터(FHP1)가 온으로 되는 동시에, 트랜지스터(FHN1)의 게이트에 "0"이 설정되고 트랜지스 터(FHN1)가 오프로 된다.
그리고, 트랜지스터(FHN1)에 의해 트랜지스터(STP1)의 게이트 전압이 트랜지스터(STP1)의 소스 전압(VBS)과 동일해지고, 이에 따라 트랜지스터(STP1)가 오프한다. 즉, 출력 단자(VBP1)에 대한 코어 전원 전압(VDD)의 공급을 확실히 저지할 수 있고, 이에 따라 고전압에 대한 신뢰성이 향상되는 것이다.
전술한 바와 같이 구성된 본 발명의 일실시예로서의 바이어스 생성 회로(10)의 전원 투입 후의 처리를 도 10 및 도 11에 나타낸 타이밍 차트에 의거하여 설명한다.
또한, 도 10은 반도체 집적 회로 장치(100)에서 I/O 전원 전압(VDD2)이 먼저 전원 투입되는 경우의 예를 나타낸 도면, 도 11은 반도체 집적 회로 장치(100)에서 코어 전원 전압(VDD)이 먼저 전원 투입되는 경우의 예를 나타낸 도면이다.
본 바이어스 생성 회로(10)에 의해, 코어 전원 전압(VDD)보다 고전압인 백 바이어스 전압(VBS)을 출력 단자(VBP1)로부터 출력하는 경우에는(입력 단자(GEP)="1"; VBS 모드), 필요에 따라, 입력 단자(BP0～4)에 대하여 원하는 백 바이어스 전압(VBS)의 전압에 있었던 설정을 행한다(도 5 참조).
본 실시예에서 반도체 집적 회로 장치(100)는, 전술한 바와 같이, 코어 전원 전압(VDD)과 I/O 전원 전압(VDD2)의 2개의 전원을 구비하고 있지만, 이 반도체 집적 회로 장치(100)의 기동시에, 이들 코어 전원 전압(VDD)과 I/O 전원 전압(VDD2) 중 어느 쪽이 먼저 온 상태로 될지가 불명확하다는 우려가 있다.
그래서, 본 바이어스 생성 회로(10)에서는 백 바이어스 전압(VBS)의 값을 오 로지 정하기 위하여, 전원 투입시나 기판 바이어스 설정 전에 쇼트 회로(12)를 온으로 하도록 되어 있다.
I/O 전원 전압(VDD2)이 먼저 온으로 될 경우에는, 도 10에 나타낸 바와 같이, I/O 전원 전압(VDD2) 후에 코어 전원 전압(VDD)이 온으로 되고, 스위치 회로(13)는 이 코어 전원 전압(VDD)의 전원 투입에 맞추어, 입력 단자(GEP)에 설정된 동작 모드 제어 신호에 의거하여 레귤레이터 회로(11)를 오프로 하는 동시에, 쇼트 회로(12)를 온으로 한다(시간 t1 참조).
그리고, 입력 단자(BP0～4)의 설정에 의거하여 가변 저항(VR)의 설정이 행해지고, 바이어스 설정이 행해진 뒤(시간 t2 참조), 레귤레이터 회로(11)가 동작하여, 원하는 백 바이어스 전압(VBS)을 출력 단자(VBP1)에 출력한다.
레귤레이터 회로(11)는 I/O 전원 전압(VDD2)에 의거하여, 소정의 백 바이어스 전압(VBS)을 생성하고, 출력 단자(VBP1)로부터 출력한다.
또한, 코어 전원 전압(VDD)과 동일 전위의 백 바이어스 전압(VBS)을 출력 단자(VBP1)로부터 출력할 경우에는(입력 단자(GEP)="0"; 쇼트 모드), 스위치 회로(13)는 입력 단자(GEP)에 입력된 동작 모드 제어 신호에 의거하여 레귤레이터 회로(11)를 오프로 하는 동시에, 쇼트 회로(12)를 온으로 한다.
쇼트 회로(12)에서는 트랜지스터(STP1)가 온으로 됨으로써 코어 전원 전압(VDD)이 출력 단자(VBP1)에 접속되어, 코어 전원 전압(VDD)이 출력 단자(VBP1)로부터 출력되는 것이다.
전원 절단시에서는 코어 전원 전압(VDD)을 오프함으로써(시간 t3 참조), 백 바이어스 전압(VBS)이 오프하고, 그 후, I/O 전원 전압(VDD2)이 오프한다.
한편, 코어 전원 전압(VDD)이 먼저 온으로 될 경우에는, 도 11에 나타낸 바와 같이, 스위치 회로(13)는 이 코어 전원 전압(VDD)의 전원 투입에 맞추어, 입력 단자(GEP)에 설정된 동작 모드 제어 신호에 의거하여 레귤레이터 회로(11)를 오프로 하는 동시에, 쇼트 회로(12)를 온으로 한다(시간 t4 참조). 또한, I/O 전원 전압(VDD2)은 코어 전원 전압(VDD) 후에 온으로 된다.
그리고, 입력 단자(BP0～4)의 설정에 의거하여 가변 저항(VR)의 설정이 행해지고, 바이어스 설정이 행해진 뒤(시간 t5 참조), 레귤레이터 회로(11)가 동작하여, 원하는 백 바이어스 전압(VBS)을 출력 단자(VBP1)에 출력한다.
레귤레이터 회로(11)는 I/O 전원 전압(VDD2)에 의거하여, 소정의 백 바이어스 전압(VBS)을 생성하고, 출력 단자(VBP1)로부터 출력한다.
또한, 코어 전원 전압(VDD)과 동일 전위의 백 바이어스 전압(VBS)을 출력 단자(VBP1)로부터 출력할 경우에는(입력 단자(GEP)="0"; 쇼트 모드), 스위치 회로(13)는 입력 단자(GEP)에 입력된 동작 모드 제어 신호에 의거하여 레귤레이터 회로(11)를 오프로 하는 동시에, 쇼트 회로(12)를 온으로 한다.
쇼트 회로(12)에서는 트랜지스터(STP1)가 온으로 됨으로써 코어 전원 전압(VDD)이 출력 단자(VBP1)에 접속되어, 코어 전원 전압(VDD)이 출력 단자(VBP1)로부터 출력되는 것이다.
그런데, 레귤레이터 회로(11)의 동작 중에 I/O 전원 전압(VDD2)만을 오프로 하면, PMOS의 소스에 코어 전원 전압(VDD)이 인가되어, PMOS가 형성되어 있는 기 판(도시 생략)이 부상하게 된다.
이러한 상태를 저지하기 위하여, 본 실시예에서는 전원 절단시에 코어 전원 전압(VDD)을 온 상태로 유지한 채, 우선, I/O 전원 전압(VDD2)을 오프로 하는 동시에 쇼트 모드로 이행하고(시간 t6 참조), 그 후, 코어 전원 전압(VDD)을 오프로 한다(시간 t7 참조).
이와 같이, 본 발명의 일실시예로서의 바이어스 생성 회로(10)에 의하면, 레귤레이터 회로(11)에 의해 백 바이어스 전압(VBS)을 생성함으로써, 클록을 구비할 필요가 없고, 백 바이어스 전압(VBS)을 낮은 소비 전력으로 실현할 수 있는 동시에, 작은 회로 규모로 구성할 수 있다.
또한, 클록 인가형 승압식 차지 펌프에 비해 기판 누설 전류에 대한 공급 전류도 우수하고, 적은 회로 규모로 대규모 LSI에 대응할 수 있다.
쇼트 회로(12)를 구비하는 동시에, 레귤레이터 회로(11)와 쇼트 회로(12)를 스위치하는 스위치 회로(13)를 구비하고 있으므로, I/O 전원 전압(VDD2)이 오프하였을 경우에는, 쇼트 회로(12)를 통하여 코어 전원 전압(VDD)을 백 바이어스 전압(VBS)으로서 출력할 수 있고, 이에 따라, 백 바이어스 전압(VBS)이 인가되는 트랜지스터를 안정하게 동작시킬 수 있다.
또한, 반도체 집적 회로 장치(100)에서 트랜지스터의 기판에 백 바이어스 전압(VBS)을 인가함으로써, 트랜지스터의 누설 전류를 저감할 수 있다.
또한, 반도체 집적 회로 장치(100)에 바이어스 생성 회로(10)를 내장하고 있으므로, 반도체 집적 회로 장치(100)의 외부에 바이어스 생성 장치를 별도 구비할 필요가 없고, 제조 비용을 저감할 수 있는 동시에, 바이어스 생성 장치를 구비하기 위한 하드웨어적인 제약이 없어져서, 설계의 자유도를 높일 수 있다.
안정 출력 회로(114)를 구비함으로써, 본 바이어스 생성 회로(10)로부터 PMOS 트랜지스터 등에 백 바이어스 전압(VBS)을 공급하는 중에, 예를 들면, I/O 전원 전압(VDD2)이 갑자기 오프로 되었을 경우에서도, 트랜지스터(1141)를 온으로 하여 PMOS 드라이버(1143)를 오프로 함으로써, 백 바이어스 전압(VBS)을 인가하는 PMOS 트랜지스터를 보호하고, 안정하게 동작시킬 수 있다.
또한, 레귤레이터 회로(11)에서 PMOS 드라이버(1143)를 구비함으로써, 출력 단자(VBP1)에서 충분한 전류를 얻을 수 있다.
또한, 바이어스 생성 회로(10)에서, 백 바이어스 전압(VBS)을 생성하기 위한 기준 전압을 생성하기 위한 BGR 바이어스 회로(112)를 구비하고 있으므로, 바이어스 생성 회로(10)의 외부에 기준 전압을 생성하기 위한 장치 등을 별도 구비할 필요가 없고, 제조 비용을 저감할 수 있는 동시에, 바이어스 생성 장치를 구비하기 위한 하드웨어적인 제약이 없어져서, 설계의 자유도를 높일 수 있다.
그리고, 본 발명은 상술한 실시예에 한정되는 것은 아니고, 본 발명의 취지를 일탈하지 않는 범위에서 여러가지로 변형하여 실시할 수 있다.
또한, 본 발명의 실시예가 개시되어 있으면, 본 발명을 당업자에 의해 실시?제조하는 것이 가능하다.

Claims (10)

  1. 제 1 전원 전압에서 동작 가능한 제 1 동작부와, 상기 제 1 전원 전압과는 상이한 제 2 전원 전압에서 동작하는 제 2 동작부를 구비한 반도체 장치로서,
    상기 제 1 전원 전압을 입력 가능한 제 1 전원 전압 입력부와, 상기 제 2 전원 전압을 입력 가능한 제 2 전원 전압 입력부와, 상기 제 2 전원 전압에 의거하여 백 바이어스 전압(Back Bias Voltage)을 생성하는 레귤레이터 회로(Regulator Circuit)와, 상기 레귤레이터 회로에 의해 생성된 상기 백 바이어스 전압을 출력 전압으로서 출력 가능한 출력부와, 상기 제 1 전원 전압과 상기 레귤레이터 회로에 의해 생성된 상기 백 바이어스 전압 중 어느 하나를 상기 출력 전압으로서 선택 가능한 선택부를 구비한 바이어스 생성 회로를 구비하고,
    상기 출력부가, 백 바이어스 전압과 상기 제 1 전원 전압 중, 상기 선택부에 의해 선택된 어느 하나를 상기 출력 전압으로서 출력하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 바이어스 생성 회로가,
    상기 백 바이어스 전압을 생성하는 기준으로 되는 기준 전압을 생성하는 기준 전압 생성 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  3. 삭제
  4. 제 1 항 또는 제 2 항에 있어서,
    당해 반도체 장치의 전원 투입시에, 상기 바이어스 생성 회로에서, 상기 선택부가 상기 제 1 전원 전압을 상기 출력 전압으로서 선택하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 레귤레이터 회로가 PMOS 드라이버를 구비하여 구성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 반도체 장치에 구비되고, 당해 반도체 장치의 트랜지스터에 인가하는 백 바이어스 전압을 생성하는 바이어스 생성 회로로서,
    제 1 전원 전압을 입력 가능한 제 1 전원 전압 입력부와,
    상기 제 1 전원 전압과는 상이한 제 2 전원 전압을 입력 가능한 제 2 전원 전압 입력부와,
    상기 제 2 전원 전압에 의거하여 상기 백 바이어스 전압을 생성하는 레귤레이터 회로와,
    상기 레귤레이터 회로에 의해 생성된 상기 백 바이어스 전압을 출력 전압으로서 출력 가능한 출력부와,
    상기 제 1 전원 전압과 상기 레귤레이터 회로에 의해 생성된 상기 백 바이어스 전압 중 어느 하나를 상기 출력 전압으로서 선택 가능한 선택부를 구비하고,
    상기 출력부가, 백 바이어스 전압과 상기 제 1 전원 전압 중, 상기 선택부에 의해 선택된 어느 하나를 상기 출력 전압으로서 출력하는 것을 특징으로 하는 바이어스 생성 회로.
  7. 제 6 항에 있어서,
    상기 백 바이어스 전압을 생성하는 기준으로 되는 기준 전압을 생성하는 기준 전압 생성 회로를 구비하는 것을 특징으로 하는 바이어스 생성 회로.
  8. 삭제
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 선택부가, 상기 반도체 장치의 전원 투입시에, 상기 제 1 전원 전압을 상기 출력 전압으로서 선택하는 것을 특징으로 하는 바이어스 생성 회로.
  10. 제 6 항 또는 제 7 항에 있어서,
    상기 레귤레이터 회로가 PMOS 드라이버를 구비하여 구성되어 있는 것을 특징으로 하는 바이어스 생성 회로.
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