JP3704188B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、データ保持モードを有する半導体記憶装置の基板バイアス発生回路の構成に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）は、たとえばノートブック型パーソナルコンピュータなどのようなＰＤＡ（パーソナル・デジタル・アシスタンツ）およびＰＡＧＡＲ（携帯型電話器）などの携帯型機器（携帯型情報端末）の用途に多く用いられている。このような携帯型機器では、電池を電源として動作させるため、低消費電力のデバイスが特に要求される。低消費電力化に対しては種々の方法があるが、消費電力は動作電源電圧の２乗に比例するため、動作電源電圧を低下させる方法が最も効果が大きい。このような観点から、電源電圧が２Ｖという要求も出てきている。電源電圧の減少に伴って、動作特性を維持するために、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のサイズもスケーリング則に沿ってスケールダウンされるが、しきい値電圧をこの電源電圧の減少に伴って低下させるのは、以下に述べるようにサブスレッショルド電流が増大するため通常困難である。
【０００３】
図３３は、ｎチャネルＭＯＳトランジスタのゲート電圧とドレイン電流との関係を示す図である。縦軸にドレイン電流Ｉｄｓを示し、横軸にゲート電圧（ソース電圧を基準とするゲート電圧）Ｖｇｓを示す。ＭＯＳトランジスタのしきい値電圧は、ある量のドレイン電流が流れるときのゲート電圧として規定される。たとえば、１０μｍのゲート幅を有するＭＯＳトランジスタにおいて、１μＡのドレイン電流が流れるときのゲート電圧Ｖｇｓがしきい値電圧Ｖｔｈとして規定される。図３３においては、ドレイン電流Ｉ０が流れるときのゲート電圧Ｖｇｓがそれぞれしきい値電圧Ｖｔｈ１（曲線Ｉ）およびしきい値電圧Ｖｔｈ２（曲線ＩＩ）として規定される。ＭＯＳトランジスタにおいては、そのゲート電圧Ｖｇｓがしきい値電圧以下となると、ドレイン電流Ｉｄｓは指数関数的に低下するが（図３３においては対数目盛のため直線的に低下している）、そのゲート電圧Ｖｇｓが０Ｖとなってもドレイン電流Ｉｄｓは０Ｖにはならない。
【０００４】
ＭＯＳトランジスタのしきい値電圧をＶｔｈ１からＶｔｈ２へ低下させると、このＭＯＳトランジスタの特性曲線は、曲線Ｉから曲線ＩＩへ移行する。このとき、ゲート電圧Ｖｇｓが０Ｖのときに流れる電流（サブスレッショルド電流）は、Ｉ１からＩ２へと増加する。したがって、単純にしきい値電圧を低下させるとサブスレッショルド電流が増加し、消費電流が多くなるという問題が生じる。ｐチャネルＭＯＳトランジスタの特性は、この図３３のゲート電圧Ｖｇｓの符号を反転することにより得られ、同様の問題が生じる。
【０００５】
たとえば、１６ＭＤＲＡＭを用いて行なった実験によると、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタ両者のしきい値電圧の絶対値を約０．４Ｖまで小さくすると、待機時（チップ非活性化時）に消費される電源電流が、電源電圧が２Ｖにおいて５００μＡ程度までに増大する。実際の使用時において、ＤＲＡＭをデータ保持モードとしてのセルフリフレッシュモードに設定してＤＲＡＭ内部においてリフレッシュを行ないながら、ＤＲＡＭが待機状態に保持される。このようなデータ保持モード時においては、待機電流（待機時に消費される電源電流）にさらに５０μＡ程度のリフレッシュ電流（リフレッシュ時に消費される電流）が加えられる。一般に、携帯機器においては、データ保持モードにおいては、セルフリフレッシュ動作を行なった際のリフレッシュ電流を考慮しての待機電流が通常１００μＡ程度以下とすることが要求されている。このような、待機状態（スタンバイサイクル）におけるサブスレッショルド電流の抑制を図る構成が、たとえば特開平６−２８８４７号公報に開示されている。
【０００６】
図３４は、従来の半導体記憶装置の全体の構成を概略的に示す図である。図３４において、半導体記憶装置ＰＳＲは、メモリアレイおよび周辺回路を含む内部回路ＬＣと、この内部回路ＬＣが形成される基板領域（ウェルおよび基板両者を含む）へバイアス電圧ＶＢＢおよびＶＷＢを供給するバイアス発生回路ＶＢＧと、外部からのデータ保持モード指示信号ＺＲＦおよび電源電圧ＶＣＣに従ってデータ保持モードが指定されたことを検出するデータ保持モード検出回路ＤＲＤと、データ保持モード検出回路ＤＲＤからの保持モード検出信号ＤＲＭの活性化に従って、バイアス発生回路ＶＢＧが発生するバイアス電圧ＶＢＢおよびＶＷＢの絶対値を大きくするバイアス制御回路ＶＢＣを含む。
【０００７】
内部回路ＬＣは、Ｐ型基板領域に形成されるｎチャネルＭＯＳトランジスタと、Ｎ型基板領域に形成されるｐチャネルＭＯＳトランジスタを含む。データ保持モード検出回路ＤＲＤは、保持モード指示信号ＺＲＦが所定期間Ｌレベルに保持されるかまたは電源電圧ＶＣＣが所定の電圧レベル以下に設定されると、データ保持モードが指定されたと判定する。バイアス発生回路ＶＢＧは、負のバイアス電圧ＶＢＢをＰ型基板領域へ印加し、正のバイアス電位ＶＷＢをＮ型基板領域へ印加する。次のこの図３４に示す半導体装置の動作を図３５に示す波形図を参照して説明する。
【０００８】
ノーマルモード（通常動作モード）においては、電源電圧ＶＣＣはたとえば５Ｖの電圧レベルに保持されている。この状態においては、保持モード指示信号ＺＲＦは非活性状態のＨレベルにあり、データ保持モード検出回路ＤＲＤからの保持モード検出信号ＤＲＭはＬレベルの非活性レベルにある。この状態においては、バイアス発生回路ＶＢＧからの基板バイアス電圧ＶＢＢは−３・Ｖｔｈｎの電圧レベルに保持され、また基板バイアス電圧ＶＷＢは、電源電圧ＶＣＣレベルに保持される。ここでＶｔｈｎは、ｎチャネルＭＯＳトランジスタのしきい値電圧を示す。
【０００９】
時刻Ｔ０において、データ保持モードが指定されると電源電圧ＶＣＣが３Ｖのレベルに低下される。このデータ保持モードの検出は、保持モード指示信号ＺＲＦが所定期間Ｌレベルに設定されるかまたは電源電圧ＶＣＣの電位レベルの低下をデータ保持モード検出回路ＤＲＤが検出することにより行なわれる。このデータ保持モードに入ると、時刻Ｔ０において、データ保持モード検出回路ＤＲＤからの保持モード検出信号ＤＲＭがＨレベルの活性状態とされ、応じてバイアス制御回路ＶＢＣからのバイアス制御信号ＶＣＬが活性状態とされる。バイアス発生回路ＶＢＧは、このバイアス制御信号ＶＣＬに従って、バイアス電圧ＶＢＢを−４・Ｖｔｈｎの電位レベルに低下させ、一方、バイアス電圧ＶＷＢをＶＣＣ＋２・｜Ｖｔｈｐ｜の電圧レベルに上昇させる。ここで、Ｖｔｈｐは、ｐチャネルＭＯＳトランジスタのしきい値電圧を示す。
【００１０】
バイアス電圧ＶＢＢおよびＶＷＢは、それぞれ、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのバックゲート電位となる。ＭＯＳトランジスタにおいて、バックゲートの電位の絶対値が大きくなると、ＭＯＳトランジスタのしきい値電圧の絶対値が大きくなる。このバイアス電圧ＶＢＢおよびＶＷＢの絶対値を大きくし、応じてｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのそれぞれのしきい値電圧の絶対値を大きくすることにより、これらのＭＯＳトランジスタのサブスレッショルド電流を低減する。
【００１１】
時刻Ｔ１において、データ保持モードからノーマルモードへ復帰すると、電源電圧ＶＣＣが再び５Ｖの電圧レベルに復帰し、データ保持モード検出信号ＤＲＭが非活性状態のＬレベルとされる。応じてバイアス電圧ＶＢＢが再び−３・Ｖｔｈｎの電圧レベルに上昇し、一方バイアス電圧ＶＷＢが、電源電圧ＶＣＣの電圧レベルに復帰する。
【００１２】
ノーマルモード時において、バイアス電圧ＶＢＢおよびＶＷＢの絶対値を小さくすることにより、ＭＯＳトランジスタのしきい値電圧の絶対値を小さくし、応じて通常動作モード時における半導体記憶装置の必要とされる動作特性を実現する。
【００１３】
【発明が解決しようとする課題】
前述の先行技術文献特開平６−２８８４７号公報においては、データ保持モード時において、バイアス電圧の絶対値を大きくして、応じてＭＯＳトランジスタのしきい値電圧の絶対値を大きくすることにより、サブスレッショルド電流の低減を図っている。この先行技術文献は、動作温度が上昇した場合のサブスレッショルド電流の増加を問題にしており、たとえば２．０Ｖのような低電源電圧で動作する半導体記憶装置における高速動作性を確保するためのＭＯＳトランジスタのしきい値電圧を小さくすることについては考慮していない。しかも、この図３４に示す構成においては、データ保持モード時においては、内部回路ＬＣが形成される基板領域全体に印加されるバイアス電圧ＶＢＢおよびＶＷＢが変化しているため、ダイナミック型半導体記憶装置特有の問題が生じる。
【００１４】
図３６は、図３４に示す内部回路の部分断面構造を示す図である。図３６において、周辺回路部およびメモリアレイ部は、Ｐ型半導体基板９００上に形成される。周辺回路部は、この半導体基板９００表面に形成されるＮ型ウェル９０１およびＰ型ウェル９０６に形成され、メモリアレイ部は、Ｐ型半導体基板９００表面にこのＰウェル９０６と離れて形成されるＰウェル９２０上に形成される。この構成は、通常ツィンウェル構造と呼ばれる。
【００１５】
Ｎウェル９０１は、高濃度Ｎ型不純物領域（Ｎ＋領域）９０２を介してバイアス電圧ＶＷＢを受ける。このＮウェル９０１表面に、互いに間をおいて高濃度Ｐ型不純物領域（Ｐ＋領域）９０３および９０４が形成され、かつＰ＋領域９０３および９０４の間のチャネル領域上にゲート絶縁膜（図示せず）を介してゲート電極９０５が形成される。このＰ＋不純物領域９０３および９０４およびゲート電極９０５によりｐチャネルＭＯＳトランジスタが形成される。Ｐウェル９０６は特に設けられなくてもよく、Ｐ型半導体基板９００と電気的に接続される。
【００１６】
Ｐウェル９０６表面に、Ｎ＋領域９０８および９０９が間をおいて形成され、かつＮ＋領域９０８および９０９の間のチャネル領域上に図示しないゲート絶縁膜を介してゲート電極９１０が形成される。Ｎ＋領域９０８、９０９およびゲート電極層９１０により、ｎチャネルＭＯＳトランジスタが形成される。図３６において、Ｐ＋領域９０３は電源電圧ＶＣＣを受け、Ｎ＋領域９０８が接地電圧ＶＳＳを受ける。Ｐ＋領域９０４およびＮ＋領域９０９が相互接続され、また、ゲート電極９０５および９１０が相互接続される。これにより、入力信号ＩＮを反転して出力信号ＯＵＴを生成するＣＭＯＳインバータが実現される。
【００１７】
メモリアレイ部においては、Ｐウェル（またはＰ型半導体層）９２０は、Ｐ＋領域９２１を介してバイアス電圧ＶＢＢを受ける。このＰウェル９２０表面に、Ｎ＋領域９２２および９２３が間をおいて形成され、このＮ＋領域９２２および９２３間のチャネル領域上に図示しないゲート絶縁膜を介してゲート電極層９２６が形成される。Ｎ＋領域９２３には、導電層９２４が電気的に接続され、この導電層９２４上に、キャパシタ絶縁膜（図示せず）を介して導電層９２５が形成される。Ｎ＋領域９２２はビット線ＢＬに接続され、ゲート電極層９２６はワード線ＷＬに接続され、導電層９２５は、一定のセルプレート電圧ＶＣＰを受ける。このメモリアレイ部においてＮ＋領域９２２および９２３およびゲート電極９２６によりメモリセルのアクセストランジスタが形成され、Ｎ＋領域９２３および導電層９２４および９２５により、データ格納用のキャパシタが形成される。
【００１８】
図３７は、この図３６に示すメモリアレイ部の電気的等価回路を示す図である。図３７において、メモリセルは、ワード線ＷＬに接続されるゲートと、ビット線ＢＬに接続される一方導通ノードと、ストレージノードＳＮに接続される他方導通ノードを有するｎチャネルＭＯＳトランジスタＭＱと、ストレージノードＳＮとセルプレート電圧ＶＣＰ印加ノードとの間に接続されるキャパシタＣｇと、ストレージノードＳＮとバイアス電位ＶＢＢ印加ノードとの間に接続されるキャパシタＣｊを含む。ＭＯＳトランジスタＭＱは、図３６のＮ＋領域９２２および９２３ならびにゲート電極９２６の構成に対応する。キャパシタＣｇは、導電層９２４および９２５で構成されるキャパシタに対応する。キャパシタＣｊは、Ｎ＋領域９２３とＰウェル９２０の間に形成される接合容量に対応する。この基板バイアス電圧ＶＢＢはまた周辺回路のＭＯＳトランジスタＰＨのバックゲートへも印加される。この周辺回路のトランジスタＰＨは、図３６において、Ｎ＋領域９０８、９０９およびゲート電極９１０で構成されるトランジスタに対応する。ダイナミック型半導体記憶装置においては、ストレージノードＳＮに電荷の形態で、情報が格納される。
【００１９】
データ保持モードにおいて、ダイナミック型半導体記憶装置においては、周期的に記憶データのリフレッシュが行なわれる。すなわち、ワード線ＷＬが選択状態とされ、ＭＯＳトランジスタＭＱを介してビット線ＢＬへストレージノードＳＮに格納された電荷を読出し、図示しないセンスアンプにより増幅し、再び増幅したビット線電位をストレージノードＳＮへ書込む。データ保持モードにおいて、基板バイアス電圧ＶＢＢの絶対値が大きくされると、ＭＯＳトランジスタＭＱのしきい値電圧Ｖｔｈｎが大きくなる。この場合、ストレージノードＳＮにＨレベルのデータが格納されている場合、ＭＯＳトランジスタＭＱのしきい値電圧損失の影響により、ビット線ＢＬ上に読出される読出電圧が小さくなり、センスアンプの動作マージン（正確にセンス動作を行なうことのできる電圧差）が小さくなる。したがってこの状態においては、正確に記憶データのリフレッシュを行なうことができなくなる問題が生じる。
【００２０】
また、図３８（Ａ）に示す時刻Ｔ０において、ノーマルモードからデータ保持モードへ移行するとき、基板バイアス電圧ＶＢＢの絶対値が大きくされると、すなわち基板の電位レベルが低下すると、キャパシタＣｊの容量結合によりストレージノードＳＮの電位が低下する（ＭＯＳトランジスタＮＱはオフ状態にあり、ストレージノードＳＮはフローティング状態にある）。したがって、ストレージノードＳＮにＨレベルのデータが格納されている場合、その正電荷量が小さくなりＨレベルデータの電位レベルが低下し、応じて、図３８（Ｂ）に示すリフレッシュ動作時におけるビット線ＢＬの読出電圧が小さくなり、同様、センスマージン（読出動作マージン）が小さくなる。
【００２１】
図３８（Ａ）の時刻Ｔ１において、データ保持モードからノーマルモードへ復帰するとき、基板バイアス電圧ＶＢＢの絶対値が小さくされる。すなわち、基板バイアス電圧ＶＢＢは正の方向へ変化する。このとき、キャパシタＣｊの容量結合により、ストレージノードＳＮの電位が上昇する。ストレージノードＳＮにＬレベルデータが格納されている場合には、Ｌレベルデータの電位が上昇し、ノーマルモード時におけるこのメモリセルの記憶データの読出電圧が小さくなり（図３８（Ｂ）参照）、Ｌレベルデータのセンスマージンが小さくなり、ノーマルモード時において正確にデータを読出すことができなくなるという問題が生じる。読出電圧は、図３８（Ｂ）に示すように、ビット線ＢＬは、通常中間電位（セルプレート電圧ＶＣＰと同じ電圧レベル）にプリチャージされており、Ｈレベルデータを読出す際のビット線電圧は、この中間電圧よりも高くなり、Ｌレベルデータ読出時のＬ読出電圧は、この中間電圧レベルとビット線ＢＬ上に現れる電圧の差である。Ｈレベルデータの電位が低くなれば、Ｈ読出電圧が小さくなり、またＬレベルデータの電位が上昇すれば、Ｌ読出電圧は小さくなる。特に、電源電圧ＶＣＣが２．０Ｖと小さくされると、この読出電圧の変動は大きな影響を及ぼす。すなわち、読出電圧ΔＶは、次式で表わされるため、正常な場合での読出電圧ΔＶの値も小さくなるためである。
【００２２】
ΔＶ＝±（Ｃｓ・ＶＣＣ／２）（１／（ＣＳ＋ＣＢ））
ここで、ＣＳは、メモリセルのキャパシタ（キャパシタＣｇおよびＣｊの並列体）の容量値を示し、ＣＢはビット線容量を示す。符号±は、Ｈ読出電圧およびＬ読出電圧を示す。
【００２３】
それゆえ、この発明の目的は、低電源電圧の半導体記憶装置においても、記憶データに影響を及ぼすことなく消費電流を低減することである。
【００２４】
この発明の他の目的は、データ保持モード時における消費電流をメモリセル記憶データに悪影響を及ぼすことなく低減することのできるダイナミック型半導体記憶装置を提供することである。
【００２５】
【課題を解決するための手段】
請求項１に係る発明は、各々がその記憶データがリフレッシュされる複数のダイナミック型メモリセルが配置されるメモリセルアレイと、このメモリセルアレイが形成される基板領域へ一定のバイアス電位を供給するアレイバイアス手段と、メモリセルアレイを選択状態に駆動するための周辺回路と、この周辺回路が形成される基板領域へバイアス電位を供給するための周辺バイアス手段とを含む。データ保持モード指示信号は、活性化時、該アブアクセスを停止してかつ内部でメモリセルの記憶データのリフレッシュを指示する。この周辺バイアス手段は、データ保持モード指示信号の活性化時、周辺バイアス手段の供給するバイアス電圧の絶対値をデータ保持モード指示信号の非活性化時のそれよりも大きくするためのバイアス手段を含む。
【００２６】
請求項２に係る半導体記憶装置は、周辺バイアス手段が、電源電圧よりも絶対値の大きい電圧を発生するバイアス発生手段と、データ保持モード指示信号の活性化時、このバイアス発生手段の発生する電圧を選択しかつデータ保持モード指示信号の非活性化時電源電圧を選択し、この選択した電圧を周辺回路が形成される基板領域へ供給するバイアス制御手段としての選択手段を含む。
【００２７】
請求項３に係る半導体記憶装置は、周辺回路が、第１導電型の半導体層表面に形成される第１のウェル表面に形成される第２のウェルに形成されるトランジスタ素子を含む。第１のウェルは、第２導電型を有しかつ電源電圧にバイアスされる。第２のウェルは第１導電型を有しかつ周辺バイアス手段からのバイアス電圧を受ける。
【００２８】
請求項４に係る半導体記憶装置は、周辺回路が第１導電型の第１の絶縁ゲート型電界効果トランジスタと第２導電型の第２の絶縁ゲート型電界効果トランジスタとを含み、周辺バイアス手段が、第１の絶縁ゲート型電界効果トランジスタが形成される基板領域へ印加される第１のバイアス電圧を生成する手段と、第２の絶縁ゲート型電界効果トランジスタが形成される基板領域へ印加される第２のバイアス電圧を生成する手段とを含む。バイアス制御手段は、データ保持モード指示信号の活性化に応答して第１および第２のバイアス電圧の絶対値を大きくする手段を含む。
【００２９】
請求項５に係る半導体記憶装置は、請求項４の装置において、第１の絶縁ゲート型電界効果トランジスタは、第１導電型の半導体層の表面に形成されかつ第１のバイアス電圧が供給される第２導電型の第１のウェル内に形成される。第２の絶縁ゲート型電界効果トランジスタは、半導体層表面に第１のウェルと離れて形成される第２のウェルの表面に形成される第３のウェル内に形成される。第２のウェルは第２導電型を有しかつ第１の電源電圧が供給される。第３のウェルは、第１導電型を有しかつ第２のバイアス電圧が供給される。第１のバイアス電圧は絶対値が第１の電源電圧以上であり、第２のバイアス電圧は絶対値が第２の電源電圧以上である。
【００３０】
請求項６に係る半導体記憶装置は、請求項１の装置の周辺バイアス手段が、周期的にクロック信号を生成するクロック発生手段と、このクロック信号に応答してチャージポンプ動作を行なって基準電圧を発生する基準電圧発生手段と、クロック信号に応答して比較制御信号を生成する制御信号発生手段と、この比較制御信号に応答して活性化され、基準電圧と出力ノードの電圧とを比較し、その比較結果を示す信号を出力する比較手段と、この比較手段の比較結果が、基準電圧の絶対値が出力ノードの電圧の絶対値よりも大きいことを示すとき活性化され、周期的に繰返し信号を発生する繰返し信号発生手段と、この繰返し信号発生手段からの繰返し信号に従ってチャージポンプ動作を行なって出力ノードへバイアス電圧を出力するバイアス発生手段とを含む。
【００３１】
請求項７に係る半導体記憶装置は、請求項６の装置において、クロック信号に応答してチャージポンプ動作を行なって出力ノードへ電荷を供給する、バイアス発生手段の電荷供給量よりも小さな電荷供給力を有する第１のバイアス保持手段と、メモリセルの選択動作開始指示信号に応答してチャージポンプ動作を行なって出力ノードへ電荷を供給する、第１のバイアス保持手段の電荷供給力よりも大きな電荷供給力を有する第２のバイアス保持手段をさらに備える。
【００３２】
請求項８に係る半導体記憶装置は、請求項６の装置の制御信号発生手段が、クロック信号に応答して、互いに異なる期間に活性状態とされる第１および第２の制御信号を発生する手段を含み、比較手段が、第１の制御信号の活性化に応答して第１および第２のノードを所定電位にプリチャージするプリチャージ手段と、基準電位と出力ノードの電位とを比較し、両者の差に応じた電流を第１および第２のノードへ供給する比較段と、第２の制御信号の活性化に応答して活性化され、第１および第２のノードの電位を差動的に増幅して比較結果を示す信号を出力する差動増幅段を含む。
【００３３】
請求項９に係る半導体記憶装置は、請求項８の比較段が、電源ノードと第１のノードとの間に結合されかつ基準電位をゲートに受ける第１の絶縁ゲート型電界効果トランジスタと、第１のノードの電位を受けるように結合されかつこの第１のノードの電位に応答して電源ノードと第１のノードとの間の第１の絶縁ゲート型電界効果トランジスタを介しての電流経路を遮断するための第１の遮断手段と、電源ノードと第２のノードとの間に結合されかつ出力ノード上の電位をゲートに受ける第２の絶縁ゲート型電界効果トランジスタと、第２のノードの電位を受けるように結合され、この第２のノード上の電位に応答して電源ノードと第２のノードとの間の第２の絶縁ゲート型電界効果トランジスタを介しての電流経路を遮断する第２の遮断手段とを含む。
【００３４】
請求項１０に係る半導体記憶装置は、請求項２の装置において、電源電圧が、一方動作電源電圧としての第１の電源電圧と他方動作電源電圧としての第２の電源電圧とを含み、選択手段が、データ保持モード指示信号をバイアス電位と第１の電源電圧のレベルの信号に変換しかつ互いに相補な第１および第２の選択信号を生成するレベル変換手段と、このレベル変換手段からの第１の選択信号の活性化に応答して導通し、バイアス電位を出力ノードへ伝達する第１の絶縁ゲート型電界効果トランジスタと、レベル変換手段からの第２の選択信号の活性化に応答して導通し、第２の電源電圧を出力ノードへ伝達する第２の絶縁ゲート型電界効果トランジスタを含む。この第２の絶縁ゲート型電界効果トランジスタのバックゲート電極は、バイアス電位発生手段からのバイアス電位を受けるように結合される。この出力ノードから周辺回路が形成される基板領域へのバイアス電圧が供給される。
【００３５】
請求項１１に係る半導体記憶装置は、請求項４の装置において、第１のバイアス電圧が２．０Ｖの正の電源電圧以上の電圧レベルを有し、かつ第２のバイアス電圧が接地電圧以下の電圧レベルを有する。
【００３６】
メモリセルアレイ部へは固定的に一定のバイアス電位をノーマルモード時およびデータ保持モード時いずれにおいても供給し、周辺回路が形成される基板領域へはデータ保持モード指示信号が活性状態とされるデータ保持モード時において、データ保持モード指示信号が非活性状態とされるノーマルモード時のバイアス電圧の絶対値よりも大きな絶対値のバイアス電圧が供給される。これにより、この周辺回路に形成されるトランジスタ素子のバックゲート効果により、トランジスタ素子のしきい値電圧の絶対値が大きくなり、サブスレッショルド電流を抑制する。一方、メモリセルアレイ領域のバイアス電位は一定であるため、ノーマルモード時からデータ保持モード時への移行時およびデータ保持モード時からノーマルモード時への移行時におけるメモリセルキャパシタのストレージノードの電位の変化が抑制される。
【００３７】
【発明の実施の形態】
［基本動作説明］
図１は、この発明の実施の形態に従う半導体記憶装置の基本的動作を説明するためのタイミング図である。以下の説明においては、ＤＲＡＭが半導体記憶装置の一例として示されるが、本発明はデータ保持モードを有する任意の半導体記憶装置に対し適用可能である。
【００３８】
図１において、時刻ｔ０において、ロウアドレスストローブ信号／ＲＡＳがＨレベルの状態で、コラムアドレスストローブ信号／ＣＡＳがＬレベルに立下がり、次いで約１０ｎｓ（ナノ秒）の後の時刻ｔ１において、ロウアドレスストローブ信号／ＲＡＳが立下がり、／ＣＡＳビフォー／ＲＡＳ（ＣＢＲ）リフレッシュモードが設定される。このＣＢＲリフレッシュモードが設定されると、ロウアドレスストローブ信号／ＲＡＳの立下がりに応答して、内部で、メモリセルのリフレッシュ動作が実行される（ＣＢＲリフレッシュ）。
【００３９】
ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳがともに１００μｓ（マイクロ秒）の間Ｌレベルに保持されると、時刻ｔ２において、セルフリフレッシュ活性化信号（ＳＥＬＦ）が活性状態とされ、この半導体記憶装置はデータ保持モードとしてのセルフリフレッシュモードに入る。この時刻ｔ２以前においては、周辺回路のｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタの基板電位は、一方の動作電源電圧である電源電圧ＶＣＣレベルに保持され、また周辺回路のｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタの基板電位は、他方電源電位である接地電位０Ｖ（ＧＮＤ）レベルに保持されている。メモリセルが形成されるアレイ基板領域の電位ＶＢＢは、所定の負電位レベルに保持される。
【００４０】
時刻ｔ２において、セルフリフレッシュ活性化信号（ＳＥＬＦ）が活性化されると、周辺回路のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの基板電位が変更される。この時刻ｔ２から数十ｎｓないし数百ｎｓ後の時刻ｔ３において、ＰＭＯＳトランジスタの基板電位が電源電位ＶＣＣからそれより高い電位ＶＰＢに変化して安定化され、また周辺ＮＭＯＳトランジスタの基板電位が接地電位０Ｖから負の電位ＶＮＢへの変化が完了して安定化する。これにより、周辺回路のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの基板電位の絶対値が大きくなり、これらのしきい値電圧の絶対値が大きくなる。これにより、周辺回路におけるサブスレッショルド電流が抑制され、低電力動作が可能になる。メモリセルが形成されるアレイ基板電位は、このセルフリフレッシュモードにおいても、一定のバイアス電圧ＶＢＢに保持される。したがってメモリセルのストレージノードの電位は変化せず、記憶電荷に応じた電位を安定に保持する。
【００４１】
このセルフリフレッシュモードにおいて、所定期間ごとにリフレッシュが実行される。
【００４２】
時刻ｔ４において、ロウアドレスストローブ信号／ＲＡＳが立上がると、数十ｎｓないし百数十ｎｓ後の時刻ｔ６において、セルフリフレッシュ活性化信号（ＳＥＬＦ）が非活性状態とされ、この半導体記憶装置が、セルフリフレッシュモードからノーマルモードへ移行する。この時刻ｔ４から時刻ｔ５の時間が設けられているのは、時刻ｔ４において、ロウアドレスストローブ信号／ＲＡＳがＨレベルへ立上がったとき、内部でリフレッシュ動作が行なわれている可能性があり、このリフレッシュ動作を確実に完了させる必要があるためであり、時刻ｔ４と時刻ｔ５の間の時間は、最大、リフレッシュの１動作サイクル（百数十ｎｓ）に設定される。
【００４３】
この時刻ｔ５において、セルフリフレッシュ活性化信号（ＳＥＬＦ）が非活性状態とされると、周辺回路の基板電位が切換えられ、周辺Ｐ（ｐチャネル）ＭＯＳトランジスタの基板電位が低下し始め、周辺Ｎ（ｎチャネル）ＭＯＳトランジスタの基板電位が上昇し始める。
【００４４】
時刻ｔ５から数十ｎｓないし数百ｎｓ経過した時刻ｔ７において、周辺ＰＭＯＳトランジスタの基板電位が電位ＶＰＢから電源電位ＶＣＣに変化して安定化され、一方、周辺ＮＭＯＳトランジスタの基板電位が、電位ＶＮＢから接地電位０Ｖへの変化が完了する。これにより、周辺回路のトランジスタのしきい値電圧の絶対値が小さくされ、高速動作が可能になる。メモリセルアレイ基板の電位は、変化せず一定のバイアス電圧ＶＢＢを保持している。
【００４５】
たとえば、現在一般に用いられているＤＲＡＭの電源電圧は３．３Ｖであり、このようなＤＲＡＭで使用されるＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのそれぞれのしきい値電圧ＶＴＮおよびＶＴＰの大きさは、ＶＴＮ＝｜ＶＴＰ｜＝０．７Ｖ程度である。一方、携帯機器などの低電力化が要求される装置においては、２．０Ｖ程度の電源電圧が要求される。電源電圧２．０Ｖと仮定したとき、ＤＲＡＭの動作速度の確保およびしきい値電圧の製造パラメータの変動に起因するばらつきに対する動作安定度の確保の観点から、しきい値電圧の絶対値は、電源電圧の低下に比例して、０．７・２．０／３．３＝０．４２Ｖ程度まで小さくするのが望ましい。たとえば、１６ＭＤＲＡＭを使って実験したところ、ＶＴＮ＝｜ＶＴＰ｜＝０．７ＶのＭＯＳトランジスタを使用する場合、電源電圧が３．３Ｖから２．０Ｖに低下した場合、動作速度が約１．５倍遅くなるのが見られた。電源電圧に対するしきい値電圧の影響が大きく、ＭＯＳトランジスタの充放電開始時点は、信号振幅が小さくされても、信号の変化の開始タイミングが相対的に遅くなるためである。また、ＭＯＳトランジスタが飽和領域で動作する場合、ドレイン電流が、ゲート電圧としきい値電圧の絶対値の差の２乗に比例するため、応じて充放電電流が小さくなり、信号を高速で変化させることができなくなるためである。
【００４６】
また１６ＭＤＲＡＭを用いた実験によれば、しきい値電圧の絶対値が０．７ＶのＭＯＳトランジスタを用いたＤＲＡＭにおいては、電源電圧が３．３Ｖにおいて、待機時（チップ非活性化時）の電源電流が１０μＡ程度であるが、一方しきい値電圧の絶対値を０．４Ｖまで小さくした場合、電源電圧が２Ｖにおいても、待機時の電源電流が５００μＡ程度まで増大する。実際の使用時には、ＤＲＡＭをデータ保持モードであるセルフリフレッシュモードに設定し、内部で周期的にメモリセルデータのリフレッシュを行ないながら、このＤＲＡＭのチップは待機状態に保持される。したがってリフレッシュが行なわれる場合、待機時の電源電流にさらにリフレッシュ動作時に消費される約５０μＡ程度のリフレッシュ電流が加えられる。一般に、携帯機器においては、データ保持モード時において、セルフリフレッシュ動作を行なった場合での待機電流は、通常１００μＡ程度以下が仕様として要求される。
【００４７】
したがって図１に示すように、ノーマルモード（セルフリフレッシュ活性状態以外の動作時）において、周辺回路のＭＯＳトランジスタの基板バイアスを浅くし、これらの周辺ＭＯＳトランジスタのしきい値電圧の絶対値を約０．４Ｖ程度とし、ＤＲＡＭがデータ保持モードとしてのセルフリフレッシュモードに入ったときに、その基板電位の絶対値を大きくして、周辺ＭＯＳトランジスタのしきい値電圧の絶対値を約０．７Ｖと大きくする。ＤＲＡＭは、通常動作時（データの外部読出しおよび書込みが行なわれるアクセス動作時）は、論理ゲート１段当たりの遅延時間が、５００ｐｓ（ピコ秒）〜１ｎｓ程度とする高速動作が要求される（高速アクセスを実現するため）。この場合、周辺回路のＭＯＳトランジスタのしきい値電圧の絶対値を小さくして、高速動作という要求を満たす。一方、外部アクセスが行なわれず、データ保持動作のみが行なわれるセルフリフレッシュモード時においては、内部でのリフレッシュ周期は、約百数十μｓと、通常動作時のサイクルタイム（１回のアクセスに要求される時間）より千倍程度長いため、周辺回路のＭＯＳトランジスタのしきい値電圧の絶対値を大きくし、その回路の遅延時間が１．５倍程度大きくされたとしても、何ら問題は生じず、内部で確実にメモリセルデータのリフレッシュが実行される。このリフレッシュ電流の大部分は、ビット線充放電のために消費される電流であるが、５０μＡ＋１０μＡ＜１００μＡであり、十分データ保持モード時の電源電流の要求を満足することができる。
【００４８】
通常動作時においては、データの入出力が行なわれ、その電源電流値が５０〜１００ｍＡ程度流れるが、周辺ＭＯＳトランジスタのしきい値電圧の絶対値を小さくしても、その電源電流の増加は数ｍＡ程度であり、このしきい値電圧の絶対値の低下に伴う電源電流の増加は、動作時の電源電流に対する及ぼす影響は極めて小さい。
【００４９】
図１に示すように、周辺回路のＭＯＳトランジスタの基板電位変化（安定化）に時間を要するのは以下の理由による。周辺回路の基板領域（周辺回路のＭＯＳトランジスタが形成される領域（ウェルまたは半導体層））は、ＭＯＳトランジスタのバックゲート電極とされており、したがって基板領域には比較的大きな寄生容量が存在する（ＰＮ接合容量）。このため、基板電位変更に数十ｎｓないし数百ｎｓの時間が要するが、一般的に、通常動作モードからセルフリフレッシュモードへの移行時またはこの逆にセルフリフレッシュモードから通常動作モードへ移行する期間が長くなっても、実使用上何ら問題は生じず、このバックゲート電圧（基板電位）の変更に要する時間は問題とならない。通常動作モードからセルフリフレッシュモード移行時においては、基板電位が安定化してからリフレッシュ動作を行なうように構成すればよく、またセルフリフレッシュモードからノーマルモード移行時においては、同様基板電位が安定化してからアクセスを行なうように仕様で定めておけばよいためである。
【００５０】
したがって、図１に示すように、データ保持モードであるセルフリフレッシュモード時において、周辺回路ＮＯＳトランジスタのバックゲート電圧の絶対値を大きくし、そのしきい値電圧の絶対値を大きくし、一方、通常動作モード時においては、この周辺回路のＭＯＳトランジスタのバックゲート電圧（基板電位）の絶対値を小さくしてそのしきい値電圧を小さくすることにより、電源電圧３．３ＶのＤＲＡＭと同程度の動作速度で、かつより少ない待機時の消費電力を実現することができる。一方、メモリセルアレイの基板電位は、固定されているため、メモリセルのストレージノードの電位の変化はなく、読出電圧の損失が生じず、正確にリフレッシュ動作を行ない、データを保持することができる。
【００５１】
［しきい値電圧とバックゲート電圧との関係］
図２は、ＮＭＯＳトランジスタのしきい値電圧Ｖｔｈのバックゲートとソース間の電位差ＶＢＳに対する変化を概略的に示す図である。ＮＭＯＳトランジスタのしきい値電圧Ｖｔｈは次式（１）で与えられる。
【００５２】
【数１】

【００５３】
式（１）において、ＶＢＳはソース電位を基準とするバックゲート電位、Ｋは基板効果定数、φＦは基板表面ポテンシャル、ＶＴＨ０は、ＶＢＳ＝０Ｖのときのしきい値電圧である。この図２に示すグラフから明らかなように、ＮＭＯＳトランジスタにおいて、バックゲート電圧ＶＢＳが負の方向に大きくなるとしきい値電圧Ｖｔｈが大きくなる。今、たとえばＮＭＯＳトランジスタのゲート領域（チャネル領域）へのイオン注入量の制御等により、ＶＢＳ＝０Ｖのときのしきい値電圧ＶＴＨ０が０．７Ｖと０．３８Ｖの２種類のＭＯＳトランジスタを形成し、しきい値電圧ＶＴＨ０が０．７ＶのＮＭＯＳトランジスタのバックゲート電圧ＶＢＳを０Ｖとし、しきい値電圧ＶＴＨ０＝０．３８ＶのＮＭＯＳトランジスタのバックゲートへは、０Ｖまたは−１．４Ｖの電圧を与えた場合を想定する。しきい値電圧ＶＴＨ０が０．７ＶのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈは、そのバックゲート電圧ＶＢＳが０Ｖであり、常に０．７Ｖに固定される。一方、しきい値電圧ＶＴＨ０＝０．３８ＶのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈは、バックゲート電圧ＶＢＳが０Ｖのときには、０．３８Ｖとなり、一方バックゲート電圧が−１．４Ｖの場合には、約０．７Ｖのしきい値電圧となる。
【００５４】
したがって、ＤＲＡＭの動作速度を決定する周辺回路のＮＭＯＳトランジスタのバックゲート電圧ＶＢＳは、通常動作時において、ＶＢＳ＝０Ｖ、待機時（データ保持モード時：セルフリフレッシュモード時）においては、ＶＢＳ＝−１．４Ｖとすることにより、通常動作時における高速動作および待機時における低電力動作をともに実現することができる。
【００５５】
ＤＲＡＭにおいて、動作速度を決定するのは、主に周辺回路である。このＮＭＯＳトランジスタのバックゲート電圧としきい値電圧の関係は、また、ＰＭＯＳトランジスタについても成立する。ＰＭＯＳトランジスタの場合には、バックゲート電圧が正の方向に大きくなると、そのしきい値電圧が小さくなる（より負の値をとる）。したがって、周辺回路の構成要素であるＰＭＯＳトランジスタおよびＮＭＯＳのバックゲート電圧すなわち基板バイアス電圧を通常動作時よりもデータ保持モード時にその絶対値を大きくすることにより、通常動作時における高速動作およびデータ保持モード時における低消費電力を実現することができる。
【００５６】
［セルフリフレッシュモードの設定］
前述のごとく、データ保持のためには、セルフリフレッシュモードが用いられる。以下に述べるように、情報保持動作のみが行なわれる際の電力消費をできるだけ小さくする方法として、セルフリフレッシュモードを用いるのが有効である。セルフリフレッシュモードは、ＣＢＲ条件により設定される。ロウアドレスストローブ信号は、ＤＲＡＭのメモリセル選択動作を指定し、かつこのＤＲＡＭの内部が選択状態にある期間を決定する。コラムアドレスストローブ信号／ＣＡＳは、ＤＲＡＭの列アドレス信号の取込タイミングおよび、列選択動作を制御するタイミングを与え、さらに、通常動作モード時（ノーマルモード時）、外部データの書込および読出タイミングを決定する信号として用いられる。
【００５７】
セルフリフレッシュモードにおいては、リフレッシュアドレス（リフレッシュされるべき行を指定するアドレス）が内蔵のアドレスカウンタから発生され、かつさらにリフレッシュタイミング（メモリセルデータのリフレッシュを行なうタイミング）も内蔵のタイマにより生成される。したがって、外部のたとえばＤＲＡＭコントローラから周期的にリフレッシュタイミングを規定するためのパルス信号を与える必要がない。このため、ＤＲＡＭコントローラなどの外部リフレッシュ制御回路の電力消費が不要とされ、システム全体として消費電力を節約することができる。ＣＢＲリフレッシュモード時においては、内蔵のタイマからのリフレッシュ要求信号に応答してリフレッシュが実行される。ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定されている限り、一定の周期（たとえば１２５μｓ）でリフレッシュ動作が繰返される。
【００５８】
［全体の構成］
図３は、この発明の従うＤＲＡＭの全体の構成を概略的に示す図である。図３において、ＤＲＡＭは、行および列のマトリクス状に配列されるダイナミック型メモリセルを有するメモリセルアレイ１００と、内部行アドレス信号ＲＡをデコードしてメモリセルアレイ１００の対応の行を選択するロウデコーダ１０２と、メモリセルアレイ１００の選択された行に接続されるメモリセルのデータを検知しかつ増幅するセンスアンプ群１０４と、与えられる内部列アドレス信号ＣＡをデコードしてメモリセルアレイ１００の対応の列を選択する列選択信号を出力するコラムデコーダ１０６と、コラムデコーダ１０６からの列選択信号に応答してメモリセルアレイ１００の選択された列を内部データ線１１０へ接続するＩＯゲート１０８を含む。
【００５９】
センスアンプ群１０４はメモリセル１００の各列に対応して設けられたセンスアンプを含む。メモリセルアレイ１００の各列は、通常、１対のビット線により構成され、各センスアンプが対応のビット対の電位を差動的に増幅する。
【００６０】
ＤＲＡＭは、さらに、外部からのアドレス信号Ａとアドレスカウンタ１２０からのリフレッシュアドレスＲＥＦＡの一方を通過させるマルチプレクサ１１２と、マルチプレクサ１１２からの信号を受けて内部行アドレス信号ＲＡを発生する行アドレスバッファ１１４と、外部からのアドレス信号Ａを受けて内部列アドレス信号ＣＡを生成する列アドレスバッファ１１６と、外部からのロウアドレスストローブ信号／ＲＡＳとコラムアドレスストローブ信号／ＣＡＳを受けてリフレッシュモード指示時にはリフレッシュに必要な各種制御信号を発生するリフレッシュ制御回路１１８と、ロウアドレスストローブ信号／ＲＡＳとリフレッシュ制御回路１１８からの制御信号とに応答して信号ＲＡＳに関連する回路を制御する信号を発生するＲＡＳ制御信号発生回路１２２と、コラムアドレスストローブ信号／ＣＡＳとＲＡＳ制御信号発生回路１２２およびリフレッシュ制御回路１１８からの制御信号とに応答して信号ＣＡＳに関連する回路を制御する信号を発生するＣＡＳ制御信号発生回路１２４を含む。
【００６１】
ＲＡＳ制御信号発生回路１２２からの制御信号はロウデコーダ１０２および行アドレスバッファ１１１４へ与えられ、両者の動作タイミングを決定するとともに、またその経路は図には示していないがセンスアンプ群１０４の動作タイミングをも決定する。信号ＲＡＳに関連する回路は、行選択に関連する回路（行アドレスバッファ１１４およびロウデコーダ１０２）およびセンス動作に関連する回路（センスアンプ群１０４）を含む。
【００６２】
ＣＡＳ制御信号発生回路１２４の出力する制御信号は、コラムデコーダ１０６および列アドレスバッファ１１６のそれぞれの動作タイミングを決定し、また装置外部とのデータの書込および読出動作のタイミングをも決定する。ＣＡＳ制御信号発生回路１２４は、通常動作時、ＲＡＳ制御信号発生回路１２２が内部ＲＡＳ信号を発生しており、このＤＲＡＭが活性状態にありかつ行選択動作を実行しているときに活性状態とされる。
【００６３】
ＤＲＡＭは、さらに、リフレッシュ制御回路１１８からのリフレッシュ指示に応答して起動され、所定時間ごとにリフレッシュ要求信号を発生するタイマ１２６と、リフレッシュ制御回路１１８の制御の下にカウント動作を実行するアドレスカウンタ１２０と、ＣＡＳ制御信号発生回路１２４からの制御信号と外部からのライトイネーブル信号／ＷＥとに応答してデータ書込タイミングを決定する内部書込信号を発生する書込制御回路１２８と、書込制御回路１２８からの内部書込信号に応答して、外部から与えられた書込データＤから内部書込データを生成してメモリセルアレイ１００の選択されたメモリセルへ伝達する入力回路１３０と、ＣＡＳ制御信号発生回路１２４からの制御信号に応答して、メモリセルアレイ１００の選択されたメモリセルのデータから外部読出データＱを生成する出力回路１３０を含む。書込制御回路１２８は、コラムアドレスストローブ信号／ＣＡＳとライトイネーブル信号／ＷＥの遅いほうの立上がりタイミングに従って内部書込信号を生成する。出力回路１３２は、コラムアドレスストローブ信号／ＣＡＳの立下がりに応答して活性化される。
【００６４】
なお、図３において、アドレスバッファ１４０は、行アドレスバッファ１１４と列アドレスバッファ１１６とを備えており、それぞれのアドレス取込タイミングがＲＡＳ制御信号発生回路１２２およびＣＡＳ制御信号発生回路１２４からの制御信号により決定される。このとき、外部アドレス信号Ａは行アドレス信号と列アドレス信号とがマルチプレクスして与えられてもよく、また、ノンマルチプレクス方式で与えられてもよい。また、入力回路１３０と出力回路１３２は、それぞれ別々のピン端子を介してデータの入出力を行なってもよく、また、同一のピン端子を介してデータの入出力を行なってもよい。
【００６５】
ＤＲＡＭは、さらに、常時一定の基板バイアス電位ＶＢＢを生成してメモリセルアレイ１００が形成される基板領域へ印加するアレイバイアス回路１５０と、周辺回路が形成される基板領域へバイアス電位ＶＰＢＳおよびＶＮＢＳを印加する周辺バイアス回路１６０を含む。この周辺バイアス回路１６０は、セルフリフレッシュ活性化信号ＳＥＬＦの活性化時には、バイアス電位ＶＰＢＳおよびＶＮＢＳの絶対値を通常動作モード時のそれよりも大きくする。次に、この図３に示すＤＲＡＭの動作について簡単に説明する。
【００６６】
通常のデータの書込および読出時においては、周辺バイアス回路１６０は、電源電圧ＶＣＣおよび接地電圧ＶＳＳレベルのバイアス電圧ＶＰＢＳおよびＶＮＢＳを生成して周辺回路へ与える。この周辺回路としては、後に説明するが、ビット線イコライズ／プリチャージ回路、センスアンプ、ロウデコーダ、コラムデコーダなどの回路を含む。アレイバイアス回路１５０は、常時一定のバイアス電位（負）を形成してメモリセルアレイ１００の基板領域へ印加する。マルチプレクサ１１２は、外部アドレス信号Ａを行アドレスバッファ１１４へ与える。ロウアドレスストローブ信号／ＲＡＳがＬレベルに立下がると、ＤＲＡＭが活性化されてメモリセルサイクルが始まる。ＲＡＳ制御信号発生回路１２２は、この信号／ＲＡＳの立下がりに応答して内部制御信号を発生し、行アドレスバッファ１１４へ与える。行アドレスバッファ１１４は、この与えられた制御信号に応答してマルチプレクサ１１２を介して与えられたアドレス信号Ａから内部行アドレス信号ＲＡを生成してロウデコーダ１０２へ与える。ロウデコーダ１０２は、このＲＡＳ制御信号発生回路１２２からの制御信号に応答して内部行アドレス信号ＲＡをデコードしてメモリセルアレイ１００の対応の行を選択する。次いで、センスアンプ群１０４がＲＡＳ制御信号発生回路１２２からの図示しない制御信号により活性化され、この選択された行に接続されるメモリセルのデータを増幅しかつラッチする。
【００６７】
コラムアドレスストローブ信号／ＣＡＳがＬレベルに立下がると、ＣＡＳ制御信号発生回路１２４からの制御の下に列アドレスバッファ１１６が外部アドレス信号Ａを取込み内部列アドレス信号ＣＡを発生する。このコラムアドレスストローブ信号／ＣＡＳの立下がりは、行アドレスと列アドレス信号とがマルチプレクスして与えられる場合には、信号／ＲＡＳが立下がってから所定時間（ＲＡＳ−ＣＡＳ遅延時間）経過した後に行なわれる。行アドレス信号と列アドレス信号が同時に与えられる場合には、このコラムアドレスストローブ信号／ＣＡＳは、ロウアドレスストローブ信号／ＲＡＳとほぼ同じタイミングでＬレベルに立下がる。コラムデコーダ１０６が、次いでＣＡＳ制御信号発生回路の制御の下に活性化されて、内部列アドレス信号ＣＡをデコードし、メモリセルアレイ１００の対応の列を選択する列選択信号を発生する。ＩＯゲート１０８が、この列選択信号に応答してメモリセルアレイ１００の選択された列を内部データ線１１０へ接続する。
【００６８】
データ書込時においては、ライトイネーブル信号／ＷＥがＬレベルの活性状態にあり、書込制御回路１２８が信号／ＣＡＳおよび／ＷＥがともにＬレベルとなったときに内部書込信号を発生する。入力回路１３０は、この書込制御回路１２８からの内部書込信号に従って外部書込データＤから内部書込データを生成する。これにより、コラムデコーダ１０６およびロウデコーダ１０２により選択された列および行の交差部に対応して配置されるメモリセルへデータが書込まれる。
【００６９】
データ読出時においては、出力回路１３２がＣＡＳ制御信号発生回路１２４の制御の下に、この内部データ線１１０に読出されたデータから外部読出データＱを生成して出力する。
【００７０】
周辺バイアス回路１６０からのバイアス電位ＶＰＢＳおよびＶＮＢＳは、その絶対値が小さくされており、周辺回路の構成要素であるＭＯＳトランジスタのしきい値電圧は、約０．４Ｖ程度に設定されている。これにより、高速でデータの書込み／読出しが行なわれる。
【００７１】
セルフリフレッシュ動作モード時においては、リフレッシュ制御回路１１８が活性化される。リフレッシュ制御回路１１８は、信号／ＲＡＳおよび／ＣＡＳの状態の組合せ（ＣＢＲ条件）に従ってセルフリフレッシュモードが指定されたことを検出すると、マルチプレクサ１１２へ切換信号を与え、かつアドレスカウンタ１２０をカウント動作可能状態に設定する。アドレスカウンタ１２０は、通常動作モード時においては、そのカウント値をラッチしている状態に設定されている。また、周辺バイアス回路１６０は、このリフレッシュ制御回路１１８からのセルフリフレッシュ活性化信号ＳＥＬＦの活性化に従って、その基板バイアス電位ＶＰＢＳおよびＶＮＢＳの絶対値を大きくする。アレイバイアス回路１５０からの基板バイアス電位ＶＢＢの電位レベルは一定である。これにより、周辺回路の構成要素であるＭＯＳトランジスタのしきい値電圧の絶対値が０．７Ｖと大きくされる。
【００７２】
リフレッシュ制御回路１１８は、タイマ１２６を起動し、かつＲＡＳ制御信号発生回路１２２へ制御信号を与えてＲＡＳ制御信号発生回路１２２を活性化する。これに応答して、ＲＡＳ制御信号発生回路１２２から制御信号が発生され、行アドレスバッファ１１４が、マルチプレクサ１１２を介してアドレスカウンタ１２０から与えられたリフレッシュアドレスＲＥＦＡから内部行アドレス信号ＲＡを生成してロウデコーダ１０２へ与える。このロウデコーダ１０２は、このリフレッシュアドレスＲＥＦＡから生成された内部行アドレス信号ＲＡをデコードしてメモリセルアレイ１００の対応の行を選択する。センスアンプ群１０４がまた、ＲＡＳ制御信号発生回路１２２の制御のもとに活性化され、この選択された行に接続されるメモリセルのデータを検知し増幅しかつラッチする。
【００７３】
ＣＡＳ制御信号発生回路１２４は、信号／ＲＡＳがＬレベルに設定された状態では、リフレッシュ制御回路１１８の制御のもとにその動作が禁止される。それにより、列アドレスバッファ１１６、コラムデコーダ１０６、書込制御回路１２８および出力回路１３２の動作が禁止される。ＲＡＳ制御信号発生回路１２２からの内部制御信号は、リフレッシュ制御回路１１８の制御のもとに所定期間持続するだけであり、このリフレッシュ期間が終了すると、ＲＡＳ制御信号発生回路１２２からの制御信号はすべて不活性状態となる。この間に、センスアンプ群１０４により検知、増幅およびラッチされていたメモリセルのデータはもとのメモリセルへ書込まれ、記憶データのリフレッシュが行なわれ、ＤＲＡＭはプリチャージ状態に復帰する。
【００７４】
続いて、タイマ１２６が所定期間が経過したことを検出すると、リフレッシュ要求信号をリフレッシュ制御回路１１８へ与える。リフレッシュ制御回路１１８は、このリフレッシュ要求信号に応答してＲＡＳ制御信号発生回路１２２を再び活性化する。アドレスカウンタ１２０は、先のリフレッシュ動作の完了時にＲＡＳ制御信号発生回路１２２からのカウント信号に従ってそのカウント値が１増分（減分）している。したがって、このリフレッシュサイクルにおいては、アドレスカウンタ１２０から出力されるリフレッシュアドレスＲＥＦＡは、次の行を指定している。このリフレッシュアドレスＲＥＦＡに従って行選択動作およびメモリセルのデータの再書込（リフレッシュ動作）が実行される。以降、信号／ＲＡＳおよび／ＣＡＳがＬレベルの間、所定時間ごとにこのリフレッシュ動作が実行される。
【００７５】
信号／ＲＡＳがＨレベルに立上がると、リフレッシュ制御回路１１８はタイマ１２６をリセットし、マルチプレクサ１１２を外部アドレス信号Ａを選択する状態に設定し、かつアドレスカウンタ１２０を最後のリフレッシュ動作完了後カウント値を１変更させた後ラッチ状態に設定する。リフレッシュ制御回路１１８は、この信号／ＲＡＳのＨレベルへの立上がりにより、そのリフレッシュ制御動作から解放される。
【００７６】
セルフリフレッシュモードにおいて、内部で自動的にメモリセルのデータのリフレッシュが実行される。このとき、周辺バイアス回路１６０のバイアス電位ＶＰＢＳおよびＶＮＢＳの絶対値は大きくされており、周辺回路のサブスレショルド電流が低減される。アレイバイアス回路１５０のバイアス電位ＶＢＢは通常動作モード時の電位レベルと同じである。したがって、リフレッシュ動作時においては、セルフリフレッシュモード時におけるスタンバイ電流（待機状態における電源電流）を低減しかつメモリセルのデータの読出電圧マージンの低下を伴うことなく確実にリフレッシュを行なうことができる。
【００７７】
［基板バイアス印加の態様］
図４は、この発明に従うＤＲＡＭの基板バイアス電位の印加の態様を示す図である。図４においては、１対のビット線ＢＬ，／ＢＬと１本のワード線ＷＬに関連する部分の構成を示す。ビット線対ＢＬ，／ＢＬに対して、このビット線ＢＬおよび／ＢＬの電位を中間電位ＶＢＬ（＝ＶＣＣ／２）にイコライズし、かつプリチャージするためのプリチャージ／イコライズ回路Ｐ／Ｅと、ビット線ＢＬおよび／ＢＬの電位を相補的に増幅するためのセンスアンプＳＡが設けられる。ワード線ＷＬに対しては、ロウデコーダ１０２が設けられる。
【００７８】
センスアンプＳＡは、ビット線ＢＬに接続される一方導通端子と、ビット線／ＢＬに接続されるゲートと、センスアンプ活性化信号ＳＡＰを受ける他方導通端子を有するｐチャネルＭＯＳトランジスタＰＱ１と、ビット線／ＢＬに接続される一方導通端子と、ビット線ＢＬに接続されるゲートと、センスアンプ活性化信号ＳＡＰを受けるｐチャネルＭＯＳトランジスタＰＱ２と、ビット線ＢＬに接続される一方導通端子と、ビット線／ＢＬに接続されるゲートと、センスアンプ活性化信号ＳＡＮを受ける他方導通端子を有するｎチャネルＭＯＳトランジスタＮＱ１と、ビット線／ＢＬに接続される一方導通端子と、ビット線ＢＬに接続されるゲートと、センスアンプ活性化信号ＳＡＮを受ける他方導通端子を有するｎチャネルＭＯＳトランジスタＮＱ２を含む。ＭＯＳトランジスタＰＱ１およびＰＱ２の基板領域（バックゲート）には、電源電圧ＶＣＣが与えられ、ＭＯＳトランジスタＮＱ１およびＮＱ２のバックゲートには、接地電圧ＶＳＳが与えられる。センスアンプ活性化信号ＳＡＰおよびＳＡＮは待機状態時、中間電位レベル（＝ＶＣＣ／２）に保持される。
【００７９】
プリチャージ／イコライズ回路Ｐ／Ｅは、イコライズ指示信号ＥＱの活性化に応答して導通し、ビット線ＢＬおよび／ＢＬへ中間電位ＶＢＬ（＝ＶＣＣ／２）を伝達するｎチャネルＭＯＳトランジスタＮＱ３およびＮＱ４と、イコライズ指示信号ＥＱの活性化時導通し、ビット線ＢＬおよび／ＢＬを電気的に短絡するｎチャネルＭＯＳトランジスタＮＱ５を含む。これらのＭＯＳトランジスタＮＱ３、ＮＱ４およびＮＱ５のバックゲートへは、接地電圧ＶＳＳが与えられ、そのしきい値電圧は固定される。
【００８０】
メモリセルは、ストレージノードＳＮに接続される一方電極と、セルプレート電位ＶＣＰ（＝ＶＣＣ／２）を受ける他方電極を有するキャパシタＭＣと、ワード線ＷＬに接続されるゲート電極と、ビット線ＢＬに接続される一方導通ノードと、ストレージノードＳＮに接続される他方導通ノードを有するｎチャネルＭＯＳトランジスタＭＴを含む。このＭＯＳトランジスタＭＴのバックゲートへは、バイアス電位ＶＢＢが印加される。
【００８１】
ロウデコーダ１０２は、内部行アドレス信号をデコードするＡＮＤ型デコード回路ＧＡと、ＡＮＤ型デコード回路ＧＡの出力信号がＨレベルのときに導通し、昇圧電圧ＶＰＰをワード線ＷＬへ伝達するｎチャネルＭＯＳトランジスタＮＱ８と、デコード回路ＧＡの出力信号がＬレベルのときにインバータＩＶの出力により導通し、ワード線ＷＬを接地電位レベルへ放電するｎチャネルＭＯＳトランジスタＮＱ６とを含む。ＭＯＳトランジスタＮＱ８のゲートとデコード回路ＧＡの間には、ゲートに電源電圧ＶＣＣを受けるｎチャネルＭＯＳトランジスタＮＱ７が設けられる。ＭＯＳトランジスタＮＱ６−ＮＱ８のバックゲートへは、バイアス電位ＶＮＢＳが与えられる。昇圧電圧ＶＰＰは、電源電圧よりも高い電位レベルであり、メモリトランジスタＭＴのしきい値電圧損失の影響をなくす。
【００８２】
待機状態において、イコライズ指示信号ＥＱがＨレベルとされる。電源電圧ＶＣＣが２．０Ｖのとき、このイコライズ指示信号ＥＱも２．０Ｖレベルである。ＭＯＳトランジスタＮＱ３〜ＮＱ５のしきい値電圧が０．４Ｖに固定されていてもビット線ＢＬおよび／ＢＬの電位と中間電位ＶＢＬとは同じ１．０Ｖであり、ビット線電位のイコライズ後ＭＯＳトランジスタＮＱ３−ＮＱ５には電流は流れない。センスアンプＳＡにおいても、待機状態時にはセンスアンプ活性化信号ＳＡＰおよびＳＡＮは中間電位レベルであり、ビット線ＢＬおよび／ＢＬのプリチャージ電位と等しく、ＭＯＳトランジスタＰＱ１，ＰＱ２，ＮＱ１およびＮＱ３には電流は流れない。したがって、ＭＯＳトランジスタＮＱ１，ＮＱ２およびＰＱ１，ＰＱ２の基板バイアス電位が固定されていてもリーク電流は生じない。しきい値電圧を小さくして高速動作を保証する。
【００８３】
メモリセルにおいては、ＭＯＳトランジスタＭＴのバックゲート電位は通常動作モード時およびデータ保持モード動作時（セルフリフレッシュモード時）において一定の電位ＶＢＢであり、そのしきい値電圧は変化せず、約０．７Ｖに保持される。ストレージノードＳＮとビット線ＢＬ（／ＢＬ）との間のリーク電流による記憶電荷の流出を避けるために、特にこのしきい値電圧は大きくされる。
【００８４】
ロウデコーダ１０２においても、昇圧電圧ＶＰＰから接地電位ＶＳＳへの待機状態時のリーク電流を抑制するため、セルフリフレッシュモード時においては、ＭＯＳトランジスタＮＱ６−ＮＱ８７のしきい値電圧も大きくされる。したがってワード線ＷＬの充放電速度が少し低下する。またゲート回路ＧＡの出力信号がＨレベルのときには、このＭＯＳトランジスタＮＱ７のしきい値電圧の影響によりその電位レベルは低下するが、ワード線ＷＬの駆動時にはＭＯＳトランジスタＮＱ８のセルフブートストラップ機能によりゲート電位が上昇するため、このＭＯＳトランジスタＮＱ７のしきい値電圧の増大の影響を伴うことなく確実にＭＯＳトランジスタＮＱ８はオン状態にされる。
【００８５】
デコード回路ＧＡにおいても、ｐチャネルＭＯＳトランジスタのバックゲートは、バイアス電位ＶＰＢＳを受け、ｎチャネルＭＯＳトランジスタがバイアス電位ＶＮＢＳを受ける。したがって単に、セルフリフレッシュモード時において、行選択動作が遅くされるだけであり、スタンバイ時において、確実にサブスレショルド電流の増加を抑制することができる。
【００８６】
この周辺回路は、メモリアレイを選択状態へ駆動する回路を含み、さらに、図３に示すＩＯゲート１０８、コラムデコーダ１０６、アドレスバッファ１４０、ＲＡＳ制御信号発生回路１２２およびＣＡＳ制御信号発生回路１２４、書込制御回路１２８、入力回路１３０および出力回路１３２ならびにリフレッシュ制御回路１１８を含む。ただし、センスアンプＳＡおよびビット線イコライズ回路Ｐ／Ｅは除く。
【００８７】
［リフレッシュ制御回路の構成］
図５（Ａ）は、図３に示すリフレッシュ制御回路１１８、ＲＡＳ制御信号発生回路１２２およびＣＡＳ制御信号発生回路１２４の構成の一例を示す図である。図５（Ａ）において、リフレッシュ制御回路１１８は、信号／ＲＡＳおよび／ＣＡＳに応答して、セルフリフレッシュモードが指定されたか否かを示す内部リフレッシュ指示信号ＣＢＲを発生するＣＢＲ検出回路１と、ＣＢＲ検出回路１からの信号ＣＢＲに応答してセットされかつ信号／ＲＡＳの立上がりに応答してリセットされるセット・リセットフリップフロップ（以下、単にＲＳフリップフロップと称す）２と、ＲＳフリップフロップ２の出力Ｑにより活性化され、信号／ＲＡＳに応答してワンショットのパルスを発生するパルス発生回路３と、タイマ１２６からのリフレッシュ要求信号φＲＥＦとパルス発生回路３の出力パルス信号とを受けるＯＲ回路４と、ＯＲ回路４の出力信号に応答してワンショットのパルス信号ＰＵを発生するワンショットパルス発生回路５と、内部リフレッシュ指示信号ＣＢＲとロウアドレスストローブ信号／ＲＡＳに応答して、セルフリフレッシュ活性化信号ＳＥＬＦを出力するＳＥＬＦ発生回路６を含む。
【００８８】
このＳＥＬＦ発生回路６は、内部リフレッシュ指示信号ＣＢＲが活性状態のＨレベルとされかつ次いでロウアドレスストローブ信号／ＲＡＳがＬレベルになってから所定時間経過後にセルフリフレッシュ活性化信号ＳＥＬＦをＨレベルの活性状態とする。このセルフリフレッシュ活性化信号ＳＥＬＦは、ロウアドレスストローブ信号／ＲＡＳの立上がりに応答して非活性状態のＬレベルとされる。
【００８９】
ＣＢＲ検出回路１は、コラムアドレスストローブ信号／ＣＡＳを反転するインバータ回路１２と、インバータ回路１２の出力信号とロウアドレスストローブ信号／ＲＡＳを受けるＡＮＤ回路１４とを含む。ＡＮＤ回路１４は、両入力がともにＨレベルとなったときにＨレベルの信号を出力する。ＲＳフリップフロップ２は、内部リフレッシュ指示信号ＣＢＲのＨレベルへの立上がりに応答してセット状態とされ、その出力ＱからＨレベルの信号を出力し、信号／ＲＡＳのＨレベルへの立上がりに応答してリセット状態とされ、その出力ＱをＬレベルに設定する。ＲＳフリップフロップ２の出力／Ｑからの信号は、マルチプレクサ１１２の選択動作制御信号として用いられる。
【００９０】
ＯＲ回路４は、その少なくとも一方の入力がＨレベルとなったときにＨレベルの信号を出力する。ワンショットパルス発生回路５は、ＯＲ回路４からの出力信号の立上がりに応答して所定の時間幅（通常、行選択動作開始からセンスアンプのセンス動作およびラッチ動作完了を含む時間幅）のパルス信号ＰＵを発生する。
【００９１】
ＲＡＳ制御信号発生回路１２２は、ロウアドレスストローブ信号／ＲＡＳとＲＳフリップフロップ２の出力Ｑからの信号とを受けるＮＯＲ回路２０と、ＮＯＲ回路２０の出力信号とワンショットパルス発生回路５の出力信号とを受けるＯＲ回路２２と、ＯＲ回路２２の出力信号に応答して信号ＲＡＳに関連する回路を制御する信号を発生するＲＡＳ系制御回路２４を含む。ＮＯＲ回路２０は、少なくとも一方の入力がＨレベルとなったときにＬレベルの信号を出力する。
【００９２】
ＣＡＳ制御信号発生回路１２４は、内部リフレッシュ指示信号ＣＢＲの活性化に応答してセットされかつコラムアドレスストローブ信号／ＣＡＳの立上がりに応答してリセットされるＲＳフリップフロップ３２と、ＲＳフリップフロップ３２の出力Ｑからの信号ＣＣＥとロウアドレスストローブ信号／ＲＡＳとコラムアドレスストローブ信号／ＣＡＳを受ける３入力ＮＯＲ回路３４と、ＮＯＲ回路３４の出力信号に応答して信号ＣＡＳに関連する回路を制御する信号を発生するＣＡＳ系制御回路３６を含む。次に、この図５（Ａ）に示すセルフリフレッシュ制御系の動作をセルフリフレッシュ動作時の動作波形を示す図５（Ｂ）を参照して説明する。
【００９３】
／ＣＡＳビフォー／ＲＡＳのタイミングに信号／ＲＡＳおよび／ＣＡＳが設定されると、ＣＢＲ検出回路１からの信号ＣＢＲがＨレベルに立上がる。内部リフレッシュ指示信号ＣＢＲは、ロウアドレスストローブ信号／ＲＡＳの立下がりに応答してＬレベルに立下がる。ＲＳフリップフロップ２は、この内部リフレッシュ指示信号ＣＢＲの立上がりに応答してセットされ、タイマ１２６を活性化するとともに、ＮＯＲ回路２０を介してロウアドレスストローブ信号／ＲＡＳによる行選択動作を禁止する。この信号ＣＢＲにより、またＳＥＬＦ発生回路６が活性状態とされる。
【００９４】
次いで、ロウアドレスストローブ信号／ＲＡＳの立下がりに応答して、パルス発生回路３の出力信号が所定期間Ｈレベルに立上がり、ＯＲ回路４の出力信号がＨレベルに立上がる。ワンショットパルス発生回路５は、ＯＲ回路４からの出力信号に応答して所定期間Ｈレベルとなる信号ＰＵを発生する。これに応答して、ＯＲ回路２２から内部ＲＡＳ信号φＲＡＳが発生され、この内部ＲＡＳ信号φＲＡＳに従ってＲＡＳ系制御回路２４が行選択等に関連する制御動作を実行する。このとき、ＲＳフリップフロップ２の出力／Ｑからの信号がマルチプレクサ１１２へ与えられており、マルチプレクサ１１２はその接続経路を切換えて、アドレスカウンタ１２０からのリフレッシュアドレスを行アドレスバッファへ与えている。
【００９５】
一方、ＲＳフリップフロップ３２が内部リフレッシュ指示信号ＣＢＲに応答してセットされ、その出力ＱがＨレベルとなり、ＮＯＲ回路３４の出力信号がＬレベルとなる。ＲＳフリップフロップ３２からの出力信号ＣＣＥがＨレベルの間、ＮＯＲ回路３４の出力信号である内部コラムアドレスストローブ信号φＣＡＳはＬレベルに設定される。これにより、セルフリフレッシュモード時において、コラムアドレスストローブ信号／ＣＡＳにおけるノイズなどの影響による誤ったデータの書込および読出が行なわれるのが禁止される。
【００９６】
内部リフレッシュ指示信号ＣＢＲが活性状態とされ、次いでロウアドレスストローブ信号／ＲＡＳがＬレベルに設定されて所定時間が経過すると、ＳＥＬＦ発生回路６からのセルフリフレッシュ活性化信号ＳＥＬＦがＨレベルの活性状態とされる。次いで、タイマ１２６がリフレッシュ要求信号φＲＥＦを発生する。このタイマ１２６からのリフレッシュ要求信号φＲＥＦは、セルフリフレッシュ活性化信号ＳＥＬＦがＨレベルの活性状態とされ、基板電位ＶＰＢＳおよびＶＮＢＳがそれぞれ所定の電位ＶＰＢおよびＶＮＢに安定に保持された後に出力される。
【００９７】
このリフレッシュ要求信号φＲＥＦに従って、ＯＲ回路４およびワンショットパルス発生回路５およびＯＲ回路２２を介してパルス信号ＰＵに対応するパルス幅を有する内部ＲＡＳ信号φＲＡＳが発生され、再びリフレッシュ動作が実行される。このリフレッシュ動作が完了すると、ＲＡＳ系制御回路２４は、カウンタ１２０のカウント値を１つ増分または減分する。以降、所定間隔で、タイマ１２６からリフレッシュ要求信号φＲＥＦが発生されるごとにリフレッシュが実行される。ロウアドレスストローブ信号／ＲＡＳがＨレベルへ立上がると、ＲＳフリップフロップ２がリセットされ、その出力ＱからはＬレベルの信号が出力される。これにより、タイマ１２６がリセットされ、マルチプレクサも外部アドレス信号選択状態とされる。またカウンタ１２０もＲＳフリップフロップ２の出力（この経路は図示せず）に従ってカウント値ラッチ状態となる。さらに、ＳＥＬＦ発生回路６が非活性状態とされ、セルフリフレッシュ活性化信号ＳＥＬＦがＬレベルとなり非活性状態とされる。
【００９８】
信号／ＲＡＳの立上がり時においてタイマ１２６からのリフレッシュ要求信号φＲＥＦに従ってセルフリフレッシュが実行されている場合がある。外部ではセルフリフレッシュがどの段階まで進んでいるか判別することができないからである。信号／ＲＡＳがＨレベルへ立上がっても、内部ＲＡＳ信号φＲＡＳが発生されていれば、この内部ＲＡＳ信号φＲＡＳに従ってセルフリフレッシュが実行される。このためおよび基板電圧安定化のため、先に図１を参照して説明したように、セルフリフレッシュモードから通常動作モード（ノーマル動作モード）へ移行するため再び信号／ＲＡＳをＨレベルからＬレベルへ立下げる場合には、セルフリフレッシュを完了するために信号／ＲＡＳをＨレベルに立上げてから、最小限１サイクル期間（信号ＰＵの時間幅に相当）Ｈレベルの状態を維持することが要求される。
【００９９】
ＲＳフリップフロップ３２は、セルフリフレッシュモード時に内部ＣＡＳ信号φＣＡＳが発生されて誤ったデータの書込および読出が行なわれるのを防止するために設けられている。単に、内部信号φＣＡＳの発生を防止するためだけであれば、特にＲＳフリップフロップ３２を設ける必要はない。ＮＯＲ回路３４へ、直接ＲＳフリップフロップ２の出力信号を与えればよい。コラムアドレスストローブ信号／ＣＡＳに応答してリセットされるＲＳフリップフロップ３２が設けられており、かつＮＯＲ回路３４にコラムアドレスストローブ信号／ＣＡＳが与えられているのは以下の理由による。
【０１００】
セルフリフレッシュモードにおいては、リフレッシュアドレスカウンタ１２０からリフレッシュアドレスが発生される。ＤＲＡＭのメモリセルアレイの各行のメモリセルが定期的にリフレッシュされるためには、リフレッシュアドレスカウンタが正常に動作し、リフレッシュアドレスが周期的に発生される必要がある。このリフレッシュアドレスカウンタ１２０が１０ビットのカウンタであるとすると、１０２４サイクルごとに同じリフレッシュアドレスが発生される必要がある。このリフレッシュアドレスカウンタが正常に動作しているか否かを判別するためのカウンタチェックを行なうために、セルフリフレッシュモードに設定してメモリセルデータの書込／読出を行なう必要がある。このため、ＲＳフリップフロップ３２が設けられている。すなわち、信号／ＣＡＳによりフリップフロップ３２をリセットし、ＣＡＳ系回路（列選択系回路）を動作させるためである。
【０１０１】
セルフリフレッシュモードにおいてワンショットパルス発生回路５から発生されるパルス信号ＰＵは、通常のデータの書込／読出時に必要とされるサイクル時間程度の長さの時間幅を有する。１回のリフレッシュのみが行なわれるＣＢＲリフレッシュ（タイマを用いずにリフレッシュアドレスカウンタのみを用いるリフレッシュであり、信号ＳＥＬＦが非活性状態のＬレベルのときに行なわれるリフレッシュ）の場合、信号／ＲＡＳのＬレベル持続期間は最大１０μｓ程度に設定される。１つのサイクル期間において信号／ＲＡＳの活性状態の最大持続期間が設定されるのは、ワード線の電位がリークなどにより低下し、正確なデータの書込／読出（リフレッシュ）が行なわれなくなるのを防止するためである。
【０１０２】
［ＳＥＬＦ発生回路の構成］
図６は、図４（Ａ）に示すＳＥＬＦ発生回路６の構成を概略的に示す図である。図６において、ＳＥＬＦ発生回路６は、ＣＢＲ検出回路１からの内部リフレッシュ指示信号ＣＢＲの活性化に応答して活性化され、ロウアドレスストローブ信号／ＲＡＳの立下がりを所定時間遅延する立下がり遅延回路３０２と、立下がり遅延回路３０２の出力信号の活性化に応答して、セルフリフレッシュ活性化信号ＳＥＬＦを出力する活性化信号発生回路３０４を含む。この立下がり遅延回路３０２の有する遅延時間により、ＣＢＲ条件が与えられてからセルフリフレッシュモードに入るまでの時間が決定される。ＣＢＲ検出回路１は、図４（Ａ）に示す構成を備える。
【０１０３】
図７は、図６に示すＳＥＬＦ発生回路６の具体的構成の一例を示す図である。図７において、ＳＥＬＦ発生回路６は、内部リフレッシュ指示信号ＣＢＲを受けるセット入力Ｓと、ロウアドレスストローブ信号／ＲＡＳを受けるリセット入力Ｒを有するＲＳフリップフロップ３５０と、ロウアドレスストローブ信号／ＲＡＳを所定時間遅延する遅延回路３５２と、ＲＳフリップフロップ３５０の出力Ｑからの出力信号と遅延回路３５２の出力信号とロウアドレスストローブ信号／ＲＡＳを受けるゲート回路３５４を含む。ＲＳフリップフロップ３５０は、内部リフレッシュ指示信号ＣＢＲの活性化に応答してセットされてＨレベルの信号を出力Ｑから出力し、ロウアドレスストローブ信号／ＲＡＳの立上がりに応答してリセットされて、その出力Ｑからの出力信号をＬレベルの非活性状態とする。遅延回路３５２は、たとえば１００μｓの遅延時間を有し、ＣＢＲ条件が与えられてからセルフリフレッシュモードに入るまでの時間を決定する。ゲート回路３５４は、ＲＳフリップフロップ３５０の出力信号がＨレベルであり、かつ遅延回路３５２の出力信号とロウアドレスストローブ信号／ＲＡＳがともにＬレベルのときに、セルフリフレッシュ活性化信号ＳＥＬＦをＨレベルの活性状態とする。次に、この図７に示すＳＥＬＦ発生回路の動作を図８に示す動作波形図を参照して説明する。
【０１０４】
ＣＢＲ条件が満たされると、内部リフレッシュ指示信号ＣＢＲがＨレベルとなり、ＲＳフリップフロップ３５０はセットされ、その出力信号はＨレベルとなる。ロウアドレスストローブ信号／ＲＡＳがＬレベルに立下がると、内部リフレッシュ指示信号ＣＢＲがＬレベルとされる。このときまだ遅延回路３５２の出力信号はＨレベルを維持しており、セルフリフレッシュ活性化信号ＳＥＬＦはＬレベルにある。遅延回路３５２が有する遅延時間（１００μｓ）が経過すると、遅延回路３５２の出力信号がＬレベルとなり、ゲート回路３５４からのセルフリフレッシュ活性化信号ＳＥＬＦがＨレベルの活性化状態とされる。これにより、ＤＲＡＭは、セルフリフレッシュモードに入る。
【０１０５】
ロウアドレスストローブ信号／ＲＡＳがＨレベルとなると、ＲＳフリップフロップ３５０がリセットされ、出力Ｑからの出力信号がＬレベルとなる。これにより、ゲート回路３５４からのセルフリフレッシュ活性化信号ＳＥＬＦがＬレベルの非活性状態となる。
【０１０６】
なお、セルフリフレッシュ活性化信号ＳＥＬＦに従って、周辺回路の基板領域のバイアス電位の電位レベルが切換えられる。このセルフリフレッシュ活性化信号ＳＥＬＦの活性状態から非活性状態への移行時に、内部でセルフリフレッシュが行なわれている可能性がある。このセルフリフレッシュ動作時に基板電位が変化するのを防止するためには、セルフリフレッシュ活性化信号ＳＥＬＦの非活性化への移行を１動作サイクル（リフレッシュ時に行なわれる動作期間）遅延させればよい。この遅延時間は、遅延回路３５２の有する遅延時間（１００μｓ）よりも十分小さい値であり、セルフリフレッシュモードへ入るタイミングに対する悪影響は何ら生じない。
【０１０７】
［周辺バイアス回路の構成］
図９は、図３に示す周辺バイアス回路のＶＮＢＳ発生部の構成を概略的に示すブロック図である。図９において、周辺バイアス回路１６０は、電源電圧ＶＣＣと接地電圧とを両動作電源電圧として所定の周期の繰返し信号（クロック信号）φを出力する発振回路１６０ａと、この繰返し信号φに応答して、活性期間が互いに重なり合わない２相の制御信号／φＰおよび／φＳを出力する制御信号発生回路１６０ｂと、繰返し信号φに応答してチャージポンプ動作を行なって基準電圧ＶｒｅｆＰを生成する基準電圧発生回路１６０ｃと、制御信号／φＰおよび／φＳに応答してプリチャージ動作および比較動作が活性化され、比較動作活性化時、基準電圧ＶｒｅｆＰと出力ノード１６１上のバイアス電圧ＶＰＢとを比較する差動増幅回路１６０ｄと、差動増幅回路１６０ｄからの出力信号ＰＢＥに応答して活性化され、所定の周期を有する繰返し信号φＦを出力する繰返し信号発生回路１６０ｅと、繰返し信号φＦに応答してチャージポンプ動作を行なってバイアス電圧ＶＰＢを生成するＶＢＰ発生回路１６０ｆと、セルフリフレッシュ活性化信号ＳＥＬＦに応答して、バイアス電圧ＶＰＢおよび電源電圧ＶＣＣの一方を選択して周辺回路のＰＭＯＳトランジスタ形成領域の基板へ基板バイアス電圧ＶＰＢＳを伝達する選択回路１６０ｇを含む。
【０１０８】
発振回路１６０ａは、電源電圧ＶＣＣ投入後発振動作を行なう。このクロック信号としての繰返し信号φは、差動増幅回路１６０ｄにおける比較動作タイミングを決定する基本信号であり、データ保持モード（セルフリフレッシュモード）時において、バイアス電圧ＶＰＢの電圧レベルを一定レベルに保持するために用いられるだけであり、高速性は必要とされず、この繰返し信号φの周期は、通常、数μｓないし数十μｓ程度に設定される。基準電圧発生回路１６０ｃも、この繰返し信号φに従ってチャージポンプ動作を行なって基準電圧ＶｒｅｆＰを生成するが、この基準電圧ＶｒｅｆＰは、差動増幅回路１６０ｄの差動比較段のＭＯＳトランジスタのゲートへ供給されるだけであり、大きな負荷は存在しないため、比較的低速の繰返し信号φを用いても、十分高速で基準電圧ＶｒｅｆＰを安定化させることができる。一方、繰返し信号発生回路１６０ｅからの繰返し信号φＦは、バイアス電圧ＶＰＢを高速で安定化させる必要があり、選択回路１６０ｇによりこのバイアスＶＰＢが選択されたとき、大きな負荷容量を駆動する必要があるため、繰返し信号φＦは、周期が、約１００ｎｓ程度に設定される。
【０１０９】
周辺バイアス回路１６０は、さらに、繰返し信号φに応答してチャージポンプ動作を行なって、バイアス電圧ＶＰＢの電圧レベルを保持する第１のＶＰＢレベル保持回路１６０ｈと、セルフリフレッシュモード時に生成される内部ＲＡＳ信号に相当するパルス信号ＰＵに従ってチャージポンプ動作を行ない、出力ノード１６１へ電荷を供給して、バイアス電圧ＶＰＢの電圧レベルを保持する第２のＶＰＢレベル保持回路１６０ｉを含む。ＶＰＢレベル保持回路１６０ｈは、ＤＲＡＭの待機状態におけるリーク電流によるバイアス電圧ＶＰＢのレベル低下を補償するために設けられており、ＶＰＢ発生回路１６０ｆよりも十分小さな電荷供給力を有している。ＶＰＢレベル保持回路１６０ｉは、ＤＲＡＭにおいてリフレッシュ動作が行なわれて、基板電流が生じ、この基板のホットキャリア電流によりバイアス電圧ＶＰＢ（ＶＰＢＳ）が低下するのを防止するため、ＶＰＢレベル保持回路１６０ｈに比べて十分大きな電荷供給力を有している。
【０１１０】
回路１６０ｂ〜１６０ｉは、すべて、電源電圧ＶＣＣおよび接地電圧を一方および他方動作電源電圧として動作する。
【０１１１】
この図９に示す構成を利用することにより、後に詳細に説明するように、電源電圧ＶＣＣの投入時および変動時において、バイアス電圧ＶＰＢの電圧レベルを所定レベルに所定時間内に低消費電力で設定することができる。またＶＰＢレベル保持回路１６０ｈおよび１６０ｉを設けることにより、大きな電荷供給力を有するＶＰＢ発生回路１６０ｆの動作期間を短くでき、バイアス電圧ＶＰＢを発生するために必要とされる消費電力を低減することができる。また、この図９に示す回路１６０ａ〜１６０ｇにおいて、高速動作性は要求されないため、後に説明するように一部を除いてしきい値電圧の絶対値の大きなＭＯＳトランジスタが用いられる。次に、この図９に示す周辺バイアス回路の電源投入時における動作を、その動作波形図である図１０を参照して説明する。
【０１１２】
時刻ｔ０において、電源が投入され、電源電圧ＶＣＣの電圧レベルが上昇する。この電源電圧ＶＣＣの上昇につれて、発振回路１６０ａが動作し、この電源電圧ＶＣＣの上昇につれて振幅が上昇する繰返し信号φが生成される（後に説明するように、発振回路１６０ａは、電源電圧ＶＣＣが投入されると発振動作を行なう）。繰返し信号φに従って、基準電圧発生回路１６０ｃがチャージポンプ動作を行なって、基準電圧ＶｒｅｆＰを生成する。この基準電圧ＶｒｅｆＰは、差動増幅回路１６０ｄの比較段のＭＯＳトランジスタのゲート容量を駆動するだけであり、基準電圧ＶｒｅｆＰは、速いタイミングで、所定の電圧レベルに到達する。差動増幅回路１６０ｄは、制御信号発生回路１６０ｂからの制御信号／φＰおよび／φＳに従ってバイアス電圧ＶＰＢと基準電圧ＶｒｅｆＰを比較する。初期状態においては、基準電圧ＶｒｅｆＰの電圧レベルはバイアス電圧ＶＰＢよりも高いため（出力ノード１６１の負荷容量は大きい（後に説明するように安定化容量が設けられている））。差動増幅回路１６０ｄからの信号ＰＢＥが活性状態のＨレベルとなる。この信号ＰＢＥのＨレベルは、電源電圧ＶＣＣの上昇に従って上昇する。繰返し信号発生回路１６０ｅが、この信号ＰＢＥに従って活性化され、繰返し信号φＦを出力する。この繰返し信号φＦの周期は、約１００ｎｓ程度と短くされており、ＶＰＢ発生回路１６０ｆは、この繰返し信号φＦに従って高速でチャージポンプ動作を行なって出力ノード１６１へ電荷を供給し、バイアス電圧ＶＰＢの電圧レベルを上昇させる。
【０１１３】
時刻ｔ１において、バイアス電圧ＶＰＢの電圧レベルが基準電圧ＶｒｅｆＰに等しくなると、差動増幅回路１６０ｄからの信号ＰＢＥがＬレベルとなり、繰返し信号発生回路１６０ｅは、繰返し信号φＦの発生動作を停止する。応じて、ＶＰＢ発生回路１６０ｆのチャージポンプ動作が停止され、出力ノード１６１への電荷の供給が停止される。
【０１１４】
この時刻ｔ１以降は、発振回路１６０ａが発振動作を行なっているだけであり、周辺バイアス回路の消費電力としては、ＶＰＢレベル保持回路１６０ｈがリーク電流を補償するために電荷を供給するのに使用する電流だけである。このリーク電流は数ｎＡ程度と極めて小さいため、このＶＰＢレベル保持回路１６０ｈが消費する電流は極めて小さい。したがって、電源投入時にのみ比較的高速動作を行なう消費電力の大きな回路１６０ｅおよび１６０ｆを所定期間のみ動作させるだけであり、この周辺バイアス回路１６０の消費電力は十分小さくされる。
【０１１５】
第２のＶＰＢレベル保持回路１６０ｉは、ＤＲＡＭがデータ保持モード（セルフリフレッシュモード）に入って、リフレッシュ動作を行なったときに基板に流れるホットキャリア電流により低下するバイアス電圧ＶＰＢのレベルを上昇させるために動作する。したがって、比較的、この第２のＶＰＢレベル保持回路１６０ｉの消費電力は大きいが、セルフリフレッシュモードにおいて、内部ＲＡＳ信号（パルス信号ＰＵ）が出力されるのは、リフレッシュ動作時のみであり、そのリフレッシュ周期は十分長く（百数十μｓ程度）、データ保持モード時におけるこの第２のＶＰＢレベル保持回路１６０ｉの消費電力（平均消費電力）は十分小さくされる。
【０１１６】
また差動増幅回路１６０ｄにおいて、２相の活性期間が互いに重なり合わない制御信号／φＰおよび／φＳを用いているのは、後に詳細に説明するように比較ノードのプリチャージ動作が確実に完了した後に比較ノードに現れる微少電位差を安定に増幅するためである。次に、各部の構成について説明する。
【０１１７】
［発振回路］
図１１は、図９に示す発振回路１６０ａの構成を示す図である。図１１において、発振回路１６０ａは、電源電圧ＶＣＣおよび接地電圧を両動作電源電圧として動作し、所定の周期で発振動作を行なうリングオシレータ１６０ａａと、リングオシレータ１６０ａａの出力信号を反転しかつバッファ処理して出力する駆動回路１６０ａｂを含む。リングオシレータ１６０ａａは、一例として、５段の縦列接続されるＣＭＯＳインバータを含む。ＣＭＯＳインバータは、ｐチャネルＭＯＳトランジスタＰ１−ｉ（ｉ＝１〜５）と、ｎチャネルＭＯＳトランジスタＮ１−ｉで構成される。ｐチャネルＭＯＳトランジスタＰ１−１〜Ｐ１−５のバックゲートは対応のソース（電源電圧ＶＣＣ印加ノード：以下、電源ノードと称す）に接続され、ｎチャネルＭＯＳトランジスタＮ１−１〜Ｎ１−５のバックゲートは、ソース（接地電圧印加ノード：以下、接地ノードと称す）に接続される。これらのＭＯＳトランジスタのバックゲートとソースとを相互接続することにより、バックゲート効果の影響をなくし、しきい値電圧を一定値に保持する。最終段のＣＭＯＳインバータ（ＭＯＳトランジスタＰ１−５およびＮ１−５）の出力信号は初段のＣＭＯＳインバータ（ＭＯＳトランジスタＰ１−１，Ｎ１−１）のゲートへ与えられる。このリングオシレータ１６０ａａの周期は、約１０μＳ程度に設定されており、高速動作性は要求されず、ＭＯＳトランジスタＰ１−１〜Ｐ１−５およびＮ１−１〜Ｎ１−５のしきい値電圧の絶対値は大きくされている（約０．７Ｖ）。また、これらのＭＯＳトランジスタは、大きな負荷を駆動する必要がなく電流駆動力は小さくされ、リングオシレータ１６０ａの消費電流低減を図る。
【０１１８】
駆動回路１６０ａｂは、ＣＭＯＳインバータを構成するｐチャネルＭＯＳトランジスタＰ１−６およびｎチャネルＭＯＳトランジスタＮ１−６を含む。ｐチャネルＭＯＳトランジスタＰ１−６のバックゲートは、電源電圧ＶＣＣを受けるようにソースに接続され、またｎチャネルＭＯＳトランジスタＮ１−６のバックゲートも、ＭＯＳトランジスタＮ１−６のソースに接続されて接地電圧を受ける。駆動回路１６０ａｂは、図９に示すように、基準電圧発生回路１６０ｃ、制御信号発生回路１６０ｂおよびＶＰＢレベル保持回路１６０ｈへ繰返し信号φを与えており、これらの回路を駆動する必要がある。したがって、比較的大きな電流駆動力を有しており、これらのゲート幅（チャネル幅）Ｗは比較的大きくされる。しきい値電圧は、リングオシレータ１６０ａａに含まれるＭＯＳトランジスタのそれと同程度である。次に動作について簡単に説明する。
【０１１９】
電源電圧ＶＣＣが投入され、電源電圧ＶＣＣが、リングオシレータ１６０ａａに含まれるＭＯＳトランジスタのしきい値電圧の絶対値よりも高くなる、リングオシレータ１６０ａａが動作し（発振し）、繰返し信号を生成する。このリングオシレータ１６０ａａからの繰返し信号に従って駆動回路１６０ａｂが、繰返し信号φを出力する。繰返し信号φの振幅は、電源電圧ＶＣＣの上昇に従って順次大きくなる（ＣＭＯＳインバータの動作電源電圧により、繰返し信号φの振幅が決定されため）。このリングオシレータ１６０ａａの周期は、約１０μｓ程度と比較的低速であり、ＣＭＯＳインバータのスイッチング動作時においてのみ貫通電流が流れて電流が消費される。しきい値電圧の絶対値は大きくされているため、それらのＣＭＯＳインバータの出力信号の確定時において、サブスレショルド電流は極めて小さい。したがって、この発振回路１６０ａは、電源投入後常時動作している場合であっても、低消費電力で安定に動作して、繰返し信号φを出力する。
【０１２０】
［基準電圧発生回路の構成］
図１２は、図９に示す基準電圧発生回路１６０ｃの構成を示す図である。図１２において、基準電圧発生回路１６０ｃは、電源ノードＶＣＣとノードＮＣの間に順方向にダイオード接続されるｎチャネルＭＯＳトランジスタＮ２−１と、ノードＮＣとノードＮＤの間に順方向にダイオード接続されるｎチャネルＭＯＳトランジスタＮ２−２と、ノードＮＤと出力ノードＮＥとの間に順方向にダイオード接続されるｐチャネルＭＯＳトランジスタＰ２−１と、ノードＮＥと電源ノードＶＣＣの間に順方向にダイオード接続されかつ互いに直列に接続されるｐチャネルＭＯＳトランジスタＰ２−２およびＰ２−３と、ノードＮＡに与えられる繰返し信号φに従ってノードＮＣへ電荷を供給するチャージポンプキャパシタＣ２−１と、ノードＮＢへ与えられる繰返し信号φの反転信号／φに従って電荷をノードＮＤへ供給するチャージポンプキャパシタＣ２−２と、ノードＮＥからの基準電圧ＶｒｅｆＰの電圧レベルを安定化するための安定化容量Ｃ２−３を含む。ｐチャネルＭＯＳトランジスタＰ２−１〜Ｐ２−３のバックゲートはそれぞれのソース（高電位側のノード）に接続される。ｎチャネルＭＯＳトランジスタＮ２−１およびＮ２−２のバックゲートは接地電圧を受けるように結合される。ｎチャネルＭＯＳトランジスタＮ２−１およびＮ２−２を用いているのは以下の理由のためである。
【０１２１】
ノードＮＣおよびノードＮＤの電位上昇時においてｐチャネルＭＯＳトランジスタを用いた場合、Ｐ＋領域（ソース／ドレイン）と基板領域が順方向にバイアスされ、基板へ電流が流れる。このＰ／Ｎ接合の順方向バイアスを避けるために、ｎチャネルＭＯＳトランジスタＮ２−１およびＮ２−２が用いられ、かつバックゲートが、そのＮ＋領域の電圧レベルよりも低い接地電圧を受けるように結合される。ｎチャネルＭＯＳトランジスタＮ２−１およびＮ２−２は、バックゲート効果により、そのしきい値電圧が大きくなる。この場合、電源電圧ＶＣＣが変動したとき、必要なレベルの基準電圧ＶｒｅｆＰを確保できない可能性があるため、しきい値電圧の小さなＭＯＳトランジスタが、ｎチャネルＭＯＳトランジスタＮ２−１およびＮ２−２として用いられる。ｐチャネルＭＯＳトランジスタＰ２−１〜Ｐ２−３のしきい値電圧は約０．７Ｖと大きくされる。ｐチャネルＭＯＳトランジスタＰ２−１〜Ｐ２−３は、そのソース電位は、ドレイン電位よりも常時高いため、バックゲートとソースとが相互接続されて、基板バイアス効果をなくし、しきい値電圧を一定の電圧レベルに保持する。次に動作について簡単に説明する。
【０１２２】
ＭＯＳトランジスタＮ２−１は、導通時ノードＮＣへＶＣＣ−ＶＴＮ１の電圧を伝達する。ここで、ＶＴＮ１は、ＭＯＳトランジスタＮ２−１のしきい値電圧を示す。この状態で、この繰返し信号φがＨレベルへ立上がると、チャージポンプキャパシタＣ２−１のチャージポンプ動作により、ノードＮＣの電位が、２・ＶＣＣ−ＶＴＮ１の電圧レベルにまで上昇する。このとき、繰返し信号／φはＬレベルに立下がるため、ノードＮＤの電位が低下し、ＭＯＳトランジスタＮ２−２が導通し、ノードＮＤの電位レベルは、２・ＶＣＣ−ＶＴＮ１−ＶＴＮ２の電圧レベルにまで上昇する。ノードＮＤとノードＮＥの電位差が、｜ＶＴＰ｜以下であれば、ＭＯＳトランジスタＰ２−１はオフ状態になる。この状態において、繰返し信号／φがＨレベルに立上がると、ノードＮＤの電位は３・ＶＣＣ−ＶＴＮ１−ＶＴＮ２に上昇し、ＭＯＳトランジスタＰ２−１が導通し、ノードＮＥの電位が、３・ＶＣＣ−ＶＴＮ１−ＶＴＮ２−｜ＶＴＨＰ｜の電圧レベルとなる。ここで、ＶＴＰは、ＭＯＳトランジスタＰ２−１のしきい値電圧を示す。すなわち、定常状態においては、ノードＮＣの電圧Ｖ（ＮＣ）は、ＶＣＣ−ＶＴＮ１と２・ＶＣＣ−ＶＴＮ１の間で変化する。ノードＮＤの電圧Ｖ（ＮＤ）は、２・ＶＣＣ−ＶＴＮ１−ＶＴＮ２と３・ＶＣＣ−ＶＴＮ１−ＶＴＮ２の間で変化する。したがって、基準電圧ＶｒｅｆＰは、３・ＶＣＣ−ＶＴＮ１−ＶＴＮ２−｜ＶＴＰ｜の電圧レベルにまで上昇可能である。しかしながら、ＭＯＳトランジスタＰ２−２およびＰ２−３により、ノードＮＥへＭＯＳトランジスタＰ２−１から供給された電荷が電源ノードＶＣＣへバイパスされ、ノードＮＥからの基準電圧ＶｒｅｆＰは、ＶＣＣ＋２｜ＶＴＰ｜の電圧レベルに固定される。ここで、ｐチャネルＭＯＳトランジスタＰ２−１〜Ｐ２−３のしきい値電圧はすべて同じとしている。ＭＯＳトランジスタＰ２−２およびＰ２−３は、しきい値電圧の絶対値が大きく、またそのバックゲートがソースに接続されており、しきい値電圧ＶＴＰが、０．７（Ｖ）で一定あり、したがって基準電圧ＶｒｅｆＰは、電源電圧ＶＣＣよりも１．４（Ｖ）高い電圧レベルとなる。このノードＮＥの基準電圧ＶｒｅｆＰは、安定化容量Ｃ２−３により安定に保持され、ノイズ等が生じても、安定に所定の電圧レベルの基準電圧ＶｒｅｆＰが出力される。次に、基準電圧ＶｒｅｆＰの電圧レベルを導出する。
【０１２３】
ｎチャネルＭＯＳトランジスタＮ２−１およびＮ２−２は、バックゲートが接地されているため、バックゲートバイアス効果が現れる。ノードＮＣの電圧Ｖ（ＮＣ）は、次式で表わされる。
【０１２４】
【数２】

【０１２５】
｜ＶＴＨ０｜＝０．３８（Ｖ）、｜Ｋ｜＝０．５（Ｖ／２）、｜２・φＦ｜＝０．６（Ｖ）、ＶＣＣ＝２．０（Ｖ）と仮定すると、
ＶＴＮ１＝０．７（Ｖ）
となる。次に、繰返し信号φによりノードＮＣを昇圧したときのノードＮＤの電圧Ｖ（ＮＤ）は、次式で与えられる。なお、ここで、ノードＮＣのＭＯＳトランジスタＮ２−１のしきい値電圧を考慮していないのは、この状態ではＭＯＳトランジスタＮ２−１は非導通状態であり、ノードＮＣへの電荷供給は行なわないためである。ノードＮＣ昇圧時において、ＭＯＳトランジスタＮ２−２のしきい値電圧を考慮するのは、ＭＯＳトランジスタＮ２−２が導通し、ノードＮＣからノードＮＤへ電荷を供給するためである。
【０１２６】
【数３】

【０１２７】
上述の、ＭＯＳトランジスタＮ２−１のしきい値電圧ＶＴＮ１を導出した条件を用いると、
ＶＴＮ２＝０．８６（Ｖ）
となる。さらに、ノードＮＤを、繰返し信号／φにより昇圧したときの出力ノードＮＥの電圧Ｖ（ＮＥ）は、ｐチャネルＭＯＳトランジスタＰ２−１しきい値電圧をＶＴＰとして次式で与えられる。
【０１２８】
【数４】

【０１２９】
ＶＣＣ＝２．０（Ｖ）、ＶＴＮ１＝０．７（Ｖ）、ＶＴＮ２＝０．８６（Ｖ）および｜ＶＴＰ｜＝０．７（Ｖ）とすると、
Ｖ（ＮＥ）＝３・２−０．７−０．８６−０．７＝３．７４（Ｖ）
となる。すなわち基準電圧ＶｒｅｆＰは、３．７４Ｖまで上昇することができる。ｐチャネルＭＯＳトランジスタＰ２−２およびＰ２−３によりノードＮＥの電圧レベルは、ＶＣＣ＋２｜ＶＴＰ｜＝２＋１．４＝３．４（Ｖ）の電圧レベルにクランプされる。ＭＯＳトランジスタＮ２−１、Ｎ２−２およびＰ２−２およびキャパシタＣ２−１およびＣ２−２によるチャージポンプ回路が出力することのできる電圧（３．７４（Ｖ））は、基準電圧ＶｒｅｆＰに必要とされる電圧（３．４（Ｖ））よりも高い電圧レベルであり、したがって十分、必要とされる電圧レベルの基準電圧ＶｒｅｆＰを生成することができる。
【０１３０】
上述のように、しきい値電圧の絶対値の大きなｐチャネルＭＯＳトランジスタを用い、かつしきい値電圧の小さなｎチャネルＭＯＳトランジスタを用いることにより、低消費電力で、安定に所定の電圧レベルの基準電圧ＶｒｅｆＰを生成することができる。
【０１３１】
［制御信号発生回路の構成］
図１３（Ａ）は、図９に示す制御信号発生回路６０ｂの構成を示す図である。図１３（Ａ）において、制御信号発生回路１６０ｂは、繰返し信号φを受ける３段の縦続接続されるインバータＩ３−１〜Ｉ３−３と、繰返し信号φとインバータＩ３−３の出力信号とを受けるＮＡＮＤ回路Ｇ３−１を含む。ＮＡＮＤ回路Ｇ３−１から制御信号／φＰが出力される。この制御信号発生回路１６０ｂは、さらに、繰返し信号φを受ける５段の縦続接続されるインバータＩ３−４、Ｉ３−５。Ｉ３−６、Ｉ３−７およびＩ３−８と、繰返し信号φとインバータＩ３−８の出力信号を受けるＮＡＮＤ回路Ｇ３−２を含む。ＮＡＮＤ回路Ｇ３−２から制御信号φＳが出力される。この制御信号発生回路１６０ｂは、いわゆるワンショットパルス発生回路の構成を備えており、インバータＩ３−１〜Ｉ３−３が、制御信号／φＰの活性期間を決定し、またインバータＩ３−４〜Ｉ３−８が、制御信号φＳのＬレベルの期間を決定している。インバータＩ３−１〜Ｉ３−３およびインバータＩ３−４〜Ｉ３−８は、それぞれ遅延回路の機能を有しており、インバータＩ３−４〜Ｉ３−８の有する遅延時間は、インバータＩ３−１〜Ｉ３−３が与える遅延時間よりも大きくされている。次に、この図１３（Ａ）に示す制御信号発生回路１６０ｂの動作を、その動作波形図である図１３（Ｂ）を参照して、説明する。
【０１３２】
時刻ｔ０以前において、繰返し信号φがＬレベルのときには、制御信号／φＰおよびφＳはともにＨレベルにある。またノードＮＦの電位は、インバータＩ３−１〜Ｉ３−３により、Ｈレベルにある。
【０１３３】
時刻ｔ０において、繰返し信号φがＬレベルからＨレベルへ立上がっても、インバータＩ３−３およびＩ３−８の出力信号はまだＨレベルであるため、ＮＡＮＤ回路Ｇ３−１およびＧ３−２からの制御信号／φＰおよびφＳはＬレベルとなる。インバータＩ３−１〜Ｉ３−３が有する遅延時間が経過すると、ノードＮＦの電位がＬレベルに低下し、ＮＡＮＤ回路Ｇ３−１から出力される制御信号／φＰがＨレベルに立上がる（時刻ｔ１）。このときまだインバータＩ３−８の出力信号はＨレベルであり、制御信号φＳは依然Ｌレベルにある。
【０１３４】
インバータＩ３−４〜Ｉ３−８が有する遅延時間が経過すると、時刻ｔ２において、インバータＩ３−８の出力信号がＬレベルに立下がり、応じてＮＡＮＤ回路Ｇ３−２から出力される制御信号φＳがＨレベルに立上がる。制御信号／φＰのＬレベルの期間よりも制御信号φＳのＬレベルの期間が長くされているのは、後に説明する差動増幅回路における差動増幅操作を安定に行なわせるためである。ここで、制御信号／φＰはＬレベルのときに活性状態とされ、また制御信号φＳはＨレベルのときに活性状態とされる。
【０１３５】
［差動増幅回路の構成］
図１４は、図９に示す差動増幅回路１６０ｄの構成を示す図である。図１４において、差動増幅回路１６０ｄは、電源ノードＶＣＣとノードＮＧとの間に接続され、制御／φＰに応答して導通するｐチャネルＭＯＳトランジスタＰ４−１と、電源ノードＶＣＣとノードＮＨとの間に接続され、制御信号／φＰに応答して導通し、ノードＮＨを電源電圧ＶＣＣレベルに充電するｐチャネルＭＯＳトランジスタＰ４−２と、ノードＮＧとノードＮＩとの間に接続され、かつそのゲートがノードＮＨに接続されるｎチャネルＭＯＳトランジスタＮ４−１と、ノードＮＨとノードＮＩとの間に接続され、かつそのゲートがノードＮＧに接続されるｎチャネルＭＯＳトランジスタＮ４−２と、電源ノードＶＣＣとノードＮＧとの間に直列に接続されるｎチャネルＭＯＳトランジスタＮ４−３およびＰチャネルＭＯＳトランジスタＰ４−３と、電源ノードＶＣＣとノードＮＨとの間に直列に接続されるｎチャネルＭＯＳトランジスタＮ４−４およびｐチャネルＭＯＳトランジスタＰ４−４と、ノードＮＧ上の電位を反転してＭＯＳトランジスタＰ４−３のゲートへ与えるインバータＩ４−１と、ノードＮＨ上の電位を反転してｐチャネルＭＯＳトランジスタＰ４−４のゲートへ与えるインバータＩ４−２と、ノードＮＩと接地ノードとの間に接続されかつそのゲートに制御信号φＳを受けるｎチャネルＭＯＳトランジスタＮ４−５を含む。これらのＭＯＳトランジスタＰ４−１〜Ｐ４−４およびＮ４−１〜Ｎ４−５のそれぞれのバックゲートは、各それぞれのソースに接続される。ｎチャネルＭＯＳトランジスタＮ４−３のゲートへ基準電圧ＶｒｅｆＰが与えられ、ｎチャネルＭＯＳトランジスタＮ４−４のゲートへバイアス電圧ＶＰＢが与えられる。
【０１３６】
ＭＯＳトランジスタＰ４−１およびＰ４−２は、ノードＮＧおよびＮＨを、電源電圧ＶＣＣレベルにプリチャージする機能を備える。ＭＯＳトランジスタＮ４−１およびＮ４−２は、ＭＯＳトランジスタＮ４−５の導通時活性化されてノードＮＧおよびＮＨの微小電位差を差動的に増幅する。ＭＯＳトランジスタＮ４−３およびＮ４−４は、基準電圧ＶｒｅｆＰおよびバイアス電圧ＶＰＢの差に応じた電流をノードＮＧおよびＮＨへ供給する、電位差検出手段として作用する。ＭＯＳトランジスタＰ４−３およびＰ４−４は、それぞれ、ノードＮＤおよびＮＨの電位レベルがＬレベルに低下するとき、インバータＩ４−１およびＩ４−２の出力信号に従って非導通状態となり、電源ノードＶＣＣから接地ノードへ流れる電流経路を遮断する。
【０１３７】
図１４に示す差動増幅回路において、ＭＯＳトランジスタのサイズは、左右対称に同一寸法を有するように作成される。ただし、ＭＯＳトランジスタＮ４−３およびＮ４−４は、ほぼ同じ寸法に形成されるが、基準電圧ＶｒｅｆＰとバイアス電圧ＶＰＢが同じ電圧レベルのときに、出力信号ＰＢＥがＬレベルとなるように、わずかに（５ないし１０％程度）ＭＯＳトランジスタＮ４−４の電流駆動力が大きくされている（たとえば、ゲートの幅Ｗが大きくされる）。次に、図１５に示す動作波形図を参照して、この図１４に示す差動増幅回路の動作について説明する。
【０１３８】
時刻ｔ０以前において、制御信号／φＰおよびφＳはともにＨレベルである。この状態においては、プリチャージ用のＭＯＳトランジスタＰ４−１およびＰ４−２は非導通状態であり、ＭＯＳトランジスタＮ４−５が導通状態にあり、基準電圧ＶｒｅｆＰおよびバイアス電圧ＶＰＢの差に従ってノードＮＧから出力される信号ＰＢＥの電圧レベルが決定されている。
【０１３９】
時刻ｔ０において、制御／φＰおよびφＳがともにＬレベルに立下がると、ＭＯＳトランジスタＮ４−５が非導通状態とされ、一方プリチャージ用のＭＯＳトランジスタＰ４−１およびＰ４−２が導通状態とされる。これにより、ノードＮＧおよびＮＨが電源電圧ＶＣＣレベルに充電され、信号ＰＢＥもＨレベルとなる。このノードＮＧおよびＮＨの充電により、インバータＩ４−１およびＩ４−２の出力信号がＬレベルとなり、ＭＯＳトランジスタＰ４−３およびＰ４−４がともに導通し、電源ノードＶＣＣからノードＮＧおよびＮＨへの電流経路が形成される。このとき、ノードＮＧおよびＮＨの充電が行なわれるだけであり、電源ノードから接地ノードへの電流経路は遮断されており（ＭＯＳトランジスタＮ４−５は非導通状態）、消費電流は極めてわずかである。
【０１４０】
時刻ｔ１において、制御／φＰがＨレベルに立上がり、ＭＯＳトランジスタＰ４−１およびＰ４−２が非導通状態とされ、ノードＮＧおよびＮＨへのプリチャージ動作が完了する。このとき、まだ制御信号φＳはＬレベルにあり、ＭＯＳトランジスタＮ４−５は非導通状態にあり、比較動作はまだ行なわれない。
【０１４１】
時刻ｔ２において、制御信号φＳがＨレベルに立上がると、ＭＯＳトランジスタＮ４−５が導通し、ノードＮＧおよびＮＨから接地ノードへの電流経路が形成され、このノードＮＧおよびＮＨの微小電位差の差動増幅が行なわれる。今、基準電圧ＶｒｅｆＰがバイアス電圧ＶＰＢよりも高い場合を考える。この場合、ＭＯＳトランジスタＮ４−４のコンダクタンスはＭＯＳトランジスタＮ４−３のコンダクタンスよりも小さくなり、ＭＯＳトランジスタＮ４−３およびＰ４−３を介して電源ノードＶＣＣからノードＮＧへ流れる電流量は、ＭＯＳトランジスタＮ４−４およびＰ４−４を介して電源ノードＶＣＣからノードＮＨへ流れる電流量よりも多くなる。ＭＯＳトランジスタＮ４−１およびＮ４−２は、ＭＯＳトランジスタＮ４−５の導通時にノードＮＧおよびＮＨの放電を開始する。このとき、ノードＮＧの電位低下は、より多くの電流供給によりノードＮＨの電位低下よりも遅いため、ＭＯＳトランジスタＮ４−１を介して流れる電流がＭＯＳトランジスタＮ４−２を介して流れる電流よりも小さくなり、応じて、ノードＮＨが高速でＬレベルへ放電される。ノードＮＨの電位が低下すると、インバータＩ４−２の出力信号が上昇し、最終的にＭＯＳトランジスタＰ４−４が非導通状態とされ、電源ノードＶＣＣからノードＮＨへの電流が流れる経路が遮断される。これにより、ノードＮＨは完全に接地電位レベルへ放電され、ノードＮＧは、ほぼ電源電圧ＶＣＣレベルを維持する。したがって、基準電圧ＶｒｅｆＰがバイアス電圧ＶＰＢよりも高い場合には、出力信号ＰＢＥはＨレベルを維持する。
【０１４２】
この比較動作が完了し、ノードＮＧの電圧レベルがＨレベル、ノードＮＨの電圧レベルがＬレベルとされると、ＭＯＳトランジスタＮ４−１およびＮ４−２を介してほとんど電流は流れないため、この比較動作時における消費電流が低減される。
【０１４３】
時刻ｔ３において、再び制御信号／φＰおよびφＳがＬレベルに立下がると、比較動作が完了し、再びノードＮＧおよびＮＨが電源電圧ＶＣＣレベルにプリチャージされる。インバータＩ４−２の出力信号がＬレベルとなり、再びＭＯＳトランジスタＰ４−４が導通状態とされる。
【０１４４】
時刻ｔ４において、制御信号／φＰがＨレベルに立上がり、ノードＮＧおよびＮＨのプリチャージ動作が完了し、次いで時刻ｔ５において、制御信号φＳがＨレベルに立上がり、比較動作および差動増幅動作が実行される。バイアス電圧ＶＰＢが上昇し、基準電圧ＶｒｅｆＰと等しくなっている場合には、ＭＯＳトランジスタＮ４−３およびＮ４−４のゲート電圧は同じ電圧レベルであるが、ＭＯＳトランジスタＮ４−４の電流駆動力は、ＭＯＳトランジスタＮ４−３のそれよりも大きくされているため、ノードＮＨへ流れる電流は、ノードＮＧへ流れる電流よりも多くなる。したがってこの場合においては、ノードＮＨがＨレベルとされ、ノードＮＧがＬレベルとされる。ノードＮＧの電位レベルの低下に従って、インバータＩ４−１の出力信号がＨレベルとなり、ＭＯＳトランジスタＰ４−３が非導通状態とされる。
【０１４５】
制御信号／φＰのＬレベル期間が、制御信号φＳのＬレベル期間よりも長くされているため、ノードＮＧおよびＮＨのプリチャージが完了し、ノードＮＧおよびＮＨが、ＭＯＳトランジスタＮ４−３およびＮ４−４を介して供給される電流によってのみ充電される状態に設定してから比較および差動増幅動作が安定に行なえる。ここで、電源電圧ＶＣＣは２．０Ｖ程度であり、基準電圧ＶｒｅｆＰは、先に説明したように３．４Ｖ程度であり、ＭＯＳトランジスタＮ４−３およびＮ４−４は、供給電流量は異なるものの、電源電圧ＶＣＣをノードＮＧおよびＮＨへ伝達することができる。飽和領域でこれらのＭＯＳトランジスタＮ４−３およびＮ４−４が動作しており、これらのＭＯＳトランジスタＮ４−３およびＮ４−４が供給するドレイン電流は、このゲート電圧の２乗に比例するため、微小な電位差であっても比較的大きな電流差を生じさせることができ、正確にノードＮＧおよびＮＨの電圧レベルを基準電圧ＶｒｅｆＰおよびバイアス電圧ＶＰＢの差に応じた電圧レベルに設定することができる。
【０１４６】
また、インバータＩ４−１およびＩ４−２ならびにｐチャネルＭＯＳトランジスタＰ４−３およびＰ４−４を用いることにより、比較動作完了後、Ｌレベルのノードに接続されるｐチャネルＭＯＳトランジスタ（Ｐ４−３またはＰ４−４）を非導通状態とすることができ、応じて電源ノードＶＣＣから接地ノードへの電流経路を遮断することができ、消費電流を低減することができる。
【０１４７】
上述の構成により、低消費電流で微小電位差を正確に検知して電源電圧ＶＣＣと接地電圧レベルいずれかの電圧レベルの信号ＰＢＥを生成することができる。なお、差動増幅動作完了後は、ノードＮＧおよびＮＨは、ともに電源電圧ＶＣＣレベルにプリチャージされるまで、ｎチャネルＭＯＳトランジスタＮ４−１およびＮ４−２によりラッチされた状態に保持される。
【０１４８】
［繰返し信号発生回路の構成］
図１６は、図９に示す繰返し信号発生回路１６０ｅの構成を示す図である。図１６において、繰返し信号発生回路１６０ｅは、５段の縦続接続されるインバータＩ６−１〜Ｉ６−５と、差動増幅回路からの出力信号ＰＢＥとインバータＩ６−４の出力信号を受けるＮＡＮＤ回路Ｇ６を含む。ＮＡＮＤ回路Ｇ６の出力信号がインバータＩ６−１の入力へ与えられる。インバータＩ６−１〜Ｉ６−４は、比較的小さな電流駆動力を有し、一方、信号φＦを出力するインバータＩ６−５は、次段のチャージポンプ動作を行なうＶＰＢ発生回路を駆動するために、比較的大きな電流駆動力を有している。次に動作について簡単に説明する。
【０１４９】
信号ＰＢＥがＬレベルのとき、先に説明したように、バイアス電圧ＶＰＢが基準電圧ＶｒｅｆＰの電圧レベルに等しいかまたはそれより高い状態にある。この状態においては、ＮＡＮＤ回路Ｇ６の出力信号はＨレベルに固定され、応じて、信号φＦもＬレベルに固定される。
【０１５０】
信号ＰＢＥがＬレベルにあり、基準電圧ＶｒｅｆＰの電圧レベルがバイアス電圧ＶＰＢの電圧レベルよりも高いことを示すときには、ＮＡＮＤ回路Ｇ６は、インバータとして作用し、ＮＡＮＤ回路Ｇ６およびインバータＩ６−１〜Ｉ６−４が、５段のインバータで構成されるリングオシレータとして動作し、応じてインバータＩ６−５から出力される信号φＦが一定の周期で変化する。このリングオシレータの周期は、１００ｎｓ程度と比較的短くされ、高速でバイアス電圧ＶＰＢを基準電圧ＶｒｅｆＰレベルにまで上昇させる。しかしながら、このリングオシレータの周期は１００ｎｓ程度であり、ＮＡＮＤ回路Ｇ６およびインバータＩ６−１〜Ｉ６−５は、ＣＭＯＳ回路で構成されているが、特別に高速動作性が要求されないため、これらの構成要素であるＭＯＳトランジスタのしきい値電圧の絶対値は、０．７Ｖのように大きくされていてもよい。最終段のインバータＩ６−５のみが大きな電流駆動力を持っているだけであり、インバータＩ６−１〜Ｉ６−４およびＮＡＮＤ回路Ｇ６の電流駆動力は小さくてもよいため、これらの繰返し信号発生回路１６０ｅの動作時における消費電流は十分に抑制される。
【０１５１】
［ＶＰＢ発生回路の構成］
図１７は、図９に示すＶＰＢ発生回路１６０ｆの具体的構成の一例を示す図である。図１７において、ＶＰＢ発生回路１６０ｆは、電源ノードＶＣＣとノードＮＪの間に順方向にダイオード接続されるｎチャネルＭＯＳトランジスタＮ７−１と、ノードＮＪとノードＮＫの間に順方向にダイオード接続されるｎチャネルＭＯＳトランジスタＮ７−２と、ノードＮＫとノードＮＬの間に順方向にダイオード接続されるｐチャネルＭＯＳトランジスタＰ７−１と、ノードＮＬと電源ノードＶＣＣの間に順方向にそれぞれがダイオード接続され、かつ互いに直列に接続されるｐチャネルＭＯＳトランジスタＰ７−２およびＰ７−３と、繰返し信号φＦに従って、ノードＮＪへ電荷を供給するチャージポンプキャパシタＣ７−１と、繰返し信号／φＦに従ってノードＮＫへ電荷を供給するチャージポンプキャパシタＣ７−２と、ノードＮＬからのバイアス電圧ＶＰＢを安定化するための安定化容量Ｃ７−３を含む。
【０１５２】
ＭＯＳトランジスタＮ７−１およびＮ７−２のバックゲートは接地電位を受けるように接続され、ＭＯＳトランジスタＰ７−１およびＰ７−３のバックゲートはそれぞれの一方導通ノード（ソース）に接続される。
【０１５３】
この図１７に示すＶＰＢ発生回路の構成は、実質的に先の図９に示す基準電圧発生回路１６０ｃの構成と同じである。したがってＭＯＳトランジスタＮ７−１およびＮ７−２のしきい値電圧は小さくされ、またＭＯＳトランジスタＰ７−１〜Ｐ７−３のしきい値の絶対値は大きくされる。ＭＯＳトランジスタＮ７−１およびＮ７−２はｎチャネルＭＯＳトランジスタが用いられ、またバックゲートが接地電位を受けるように接続されているのは、先の図１２に示す基準電圧発生回路の場合と同じである。この図１７に示すＶＰＢ発生回路の構成の場合、バイアス電圧ＶＰＢは、ＶＣＣ＋２｜ＶＴＰ｜の電圧レベルとなる。繰返し信号φＦの周期が、基準電圧発生回路の場合に比べて、１００ｎｓと短くされているため、高速でバイアス電圧ＶＰＢを所定の電圧レベルに安定化させることができる。チャージポンプ動作による電荷の供給量は、繰返し信号の周波数とチャージポンプキャパシタの容量で決定される。したがってこのとき、高速でバイアス電圧ＶＰＢを発生するために、チャージポンプキャパシタＣ７−１およびＣ７−２の容量値は、基準電圧発生回路のそれよりも大きくされてもよい。
【０１５４】
この図１７に示すＶＰＢ発生回路においても、図１２に示す基準電圧発生回路１６０ｃの構成と同様、低消費電流でかつ高速でバイアス電圧ＶＰＢを生成することができる。
【０１５５】
［第１のＶＰＢレベル保持回路の構成］
図１８は、図９に示す第１のＶＰＢレベル保持回路１６０ｈの構成を示す図である。図１８において、ＶＰＢレベル保持回路１６０ｈは、電源ノードＶＣＣとノードＮＭの間に順方向にダイオード接続されるｎチャネルＭＯＳトランジスタＮ８−１と、ノードＮＭとノードＮＮの間に順方向にダイオード接続されるｎチャネルＭＯＳトランジスタＮ８−２と、ノードＮＮと出力ノードＮＯの間に順方向にダイオード接続されるｐチャネルＭＯＳトランジスタＰ８と、繰返し信号φに従ってノードＮＭへ電荷を供給するチャージポンプキャパシタＣ８−１と、繰返し信号／φに従って、ノードＮＮへ電荷を供給するチャージポンプキャパシタＣ８−２を含む。ＭＯＳトランジスタＮ８−１およびＮ８−２のバックゲートは接地電圧を受けるように接続される。ＭＯＳトランジスタＰ８のバックゲートはノードＮＮに接続される。ノードＮＯはＶＰＢ発生回路１６０ｆの出力ノードＮＬに接続される。
【０１５６】
この図１８に示すＶＰＢレベル保持回路１６０ｈの構成は、図１７に示すＶＰＢ発生回路の出力段のクランプ回路および安定化容量を除く構成と同じである。したがって、このＶＣＢレベル保持回路１６０ｈは、ノードＮＯに対し、３・ＶＣＣ−ＶＴＮ１−ＶＴＮ２−｜ＶＴＰ｜の電圧レベルを供給する。ここで、ＶＴＮ１およびＶＴＮ２は、ＭＯＳトランジスタＮ８−１およびＮ８−２のそれぞれのしきい値電圧を示し、ＶＴＰは、ＭＯＳトランジスタＰ８のしきい値電圧を示す。この電圧は図１７のバイパス用ＭＯＳトランジスタＰ７−２，Ｐ７−３により電源ノードＶＣＣへ放電され、ノードＮＯの電圧レベルはＶＣＣ＋２｜ＶＴＰ｜となる。この第１のレベル保持回路１６０ｈは、単にノードＮＯから出力されるバイアス電圧ＶＰＢがその待機状態においてリーク電流により低下するのを防止するために用いられる。このリーク電流は、数ｎＡと極めて小さいため、この第１のレベル保持回路の電荷供給力も十分小さくされる。したがって、チャージポンプキャパシタＣ８−１およびＣ８−２の容量も、数ｐＦ程度の容量値が用いられる。したがって繰返し信号φおよび／φに従って常時チャージポンプ動作を行なって電荷をノードＮＯへ供給しても、その消費電力は極めて小さい。また、ＭＯＳトランジスタＮ８−１およびＮ８−２は、バックゲートが接地電圧を受けるように接続されているのは、図１２に示す基準電圧発生回路および図１７に示すＶＰＢ発生回路１６０ｆの場合と同じである。
【０１５７】
［第２のＶＰＢレベル保持回路］
図１９は、図９に示す第２のレベル保持回路１６０ｉの具体的構成を示す図である。図１９において、第２のＶＰＢレベル保持回路１６０ｉは、電源ノードＶＣＣとノードＮＰの間に順方向にダイオード接続されるｎチャネルＭＯＳトランジスタＮ９−１と、ノードＮＰとノードＮＱの間に順方向にダイオード接続されるｎチャネルＭＯＳトランジスタＮ９−２と、ノードＮＱと出力ノードＮＲの間に順方向にダイオード接続されるｐチャネルＭＯＳトランジスタＰ９と、パルス信号／ＰＵに従ってノードＮＰへ電荷を供給するチャージポンプキャパシタＣ９−１と、パルス信号ＰＵに従ってノードＮＱへ電荷を供給するチャージポンプキャパシタＣ９−２を含む。ＭＯＳトランジスタＮ９−１およびＮ９−２のバックゲートは接地電圧を受けるように接続される。ＭＯＳトランジスタＮ９−１およびＮ９−２が用いられ、またそのバックゲートが接地電圧を受けるように接続されているのは、先の基準電圧発生回路およびＶＰＢ発生回路および第１のＶＰＢレベル保持回路の場合と同じである。ノードＮＲは図１７のノードＮＯに接続される。
【０１５８】
パルス信号ＰＵはセルフリフレッシュモード時において、リフレッシュが行なわれるときに活性状態のＨレベルとされる内部ＲＡＳ信号に相当する。このリフレッシュ動作時において、センスアンプが動作し、ビット線の充放電が行なわれ、比較的大きな基板電流が流れるため、バイアス電圧ＶＰＢの電圧レベルがこの基板電流によるホットキャリア電流のために低下する可能性がある。このホットキャリア電流によるバイアス電圧ＶＰＢの低下を補償するために、第２のレベル保持回路１６０ｉが設けられており、したがってチャージポンプキャパシタＣ９−１およびＣ９−２は比較的大きな容量値（数十〜数百ｐＦ）を有している。リフレッシュが行なわれるときには、パルス信号ＰＵがＨレベルとされ、ノードＮＱの電圧レベルが上昇し、ＭＯＳトランジスタＰ９が導通し、ノードＮＲへ正電荷が供給される。したがって、バイアス電圧ＶＰＢの低下する可能性のあるときにノードＮＲへ正電荷を供給しておくことにより、このバイアス電圧ＶＰＢすなわち基板バイアス電圧の低下を抑制することができる。
【０１５９】
この図１９に示す第２のＶＰＢレベル保持回路１６０ｉの動作は、先の図１７および図１８に示す回路と同じであり、用いられる繰返し信号の種類が異なるだけである。通常動作モード時においては、パルス信号ＰＵは、Ｌレベルの非活性状態とされる。しかしながら、この通常動作モード時においてはバイアス電圧ＶＰＢは用いられず、選択回路により電源電圧ＶＣＣが選択されて使用される。したがってこの場合には、基板電流の影響によりバイアス電圧ＶＰＢは低下する可能性はないため、特に電荷を供給する必要はない。
【０１６０】
以上のように、この第２のＶＣＢレベル保持回路を設けることにより、データ保持動作モード時（セルフリフレッシュモード時）において、リフレッシュ動作が行なわれても、安定にバイアス電圧ＶＰＢ（基板バイアス電圧ＶＰＢＳ）を指定の電圧レベルに保持することができる。また、その動作サイクルも、リフレッシュサイクルと同じであり、リフレッシュ時に消費される電流５０μＡに比べて小さく、消費電力の増加は、大きな影響は及ぼさない。
【０１６１】
［選択回路の構成］
図２０（Ａ）は、図９に示す選択回路１６０ｇの具体的構成を示す図である。図２０（Ａ）において、選択回路１６０ｇは、バイアス電圧ＶＰＢの供給ノードＮＵとノードＮＶの間に接続されかつそのゲートがノードＮＳに接続されるｐチャネルＭＯＳトランジスタＰ２０−１と、ノードＮＵとノードＮＳの間に接続されてかつそのゲートがノードＮＶに接続されるｐチャネルＭＯＳトランジスタＰ２０−２と、ノードＮＶと接地ノードの間に接続されかつそのゲートがセルフリフレッシュ活性化信号ＳＥＬＦを受けるように接続されるｎチャネルＭＯＳトランジスタＮ２０−１と、ノードＮＳと接地ノードの間に接続されるｎチャネルＭＯＳトランジスタＮ２０−２と、セルフリフレッシュ活性化信号ＳＥＬＦを反転するＣＭＯＳインバータを構成するｐチャネルＭＯＳトランジスタＰ２０−３およびｎチャネルＭＯＳトランジスタＮ２０−３と、ノードＮＵと出力ノードＮＴの間に接続されかつそのゲートがノードＮＶに接続されるｐチャネルＭＯＳトランジスタＰ２０−４と、出力ノードＮＴと電源ノードＶＣＣの間に接続されかつそのゲートがノードＮＳに接続されるｐチャネルＭＯＳトランジスタＰ２０−５を含む。
【０１６２】
ＭＯＳトランジスタＰ２０−３およびＮ２０−３で構成されるＣＭＯＳインバータは、電源電圧ＶＣＣおよび接地電圧を両動作電源電圧として動作する。ｐチャネルＭＯＳトランジスタＰ２０−５を除いて、ＭＯＳトランジスタのバックゲートは、それぞれのソースに接続される。ｐチャネルＭＯＳトランジスタＰ２０−５のバックゲートは、ノードＮＵに接続されてバイアス電圧ＶＰＢを受ける。ＭＯＳトランジスタＰ２０−５のバックゲートを電源電圧ＶＣＣを受けるように接続した場合、出力ノードＮＴの電圧がバイアス電圧ＶＰＢレベルとなったとき、このＭＯＳトランジスタＰ２０−５において、基板領域を介してバイアス電圧ＶＰＢからの電荷が電源ノードＶＣＣへ流れるためこれを防止する。また、ＭＯＳトランジスタＰ２０−５のバックゲートをノードＮＴに接続した場合、基板バイアス電圧ＶＰＢＳが電源電圧ＶＣＣからバイアス電圧ＶＰＢへ切換えられるため、このＭＯＳトランジスタＰ２０−５の基板領域の充電も併せて行なう必要があり、基板バイアス電圧ＶＰＢＳの上昇が遅れるためこれを防止する。ＭＯＳトランジスタＰ２０−５のバックゲートを常時バイアス電圧ＶＰＢに固定しておくことにより、ＭＯＳトランジスタＰ２０−５における基板領域のリーク電流を防止することができ、低消費電力で高速で基板バイアス電圧ＶＰＢＳをバイアス電圧ＶＰＢレベルに上昇させることができる。次にこの図２０（Ａ）に示す選択回路１６０ｇの動作をその動作波形図である図２０（Ｂ）を参照して説明する。
【０１６３】
この図２０（Ａ）に示す選択回路は、いわゆるレベル変換回路と言われるものであり、低電力消費で、低い信号電圧系から高い信号電圧系への変換を行なう。この図２０（Ａ）に示す構成においては、２Ｖ振幅の信号ＳＥＬＦにより、基板バイアス電圧ＶＰＢＳを、２Ｖ（ＶＣＣ）と３．４Ｖ（ＶＰＢ）の一定電圧の間で切換える。
【０１６４】
通常動作モード時においては、セルフリフレッシュ活性化信号ＳＥＬＦが、Ｌレベルであり、ＭＯＳトランジスタＮ２０−１が非導通状態、ＭＯＳトランジスタＮ２０−２が、ＣＭＯＳインバータ（ＭＯＳトランジスタＰ２０−３およびＮ２０−３）からのＨレベルの信号により、導通状態とされる。したがって、この状態において、ノードＮＳが、ＭＯＳトランジスタＮ２０−２により接地電圧レベルに放電され、ＭＯＳトランジスタＰ２０−１が導通し、ノードＮＶがバイアス電圧ＶＰＢレベルに充電され、ＭＯＳトランジスタＰ２０−２が非導通状態とされる。したがってこの状態においては、ＭＯＳトランジスタＰ２０−５が導通し、ノードＮＴへは、電源電圧ＶＣＣが伝達され、電源電圧ＶＣＣレベルの基板バイアス電圧ＶＰＢＳが出力される。このとき、ＭＯＳトランジスタＰ２０−４は、そのゲート電圧がバイアス電圧ＶＰＢレベルであり、非導通状態にある。ノードＮＳおよびＮＶの電圧レベルが、それぞれＬレベルおよびＨレベル（バイアス電圧ＶＰＢレベル）となると、このレベル変換回路においては、サブスレッショルド電流を除いて電流は流れない。したがって、低消費電流特性が実現される。この選択回路１６０ｇは、高速動作性は要求されないため、したがって構成要素であるＭＯＳトランジスタは、このサブスレッショルド電流を抑制するため、高いしきい値電圧（０．７Ｖ）のＭＯＳトランジスタが用いられる。
【０１６５】
セルフリフレッシュモードにおいては、セルフリフレッシュ活性化信号ＳＥＬＦがＨレベルとされ、通常動作モード時と逆に、ＭＯＳトランジスタＮ２０−１が導通状態、ＭＯＳトランジスタＮ２０−２が非導通状態とされる。これにより、ノードＮＶの電位が接地レベルとなり、ＭＯＳトランジスタＰ２０−２が導通し、ノードＮＳを充電するＭＯＳトランジスタＮ２０−２は導通状態となり、ノードＮＳの電位レベルは、バイアス電圧ＶＰＢレベルまで上昇し、ＭＯＳトランジスタＰ２０−１が非導通状態とされ、ノードＮＶは接地電位レベルに保持される。したがってこの状態において，ＭＯＳトランジスタＰ２０−４が導通状態、ＭＯＳトランジスタＰ２０−５が非導通状態とされ、出力ノードＮＴへは、バイアス電圧ＶＰＢが伝達され、周辺回路のｐチャネルＭＯＳトランジスタ形成領域の基板領域へ印加されるバイアス電圧ＶＰＢＳの電圧レベルが上昇する。
【０１６６】
この切換動作時においては、ＣＭＯＳインバータ（ＭＯＳトランジスタＰ２０−３およびＮ２０−３）に貫通電流が生じるだけであり、残りの部分においては、ノードＮＵから接地電位へ切換時電流が少し流れるだけであり、電源電流に対する低消費電力が実現され、またバイアス電圧ＶＰＢの低下も抑制される。
【０１６７】
［ＶＮＢＳ発生部の構成］
図２１は、ｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）トランジスタの基板領域へ印加される基板バイアス電圧ＶＮＢＳを発生する部分の構成を示す図である。この図２１に示す構成は、図９に示す周辺バイアス回路１６０に含まれる。
【０１６８】
図２１において、周辺バイアス回路１６０のＶＮＢＳ発生部は、発振回路１６０ａからの繰返し信号φに応答して活性期間の異なる制御信号／φＰおよび／φＳを生成する制御信号発生回路１６０ｋと、繰返し信号φに応答して負の一定の電圧レベルの基準電圧ＶｒｅｆＮを生成する基準電圧発生回路１６０ｌと、制御信号／φＰおよび／φＳ（またはφＳ）に応答して選択的に活性化され、基準電圧ＶｒｅｆＮと出力ノード１６２上のバイアス電圧ＶＮＢを比較し該比較結果を示す信号ＮＢＥを出力する差動増幅回路回路１６０ｍと、差動増幅回路１６０ｍからの信号ＮＢＥに応答して選択的に活性化され、活性化時繰返し信号φＦを出力する繰返し信号発生回路１６０ｎと、繰返し信号φＦに応答してチャージポンプ動作を行なって負のバイアス電圧ＶＮＢを生成するＶＮＢ発生回路１６０ｏと、セルフリフレッシュ活性化信号ＳＥＬＦに従ってバイアス電圧ＶＮＢおよび接地電圧ＶＳＳの一方を選択して基板バイアス電圧ＶＮＢＳとして出力する選択回路１６０ｐを含む。発振回路１６０ａは、先の図９に示すバイアス電圧ＶＰＢを発生するために用いられる発振回路と共用される。これらの回路１６０ｋ〜１６０ｏは、電源電圧ＶＣＣおよび接地電圧（ＶＳＳ）を一方および他方動作電源電圧として動作する。
【０１６９】
ＶＮＢＳ発生部は、さらに、繰返し信号φに応答して出力ノード１６２上に負の電荷を供給するＶＮＢレベル保持回路１６０ｑと、セルフリフレッシュモード時のリフレッシュ動作時に活性状態とされるパルス信号ＰＵに応答して活性化され、出力ノード１６２上へ負の電荷を供給するＶＮＢレベル保持回路１６０ｒを含む。ＶＮＢレベル保持回路１６０ｑは、待機状態時におけるリーク電流によるバイアス電圧ＶＮＢの上昇を抑制するために負の電荷を供給することが要求されるだけであり、小さな電荷供給力を有する。一方、ＶＮＢレベル保持回路１６０ｒは、リフレッシュ動作時において流れるホットキャリア電流によるバイアス電圧ＶＮＢの上昇を抑制するために、比較的大きな電荷供給力を持って出力ノード１６２上に負の電荷を供給する。選択回路１６０ｐは、セルフリフレッシュ活性化信号ＳＥＬＦの活性化時には、バイアス電圧ＶＮＢを選択し、一方、セルフリフレッシュ活性化信号ＳＥＬＦの非活性化時には、接地電圧ＶＳＳを選択する。
【０１７０】
次に、この図２１に示すＶＮＰＳ発生部の電源投入時における動作を図２２に示す波形図を参照して説明する。
【０１７１】
時刻ｔ０において電源が投入され、電源電圧ＶＣＣが上昇する。発振回路１６０ａが、この電源投入により、発振動作を行ない、所定の周期で繰返し信号φを出力する。この繰返し信号φに従って基準電圧発生回路１６０ｌがチャージポンプ動作を行なって、負の電圧レベルの基準電圧ＶｒｅｆＮを生成する。この基準電圧ＶｒｅｆＮは、差動増幅回路１６０ｍの入力部のゲート容量を放電するだけであり、基準電圧ＶｒｅｆＮは高速で所定の電圧レベルに到達する。バイアス電圧ＶＮＢは、基準電圧ＶｒｅｆＮよりも高い（絶対値が小さい）ため、差動増幅回路１６０ｍからの信号ＮＢＥはＨレベルであり（その電圧レベルは電源電圧ＶＣＣの上昇とともに上昇する）、繰返し信号発生回路１６０ｎが発振動作を行ない、所定の周期（約１００ｎｓ）で繰返し信号φＦを出力する。この繰返し信号φＦに従ってＶＮＢ発生回路１６０ｏがチャージポンプ動作を行なって、出力ノード１６２へ負の電荷を供給し、バイアス電圧ＶＮＢの電圧レベルを低下させる。この出力ノード１６２の容量は、大きいため、バイアス電圧ＶＮＢは、基準電圧ＶｒｅｆＮに比べて緩やかに所定の電圧レベルに到達する。
【０１７２】
時刻ｔ１において、バイアス電圧ＶＮＢと基準電圧ＶｒｅｆＮが等しくなると、差動増幅回路１６０ｍからの信号ＮＢＥがＬレベルに固定され、繰返し信号発生回路１６０ｎの発振動作が停止される。電源投入後繰返し信号発生回路１６０ｎからの比較的高速（周期１００ｎｓ程度）の繰返し信号φＦを用いてＶＮＢ発生回路１６０ｏにチャージポンプ動作を行なわせることにより、高速で所定の電圧レベルのバイアス電圧ＶＮＢを生成することができる。バイアス電圧ＶＮＢが所定の基準電圧ＶｒｅｆＮのレベルに到達したときには、このＶＮＢ発生部の動作は停止されるため電流消費が生じない。ＶＮＢレベル保持回路１６０ｑが繰返し信号φに従ってチャージポンプ動作を行なうが、出力ノード１６２におけるリーク電流を補償するためにこのＶＮＢレベル保持回路１６０ｑが動作しているだけであり、その消費電流は数ｎＡと極めて小さい。この図２１に示すＶＮＢＳ発生回路の構成は、図９に示すＶＰＢＳ発生部の構成と実質的に同じであり、基準電圧ＶｒｅｆＮおよびバイアス電圧ＶＮＢが負の電圧レベルであり、一方、基準電圧ＶｒｅｆＰおよびバイアス電圧ＶＰＢが正の電圧である点が異なっているだけである。次に各部の構成について説明する。
【０１７３】
［基準電圧発生回路の構成］
図２３は、図２１に示す基準電圧発生回路１６０ｌの具体的構成を示す図である。図２３において、基準電圧発生回路１６０ｌは、接地ノードとノードＤａの間に逆方向にダイオード接続されるｐチャネルＭＯＳトランジスタＰ２２−１と、ノードＤａとノードＤｂの間に逆方向にダイオード接続されるｐチャネルＭＯＳトランジスタＰ２２−２と、ノードＤｂとノードＤｃの方向に逆方向にダイオード接続されるｎチャネルＭＯＳトランジスタＮ２２−１と、ノードＤｃと接地ノードの間に互いに直列に接続されかつ逆方向にダイオード接続されるｎチャネルＭＯＳトランジスタＮ２２−２およびＮ２２−３と、繰返し信号φに応答して、ノードＤａへ電荷を供給するチャージポンプキャパシタＣ２２−１と、繰返し信号／φに応答してノードＤｂへ電荷を供給するチャージポンプキャパシタＣ２２−２と、ノードＤｃからの基準電圧ＶｒｅｆＮを安定化するための安定化容量Ｃ２２−３を含む。
【０１７４】
ｐチャネルＭＯＳトランジスタＰ２２−１およびＰ２２−２のバックゲートは電源電圧ＶＣＣを受けるように接続される。ｎチャネルＭＯＳトランジスタＮ２２−１〜Ｎ２２−３のバックゲートはそれぞれソースに接続される。ｐチャネルＭＯＳトランジスタＰ２２−１およびＰ２２−２が設けられているのは、チャージポンプキャパシタＣ２２−１およびＣ２２−２のチャージポンプ動作により、ノードＤａおよびＤｂの電位が低下したとき、ＭＯＳトランジスタの基板領域と一方導通ノードとが導通するのを防止するためである。またｐチャネルＭＯＳトランジスタＰ２２−１およびＰ２２−２としては、しきい値電圧の絶対値の小さなｐチャネルＭＯＳトランジスタが用いられる。バックゲートバイアス効果を低減し、かつ必要なレベルの基準電圧ＶｒｅｆＮを生成するためである。これは、先の図１２に示す基準電圧発生回路１６０ｃにおいてｎチャネルＭＯＳトランジスタが用いられているのと同じ理由でこれらのｐチャネルＭＯＳトランジスタＰ２２−１およびＰ２２−２が用いられている。次に動作について説明する。
【０１７５】
繰返し信号φがＨレベルであり、繰返し信号／φがＬレベルのとき、ノードＤａへは正電荷が注入され、一方ノードＤｂは、正電荷が引抜かれる。ノードＤａの電位上昇によりｐチャネルＭＯＳトランジスタＰ２２−１が導通するため、ノードＤａは接地電位レベルに放電され、ノードＤａの電位は、｜ＶＴＰ１｜レベルにクランプされる。ここで、ＶＴＰ１は、ＭＯＳトランジスタＰ２２−１のしきい値電圧を示す。一方、ノードＤｂの電位低下により、ｐチャネルＭＯＳトランジスタＰ２２−２は、逆バイアスされるため、非導通状態とされ、一方ｎチャネルＭＯＳトランジスタＮ２２−１が導通し、出力ノードＤｃから正電荷を引抜き、ノードＤｃの電位レベルを低下させる。
【０１７６】
繰返し信号φがＬレベルとされ、繰返し信号／φがＨレベルとされると、ノードＤｂの電位は上昇し、ｎチャネルＭＯＳトランジスタＮ２２−１が非導通状態とされ、一方、ノードＤａの電位レベルが低下し、ｐチャネルＭＯＳトランジスタＰ２２−２が導通し、ノードＤｂの電位を低下させる。このとき、ｐチャネルＭＯＳトランジスタＰ２２−１は非導通状態にある。繰返し信号φおよび／φを繰返し与えることにより、ノードＤａの電位は、｜ＶＴＰ１｜と｜ＶＴＰ１｜−ＶＣＣの間で変化する。ノードＤａの電位がＬレベルのときに、ノードＤｂがプリチャージされるため、ノードＤｂの電位は、電位｜ＶＴＰ１｜＋｜ＶＴＰ２｜−ＶＣＣと｜ＶＴＰ１｜＋｜ＶＴＰ２｜−２・ＶＣＣの間で変化する。ノードＤｃの電位は、ノードＤｂの電位よりもｎチャネルＭＯＳトランジスタＮ２２−１のしきい値電圧ＶＴＮだけ高くなるため、ノードＤｃは、ＶＴＰ＋｜ＶＴＰ１｜＋｜ＶＴＰ２｜−２・ＶＣＣの電位レベルまで低下することができる。しかしながら、ｎチャネルＭＯＳトランジスタＮ２２−２およびＮ２２−３により、ノードＤｃの電位は、−２・ＶＴＮの電位レベルに固定される。ここで、接地電圧ＶＳＳを０Ｖとしている。先の図１２に示す基準電圧発生回路１６０ｃにおいて出力電圧を算出したのと同じ方法でｐチャネルＭＯＳトランジスタＰ２２−１およびＰ２２−２のしきい値電圧の絶対値が得られる（先の図１２に示すＭＯＳトランジスタＮ２−１およびＮ２−２のしきい値電圧ＶＴＮ１およびＶＴＮ２にこれらのＭＯＳトランジスタＰ２２−１およびＰ２２−２のしきい値電圧の絶対値が対応している）。したがって、同様の条件を用いることにより、次式が得られる。
【０１７７】
｜ＶＴＰ１｜＝０．７（Ｖ）、｜ＶＴＰ２｜＝０．８６（Ｖ）
したがって、出力ノードＤｃに発生することの電圧Ｖ（Ｄｃ）は、次式で与えられる。
【０１７８】
Ｖ（Ｄｃ）＝−（２・ＶＣＣ−｜ＶＴＰ１｜−｜ＶＴＰ２｜−ＶＴＮ）
＝−（２・２−０．７−０．８６−０．７）＝−１．７４（Ｖ）
ＭＯＳトランジスタＮ２２−２およびＮ２２−３により決定される電圧レベルは、−２・ＶＴＮであり、この電圧レベルが基準電圧ＶｒｅｆＮを決定している。したがって、基準電圧ＶｒｅｆＮに必要とされる電圧レベルは、−２・ＶＴＮ＝−２・０．７＝−１．４である。したがって、確実に、必要とされる電圧レベルの基準電圧ＶｒｅｆＮを得ることができる。
【０１７９】
［差動増幅回路の構成］
図２４（Ａ）は、図２１に示す差動増幅回路１６０ｆの具体的構成を示す図である。図２４（Ａ）において、差動増幅回路回路１６０ｍは、電源ノードＶＣＣとノードＤｄの間に接続されかつそのゲートに制御信号／φＰを受けるｐチャネルＭＯＳトランジスタＰ２３−１と、電源ノードＶＣＣとノードＤｅの間に接続されかつそのゲートに制御信号／φＰを受けるｐチャネルＭＯＳトランジスタＰ２３−２と、ノードＤｄとノードＤｆの間に接続されかつそのゲートがノードＤｅに接続されるｎチャネルＭＯＳトランジスタＮ２３−１と、ノードＤｅとノードＤｆの間に接続されかつそのゲートがノードＤｄに接続されるｎチャネルＭＯＳトランジスタＮ２３−２と、ノードＤｆと接地ノード（ＶＳＳ）との間に接続されかつそのゲートに制御信号φＳを受けるｎチャネルＭＯＳトランジスタＮ２３−５とを含む。
【０１８０】
ｐチャネルＭＯＳトランジスタＰ２３−１およびＰ２３−２は、同じサイズを備え、制御／φＰのＬレベルのときに導通して、ノードＤｄおよびＤｅを電源電圧ＶＣＣレベルにプリチャージする。ｎチャネルＭＯＳトランジスタＮ２３−１およびＮ２３−２は、フリップフロップを構成し、ｎチャネルＭＯＳトランジスタＮ２３−５の導通時活性化され、ノードＤｄおよびＤｅの電位を差動増幅する。
【０１８１】
差動増幅回路１６０ｍは、さらに、電源ノードＶＣＣとノードＤｄの間に直列に接続されるｐチャネルＭＯＳトランジスタＰ２３−３およびＰ２３−４と、ノードＤｄの電位を反転して、ｐチャネルＭＯＳトランジスタＰ２３−４のゲートへ与えるインバータＩ２３−１と、電源ノードＶＣＣとノードＤｅの間に互いに直列に接続されるｐチャネルＭＯＳトランジスタＰ２３−５およびＰ２３−６と、ノードＤｅ上の電位を反転して、ｐチャネルＭＯＳトランジスタＰ２３−６のゲートへ与えるインバータＩ２３−２を含む。ＭＯＳトランジスタＰ２３−３およびＰ２３−５のゲートへ電圧ＶｒｅｆＮおよびＶＮＢが与えられる。
【０１８２】
この図２３に示す差動増幅回路１６０ｍの構成は、先の図１４に示す差動増幅回路１６０ｄと、電圧ＶｒｅｆＮおよびＶＮＢの差を検出するためにｐチャネルＭＯＳトランジスタＰ２３−３およびＰ２３−５が用いられている点を除いては同じ構成である。したがって、この図２３に示す差動増幅回路１６０ｍにおいても、ＭＯＳトランジスタのサイズは、左右対称に同じとされる。ただし、ｐチャネルＭＯＳトランジスタＰ２３−５の電流駆動力は、ｐチャネルＭＯＳトランジスタＰ２３−３のそれよりも少し（５ないし１０％）大きくされる。これにより、基準電圧ＶｒｅｆＮとバイアス電圧ＶＮＢが等しいときに、ｐチャネルＭＯＳトランジスタＰ２３−５からより多くの電流が流れる。動作は、先の図１４に示す差動増幅回路のそれと実質的に同じであるが、以下に簡単に図２４（Ｂ）に示す波形図を参照して説明する。
【０１８３】
時刻ｔ０において、制御／φＰおよびφＳがともにＬレベルとなると、ｐチャネルＭＯＳトランジスタＰ２３−１およびＰ２３−２により、ノードＤｄおよびＤｅがＶＣＣレベルにプリチャージされる。時刻ｔ１において、制御信号／φＰがＨレベルに立上がり、ＭＯＳトランジスタＰ２３−１およびＰ２３−２が非導通状態とされ、ノードＤｄおよびＤｅのプリチャージ動作が完了する。この時点において、まだ制御信号φＳはＬレベルにあり、ＭＯＳトランジスタＮ２３−５は非導通状態にある。また、インバータＩ２３−１およびＩ２３−２により、ｐチャネルＭＯＳトランジスタＰ２３−４およびＰ２３−６は導通状態にある。時刻ｔ２において、制御信号φＳがＨレベルに立上がると、ＭＯＳトランジスタＮ２３−５が導通し、ＭＯＳトランジスタＮ２３−１およびＮ２３−２により差動増幅動作が開始される。基準電圧ＶｒｅｆＮがバイアス電圧ＶＮＢよりも低い場合には、ｐチャネルＭＯＳトランジスタＰ２３−３のコンダクタンスがｐチャネルＭＯＳトランジスタＰ２３−５のそれよりも大きくなり、電源ノードＶＣＣからノードＤｄへより多くの電流が流れる。したがって、ノードＤｅが、ＭＯＳトランジスタＮ２３−２およびＮ２３−５により放電されて接地電位レベルへと低下し、ノードＤｄは、電源電圧ＶＣＣレベルを維持する。この状態においては、信号ＮＢＥはＨレベルを維持する。ノードＤｄおよびＤｅがそれぞれＨレベルおよびＬレベルに変化すると、インバータＩ２３−２により、ｐチャネルＭＯＳトランジスタＰ２３−６が非導通状態とされ、電源ノードＶＣＣからノードＤｅへの電流経路が遮断される。したがって、比較動作完了後においては、電源ノードＶＣＣから接地ノードＶＳＳへ流れる電流の経路は存在せず、消費電流は抑制される。
【０１８４】
時刻ｔ３において、再び制御信号／φＰおよびφＳがＬレベルにセットされ、ノードＤｂおよびＤｅが電源電圧ＶＣＣレベルにプリチャージされる。時刻ｔ４において、制御信号／φＰがＨレベルに立上がり、応じて時刻ｔ５において、制御信号φＳがＨレベルに立上がる。基準電圧ＶｒｅｆＮとバイアス電圧ＶＮＢの電圧レベルが等しい場合、先に説明したように、ｐチャネルＭＯＳトランジスタＰ２３−５の電流駆動力は、ｐチャネルＭＯＳトランジスタＰ２３−３のそれよりも大きくされているため、ノードＤｅへより多くの電流が供給される。したがって、ノードＤｄが接地電位レベルへと放電される。このノードＤｄの電位低下により、インバータＩ２３−１の出力信号がＨレベルとなり、ｐチャネルＭＯＳトランジスタＰ２３−４が非導通状態とされる。この状態においては、ノードＤｄからの信号ＮＢＥがＬレベルとされる。
【０１８５】
この差動増幅回路１６０ｍにおいても、制御信号／φＰおよびφＳの活性化期間を異ならせているのは、ノードＤｄおよびＤｅのプリチャージ動作が完了し、ノードＤｄおよびＤｅが確実にＭＯＳトランジスタＰ２３−３およびＰ２３−５から充電される状態にされた後に比較動作（差動増幅動作）を行なうためである。この差動増幅回路１６０ｍにおいても、高速動作性は要求されないため、しきい値電圧の絶対値の大きなＭＯＳトランジスタが用いられる。これにより、サブスレッショルド電流の低減が図られる。
【０１８６】
［繰返し信号発生回路の具体的構成］
図２５は、図２１に示す繰返し信号発生回路１６０ｎの具体的構成を示す図である。図２５において、５段の縦続接続されるインバータＩ２５−１〜Ｉ２５−５と、インバータＩ２５−４の出力信号と信号ＮＢＥを受けるＮＡＮＤ回路Ｇ２５を含む。ＮＡＮＤ回路Ｇ２５の出力信号が初段のインバータＩ２５−１の入力へ与えられる。インバータＩ２５−５から繰返し信号φＦが与えられる。この図２５に示す繰返し信号発生回路１６０ｎの構成は、図１６に示す繰返し信号発生回路１６０ｅの構成と実質的に同じである。ＮＡＮＤ回路Ｇ２５およびインバータＩ２５−１〜Ｉ２５−５は、発振周期が１００ｎｓ程度であり、高速動作性は特に要求されないため、しきい値電圧の大きなＭＯＳトランジスタを構成要素として備える。また、次段のＶＮＢ発生回路１６０ｏを駆動するのは、インバータＩ２５−５のみであり、このインバータＩ２５−５の電流駆動力は大きくされるが、残りのインバータＩ２５−１〜Ｉ２５−４およびＮＡＮＤ回路Ｇ２５の電流駆動力は比較的小さくされる。これにより、低消費電流を実現する。
【０１８７】
信号ＮＢＥがＬレベルのとき、ＮＡＮＤ回路Ｇ２５の出力信号がＨレベルに固定され、応じて繰返し信号φＦもＬレベルに固定される。一方、信号ＮＢＥがＨレベルのときには、ＮＡＮＤ回路Ｇ２５がインバータとして作用し、この繰返し信号発生回路１６０ｎは、５段のインバータで構成されるリングオシレータとして動作する。これにより、繰返し信号φＦが、一定の周期で変化する。
【０１８８】
［ＶＮＢ発生回路の具体的構成］
図２６は、図２１に示すＶＮＢ発生回路１６０ｏの具体的構成を示す図である。図２６においては、ＶＮＢ発生回路１６０ｏは、接地ノードＶＳＳとノードＤｇの間に逆方向にダイオード接続されるｐチャネルＭＯＳトランジスタＰ２６−１と、ノードＤｇとノードＤｈの間に逆方向にダイオード接続されるｐチャネルＭＯＳトランジスタＰ２６−２と、ノードＤｈとノードＤｉの間に逆方向にダイオード接続されるｎチャネルＭＯＳトランジスタＮ２６−１と、ノードＤｉと接地ノードＶＳＳの間に、互いに直列に接続されかつ各々が逆方向にダイオード接続されるｎチャネルＭＯＳトランジスタＮ２６−２およびＮ２６−３と、繰返し信号φＦに応答してノードＤｇへ電荷を供給するチャージポンプキャパシタＣ２６−３と、繰返し信号／φＦに応答してノードＤｈへ電荷を供給するチャージポンプキャパシタＣ２６−２と、ノードＤｉからのバイアス電圧ＶＮＢを安定化するための安定化容量Ｃ２６−３を含む。この図２６に示すＶＮＢ発生回路１６０ｏの構成は、先の図２２に示す基準電圧発生回路１６０ｌの構成と実質的に同じである。与えられる繰返し信号が異なるだけである。したがって、この図２６に示すＶＮＢ発生回路１６０ｏは、−２・ＶＴＮの電圧レベルのバイアス電圧ＶＮＢを出力する。ここでＶＴＮは、ＭＯＳトランジスタＮ２６−２およびＮ２６−３のしきい値電圧を示す。また、ｐチャネルＭＯＳトランジスタＰ２６−１およびＰ２６−２が用いられており、またそのバックゲートが電源電圧ＶＣＣを受けるように接続されている理由は、先の基準電圧発生回路１６０ｌの場合と同じである。高速の繰返し信号φＦおよび／φＦを用いてチャージポンプ動作を行なうことにより、高速で所定時間内に一定の電圧レベルのバイアス電圧ＶＮＢを出力することができる。
【０１８９】
［第１のＶＮＢレベル保持回路の具体的構成］
図２７は、図２１に示す第１のＶＮＢレベル保持回路１６０ｑの具体的構成を示す図である。図２７において、第１のＶＮＢレベル保持回路１６０ｑは、接地ノードＶＳＳとノードＤｊの間に逆方向にダイオード接続されるｐチャネルＭＯＳトランジスタＰ２７−１と、ノードＤｊとノードＤｋの間に逆方向にダイオード接続されるｐチャネルＭＯＳトランジスタＰ２７−２と、ノードＤｋとノードＤｎの間に逆方向にダイオード接続されるｎチャネルＭＯＳトランジスタＮ２７と、繰返し信号φに応答してノードＤｊへ電荷を供給するチャージポンプキャパシタＣ２７−１と、繰返し信号／φに応答してノードＤｋへ電荷を供給するチャージポンプキャパシタＣ２７−２を含む。このＭＯＳトランジスタＰ２７−１およびＰ２７−２のそれぞれのバックゲートは、電源電圧ＶＣＣを受けるように接続される。ｐチャネルＭＯＳトランジスタＰ２７−１およびＰ２７−２が用いられているのは、先の基準電圧発生回路１６０ｌの場合と同じである。この図２７に示す第１のＶＮＢレベル保持回路１６０ｑの構成においては、ノードＤｌをクランプするためのｎチャネルＭＯＳトランジスタは設けられていない。したがって、ノードＤｌの電位は、−２・ＶＣＣ−｜ＶＴＰ１｜−｜ＶＴＰ２｜−ＶＴＮに到達可能である。しかしながら、このノードＤｌは、図２６に示すｎチャネルＭＯＳトランジスタＮ２６−２およびＮ２６−３により接地電位レベルへと充電されるため、ノードＤｌの電位レベルは、−２・ＶＴＮの電位レベルとなる。
【０１９０】
この図２７に示すＶＮＢレベル保持回路１６０ｑは、待機状態時におけるリーク電流を補償するだけであり、チャージポンプキャパシタＣ２７−１およびＣ２７−２の容量値は数ｐＦと小さくされており、消費電流は十分抑制されている。
【０１９１】
この図２７に示す構成においても、ｐチャネルＭＯＳトランジスタＰ２７−１およびＰ２７−２が用いられている理由およびこれらのバックゲートが電源電圧ＶＣＣを受ける理由は、先の図２６に示すＶＮＢ発生回路１６０ｏの場合と同じである。繰返し信号φおよび／φに応答して常時チャージポンプ動作を行なっても、十分に消費電流を抑制することができる。
【０１９２】
［第２のＶＮＢレベル保持回路の具体的構成］
図２８は、図２１に示す第２のＶＮＢレベル保持回路１６０ｒの具体的構成を示す図である。図２８において、第２のＶＮＢレベル保持回路１６０ｒは、接地ノードＶＳＳとノードＤｍの間に逆方向にダイオード接続されるｐチャネルＭＯＳトランジスタＰ２８−１と、ノードＤｍとノードＤｎの間に逆方向にダイオード接続されるｐチャネルＭＯＳトランジスタＰ２８−２と、ノードＤｎとノードＤｏの間に逆方向にダイオード接続されるｎチャネルＭＯＳトランジスタＮ２８と、パルス信号ＰＵに従ってノードＤｍへチャージポンプ動作により電荷を供給するチャージポンプキャパシタＣ２８−１と、パルス信号／ＰＵに応答してノードＤｎへチャージポンプ動作により電荷を供給するチャージポンプキャパシタＣ２８−２を含む。このノードＤｏは、ＶＮＢ発生回路１６０ｏの出力ノードに接続される。
【０１９３】
この図２８に示す第２のＶＮＢレベル保持回路１６０ｒの構成は、先の図２７に示す第１のＶＮＢレベル保持回路１６０ｑの構成と同じであり、同様に動作する。ただし、リフレッシュ動作時におけるホットキャリア電流によるバイアス電圧ＶＮＢのレベル上昇を補償するために、内部ＲＡＬＳ信号に相等するパルス信号が用いられており、またチャージポンプキャパシタＣ２８−１およびＣ２８−２の容量値は、数十ないし数百ｐＦと比較的大きくされる。リフレッシュ動作が行なわれるとき、パルス信号／ＰＵがＨレベルからＬレベルに低下し、ノードＤｎの電位レベルを低下させ、ノードＤｏからノードＤｎへ正電荷を引抜き、バイアス電圧ＶＮＢの電圧レベルを低下させる。これにより、リフレッシュ動作時における基板電流によるバイアス電圧ＶＮＢの変動を抑制する。この第２のＶＮＢレベル保持回路１６０ｒにおいても、ノードＤｏは、図２６に示すＶＮＢ発生回路１６０ｏの出力ノードＤｉに接続されており、その電位レベルは、ＭＯＳトランジスタＮ２６−２およびＮ２６−３により、−２・ＶＴＮレベルにクランプされる。
【０１９４】
［選択回路の具体的構成］
図２９（Ａ）は、図２１に示す選択回路１６０ｐの具体的構成を示す図である。図２９（Ａ）において、選択回路１６０ｐは、セルフリフレッシュ活性化信号ＳＥＬＦを反転するＣＭＯＳインバータを構成するｐチャネルＭＯＳトランジスタＰ２１−１およびｎチャネルＭＯＳトランジスタＮ２９−１と、セルフリフレッシュ活性化信号ＳＥＬＦの非活性化時導通し、ノードＤｐへ電源電圧ＶＣＣを伝達するｐチャネルＭＯＳトランジスタＰ２９−２と、ＣＭＯＳインバータ（ＭＯＳトランジスタＰ２９−１およびＮ２９−１）の出力信号がＬレベルのときに導通し、ノードＤｑへ電源電圧ＶＣＣを伝達するｐチャネルＭＯＳトランジスタＰ２９−３と、ノードＤｐとバイアスノードＶＮＢ（電圧とそのノードを同じ符号で示す）との間に結合され、かつそのゲートがノードＤｑへ接続されるｎチャネルＭＯＳトランジスタＮ２９−２と、ノードＤｑとバイアスノードＶＮＢの間に接続されかつそのゲートがノードＤｐに接続されるｎチャネルＭＯＳトランジスタＮ２９−３と、ノードＤｐ上の電位がＨレベルのときに導通し、ノードＤｒへ接地電圧ＶＳＳを伝達するｎチャネルＭＯＳトランジスタＮ２９−４と、ノードＤｑ上の電位がＨレベルのときに導通し、バイアス電圧ＶＮＢを出力ノードＤｒへ伝達するｎチャネルＭＯＳトランジスタＮ２９−５を含む。ノードＤｒから基板バイアス電圧ＶＮＢＳが出力される。
【０１９５】
ｎチャネルＭＯＳトランジスタＮ２９−４を除いて、ＭＯＳトランジスタＰ２９−１〜Ｐ２９−３、Ｎ２９−１〜Ｎ２９−３およびＮ２９−５は、それぞれのバックゲートがそれぞれのソースに接続される。ＭＯＳトランジスタＮ２９−４のバックゲートは、バイアス電圧ＶＮＢを受けるように接続される。出力ノードＤｒへ負のバイアス電圧ＶＮＢが伝達されたとき、このＭＯＳトランジスタＮ２９−４におけるＮ＋領域とＰ型基板領域の間が順方向にバイアスされ、接地ノードＶＳＳから出力ノードＤｒへ電流が流れるのを防止するためである。また、ＭＯＳトランジスタＮ２９−４のバックゲートを出力ノードＤｒに接続する場合、出力ノードＤｒが接地電圧ＶＳＳからバイアス電圧ＶＮＢへ切換わるとき基板領域の放電が併せて行なわれるため、基板バイアス電圧ＶＮＢＳの変化が遅れる。したがって、このＭＯＳトランジスタＮ２９−４のバックゲートは、バイアス電圧ＶＮＢを受けるように接続される。次にこの図２９（Ａ）に示す選択回路の動作をその動作波形図である図２９（Ｂ）を参照して説明する。
【０１９６】
セルフリフレッシュ活性化信号ＳＥＬＦがＬレベルのときには、ＣＭＯＳインバータ（ＭＯＳトランジスタＰ２９−１およびＮ２９−１）の出力信号がＨレベルとなり、ＭＯＳトランジスタＰ２９−２が導通状態、ＭＯＳトランジスタＰ２９−３が非導通状態とされる。ノードＤｐが電源電圧ＶＣＣレベルに充電され、ＭＯＳトランジスタＮ２９−３が導通状態となり、ノードＤｑが、バイアス電圧ＶＮＢレベルへ低下する。このノードＤｑの電位低下に応答して、ＭＯＳトランジスタＮ２９−２が非導通状態とされる。この状態においては、ＭＯＳトランジスタＮ２９−４が導通状態、ＭＯＳトランジスタＮ２９−５が非導通状態となり、出力ノードＤｒからの基板バイアス電圧ＶＮＢＳが、接地電圧ＶＳＳレベルとなる。
【０１９７】
セルフリフレッシュ活性化信号ＳＥＬＦが活性状態のＨレベルとなると、ＭＯＳトランジスタＰ２９−２が非導通状態、ＭＯＳトランジスタＰ２９−３が導通状態となる。ノードＤｑがＭＯＳトランジスタＰ２９−３により充電され、応じてＭＯＳトランジスタＮ２９−２が導通状態となり、ノードＤｐの電位を低下させる。最終的に、ノードＤｑの電位は、電源電圧ＶＣＣレベル、ノードＤｐの電圧レベルはバイアス電圧ＶＮＢレベルとなる。これにより、ＭＯＳトランジスタＮ２９−４が非導通状態、ＭＯＳトランジスタＮ２９−５が導通状態となり、出力ノードＤｒからの基板バイアス電圧ＶＮＢＳはバイアス電圧ＶＮＢレベルに低下する。この基板バイアス電圧ＶＮＢＳは、比較的大きな容量を有する基板領域へ伝達されるため、基板バイアス電圧ＶＮＢＳが比較的緩やかに変化する。これにより、周辺回路のｎチャネルＭＯＳトランジスタの基板領域のバイアス電圧の絶対値が大きくなり、そのしきい値電圧が大きくされ、サブスレッショルド電流が低減される。
【０１９８】
この図２９（Ａ）に示す選択回路１６０ｐの構成においても、基板バイアス電圧切換え後の定常状態においては、構成要素のＭＯＳトランジスタはすべて非導通状態となり、直流電流はほとんど流れない。この構成要素であるＭＯＳトランジスタのしきい値電圧は、高速動作性が要求されないため、大きくされている。ノードＤｐおよびＤｑは、電源電圧ＶＣＣとバイアス電圧ＶＮＢの間で変化するが、これは出力段のＭＯＳトランジスタＮ２９−４およびＮ２９−５を強い導通状態とするためである。ノードＤｐおよびＤｑの電圧レベルは、接地電圧ＶＳＳとバイアス電圧ＶＮＢの間で変化するように構成されてもよい。
【０１９９】
［周辺回路のトランジスタの構成］
図３０（Ａ）は、周辺回路の構成要素であるＭＯＳトランジスタの断面構造を概略的に示す図である。図３０（Ａ）において、周辺回路は、Ｐ型半導体基板（または半導体層）４００表面に互いに離れて形成されるＮウェル（Ｎ型基板領域）４０２および４１０内に形成されるｐチャネルＭＯＳトランジスタＰＴおよびｎチャネルＭＯＳトランジスタＮＴを含む。
【０２００】
ｐチャネルＭＯＳトランジスタＰＴは、Ｎウェル４０２表面に互いに間をおいて形成されるＰ＋領域４０３および４０５と、Ｐ＋領域４０３および４０５の間のチャネル領域上にゲート絶縁膜４０８を介して形成されるゲート電極４０９を含む。Ｎウェル４０２へは、Ｎ＋領域４０７を介して基板バイアス電圧ＶＰＢＳが印加される。
【０２０１】
Ｎウェル４１０は、Ｎ＋領域４１１を介して電源電圧ＶＣＣを印加され、このＮウェル４１０表面に、Ｐウェル（Ｐ型基板領域）４２０が形成される。このＰウェル４２０内にｎチャネルＭＯＳトランジスタＮＴが形成される。このｎチャネルＭＯＳトランジスタＮＴは、互いに離れてＰウェル４２０の表面に形成されるＮ＋領域４２３および４２５と、Ｎ＋領域４２３および４２５の間のチャネル領域上にゲート絶縁膜４２８を介して形成されるゲート電極４２９を含む。Ｐウェル４２０は、Ｐ＋領域４２７を介して基板バイアス電圧ＶＮＢＳを受ける。
【０２０２】
Ｐ＋領域４０５とＮ＋領域４２５が相互接続されて出力信号ＯＵＴを出力し、ゲート電極４０９および４２９が相互接続されて入力信号ＩＮを受ける。この図３０（Ａ）に示す構成は、図３０（Ｂ）に電気的等価回路図を示すように、ＣＭＯＳインバータを構成する。すなわち、ｐチャネルＭＯＳトランジスタＰＴおよびｎチャネルＭＯＳトランジスタＮＴのゲートが、入力ノードＤｉを介して入力信号ＩＮを受け、かつＭＯＳトランジスタＰＴおよびＮＴのドレインが出力端子Ｔｏと相互接続されて出力信号ＯＵＴを生成する。ＭＯＳトランジスタＰＴのバックゲートが基板バイアス電圧ＶＰＢＳを受けるように結合され、ＭＯＳトランジスタＮＴのバックゲートが、基板バイアス電圧ＶＮＢＳを受ける。
【０２０３】
通常ＣＭＯＳ回路においては、ｐチャネルＭＯＳトランジスタのソース電位（電源ノードに接続されるノード）の電位が、基板電位ＶＰＢＳと拡散電位（Ｐ／Ｎ接合の順方向降下電圧）の和よりも高くなると寄生サイリスタが導通するラッチアップ現象が生じる場合がある。特に、電源投入時において、Ｐ＋領域４０３の電源電圧ＶＣＣは、基板バイアス電圧ＶＰＢＳが電源電圧レベルに上昇するよりも早く立上がり（ウェルの大きな寄生容量による）、このラッチアップ現象が起こる可能性が高い。したがって、ｎチャネルＭＯＳトランジスタＮＴを形成する基板領域となるＰウェル４２０を、Ｎウェル４１０で取囲み、このＮウェル４１０に対し電源電圧ＶＣＣをＮ＋領域４１１を介して印加する。これにより、仮にｐチャネルＭＯＳトランジスタＰＴのソース領域となるＰ＋領域４０３からＮウェル４０２へ電流が流れ、寄生バイポーラトランジスタのベース電流がＰウェル４２０へ流れる可能性がある場合においても、このＮウェル４１０によりこの電流を吸収することができ、ＣＭＯＳラッチアップ現象を防止することができる。
【０２０４】
この図３０（Ａ）に示すように、ｎチャネルＭＯＳトランジスタＮＴを３重ウェル構造（Ｐ型基板と、その表面に形成されるＮウェルと、さらにそのＮウェル表面に形成されるＰウェルとからなる構造）とすることにより、寄生バイポーラトランジスタのベース電流をＮウェル４１０で吸収し、寄生サイリスタが導通してラッチアップ現象が発生するのを確実に抑制することができる。
【０２０５】
なお、図３０（Ａ）および（Ｂ）においては、ＣＭＯＳインバータの構成が示されている。しかしながら、他のＮＡＮＤ回路およびＮＯＲ回路のようなＣＭＯ構造の論理ゲートの場合にも、同様３重ウェル構造を利用することにより、ラッチアップ現象を確実に抑制することができる。
【０２０６】
［アレイバイアス回路の構成］
図３１は、図３に示すアレイバイアス回路１５０の具体的構成を示すブロック図である。図３１において、アレイバイアス回路１５０は、発振回路１６０ａからの繰返し信号φに従って一定の基準電圧ＶｒｅｆＢを生成する基準電圧発生回路１６０ａと、繰返し信号φに応答して制御信号／φＰおよび／φＳを生成する制御信号発生回路１５０ｂと、制御信号／φＰおよび／φＳに従って選択的にプリチャージ状態および作動状態とされ、作動状態時に基準電圧ＶｒｅｆＢと出力ノード１５１のバイアス電圧ＶＢＢを比較する差動増幅回路１５０ｃと、差動増幅回路１５０ｃの出力信号ＢＢＥの活性化時繰返し信号φＦを繰返し出力する繰返し信号発生回路１５０ｄと、繰返し信号φＦに応答してチャージポンプ動作を行なってバイアス電圧ＶＢＢを生成するＶＢＢ発生回路１５０ｅと、繰返し信号φに応答してチャージポンプ動作を行なって、ノード１５１へ電荷を供給するＶＢＢレベル保持回路１５０ｆと、内部ＲＡＳ信号φＲＡＳに応答してチャージポンプ動作を行なって、出力ノード１５１へ電荷を供給するＶＢＢレベル保持回路１５０ｇを含む。
【０２０７】
発振回路１６０ａは、先の周辺バイアス回路１６０において用いられた発振回路１６０ａがまた用いられる。しかしながら、このアレイバイアス回路１５０と周辺バイアス回路１６０とに対し別々に発振回路が設けられてもよい。基準電圧発生回路１５０ａは、図２３に示す基準電圧発生回路１６０ｌと同様の構成を備え、一定の電圧レベルの基準電圧（負の電圧レベル）ＶｒｅｆＢを生成する。制御信号発生回路１５０ｂは、図１３（ａ）に示す制御信号発生回路１６０ｂと同様の構成を備える。この制御信号発生回路１５０ｂは、また周辺バイアス回路の制御信号発生回路１６０ｂおよび１６０ｋと共有されてよいが、周辺バイアス回路１６０およびアレイバイアス回路１５０において差動増幅回路１５０ｃの動作タイミングが同じとなり、比較動作時の消費電流が大きくなるため、それぞれのタイミングを少しずらせるため、別々に設けられる。
【０２０８】
差動増幅回路１５０ｃの構成は、図２４（Ａ）に示す構成と同じである。図２４（Ａ）の構成において、バイアス電圧ＶＮＢに代えてバイアス電圧ＶＢＢが与えられ、信号ＮＢＥに代えて信号ＢＢＥが出力される。
【０２０９】
繰返し信号発生回路１５０ｄの構成は、図２５に示す繰返し信号発生回路１６０ｎの構成と同じであり、図２５に示す構成において、信号ＮＢＥに代えて信号ＢＢＥが用いられる。
【０２１０】
ＶＰＢ発生回路１５０ｅは、図２６に示すＶＮＢ発生回路と同様の構成を備える。この場合、アレイ基板領域のバイアス電圧ＶＢＢと周辺回路の基板領域のバイアス電圧ＶＮＢの電圧レベルが異なる場合には、その異なる電圧レベルに応じて、クランプ用のｎチャネルＭＯＳトランジスタ（Ｎ２６−２およびＮ２６−３）の数が調整され、また電荷供給用のＭＯＳトランジスタＰ２６−１、Ｐ２６−２、Ｎ２６−１）の数が適当に調整される。
【０２１１】
ＶＢＢレベル保持回路１５０ｆは、図２７に示すＶＮＢレベル保持回路１６０ｑと同じ構成を備え、小さな電荷供給力で、待機状態（通常動作モード）時およびデータ保持モード（セルフリフレッシュモード）時において、リーク電流によるバイアス電圧ＶＢＢの上昇を補償する。
【０２１２】
ＶＢＢレベル保持回路１５０ｇは、図２８に示すＶＮＢレベル保持回路１６０ｒと同様の構成を備える。しかしながら、このＶＢＢレベル保持回路１５０ｇは、内部ＲＡＳ信号φＲＡＳに従って、電荷供給動作（チャージポンプ動作）を行ない、アレイの基板領域のバイアス電圧ＶＢＢの上昇を抑制する。したがってこのＶＢＢレベル保持回路１５０ｇは、通常動作モード時およびデータ保持モード時（セルフリフレッシュモード時）いずれにおいても、メモリセルの選択動作が行なわれるときには、チャージポンプ動作を行なって、電荷をノード１５１へ供給する。
【０２１３】
［変更例］
図３２は、アレイバイアス回路の変更例の構成を示す図である。図３２において、アレイバイアス回路１５０は、周辺バイアス回路１６０に含まれるＶＮＢ発生部１６５からのバイアス電圧ＶＮＢを配線１５２を介してアレイの基板領域へ基板バイアス電圧ＶＰＢとして印加する。この図３２に示す構成においては、メモリセルのトランジスタのバックゲートは基板バイアス電圧ＶＮＢを受けるため、そのしきい値電圧が大きくなる。この場合、周辺回路の構成要素であるｎチャネルＭＯＳトランジスタとメモリセルトランジスタを異なるしきい値電圧のＭＯＳトランジスタとして製造すれば、メモリセルトランジスタのしきい値電圧を適当な値に設定できる。
【０２１４】
アレイバイアス回路１５０においても、周辺バイアス回路１６０に含まれるＶＮＢ発生部１５５と同様の構成とすることにより、低消費電流で安定に基板バイアス電圧ＶＢＢを生成することができる。
【０２１５】
［他の構成］
上記実施の形態においては、セルフリフレッシュモードがデータ保持モードとして説明されている。しかしながら、ＣＢＲ条件と信号／ＲＡＳおよび／ＣＡＳを所定時間Ｌレベルに保持する条件とは別の条件に従って半導体記憶装置のデータ保持モードが指定される構成であってもよい。
【０２１６】
また周辺バイアス手段は、電源電圧（ＶＣＣまたはＶＳＳ）とバイアス電圧の一方を選択して周辺回路基板領域へ印加している。２種類のバイアス電圧を準備し、一方のバイアス電位が動作モードに応じて選択されて周辺回路の基板領域へ印加される構成が利用されてもよい。電源電圧は、動作電源電圧ＶＣＣと接地電圧ＶＳＳのいずれであってもよいため、請求項における電源電圧は、この両者を含むように用いられている。
【０２１７】
【発明の効果】
以上のように、この発明に従えば、メモリアレイの基板領域のバイアス電源は固定し、一方、周辺回路の基板領域のバイアス電位はデータ保持モード時にはその絶対値を大きくしているため、メモリセルの記憶データに悪影響を及ぼすことなくデータ保持モード時の消費電流を低減することができる。
【０２１８】
また、周辺回路の基板領域のバイアス電位を電源電圧（ＶＣＣまたはＶＳＳ）とそれよりも絶対値の大きなバイアス電圧の一方を選択しているため、一方電源電圧について１つのバイアス電圧を発生するだけでよく、回路構成が簡略化され、また回路占有面積も低減される。
【０２１９】
また、周辺回路の構成要素であるトランジスタの基板領域を、第１および第２のウェルからなる３重ウェル構造とし、下側の第１のウェルを電源電圧にバイアスしているため、ＣＭＯＳ回路においても、確実にラッチアップ現象を防止することができ、周辺回路を安定に動作させることができる。
【０２２０】
また、第１導電型および第２導電型の絶縁ゲート型電界効果トランジスタ両者に対し、データ保持モード時にバイアス電位の絶対値を大きくしているため、ＣＭＯＳ回路において、データ保持モード時にその入力信号および出力信号がいずれの電位レベルに固定される場合であっても、サブスレッショルド電流を確実に抑制することができ、消費電流を低減することができる。
【０２２１】
また、周辺回路の第１導電型の絶縁ゲート型電界効果トランジスタを第１のウェル内に形成し、また第２の絶縁ゲート型電界効果トランジスタを、３重ウェル構造の基板領域内に構成しているため、この周辺回路のラッチアップ現象を確実に抑制することができる。
【０２２２】
また、周辺バイアス回路を、周期的に発生される繰返し信号に従ってチャージポンプ動作を行なって基準電圧を発生する回路と、この繰返し信号に応答して生成される制御信号に従って基準電圧とバイアス電圧とを比較する比較回路と、この比較回路の出力信号に従って第２の繰返し信号を発生する繰返し信号発生回路と、この第２の繰返し信号に従ってチャージポンプ動作を行なって出力ノードへバイアス電圧を出力するバイアス手段とで構成することにより、バイアス電圧の絶対値が所定値より低いときにのみチャージポンプ動作を行なって出力ノードへ電荷が供給され、また比較手段は、活性化時のみ比較動作を行なうため、この周辺バイアス回路の消費電流を低減することができる。
【０２２３】
また、小さな電荷供給力でクロック信号に従ってチャージポンプ動作を行なって出力ノードへ電荷を供給する第１のバイアス保持回路と、メモリセルの選択動作開始指示信号に従って比較的大きな電荷供給力で出力ノードへ電荷を供給する第２のバイアス保持手段とを設けることにより、バイアス電圧の絶対値が小さくなるのを確実に抑制することができ、安定に所望の電圧レベルのバイアス電圧を生成することができる。
【０２２４】
また、比較手段を、第１の制御信号の活性化時に第１および第２のノードを所定電位にプリチャージするプリチャージ手段と、第２の制御信号の活性化に応答して活性化されて第１および第２のノードの電位を差動的に増幅する差動増幅段と、基準電位と出力ノードのバイアス電位とを比較し、両者の差に応じた電流を第１および第２のノードへ供給する比較段とで構成することにより、比較動作完了時およびプリチャージ動作時を除いてこの差動増幅回路の直流的な電流（電源ノードから接地ノードへ流れる電流）を抑制することができ、消費電流を低減することができる。
【０２２５】
また、比較段においては、基準電圧とバイアス電圧とを比較するための絶縁ゲート型電界効果トランジスタと第１および第２のノードの間に設けられ、第１および第２のノードの一方がＬレベルのときに、この一方のノードに対する電源ノードからの電流経路を遮断するように構成することにより、電源ノードから一方のノードおよび差動増幅段を介して電流が流れるのを確実に抑制することができ、消費電流を低減することができる。
【０２２６】
またバイアス電圧を切換えるための選択回路を、データ保持モード指示信号の電圧レベルを変換する段と、このレベル変換段からの信号に従って電源電圧およびバイアス電圧の一方を基板バイアス電圧として出力する切換段とで構成し、この切換段の絶縁ゲート型電界効果トランジスタのバックゲートをバイアス電圧を受けるように接続することにより、この切換段の絶縁ゲート型電界効果トランジスタの基板領域への電流が流れるのを抑制することでき、消費電流を低減することができる。
【０２２７】
また、レベル変換段を、ラッチ型のレベル変換回路で構成すれば、レベル変換動作完了後電源ノードから接地ノードへ流れる電流を確実に遮断することができる。
【０２２８】
また、電源電圧が２．０Ｖの場合であっても、確実に必要とされる電圧レベルのバイアス電圧を低消費電流で生成することができる。
【図面の簡単な説明】
【図１】 この発明に従う半導体記憶装置の基本的動作を示す波形図である。
【図２】 この発明の動作原理を説明するための図である。
【図３】 この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図４】 この発明に従う半導体記憶装置のアレイ部および周辺回路部の構成を示す図である。
【図５】 （Ａ）は、図３に示すリフレッシュ制御回路および制御信号発生回路の構成を示し、（Ｂ）は（Ａ）の回路の動作を示す波形図である。
【図６】 図５に示すＳＥＬＦ発生回路の構成を概略的に示す図である。
【図７】 図６に示すＳＥＬＦ発生回路の具体的構成を示す図である。
【図８】 図６および図７に示すＳＥＬＦ発生回路の動作を示す波形図である。
【図９】 図３に示す周辺バイアス回路のｐチャネルＭＯＳトランジスタ基板バイアス電圧発生部の構成を概略的に示す図である。
【図１０】 図９に示す回路の電源投入時の動作を示す波形図である。
【図１１】 図９に示す発振回路の構成を具体的に示す図である。
【図１２】 図９に示す基準電圧発生回路の具体的構成を示す図である。
【図１３】 （Ａ）は図９に示す制御信号発生回路の具体的構成を示し、（Ｂ）はその動作波形を示す図である。
【図１４】 図９に示す差動増幅回路の具体的構成を示す図である。
【図１５】 図１４に示す差動増幅回路の動作を示す波形図である。
【図１６】 図９に示す繰返し信号発生回路の具体的構成を示す図である。
【図１７】 図９に示すＶＰＢ発生回路の具体的構成を示す図である。
【図１８】 図９に示す第１のＶＰＢレベル保持回路の構成を具体的に示す図である。
【図１９】 図９に示す第２のＶＰＢレベル保持回路の構成を具体的に示す図である。
【図２０】 （Ａ）は図９に示す選択回路の具体的構成を示し、（Ｂ）はその動作波形図である。
【図２１】 図３に示す周辺バイアス回路のｎチャネルＭＯＳトランジスタ基板領域へのバイアス電圧発生部の構成を概略的に示す図である。
【図２２】 図２１に示す回路の電源投入時の動作を示す波形図である。
【図２３】 図２１に示す基準電圧発生回路の構成を具体的に示す図である。
【図２４】 （Ａ）は図２１に示す差動増幅回路の構成を示し、（Ｂ）はその動作波形を示す図である。
【図２５】 図２１に示す繰返し信号発生回路の具体的構成を示す図である。
【図２６】 図２１に示すＶＮＢ発生回路の具体的構成を示す図である。
【図２７】 図２１に示す第１のＶＮＢレベル保持回路の具体的構成を示す図である。
【図２８】 図２１に示す第２のＶＮＢレベル保持回路の具体的構成を示す図である。
【図２９】 （Ａ）は図２１に示す選択回路の具体的構成を示し、（Ｂ）はその動作波形を示す図である。
【図３０】 （Ａ）は周辺回路のＣＭＯＳトランジスタの概略断面構造を示し、（Ｂ）は（Ａ）の構成の電気的等価回路を示す図である。
【図３１】 図３に示すアレイバイアス回路の構成を示すブロック図である。
【図３２】 図３に示すアレイバイアス回路の変更例の構成を示す図である。
【図３３】 ＭＯＳトランジスタのサブスレッショルド電流を説明するための図である。
【図３４】 従来の半導体記憶装置の構成を概略的に示す図である。
【図３５】 図３４に示す半導体記憶装置の動作を示す波形図である。
【図３６】 図３４に示す内部回路の構成要素であるＭＯＳトランジスタの断面構造を概略的に示す図である。
【図３７】 図３４に示す内部回路に含まれるメモリアレイ部のメモリセルの構成を示す図である。
【図３８】 （Ａ）は図３７に示すメモリセルの動作を示す波形図であり、（Ｂ）はその問題点を説明するための図である。
【符号の説明】
１１８ リフレッシュ制御回路、１２２ ＲＡＳ制御信号発生回路、１２４
ＣＡＳ制御信号発生回路、１５０ アレイバイアス回路、１６０ 周辺バイアス回路、６ ＳＥＬＦ発生回路、１６０ａ 発振回路、１６０ｂ 制御信号発生回路、１６０ｃ 基準電圧発生回路、１６０ｄ 差動増幅回路、１６０ｅ 繰返し信号発生回路、１６０ｆ ＶＰＢ発生回路、１６０ｈ 第１のＶＰＢレベル保持回路、１６０ｉ 第２のＶＰＢレベル保持回路、１６０ｇ 選択回路、１６０ａａ リングオシレータ、１６０ａｂ 駆動回路、１６０ｋ 制御信号発生回路、１６０ｌ 基準電圧発生回路、１６０ｍ 差動増幅回路、１６０ｎ 繰返し信号発生回路、１６０ｏ ＶＮＢ発生回路、１６０ｑ 第１のＶＮＢレベル保持回路、１６０ｒ 第２のＶＮＢレベル保持回路、１６０ｐ 選択回路、１５０ａ 基準電圧発生回路、１５０ｂ 制御信号発生回路、１５０ｃ 差動増幅回路、１５０ｄ 繰返し信号発生回路、１５０ｅ ＶＢＢ発生回路、１５０ｆ ＶＢＢレベル保持回路、１５０ｇ 第２のＶＢＢレベル保持回路、４００ 半導体基板、４０２，４１０ Ｎウェル、４０３，４０５，４２７ Ｐ＋領域、４０７，４１１，４２３ Ｎ＋領域、４２０ Ｐウェル、Ｐ１−１〜Ｐ１−６，Ｐ２−１〜Ｐ２−２，Ｐ４−１〜Ｐ４−４，Ｐ７−１〜Ｐ７−３，Ｐ８，Ｐ９，Ｐ２０−１〜Ｐ２０−５，Ｐ２２−１，Ｐ２２−２，Ｐ２３−１，Ｐ２３−６，Ｐ２６−１〜Ｐ２６−２，Ｐ２７−１，Ｐ２７−２，Ｐ２９−１〜Ｐ２９−３，ＰＴ ｐチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）、Ｎ１−１〜Ｎ１−６，Ｎ２−１，Ｎ２−２，Ｎ４−１，Ｎ４−５，Ｎ７−１，Ｎ７−２，Ｎ８−１，Ｎ８−２，Ｎ９−１，Ｎ９−２，Ｎ２０−１〜Ｎ２０−３，Ｎ２２−１〜Ｎ２２−３，Ｎ２３−１〜Ｎ２３−５，Ｎ２６−１〜Ｎ２６−３，Ｎ２７，Ｎ２８，Ｎ２９−１〜Ｎ２９−５，ＮＴ ｎチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）。

Claims (11)

1. 各々がその記憶データがリフレッシュされる複数のダイナミック型メモリセルが配置されるメモリセルアレイ、
   前記メモリセルアレイが形成される基板領域へ一定のバイアス電位を供給するアレイバイアス手段、
   前記メモリセルアレイを選択状態へ駆動するための周辺回路、および
   前記周辺回路が形成される基板領域へバイアス電位を供給するための周辺バイアス手段とを備え、前記周辺バイアス手段は、外部アクセスを停止してかつ内部での前記ダイナミック型メモリセルの記憶データの定期的なリフレッシュを指示するデータ保持モード指示信号の活性化時前記周辺バイアス手段の供給するバイアス電圧の絶対値を前記データ保持モード指示信号の非活性化時のそれよりも大きくするためのバイアス制御手段を含む、半導体記憶装置。
2. 前記周辺バイアス手段は、
   電源電圧よりも絶対値の大きい電圧を発生するバイアス発生手段と、
   前記データ保持モード指示信号の活性化に応答して前記バイアス発生手段の発生する電圧を選択しかつ前記データ保持モード指示信号の非活性化に応答して前記電源電圧を選択し、該選択した電圧を前記周辺回路が形成される基板領域へ供給する前記バイアス制御手段としての選択手段を含む、請求項１記載の半導体記憶装置。
3. 前記周辺回路は、
   第１導電型の半導体層表面に形成される第１のウェル表面に形成される第２のウェルに形成されるトランジスタ素子を含み、
   前記第１のウェルは第２導電型を有しかつ前記電源電圧にバイアスされ、
   前記第２のウェルは前記第１導電型を有しかつ前記周辺バイアス手段からのバイアス電圧を受ける、請求項１または２記載の半導体記憶装置。
4. 前記周辺回路は、第１導電型の第１の絶縁ゲート型電界効果トランジスタと第２導電型の第２の絶縁ゲート型電界効果トランジスタとを含み、
   前記周辺バイアス手段は、
   前記第１の絶縁ゲート型電界効果トランジスタが形成される基板領域へ印加される第１のバイアス電圧を生成する手段と、
   前記第２の絶縁ゲート型電界効果トランジスタが形成される基板領域へ印加される第２のバイアス電圧を生成する手段とを含み、
   前記バイアス制御手段は、前記データ保持モード指示信号の活性化に応答して前記第１および第２のバイアス電圧の絶対値をともに大きくする手段を含む、請求項１記載の半導体記憶装置。
5. 前記半導体記憶装置は一方動作電源電圧としての第１の電源電圧と他方動作電源電圧としての第２の電源電圧とを有し、
   前記第１の絶縁ゲート型電界効果トランジスタは、第１導電型の半導体層の表面に形成されかつ前記第１のバイアス電圧が供給される第２導電型の第１のウェル内に形成され、
   前記第２の絶縁ゲート型電解効果トランジスタは、前記半導体層表面に前記第１のウェルと離れて形成される第２のウェルの表面に形成される第３のウェル内に形成され、
   前記第２のウェルは前記第２導電型を有しかつ前記第１の電源電圧が供給され、かつ
   前記第３のウェルは前記第１導電型を有しかつ前記第２のバイアス電圧が供給され、
   前記第１のバイアス電圧は絶対値が前記第１の電源電圧以上であり、かつ前記第２のバイアス電圧は絶対値が第２の電源電圧以上である、請求項４記載の半導体記憶装置。
6. 前記周辺バイアス手段は、
   周期的にクロック信号を生成するクロック発生手段と、
   前記クロック信号に応答してチャージポンプ動作を行なって基準電圧を発生する基準電圧発生手段と、
   前記クロック信号に応答して比較制御信号を生成する制御信号発生手段と、
   前記比較制御信号に応答して活性化され、前記基準電圧と出力ノードの電圧とを比較し、該比較結果を示す信号を出力する比較手段と、
   前記比較手段の比較結果が前記基準電圧の絶対値が前記出力ノードの電圧の絶対値よりも大きいことを示すとき活性化され、周期的に繰返し信号を発生する繰返し信号発生手段と、
   前記繰返し信号発生手段からの繰返し信号に従ってチャージポンプ動作を行なって前記出力ノードへバイアス電圧を出力するバイアス発生手段とを含む、請求項１記載の半導体記憶装置。
7. 前記周辺バイアス手段は、
   前記クロック信号に応答してチャージポンプ動作を行なって前記出力ノードへ電荷を供給する、前記バイアス発生手段の電荷供給力よりも小さな電荷供給力を有する第１のバイアス保持手段と、
   前記メモリセルの選択動作開始指示信号に応答してチャージポンプ動作を行なって前記出力ノードへ電荷を供給する、前記第１のバイアス保持手段の電荷供給力よりも大きな電荷供給力を有する第２のバイアス保持手段をさらに備える、請求項６記載の半導体記憶装置。
8. 前記制御信号発生手段は、前記クロック信号に応答して、互いに重なり合わない時間の間活性状態とされる第１および第２の制御信号を発生する手段を含み、
   前記比較手段は、
   前記第１の制御信号の活性化に応答して第１および第２のノードを所定電位にプリチャージするプリチャージ手段と、
   前記基準電位と前記出力ノードの電位とを比較し、これらの電位差に応じた電流を前記第１および第２のノードへ供給する比較段と、
   前記第２の制御信号の活性化に応答して活性化され、前記第１および第２のノードの電位を差動的に増幅して前記比較結果を示す信号を出力する差動増幅段を含む、請求項６記載の半導体記憶装置。
9. 前記比較段は、
   電源ノードと第１のノードとの間に結合されかつ前記基準電位をゲートに受ける第１の絶縁ゲート型電界効果トランジスタと、
   前記第１のノードの電位を受けるように結合されかつ前記第１のノードの電位に応答して前記電源ノードと前記第１のノードとの間の前記第１の絶縁ゲート型電界効果トランジスタを介しての電流経路を遮断するための第１の遮断手段と、前記電源ノードと第２のノードとの間に結合されかつ前記出力ノード上の電位をゲートに受ける第２の絶縁ゲート型電界効果トランジスタと、
   前記第２のノードの電位を受けるように結合され、前記第２のノード上の電位に応答して前記電源ノードと前記第２のノードとの間の前記第２の絶縁ゲート型電界効果トランジスタを介しての電流経路を遮断する第２の遮断手段とを含む、請求項８記載の半導体記憶装置。
10. 前記電源電圧は、一方動作電源電圧としての第１の電源電圧と他方動作電源電圧としての第２の電源電圧とを含み、
    前記選択手段は、
    前記データ保持モード指示信号を前記バイアス電位と前記第１の電源電圧のレベルの信号に変換しかつ互いに相補な第１および第２の選択信号を生成するレベル変換手段と、
    前記レベル変換手段からの第１の選択信号の活性化に応答して導通し、前記バイアス電位を出力ノードへ伝達する第１の絶縁ゲート型電界効果トランジスタと、
    前記レベル変換手段からの前記第２の選択信号の活性化に応答して導通し、前記第２の電源電圧を前記出力ノードへ伝達する第２の絶縁ゲート型電界効果トランジスタとを備え、前記第２の絶縁ゲート型電界効果トランジスタのバックゲートは前記バイアス電位を受けるように結合される、請求項２記載の半導体記憶装置。
11. 前記第１のバイアス電圧は２．０Ｖ以下の値を有する正の電源電圧以上の電圧レベルを有し、
    前記第２のバイアス電圧は、接地電圧以下の電圧レベルを有する、請求項４記載の半導体記憶装置。

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