JP5426069B2 - 半導体装置およびその製造方法 - Google Patents
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Description
「半導体工学第2版」、東京電気大学、2004年、p.187. 「日経エレクトロニクス」、日経BP社、2006年、p.55. 「半導体工学第2版」、東京電気大学、2004年、p.49〜p.50.
第1の発明は、MOSトランジスタからなるスイッチとキャパシタとからなり、前記MOSトランジスタの第1のソース・ドレイン領域が前記キャパシタの一方の電極に接続されてなるメモリセルと、
前記キャパシタに電荷を蓄積し又は蓄積されていた電荷を放電することによって1ビットの記憶を記録し、また前記キャパシタの電位を読み出すことによって1ビットの記憶を読み出す制御回路と、
一定周期毎に又は受信した指令に基づき前記メモリセルに記録された前記記憶を前記メモリセルに再書込みするリフレッシュ回路とを有する半導体装置において、
前記MOSトランジスタのバックゲートに印加するバックバイアス電位の設定値を記録する、バックバイアス電位記録用記憶回路と、
前記バックバイアス電位記録用記憶回路に記録された前記バックバイアス電位の設定値に基づいてバックバイアス電位を生成して、生成したバックバイアス電位を前記バックゲートに供給するバックゲート電位生成電源とを有し、
前記MOSトランジスタの閾値が、前記MOSトランジスタが具備すべき閾値として設定された目標値より大きい場合に、前記目標値に対するバックバイアス電位の設定値より浅いバックバイアス電位の値が、前記バックバイアス電位の設定値として記録されていることを特徴とする。
第2の発明は、MOSトランジスタからなるスイッチとキャパシタとからなり、前記MOSトランジスタの第1のソース・ドレイン領域が前記キャパシタの一方の電極に接続されてなるメモリセルと、
前記キャパシタに電荷を蓄積し又は蓄積されていた電荷を放電することによって1ビットの記憶を記録し、また前記キャパシタの電位を読み出すことによって1ビットの記憶を読み出す制御回路と、
一定周期毎に又は受信した指令に基づき前記メモリセルに記録された前記記憶を前記メモリセルに再書込みするリフレッシュ回路とを有する半導体装置において、
前記スイッチを閉じるために前記MOSトランジスタのゲートに印加するワード線非選択電位の設定値を記録する、ワード線非選択電位用記憶回路と、
前記ワード線非選択電位用記憶回路に記録された前記ワード線非選択電位の設定値に基づいてワード線非選択電位を生成して、生成したワード線非選択電位を前記ゲートに供給するワード線非選択電位生成回路とを有し、
前記MOSトランジスタの閾値が、前記MOSトランジスタが具備すべき閾値として設定された目標値より小さい場合に、前記目標値に対するワード線非選択電位の設定値より深いワード線非選択電位の値が、前記ワード線非選択電位の設定値として記録されていることを特徴とする。
第3の発明は、第1の発明記載の半導体装置において、
前記スイッチを閉じるために前記MOSトランジスタのゲートに印加するワード線非選択電位の設定値を記録する、ワード線非選択電位用記憶回路と、
前記ワード線非選択電位用記憶回路に記録された前記ワード線非選択電位の設定値に基づいてワード線非選択電位を生成して、生成したワード線非選択電位を前記ゲートに供給するワード線非選択電位生成回路とを有し、
前記MOSトランジスタの閾値が、前記MOSトランジスタが具備すべき閾値として設定された目標値より小さい場合に、前記目標値に対するワード線非選択電位の設定値より深いワード線非選択電位の値が、前記ワード線非選択電位の設定値として記録されていることを特徴とする。
第4の発明は、第3の発明記載の半導体装置において、
前記バックバイアス電位記録用記憶回路に記録されている前記バックバイアス電位の設定値と、前記ワード線非選択電位用記憶回路に記録されている前記ワード線非選択電位の設定値が等しいことを特徴とする。
第5の発明は、第1乃至4の発明記載の半導体装置において、
前記MOSトランジスタの閾値に代えて、前記MOSトランジスタと同一構造で且つ同一工程で同時に製作されたモニター用MOSトランジスタの閾値を、前記目標値との比較の対象としてなることを特徴とする。
第5の発明記載の半導体装置において、
前記メモリセルと一以上の前記モニター用MOSトランジスタとが、同一チップ上に形成されていることを特徴とする。
第7の発明は、第6の発明記載の半導体装置の製造方法において、
前記モニター用MOSトランジスタのソースはグランド電位に接続し、前記モニター用MOSトランジスタのゲートには第1の所定の電位を印加し、前記モニター用MOSトランジスタのドレインに第2の所定の電位を印加して、前記ドレインに流れ込む電流の値を測定する第1の工程と、
前記電流の値が所定の電流値より小さい場合には、
前記ゲートに印加する電位を所定の値だけ増加させて前記ドレインに流れ込む電流の値を再度測定する工程を、前記ドレインに流れ込む電流の値が前記所定の電流値を超えるまで繰り返し、前記ドレインに流れ込む電流の値が前記所定の電流値を超えた時に前記ゲートに印加されている電位を前記モニター用MOSトランジスタの閾値とする第2の工程と、
前記電流の値が前記所定の電流値を超えている場合には、
前記ゲートに印加する電位を所定の値だけ減少させて前記ドレインに流れ込む電流の値を再度測定する工程を、前記ドレインに流れ込む電流の値が前記所定の電流値より小さくなるまで繰り返し、前記ドレインに流れ込む電流の値が前記所定の電流値より小さくなった時に前記ゲートに印加されている電位を前記モニター用MOSトランジスタの閾値とする第3の工程と、
第2又は第3の工程によって得られた、前記モニター用MOSトランジスタの閾値に基づいて定められた、前記バックバイアス電位の設定値又は前記ワード線非選択電位の設定値の何れか一方又は双方を、前記バックバイアス電位記録用記憶回路又は前記ワード線非選択電位用記憶回路の何れか一方又は双方に記録する工程を有することを特徴とする。
第8の発明は、第6の発明記載の半導体装置の製造方法において、
前記モニター用MOSトランジスタのソースはグランド電位に接続し、前記モニター用MOSトランジスタのゲートには所定の電位を印加し、前記モニター用MOSトランジスタのドレインに所定の電流を流して、前記ドレインの電位の値を測定する第1の工程と、
前記電位の値が所定の電位値を超えている場合には、前記ゲートに印加する電位を所定の値だけ増加させて前記ドレインの電位の値を再度測定する工程を、前記ドレインの電位の値が前記所定の電位値より小さくなるまで繰り返し、前記ドレインの電位の値が前記所定の電位値をり小さくなった時に前記ゲートに印加されている電位を前記モニター用MOSトランジスタの閾値とする第2の工程と、
前記電位の値が前記所定の電位値より小さい場合には、前記ゲートに印加する電位を所定の値だけ減少させて前記ドレインの電位の値を再度測定する工程を、前記ドレインの電位の値が前記所定の電位値を超えるまで繰り返し、前記ドレインの電位の値が前記所定の電位値を超えた時に前記ゲートに印加されている電位を前記モニター用MOSトランジスタの閾値とする第3の工程と、
第2又は第3の工程によって得られた、前記モニター用MOSトランジスタの閾値に基づいて定められた、前記バックバイアス電位の設定値又は前記ワード線非選択電位の設定値の何れか一方又は双方を、前記バックバイアス電位記録用記憶回路又は前記ワード線非選択電位用記憶回路の何れか一方又は双方に記録する工程を有することを特徴とする。
第9の発明は、第6の発明記載の半導体装置の製造方法において、
前記モニター用MOSトランジスタのゲートと、ソース又はドレインの何れか一方又は双方が短絡していないかを確認する確認工程と、
前記ゲートと、前記ソース又は前記ドレインの何れか一方又は双方が短絡していない場合には、第7又は8の発明記載の全工程を行う閾値推定工程と、
前記ゲートと、前記ソース又は前記ドレインの何れか一方又は双方が短絡している場合には、所定の閾値を前記モニター用MOSトランジスタの閾値とする閾値擬制工程と、
前記閾値推定工程又は前記閾値擬制工程によって得られた、前記モニター用MOSトランジスタの閾値に基づいて定められた、前記バックバイアス電位の設定値又は前記ワード線非選択電位の設定値の何れか一方又は双方を、前記バックバイアス電位記録用記憶回路又は前記ワード線非選択電位用記憶回路の何れか一方又は双方に記録する工程を有することを特徴とする。
第10の発明は、第9の発明記載の半導体装置の製造方法において、
前記所定の閾値は、前記半導体装置の有する前記MOSトランジスタが具備すべき閾値として設定された目標値であることを特徴とする。
図1は、本発明によるDRAM回路の主要部を表した回路図である。図1のDRAMは、通常のDRAMと同様、nチャネルMOSFETとキャパシタからなるセルアレイ1、センスアンプ及び入出力回路2、アレイコントロール回路3を有している。
本発明によって、リストア不良及びオフリーク電流不良が抑制される原理について説明する。
まず、リストア不良の抑制について説明する。
次に、オフリーク電流不良の抑制について説明する。MOSFETのドレイン電流IDは、図8に示すように閾値Vth以下では、ゲート・ソース間電圧Vgsが0.1V下がると一桁減少する(ドレイン電流IDは、Vgs-Vthを変数とする指数関数になります。)。従って、オフリーク電流は、ワード線非選択電位VNNを深くすれば容易に減少させることができる。なお、ワード線非選択電位VNNを深くするとは、ワード線非選択電位VNNをより負電位の方向に変化させることを意味するものとする。浅くするとは、その逆を意味する。ワード線非選択電位VNNを深くすれば、オフリーク電流不良を表すライン111を、低電圧側にシフトさせることができる(現実のDRAMでは、ワード線非選択電位VNNは負の値なのでVgsは負の値である。しかし、Vgsが負の場合でも図8と同様の傾向を示す。)。
(3)セルモニタVth検出回路
図10は、セルモニタVth検出回路の基本構造である。
表1は、本発明によるDRAMの動作状態をまとめたものである。表1には、閾値Vthの異なる複数のDRAMの動作状態が記載されている。
セルトランジスタの閾値Vthは、セルモニタVth検出回路(図11、または簡略化された図14)に形成されたMOSFET25の閾値Vthから推定する。セルモニタVth検出回路内のMOSFET25とセルトランジスタは、同一構造であり且つ同一製造工程によって同時に製造される。従って、両者の閾値Vthは、同一と推定することができる。従って、セルモニタVth検出回路内に形成されたMOSFETの閾値Vth25を測定し、その値をセルトランジスタの閾値Vthとみなすことができる。
セルモニタVth検出回路に配線欠陥があると判断された場合には、VNN/VBBの標準値-0.3Vをフューズ回路5に書き込む。この様な場合には、セルモニタVth検出回路を用いてセルトランジスタの閾値Vthを推定することができないので次善の策である。
本発明は、微細化・低駆動電圧化によってゲート酸化膜が薄層化した半導体装置で、その効果が顕著である。特に、ゲート酸化膜が0.5nm以上10nm以下のMOSFETを有する半導体装置で顕著な効果を奏し、ゲート酸化膜が0.7nm以上5nm以下のMOSFETを有する半導体装置で更に顕著な効果を奏し、ゲート酸化膜が0.9nm以上2nm以下のMOSFETを有する半導体装置で最も顕著な効果を奏する。酸化膜厚の上限はリストア不良又はオフリーク電流不良が起き易くなる膜厚を示し、酸化膜厚の下限は絶縁破壊が起き易くなる膜厚を示す。
発明は、主にDRAMに適用される。しかし、それ以外の素子でもMOSFETからなるスイッチと当該スイッチに接続されたキャパシタからなるセルを有する半導体装置にも適用できる。
MOSトランジスタからなるスイッチとキャパシタとからなり、前記MOSトランジスタの第1のソース・ドレイン領域が前記キャパシタの一方の電極に接続されてなるメモリセルと、
前記キャパシタに電荷を蓄積し又は蓄積されていた電荷を放電することによって1ビットの記憶を記録し、また前記キャパシタの電位を読み出すことによって1ビットの記憶を読み出す制御回路と、
一定周期毎に又は受信した指令に基づき前記メモリセルに記録された前記記憶を前記メモリセルに再書込みするリフレッシュ回路とを有する半導体装置において、
前記MOSトランジスタのバックゲートに印加するバックバイアス電位の設定値を記録する、バックバイアス電位記録用記憶回路と、
前記バックバイアス電位記録用記憶回路に記録された前記バックバイアス電位の設定値に基づいてバックバイアス電位を生成して、生成したバックバイアス電位を前記バックゲートに供給するバックゲート電位生成電源とを有し、
前記MOSトランジスタの閾値が、前記MOSトランジスタが具備すべき閾値として設定された目標値より大きい場合に、前記目標値に対するバックバイアス電位の設定値より浅いバックバイアス電位の値が、前記バックバイアス電位の設定値として記録されていることを特徴とする半導体装置。
MOSトランジスタからなるスイッチとキャパシタとからなり、前記MOSトランジスタの第1のソース・ドレイン領域が前記キャパシタの一方の電極に接続されてなるメモリセルと、
前記キャパシタに電荷を蓄積し又は蓄積されていた電荷を放電することによって1ビットの記憶を記録し、また前記キャパシタの電位を読み出すことによって1ビットの記憶を読み出す制御回路と、
一定周期毎に又は受信した指令に基づき前記メモリセルに記録された前記記憶を前記メモリセルに再書込みするリフレッシュ回路とを有する半導体装置において、
前記MOSトランジスタのバックゲートに印加するバックバイアス電位の設定値を記録する、バックバイアス電位記録用記憶回路と、
前記バックバイアス電位記録用記憶回路に記録された前記バックバイアス電位の設定値に基づいてバックバイアス電位を生成して、生成したバックバイアス電位を前記バックゲートに供給するバックゲート電位生成電源とを有し、
前記MOSトランジスタと同一構造で且つ同一工程で同時に製作されたモニター用MOSトランジスタの閾値が、前記MOSトランジスタが具備すべき閾値として設定された目標値より大きい場合に、前記目標値に対するバックバイアス電位の設定値より浅いバックバイアス電位の値が、前記バックバイアス電位の設定値として前記バックバイアス電位記録用記憶回路に記録されていることを特徴とする半導体装置。
MOSトランジスタからなるスイッチとキャパシタとからなり、前記MOSトランジスタの第1のソース・ドレイン領域が前記キャパシタの一方の電極に接続されてなるメモリセルと、
前記キャパシタに電荷を蓄積し又は蓄積されていた電荷を放電することによって1ビットの記憶を記録し、また前記キャパシタの電位を読み出すことによって1ビットの記憶を読み出す制御回路と、
一定周期毎に又は受信した指令に基づき前記メモリセルに記録された前記記憶を前記メモリセルに再書込みするリフレッシュ回路とを有する半導体装置において、
前記スイッチを閉じるために前記MOSトランジスタのゲートに印加するワード線非選択電位の設定値を記録する、ワード線非選択電位用記憶回路と、
前記ワード線非選択電位用記憶回路に記録された前記ワード線非選択電位の設定値に基づいてワード線非選択電位を生成して、生成したワード線非選択電位を前記ゲートに供給するワード線非選択電位生成回路とを有し、
前記MOSトランジスタの閾値が、前記MOSトランジスタが具備すべき閾値として設定された目標値より小さい場合に、前記目標値に対するワード線非選択電位の設定値より深いワード線非選択電位の値が、前記ワード線非選択電位の設定値として記録されていることを特徴とする半導体装置。
MOSトランジスタからなるスイッチとキャパシタとからなり、前記MOSトランジスタの第1のソース・ドレイン領域が前記キャパシタの一方の電極に接続されてなるメモリセルと、
前記キャパシタに電荷を蓄積し又は蓄積されていた電荷を放電することによって1ビットの記憶を記録し、また前記キャパシタの電位を読み出すことによって1ビットの記憶を読み出す制御回路と、
一定周期毎に又は受信した指令に基づき前記メモリセルに記録された前記記憶を前記メモリセルに再書込みするリフレッシュ回路とを有する半導体装置において、
前記スイッチを閉じるために前記MOSトランジスタのゲートに印加するワード線非選択電位の設定値を記録する、ワード線非選択電位用記憶回路と、
前記ワード線非選択電位用記憶回路に記録された前記ワード線非選択電位の設定値に基づいてワード線非選択電位を生成して、生成したワード線非選択電位を前記ゲートに供給するワード線非選択電位生成回路とを有し、
前記MOSトランジスタと同一構造で且つ同一工程で同時に製作されたモニター用MOSトランジスタの閾値が、前記MOSトランジスタが具備すべき閾値として設定された製造上の目標値より小さい場合に、前記目標値に対するワード線非選択電位の設定値より深いワード線非選択電位の値が、前記ワード線非選択電位の設定値として前期ワード線非選択電位用記憶回路に記録されていることを特徴とする半導体装置。
付記1記載の半導体装置において、
前記スイッチを閉じるために前記MOSトランジスタのゲートに印加するワード線非選択電位の設定値を記録する、ワード線非選択電位用記憶回路と、
前記ワード線非選択電位用記憶回路に記録された前記ワード線非選択電位の設定値に基づいてワード線非選択電位を生成して、生成したワード線非選択電位を前記ゲートに供給するワード線非選択電位生成回路とを有し、
前記MOSトランジスタの閾値が、前記MOSトランジスタが具備すべき閾値として設定された目標値より小さい場合に、前記目標値に対するワード線非選択電位の設定値より深いワード線非選択電位の値が、前記ワード線非選択電位の設定値として記録されていることを特徴とする半導体装置。
付記2記載の半導体装置において、
前記スイッチを閉じるために前記MOSトランジスタのゲートに印加するワード線非選択電位の設定値を記録する、ワード線非選択電位用記憶回路と、
前記ワード線非選択電位用記憶回路に記録された前記ワード線非選択電位の設定値に基づいてワード線非選択電位を生成して、生成したワード線非選択電位を前記ゲートに供給するワード線非選択電位生成回路とを有し、
前記MOSトランジスタと同一構造で且つ同一工程で同時に製作されたモニター用MOSトランジスタの閾値が、前記MOSトランジスタが具備すべき閾値として設定された製造上の目標値より小さい場合に、前記目標値に対するワード線非選択電位の設定値より深いワード線非選択電位の値が、前記ワード線非選択電位の設定値として前期ワード線非選択電位用記憶回路に記録されていることを特徴とする半導体装置。
付記5又は6記載の半導体装置において、
前記バックバイアス電位記録用記憶回路に記録されている前記バックバイアス電位の設定値と、前記ワード線非選択電位用記憶回路に記録されている前記ワード線非選択電位の設定値が等しいことを特徴とする半導体装置。
付記1,3,5、7何れか一つに記載の半導体装置において、
前記MOSトランジスタの閾値に代えて、前記MOSトランジスタと同一構造で且つ同一工程で同時に製作されたモニター用MOSトランジスタの閾値を、前記目標値との比較の対象としてなることを特徴とする半導体装置。
付記2,4,6、8に何れか一つに記載の半導体装置において、
前記メモリセルと一以上の前記モニター用MOSトランジスタとが、同一チップ上に形成されていることを特徴とする半導体装置。
付記9において、前記モニター用MOSトランジスタを複数具備し、前記モニター用MOSトランジスタのソース、ドレイン、ゲートが、各々並列に接続されていることを特徴する半導体装置。
付記2,4,6、9及び10の何れか一つに記載の半導体装置の製造方法において、
前記モニター用MOSトランジスタのソースはグランド電位に接続し、前記モニター用MOSトランジスタのゲートには第1の所定の電位を印加し、前記モニター用MOSトランジスタのドレインに第2の所定の電位を印加して、前記ドレインに流れ込む電流の値を測定する第1の工程と、
前記電流の値が所定の電流値より小さい場合には、
前記ゲートに印加する電位を所定の値だけ増加させて前記ドレインに流れ込む電流の値を再度測定する工程を、前記ドレインに流れ込む電流の値が前記所定の電流値を超えるまで繰り返し、前記ドレインに流れ込む電流の値が前記所定の電流値を超えた時に前記ゲートに印加されている電位を前記モニター用MOSトランジスタの閾値とする第2の工程と、
前記電流の値が前記所定の電流値を超えている場合には、
前記ゲートに印加する電位を所定の値だけ減少させて前記ドレインに流れ込む電流の値を再度測定する工程を、前記ドレインに流れ込む電流の値が前記所定の電流値より小さくなるまで繰り返し、前記ドレインに流れ込む電流の値が前記所定の電流値より小さくなった時に前記ゲートに印加されている電位を前記モニター用MOSトランジスタの閾値とする第3の工程と、
第2又は第3の工程によって得られた、前記モニター用MOSトランジスタの閾値に基づいて定められた、前記バックバイアス電位の設定値又は前記ワード線非選択電位の設定値の何れか一方又は双方を、前記バックバイアス電位記録用記憶回路又は前記ワード線非選択電位用記憶回路の何れか一方又は双方に記録する工程を有することを特徴とする半導体装置の製造方法。
付記2,4,6、9及び10の何れか一つに記載の製造方法において、
前記モニター用MOSトランジスタのソースはグランド電位に接続し、前記モニター用MOSトランジスタのゲートには所定の電位を印加し、前記モニター用MOSトランジスタのドレインに所定の電流を流して、前記ドレインの電位の値を測定する第1の工程と、
前記電位の値が所定の電位値を超えている場合には、前記ゲートに印加する電位を所定の値だけ増加させて前記ドレインの電位の値を再度測定する工程を、前記ドレインの電位の値が前記所定の電位値より小さくなるまで繰り返し、前記ドレインの電位の値が前記所定の電位値をり小さくなった時に前記ゲートに印加されている電位を前記モニター用MOSトランジスタの閾値とする第2の工程と、
前記電位の値が前記所定の電位値より小さい場合には、前記ゲートに印加する電位を所定の値だけ減少させて前記ドレインの電位の値を再度測定する工程を、前記ドレインの電位の値が前記所定の電位値を超えるまで繰り返し、前記ドレインの電位の値が前記所定の電位値を超えた時に前記ゲートに印加されている電位を前記モニター用MOSトランジスタの閾値とする第3の工程と、
第2又は第3の工程によって得られた、前記モニター用MOSトランジスタの閾値に基づいて定められた、前記バックバイアス電位の設定値又は前記ワード線非選択電位の設定値の何れか一方又は双方を、前記バックバイアス電位記録用記憶回路又は前記ワード線非選択電位用記憶回路の何れか一方又は双方に記録する工程を有することを特徴とするの半導体装置の製造方法。
付記2,4,6、9及び10の何れか一つに記載の半導体装置の製造方法において、
前記モニター用MOSトランジスタのゲートと、ソース又はドレインの何れか一方又は双方が短絡していないかを確認する確認工程と、
前記ゲートと、前記ソース又は前記ドレインの何れか一方又は双方が短絡していない場合には、付記10又は11記載の全工程を行う閾値推定工程と、
前記ゲートと、前記ソース又は前記ドレインの何れか一方又は双方が短絡している場合には、所定の閾値を前記モニター用MOSトランジスタの閾値とする閾値擬制工程と、
前記閾値推定工程又は前記閾値擬制工程によって得られた、前記モニター用MOSトランジスタの閾値に基づいて定められた、前記バックバイアス電位の設定値又は前記ワード線非選択電位の設定値の何れか一方又は双方を、前記バックバイアス電位記録用記憶回路又は前記ワード線非選択電位用記憶回路の何れか一方又は双方に記録する工程を有することを特徴とする半導体装置の製造方法。
付記13記載の半導体装置
前記所定の閾値は、前記半導体装置の有する前記MOSトランジスタが具備すべき閾値として設定された目標値であることを特徴とするの製造方法。
付記1乃至10記載の半導体装置
前記MOSトランジスタのゲート酸化膜の厚さが、0.5nm以上10nmであることを特徴とする半導体装置。
2 ・・・ センスアンプ/入出力回路
3 ・・・ アレイコントロール回路
4 ・・・ セルモニタVth検出回路
5 ・・・ フューズ回路
6 ・・・ VNN内部電源レベル検出回路
7 ・・・ VNN内部電源ポンプ回路
8 ・・・ VBB内部電源レベル検出回路
9 ・・・ VBB内部電源ポンプ回路
10 ・・・ テスト回路
11 ・・・ 抵抗
12 ・・・ 発信器
13 ・・・ ポンプ回路
14 ・・・ デコーダ
15 ・・・ 抵抗
16 ・・・ スイッチ
17 ・・・ 同一DRAMチップ内での閾値Vthのバラツキ
18 ・・・ 比較器
20 ・・・ ソース端子
21 ・・・ ドレイン端子
22 ・・・ ゲート端子
23 ・・・ セルアレイの単位
24 ・・・ 接続領域
25,26 ・・・ 内側のMOSFET
27,28 ・・・ 外側のMOSFET
29,30 ・・・ メモリセル
31 ・・・ ビット線に相当する第1の配線
32 ・・・ ビット線に相当する第2の配線
33,34,35,36 ・・・ スイッチ
37 ・・・ ワード線に相当する配線
38 ・・・ 可変抵抗
10 ・・・ テスト回路
101 ・・・ メモリセル
102 ・・・ セルトランジスタ
103 ・・・ キャパシタ
104 ・・・ ワード線
105 ・・・ ビット線
106 ・・・ 漏れ電流(ジャンクションリーク)
107 ・・・ バックゲート領域
108 ・・・ ソース・ドレイン領域
109 ・・・ 一体化されたソース・ドレイン領域
110 ・・・ ハイレベルと認識される最低の電位
111 ・・・ オフリーク電流による不良を表すライン
112 ・・・ リストア電位の不足による不良を表すライン
115 ・・・ ビット線への漏れ電流
116 ・・・ リフレッシュによって再注入される電荷
117 ・・・ 入出力バッファ
119 ・・・ センスアンプ
118 ・・・ 列デコーダ
120 ・・・ 列選択スイッチ
121 ・・・ ビット線プリチャージ電源
125 ・・・ ワード線の電位
126 ・・・ ビット線の電位
127 ・・・ キャパシタの電位
129 ・・・ (オフリーク電流不良状態にあるDRAMの)キャパシタの電位
130 ・・・ 素子分離層
131 ・・・ 内部電位層
132 ・・・ p型基板
Claims (10)
- ゲート酸化膜が0.5nm以上10nm以下のMOSトランジスタからなるスイッチとキャパシタとからなり、前記MOSトランジスタの第1のソース・ドレイン領域が前記キャパシタの一方の電極に接続されてなるメモリセルと、
前記キャパシタに電荷を蓄積し又は蓄積されていた電荷を放電することによって1ビットの記憶を記録し、また前記キャパシタの電位を読み出すことによって1ビットの記憶を読み出す制御回路と、
一定周期毎に又は受信した指令に基づき前記メモリセルに記録された前記記憶を前記メモリセルに再書込みするリフレッシュ回路とを有する半導体装置において、
前記MOSトランジスタのバックゲートに印加するバックバイアス電位の設定値を記録する、バックバイアス電位記録用記憶回路と、
前記バックバイアス電位記録用記憶回路に記録された前記バックバイアス電位の設定値に基づいてバックバイアス電位を生成して、生成したバックバイアス電位を前記バックゲートに供給するバックゲート電位生成電源とを有し、
前記MOSトランジスタの閾値が、前記MOSトランジスタが具備すべき閾値として設定された目標値より大きい場合に、前記目標値に対するバックバイアス電位の設定値より浅いバックバイアス電位の値が、前記バックバイアス電位の設定値として記録されていることを特徴とする半導体装置。
- MOSトランジスタからなるスイッチとキャパシタとからなり、前記MOSトランジスタの第1のソース・ドレイン領域が前記キャパシタの一方の電極に接続されてなるメモリセルと、
前記キャパシタに電荷を蓄積し又は蓄積されていた電荷を放電することによって1ビットの記憶を記録し、また前記キャパシタの電位を読み出すことによって1ビットの記憶を読み出す制御回路と、
一定周期毎に又は受信した指令に基づき前記メモリセルに記録された前記記憶を前記メモリセルに再書込みするリフレッシュ回路とを有する半導体装置において、
前記スイッチを閉じるために前記MOSトランジスタのゲートに印加するワード線非選択電位の設定値を記録する、ワード線非選択電位用記憶回路と、
前記ワード線非選択電位用記憶回路に記録された前記ワード線非選択電位の設定値に基づいてワード線非選択電位を生成して、生成したワード線非選択電位を前記ゲートに供給するワード線非選択電位生成回路とを有し、
前記MOSトランジスタの閾値が、前記MOSトランジスタが具備すべき閾値として設定された目標値より小さい場合に、前記目標値に対するワード線非選択電位の設定値より深いワード線非選択電位の値が、前記ワード線非選択電位の設定値として記録されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記スイッチを閉じるために前記MOSトランジスタのゲートに印加するワード線非選択電位の設定値を記録する、ワード線非選択電位用記憶回路と、
前記ワード線非選択電位用記憶回路に記録された前記ワード線非選択電位の設定値に基づいてワード線非選択電位を生成して、生成したワード線非選択電位を前記ゲートに供給するワード線非選択電位生成回路とを有し、
前記MOSトランジスタの閾値が、前記MOSトランジスタが具備すべき閾値として設定された目標値より小さい場合に、前記目標値に対するワード線非選択電位の設定値より深いワード線非選択電位の値が、前記ワード線非選択電位の設定値として記録されていることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記バックバイアス電位記録用記憶回路に記録されている前記バックバイアス電位の設定値と、前記ワード線非選択電位用記憶回路に記録されている前記ワード線非選択電位の設定値が等しいことを特徴とする半導体装置。 - 請求項1乃至4記載の半導体装置において、
前記MOSトランジスタの閾値に代えて、前記MOSトランジスタと同一構造で且つ同一工程で同時に製作されたモニター用MOSトランジスタの閾値を、前記目標値との比較の対象としてなることを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記メモリセルと一以上の前記モニター用MOSトランジスタとが、同一チップ上に形成されていることを特徴とする半導体装置。 - 請求項6記載の半導体装置の製造方法において、
前記モニター用MOSトランジスタのソースはグランド電位に接続し、前記モニター用MOSトランジスタのゲートには第1の所定の電位を印加し、前記モニター用MOSトランジスタのドレインに第2の所定の電位を印加して、前記ドレインに流れ込む電流の値を測定する第1の工程と、
前記電流の値が所定の電流値より小さい場合には、
前記ゲートに印加する電位を所定の値だけ増加させて前記ドレインに流れ込む電流の値を再度測定する工程を、前記ドレインに流れ込む電流の値が前記所定の電流値を超えるまで繰り返し、前記ドレインに流れ込む電流の値が前記所定の電流値を超えた時に前記ゲートに印加されている電位を前記モニター用MOSトランジスタの閾値とする第2の工程と、
前記電流の値が前記所定の電流値を超えている場合には、
前記ゲートに印加する電位を所定の値だけ減少させて前記ドレインに流れ込む電流の値を再度測定する工程を、前記ドレインに流れ込む電流の値が前記所定の電流値より小さくなるまで繰り返し、前記ドレインに流れ込む電流の値が前記所定の電流値より小さくなった時に前記ゲートに印加されている電位を前記モニター用MOSトランジスタの閾値とする第3の工程と、
第2又は第3の工程によって得られた、前記モニター用MOSトランジスタの閾値に基づいて定められた、前記バックバイアス電位の設定値又は前記ワード線非選択電位の設定値の何れか一方又は双方を、前記バックバイアス電位記録用記憶回路又は前記ワード線非選択電位用記憶回路の何れか一方又は双方に記録する工程を有することを特徴とする半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記モニター用MOSトランジスタのソースはグランド電位に接続し、前記モニター用MOSトランジスタのゲートには所定の電位を印加し、前記モニター用MOSトランジスタのドレインに所定の電流を流して、前記ドレインの電位の値を測定する第1の工程と、
前記電位の値が所定の電位値を超えている場合には、前記ゲートに印加する電位を所定の値だけ増加させて前記ドレインの電位の値を再度測定する工程を、前記ドレインの電位の値が前記所定の電位値より小さくなるまで繰り返し、前記ドレインの電位の値が前記所定の電位値をり小さくなった時に前記ゲートに印加されている電位を前記モニター用MOSトランジスタの閾値とする第2の工程と、
前記電位の値が前記所定の電位値より小さい場合には、前記ゲートに印加する電位を所定の値だけ減少させて前記ドレインの電位の値を再度測定する工程を、前記ドレインの電位の値が前記所定の電位値を超えるまで繰り返し、前記ドレインの電位の値が前記所定の電位値を超えた時に前記ゲートに印加されている電位を前記モニター用MOSトランジスタの閾値とする第3の工程と、
第2又は第3の工程によって得られた、前記モニター用MOSトランジスタの閾値に基づいて定められた、前記バックバイアス電位の設定値又は前記ワード線非選択電位の設定値の何れか一方又は双方を、前記バックバイアス電位記録用記憶回路又は前記ワード線非選択電位用記憶回路の何れか一方又は双方に記録する工程を有することを特徴とする半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記モニター用MOSトランジスタのゲートと、ソース又はドレインの何れか一方又は双方が短絡していないかを確認する確認工程と、
前記ゲートと、前記ソース又は前記ドレインの何れか一方又は双方が短絡していない場合には、請求項7又は8記載の全工程を行う閾値推定工程と、
前記ゲートと、前記ソース又は前記ドレインの何れか一方又は双方が短絡している場合には、所定の閾値を前記モニター用MOSトランジスタの閾値とする閾値擬制工程と、
前記閾値推定工程又は前記閾値擬制工程によって得られた、前記モニター用MOSトランジスタの閾値に基づいて定められた、前記バックバイアス電位の設定値又は前記ワード線非選択電位の設定値の何れか一方又は双方を、前記バックバイアス電位記録用記憶回路又は前記ワード線非選択電位用記憶回路の何れか一方又は双方に記録する工程を有することを特徴とする半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記所定の閾値は、前記半導体装置の有する前記MOSトランジスタが具備すべき閾値として設定された目標値であることを特徴とする半導体装置の製造方法。
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