JPH11339470A - ダイナミック型ｒａｍ - Google Patents

Abstract

(57)【要約】 【課題】 低消費電力で情報保持特性の改善を図ったダ
イナミック型ＲＡＭを提供する。 【解決手段】 複数のワード線と複数のビット線との交
点にアドレス選択ＭＯＳＦＥＴ及び記憶キャパシタから
なる複数のダイナミック型メモリセルがマトッリクス状
に配置されてなるメモリアレイを備え、上記ワード線の
非選択レベルを上記ビット線に与えられるロウレベルよ
りも低く設定してなるダイナミック型ＲＡＭにおいて、
上記ワード線の非選択レベルと上記ビット線に与えられ
るロウレベルとの電位差を上記アドレス選択ＭＯＳＦＥ
Ｔのオフ状態でのリーク電流が所望の電流値以下となる
ように調整可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ダイナミック型
ＲＡＭ（ランダム・アクセス・メモリ）に関し、主とし
てワード線の非選択レベルを負電圧にしたものにおける
電源供給技術に利用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】ダイナミック型ＲＡＭにおけるメモリセ
ルの情報保持時間を長くするためには基板の不純物濃度
を薄くし、アドレス選択ＭＯＳＦＥＴのソース，ドレイ
ン拡散層と基板との間にできるｐｎ接合の電界を小さく
する必要がある。このように基板の不純物濃度を低くす
ると、上記ＭＯＳＦＥＴのしきい値電圧が低くなり、ゲ
ート電圧が接地電位のような非選択レベルにした場合の
ソース，ドレイン間のリーク電流が増加してしまう。こ
のため、ゲートが接続されたワード線の非選択レベルを
負電圧にすることが提案されている。この負電圧は、チ
ャージポンプ回路を使用し、それを安定化するためにレ
ベルセンサにより発振回路を間欠的に動作するよう制御
するものである。このようにワード線の非選択レベルを
負の電圧にし、情報保持時間の改善を図るようにしたダ
イナミック型ＲＡＭの例として、特開平２−５２９０号
公報、特開平６−２５５５６６、特開平７−５７４６１
号公報及び特開平７−３０７０９１号公報がある。

【０００３】

【発明が解決しようとする課題】上記ワード線の非選択
レベルは、上記メモリセルのアドレス選択ＭＯＳＦＥＴ
のしきい値電圧のプロセスバラツキのワーストケースを
想定し、所定のレベルマージンを持って深めに（より負
電圧側）に設定する必要がある。そして、上記メモリセ
ルのアドレス選択ＭＯＳＦＥＴに対してバックバイアス
電圧を供給するものでは、上記非選択レベルが供給され
るソース，ドレイン領域と上記バックバイアス電圧が印
加される基板又はウェル領域とのｐｎ接合が順バイアス
にならないように上記バックバイアス電圧を上記非選択
レベルよりもさらに深めに設定するものである。

【０００４】上記ＭＯＳＦＥＴのしきい値電圧は、比較
的広い範囲のプロセスバラツキを持つものであり、これ
を満足させるように上記各電圧を設定すると、個々の製
品では余分に大きな電圧を印加することとなる。一般
に、上記負電圧は、ネガティブチャージポンプ回路で形
成するものであり、出力電圧の大きさに対応して消費電
流も大きくなる。また、上記アドレス選択ＭＯＳＦＥＴ
のオフ状態でのリーク電流は、ソース−ドレイン間のリ
ーク電流と情報キャパシタの蓄積ノードに接続されたＭ
ＯＳＦＥＴのソース，ドレイン領域と基板又はウェル間
のｐｎ接合でのリーク電流とからなる。上記ソース−ド
レイン間のリーク電流は、ワード線の非選択レベルを深
くすることにより低減できるが、それに伴って上記基板
又はウェル領域の負バイアス電圧もより深くなり、上記
ｐｎ接合でのリーク電流を増大させる。つまり、上記Ｍ
ＯＳＦＥＴのソース−ドレイン間のリーク電流を低減さ
せるためのワード線の非選択レベルの電位と、上記ｐｎ
接合部でのリーク電流の低減させための電界緩和とは相
反するものである。したがって、単純に上記ＭＯＳＦＥ
Ｔのしきい値電圧のプロセスバラツキを考慮しただけの
電圧設定は、メモリセルの情報保持時間を最長にすると
いう点でも問題があるばかりか、消費電力も増大させて
しまうものである。

【０００５】この発明の目的は、低消費電力で情報保持
特性の改善を図ったダイナミック型ＲＡＭを提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数のワード線と複数のビ
ット線との交点にアドレス選択ＭＯＳＦＥＴ及び記憶キ
ャパシタからなる複数のダイナミック型メモリセルがマ
トッリクス状に配置されてなるメモリアレイを備え、上
記ワード線の非選択レベルを上記ビット線に与えられる
ロウレベルよりも低く設定してなるダイナミック型ＲＡ
Ｍにおいて、上記ワード線の非選択レベルと上記ビット
線に与えられるロウレベルとの電位差を上記アドレス選
択ＭＯＳＦＥＴのオフ状態でのリーク電流が所望の電流
値以下となるように調整可能にする。

【０００７】

【発明の実施の形態】図１には、この発明に係るダイナ
ミック型ＲＡＭの一実施例の概略回路図が示されてい
る。同図の各回路素子及び回路ブロックは、公知の半導
体集積回路の製造技術よって、単結晶シリコンのような
１個の半導体基板上において形成される。同図には、ダ
イナミック型ＲＡＭのメモリアレイ部と内部電源回路と
が例示的に示されており、本願発明とは直接関係のない
アドレスやデータの入出力インターフェイス、カラム系
の選択回路等は省略されている。

【０００８】図１には代表として示された１つのメモリ
アレイＭＣＡ１において、４本のワード線ＷＬと、２対
の相補ビット線ＢＬ，／ＢＬと、これらワード線と相補
ビット線のうちの一方ＢＬ又は／ＢＬの間に設けられた
８つのメモリセルが代表として例示的に示されている。
ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥ
ＴＱｍと記憶キャパシタＣｓから構成される。アドレス
選択ＭＯＳＦＥＴＱｍのゲートは、対応するワード線Ｗ
Ｌ等に接続され、このＭＯＳＦＥＴＱｍのドレインは対
応するビット線ＢＬ等に接続され、ソースに記憶キャパ
シタＣｓの蓄積ノードが接続される。記憶キャパシタＣ
ｓの他方の電極は共通化されてプレート電圧が与えられ
る。

【０００９】周知のようにＭＯＳＦＥＴは双方向に電流
を流すものであり、上記ＭＯＳＦＥＴのドレイン、ソー
スは回路を説明する上での便宜的なものであると理解さ
れたい。つまり、記憶キャパシタＣｓの蓄積ノードの電
位が０Ｖであって、書き込み動作において、ビット線Ｂ
Ｌのハイレベルを上記キャパシタＣｓに書き込むときに
は、上記のようにビット線ＢＬに接続されているのがド
レインとして作用し、キャパシタＣｓに接続されている
がソースとして作用する。逆に、読み出し動作のときに
は、上記キャパシタＣｓにハイレベルが蓄積されていた
なら、上記ソースとドレインが逆転して上記キャパシタ
Ｃｓの蓄積ノードからビット線ＢＬに向けて電流が流れ
るようにされる。

【００１０】この実施例のダイナミック型ＲＡＭにおい
ては、上記ワード線ＷＬ等の選択レベルは、上記ビット
線ＢＬ等のハイレベルに対して上記アドレス選択ＭＯＳ
ＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＣ
Ｈとされる。そして、上記ワード線の非選択レベルは、
回路の接地電位ＶＳＳに対して低くされた負電圧ＶＮＮ
とされる。このため、メモリアレイＭＣＡ１に対応され
たワード線を選択／非選択にするワードドライバＳＷＤ
１は、上記昇圧電圧ＶＣＨと上記負電圧ＶＮＮを動作電
圧として動作させられ、図示しないアドレスデコーダに
よって形成されたワード線の選択／非選択信号に従って
上記ワード線ＷＬの電位をＶＣＨ又はＶＮＮにする。

【００１１】後述するセンスアンプを内部降圧電圧ＶＤ
Ｌで動作させるようにした場合、次に説明するセンスア
ンプにより増幅されてビット線に与えられる上記ハイレ
ベルは、上記内部電圧ＶＤＬに対応したレベルにされ
る。したがって、上記ワード線の選択レベルに対応した
高電圧ＶＣＨは、ＶＤＬ＋Ｖthのような高電圧にされ
る。センスアンプは、公知のように入力と出力とが交差
接続された２つのＣＭＯＳインバータ回路からなるＣＭ
ＯＳラッチ回路と、かかるＣＭＯＳラッチ回路に動作電
圧を供給するパワースイッチ回路からなる。センスアン
プの入出力ノードは、上記一対の相補ビット線ＢＬと／
ＢＬに接続される。上記相補ビット線ＢＬと／ＢＬは、
同図に示すように平行に延長するように配置され、容量
バランス等をとるために必要に応じて適宜に交差させら
れる。上記センスアンプがシェアードセンス方式をとる
ときには、相補ビット線ＢＬと／ＢＬとセンスアンプの
単位回路の入出力ノードとは、シェアードスイッチＭＯ
ＳＦＥＴにより接続される。

【００１２】図示しないが、センスアンプの単位回路
は、上記相補ビット線ＢＬ，／ＢＬに対応して設けられ
るゲートとドレインとが交差接続されてラッチ形態にさ
れたＮチャンネル型の増幅ＭＯＳＦＥＴ及びＰチャンネ
ル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴから構成される。
上記複数の相補ビット線にソース対等して設けられるＮ
チャンネル型ＭＯＳＦＥＴのソースは共通ソース線に接
続され、かかる共通ソース線にはセンスアンプの動作タ
イミングにおいてＮチャンネル型のパワースイッチＭＯ
ＳＦＥＴを介して回路の接地電位ＶＳＳが供給される。
上記同様なＰチャンネル型ＭＯＳＦＥＴのソースもそれ
に対応した共通ソース線に接続され、かかる共通ソース
線にはセンスアンプの動作タイミングにおいてＰチャン
ネル型のパワースイッチＭＯＳＦＥＴを介して上記内部
降圧電圧ＶＤＬが供給される。

【００１３】図示しないが、上記センスアンプの単位回
路の入出力ノードには、相補ビット線を短絡させるイコ
ライズＭＯＳＦＥＴと、相補ビット線ＢＬ，／ＢＬにハ
ーフプリチャージ電圧ＶＤＬ／２を供給するスイッチＭ
ＯＳＦＥＴからなるプリチャージ回路が設けられる。こ
れらのＭＯＳＦＥＴのゲートは、共通にイコライズ（又
はプリチャージ）信号が供給される。このイコライズ信
号を形成するドライバ回路は、上記ワード線ＷＬを駆動
するワードドライバＳＷＤ１等と同じく、選択レベルを
ＶＣＨとし非選択レベルをＶＮＮのような負電圧とする
ものである。

【００１４】上記電圧ＶＮＮ、ＶＢＢは、内部電源回路
ＶＮＮｇｅｎ、ＶＢＢｇｅｎにより形成される。内部電
源回路ＶＮＮｇｅｎは、発振回路、チャージポンプ回路
及びレベルセンサにより構成され、レベルサンサ部には
外部トリミング付きとされ、外部端子ＴＭ１，ＴＭ２に
より上記電圧ＶＮＮの電圧調整が可能にされる。同様に
内部電源回路ＶＢＢｇｅｎも、発振回路、チャージポン
プ回路及びレベルセンサにより構成され、レベルサンサ
部には外部トリミング付きとされ、外部端子ＴＭ１，Ｔ
Ｍ２により上記電圧ＶＢＢの電圧調整が可能にされる。

【００１５】制御回路は、外部制御端子から供給される
ロウアドレスストローブ信号／ＲＡＳ、カラムアドレス
ストローブ信号／ＣＡＳ、ライトイネーブル信号／Ｗ
Ｅ、チップセレクト信号／ＣＳ等のような制御信号を受
けて、動作モードの判定とそれに必要な動作タイミング
信号を発生する。ＶＣＣは、例えば３．３Ｖ〜２．５Ｖ
のような外部電源電圧の供給端子であり、ＶＳＳは０Ｖ
のような回路の接地電位を供給する端子である。

【００１６】特に制限されないが、この実施例のダイナ
ミック型ＲＡＭではメモリアレイ部がメモリアレイＭＣ
Ａ１，ＭＣＡ２のように複数個に分割されて設けられ、
かかる複数のメモリアレイＭＣＡ１，ＭＣＡ２のそれぞ
れに対応して上記内部電源回路ＶＢＢｇｅｎ及びＶＮＮ
ｇｅｎも複数個設けられ、それぞれのメモリアレイＭＣ
Ａ１とＭＣＡ２に一対一に対応して上記電圧ＶＢＢ１、
ＶＮＮ１とＶＢＢ２、ＶＮＮ２の供給を行うようにされ
る。

【００１７】図２には、上記レベルセンサの一実施例の
回路図が示されている。この実施例では、上記ＶＢＢ
（ＶＮＮ）を一定の電圧幅内に設定するために２つのレ
ベルＶ１とＶ２の検出が行われる。つまり、Ｖ１＞ＶＢ
Ｂ＞Ｖ２の関係になるようにＶＢＢの制御が行われる。
ＶＮＮｇｅｎに設けられるレベルセンサにおいても、同
様な回路の素子の定数を変えるようにして上記Ｖ１に対
応した図示しない電圧Ｖ１’、上記Ｖ２に対応した図示
しない電圧Ｖ２’がそれぞれ設定されて、Ｖ１’＞ＶＮ
Ｎ＞Ｖ２’の関係になるようにＶＮＮの制御が行われ
る。ただし、ＶＮＮ＞ＶＢＢになるように上記電圧Ｖ
１，Ｖ１’、Ｖ２，Ｖ２’は設定されるものである。

【００１８】電圧Ｖ１（上記Ｖ１’）は、バックバイア
ス電圧ＶＢＢの絶対値的に小さな（浅い）電圧に対応し
たものであり、Ｖ１＜ＶＢＢになると上記発振回路の発
振動作を開始させてチャージポンプ回路によるバックバ
イアス電圧を絶対値的に大きくする。上記チャージポン
プ回路の動作によってバックバイアス電圧ＶＢＢがより
深くなってＶＢＢ＜Ｖ２になると、上記発振回路の動作
を停止させるとともにチャージポンプ動作も停止させ
る。これにより、ＶＢＢは上記Ｖ１〜Ｖ２の範囲に収ま
るように制御される。

【００１９】レベルセンサ１は、回路の接地電位にゲー
トが接続されたＮチャンネル型ＭＯＳＦＥＴＱ１４とＰ
チャンネル型ＭＯＳＦＥＴＱ１３と、上記ＭＯＳＦＥＴ
Ｑ１４のソースと基板電圧ＶＢＢとの間に設けられたダ
イオード形態のＭＯＳＦＥＴＭ１、Ｍ２、Ｍ３と、これ
らのＭＯＳＦＥＴＭ１〜Ｍ３を短絡するトリミング用の
スイッチＭＯＳＦＥＴＭＳ１〜ＭＳ３からなるレベルシ
フト回路によりセンスレベルが設定される。つまり、Ｍ
ＯＳＦＥＴＱ１４のゲートに印加される回路の接地電位
０Ｖを基準にして、ＭＯＳＦＥＴＱ１４のしきい値電圧
Ｖthと、上記トリミング用のスイッチＭＯＳＦＥＴＭＳ
１〜ＭＳ３のオン状態／オフ状態に対応して上記ダイオ
ード接続のＭＯＳＦＥＴＭ１〜Ｍ３のしきい値電圧Ｖth
1 ないしＶth3 が選択的に加算された電圧に対して、Ｖ
ＢＢ（ＶＮＮ）が絶対値的に大きくなると、上記ＭＯＳ
ＦＥＴＱ１４がオン状態となってそのドレイン出力をロ
ウレベルに変化させる。

【００２０】この実施例では、特に制限されないが、低
消費電力化のためにＭＯＳＦＥＴＱ１４の負荷として作
用するＰチャンネル型ＭＯＳＦＥＴＱ１３のソースに
は、レベルシフト動作を行うダイオード接続のＰチャン
ネル型ＭＯＳＦＥＴＱ１０とＱ１１が設けられる。ま
た、レベルセンサの動作を制御するために、Ｐチャンネ
ル型のスイッチＭＯＳＦＥＴＱ１２が上記ＭＯＳＦＥＴ
Ｑ１１に直列に設けられる。上記ＭＯＳＦＥＴＱ１２
は、レベルセンサの動作を有効にする信号ＳＥによりス
イッチ制御される。信号ＳＥのハイレベルにされると、
インバータ回路Ｎ１の出力信号がロウレベルとなり、上
記ＭＯＳＦＥＴＱ１２をオン状態にさせる。これによ
り、上記電流経路が形成されて電圧ＶＢＢ（又はＶＮ
Ｎ）のセンス動作が有効にされる。

【００２１】上記トリミング用のＮチャンネル型のスイ
ッチＭＯＳＦＥＴＭＳ１〜ＭＳ３のゲートには、Ｐチャ
ンネル型のスイッチＭＯＳＦＥＴＱ１〜Ｑ３と、ヒュー
ズＦ１〜Ｆ３通して電源電圧が印加される。上記ＭＯＳ
ＦＥＴＱ１ないしＱ３のゲートには、プルダウン抵抗Ｒ
１〜Ｒ３により接地電位が供給される。これより、定常
状態ではスイッチＭＯＳＦＥＴＱ１〜Ｑ３がオン状態と
なり、上記トリミング用のスイッチＭＯＳＦＥＴＭＳ１
〜ＭＳ３もオン状態にさせるので、上記ダイオード接続
のＭＯＳＦＥＴＭ１〜Ｍ３が短絡状態にされる。したが
って、センスレベルＶ１は最も小さな電位に設定される
ものである。

【００２２】上記各抵抗Ｒ１ないしＲ３には、電極（パ
ッドＰＤ１〜ＰＤ３）が設けられており、かかるパッド
に電源電圧のようなハイレベルを供給すると、上記スイ
ッチＭＯＳＦＥＴＱ１〜Ｑ３を選択的にオフ状態にさせ
ることができる。これにより、ヒューズＦ１〜Ｆ３を切
断しない状態で、等価的に上記ヒューズＦ１〜Ｆ３を切
断したと同じ状態を作り出すことができる。例えば、パ
ッドＰＤ１にハイレベルを供給すると、Ｐチャンネル型
ＭＯＳＦＥＴＱ１がオフ状態となり、これに対応してト
リミング用のスイッチＭＯＳＦＥＴＭＳ１がオフ状態に
される。したがって、この場合のセンス電圧Ｖ１は、上
記ＭＯＳＦＥＴＱ１４のしきい値電圧Ｖthに上記ダイオ
ード接続のＭＯＳＦＥＴＭ１のしきい値電圧Ｖth1 を加
えた電圧Ｖth＋Ｖth1 に設定される。

【００２３】以下、上記バッドＰＤ１とＰＤ２にハイレ
ベルを供給すると、センス電圧Ｖ１は、上記ＭＯＳＦＥ
ＴＱ１４のしきい値電圧Ｖthに上記ダイオード接続のＭ
ＯＳＦＥＴＭ１とＭ２のしきい値電圧Ｖth1 、Ｖth2 を
加えた電圧Ｖth＋Ｖth1 ＋Ｖth2 に設定される。上記バ
ッドＰＤ１、ＰＤ２及びＰＤ３にハイレベルを供給する
と、センス電圧Ｖ１は、上記ＭＯＳＦＥＴＱ１４のしき
い値電圧Ｖthに上記ダイオード接続のＭＯＳＦＥＴＭ１
〜Ｍ３のしきい値電圧Ｖth1 〜Ｖth3 を加えた電圧Ｖth
＋Ｖth1 ＋Ｖth2 ＋Ｖth3 に設定される。

【００２４】上記ＭＯＳＦＥＴＱ１４のドレインから得
られるセンス出力は、Ｎチャンネル型ＭＯＳＦＥＴＱ１
５のゲートに供給される。このＭＯＳＦＥＴＱ１５のド
レインには、負荷としてＰチャンネル型ＭＯＳＦＥＴＱ
１７が設けられ、そのゲートには上記ＭＯＳＦＥＴＱ１
０とＱ１１によりレベルシフトされ、スイッチＭＯＳＦ
ＥＴＱ１２を通して電源電圧が印加される。上記ＭＯＳ
ＦＥＴＱ１５には、並列にＮチャンネル型ＭＯＳＦＥＴ
Ｑ１６が設けられ、上記ＭＯＳＦＥＴＱ１７にはＰチャ
ンネル型ＭＯＳＦＥＴＱ１８が直列に設けられてノアゲ
ート構成とされる。これらのＭＯＳＦＥＴＱ１６とＱ１
８のゲートには、他方のレベルセンス出力が供給されて
ラッチ回路が構成される。

【００２５】つまり、ＶＢＢ＞Ｖ１になると、ＭＯＳＦ
ＥＴＱ１４がオフ状態、Ｑ１５がオン状態なってロウレ
ベルのセンス出力を形成し、インバータ回路Ｎ２を通し
てハイレベルの出力信号を形成する。これにより、ナン
ドゲート回路Ｇ１とインバータ回路Ｎ４からなる論理積
回路を通し、信号ＳＥのハイレベルによってレベルセン
サの動作が有効にされたときに、内部電圧発生回路ＶＢ
Ｂ（ＶＮＮ）ｇｅｎの動作開始信号を形成する。

【００２６】レベルセンサ２は、上記信号ＳＥを受ける
インバータ回路Ｎ１の出力によりスイッチ制御されるＰ
チャンネル型ＭＯＳＦＥＴＱ２０と、それに直列に接続
されて上記ＭＯＳＦＥＴＱ１０とＱ１１によりレベルシ
フトされ、スイッチＭＯＳＦＥＴＱ１２を通した電圧が
ゲートに印加されたＭＯＳＦＥＴＱ２１のドレインに、
ダイオード形態のＭＯＳＦＥＴＭ４、Ｍ５、Ｍ６を直列
に接続し、上記基板電圧ＶＢＢと接続させる。これらの
ＭＯＳＦＥＴＭ４〜Ｍ６を短絡するトリミング用のスイ
ッチＭＯＳＦＥＴＭＳ４〜ＭＳ６によりセンスレベルの
調整が行われる。上記ＭＯＳＦＥＴＱ２１と上記ＭＯＳ
ＦＥＴＭ４〜Ｍ６で分圧された電圧が、Ｎチャンネル型
ＭＯＳＦＥＴＱ２２とＰチャンネル型ＭＯＳＦＥＴＱ２
４のゲートに印加され、そのロジックスレッショルド電
圧よりＶ２のセンス動作が行われる。

【００２７】上記トリミング用のスイッチＭＯＳＦＥＴ
ＭＳ４〜ＭＳ６には、前記同様にＰチャンネル型のスイ
ッチＭＯＳＦＥＴＱ４〜Ｑ６を介してヒューズＦ４〜Ｆ
６から電源電圧が印加されてスイッチ制御が行われる。
そして、上記と同じパッドＰＤ１〜ＰＤ３とプルダンウ
抵抗Ｒ１〜Ｒ３により、ヒューズＦ４〜Ｆ６を切断した
と同じ状態を作り出し、上記Ｖ２のレベル調整が行われ
る。

【００２８】レベルセンサ２では、上記レベルセンサ１
の出力がハイレベルであること、言い換えるならば、基
板電圧ＶＢＢがＶ１より低下して内部電圧発生回路ＶＢ
Ｂｇｅｎが動作状態にされたとき、上記ＭＯＳＦＥＴＱ
２２Ｑ２４とともにナンドゲート回路を構成するＮチャ
ンネル型ＭＯＳＦＥＴＱ２３とＰチャンネル型ＭＯＳＦ
ＥＴＱ２５が設けられ、上記レベルセンサ１の出力のハ
イレベルにより、ＭＯＳＦＥＴＱ２３がオン状態に、Ｍ
ＯＳＦＥＴＱ２５がオフ状態になってレベルセンサ２の
動作が有効にされる。このとき、当然にＶ２＜ＶＢＢの
関係にあるために、ＭＯＳＦＥＴＱ２２がオン状態であ
り、センス出力をロウレベルにする。したがって、イン
バータ回路Ｎ３を通してレベルセンサ１のＭＯＳＦＥＴ
Ｑ１６をオン状態に、Ｑ１８をオフ状態にさせる。

【００２９】したがって、内部電圧発生回路ＶＢＢｇｅ
ｎの動作再開によって基板電圧ＶＢＢが低下してＶ１＞
ＶＢＢとなりＭＯＳＦＥＴＱ１４がオン状態に、ＭＯＳ
ＦＥＴＱ１５がオフ状態になっても、Ｖ２＞ＶＢＢにな
るまでの間はレベルセンサ２の出力信号のロウレベルに
よって強制的にレベルセンサ１の出力はロウレベルに維
持されてラッチがかかった状態にされる。そして、内部
電圧発生回路ＶＢＢｇｅｎの動作継続によって基板電圧
ＶＢＢが更に低下してＶ２＞ＶＢＢとなると、レベルセ
ンサ２の出力がハイレベルとなり、上記ラッチを解除し
てレベルセンサ１でのＭＯＳＦＥＴＱ１４のオン状態、
ＭＯＳＦＥＴＱ１５がオフ状態に従ってインバータ回路
Ｎ２の出力信号がロウレベルとなり、上記ナンドゲート
回路Ｇ１及びインバータ回路Ｎ４を通してロウレベルの
出力信号を形成して内部電圧発生回路ＶＢＢｇｅｎの動
作を停止させる。

【００３０】以上の動作は、ワード線の非選択レベルを
決める内部電圧発生回路ＶＮＮｇｅｎにおいても、上記
センスレベルがＶ１’とＶ２’となるだけで、同様な動
作を行うものである。

【００３１】図３には、この発明に係るダイナミック型
ＲＡＭの概略動作を説明するための波形図が示されてい
る。同図においては、主にメモリセルの選択動作が示さ
れている。上記イコライズ信号ＥＱは、メモリセルが情
報保持状態では上記内部高電圧ＶＣＨのようなハイレベ
ルにされている。これにより、相補ビット線ＢＬ，／Ｂ
Ｌを短絡するとともにハーフプリチャージ電圧ＶＤＬ／
２を供給する。上記相補ビット線ＢＬ，／ＢＬはハーフ
プリチャージ電圧ＶＤＬ／２にされるので、イコライズ
信号ＥＱのレベルはＶＤＬのような低い電位でも動作そ
のものについては問題ないが、この実施例のように内部
高電圧ＶＣＨを用いることにより、上記短絡スイッチＭ
ＯＳＦＥＴのオン抵抗を小さくして短時間で上記相補ビ
ット線ＢＬと／ＢＬのハイレベル（ＶＤＬ）とロウレベ
ル（０Ｖ）を短絡させて中間電位ＶＤＬ／２に設定する
ことができる。

【００３２】メモリアクセスに際して上記イコライズ信
号ＥＱがハイレベルからロウレベルに変化する。このと
き、イコライズ信号ＥＱのロウレベルは、回路の接地電
位ではなく、上記負電圧ＶＮＮにされる。この理由は、
コイライズを高速化するためにしきい値電圧が小さくさ
れるものであるために、上記スイッチＭＯＳＦＥＴのゲ
ートに負電圧ＶＮＮを供給して、ドレイン−ソース間に
流れるリーク電流を防止するようにするものである。

【００３３】上記イコライズ信号ＥＱが負電圧ＶＮＮの
ような非選択レベルにされた後に、ワード線ＷＬが上記
内部高電圧ＶＣＨのようなハイレベルの選択状態にされ
る。これにより、メモリセルのアドレス選択ＭＯＳＦＥ
ＴＱｍがオン状態にされて、情報記憶キャパシタＣｓと
ビット線ＢＬ又は／ＢＬの上記ハーフプリチャージ電位
ＶＤＬ／２にされた寄生容量との間で電荷分散が行わ
れ、例えば情報記憶キャパシタＣｓに電荷が無い状態な
ら同図のようにメモリセルと接続されたビット線／ＢＬ
の電位が低下する。

【００３４】センスアンプ活性化信号ＳＡＮは、内部降
圧電圧ＶＤＬに立ち上がり、前記Ｎチャンネル型のパワ
ースイッチＭＯＳＦＥＴをオン状態にして回路の接地電
位のようなロウレベルの動作電圧をセンスアンプに与え
る。センスアンプ活性化信号ＳＡＰは、上記内部電圧Ｖ
ＤＬから回路の接地電位ＶＳＳのようなロウレベルに立
ち下がり、上記Ｐチャンネル型のパワースイッチＭＯＳ
ＦＥＴをオン状態にして内部降圧電圧ＶＤＬのようなハ
イレベルの動作電圧を与える。上記のようなパワースイ
ッチＭＯＳＦＥＴのオン状態により、センスアンプの増
幅動作が開始されて相補ビット線ＢＬと／ＢＬの電位
は、上記メモリセルからの読み出し電位差が拡大されて
内部降圧電圧ＶＤＬのようなハイレベルと、回路の接地
電位ＶＳＳのようなロウレベルに増幅される。

【００３５】上記のようなセンスアンプの増幅動作によ
って、相補ビット線ＢＬと／ＢＬのハイレベルとロウレ
ベルに対応して、上記ワード線ＷＬの選択動作によって
上記ビット線ＢＬ又は／ＢＬに接続されているメモリセ
ルの記憶キャパシタＣｓには、上記もとの記憶電荷状態
に対応したロウレベルが再書き込みされる。

【００３６】メモリアクセスの終了により、ワード線Ｗ
Ｌは上記内部高電圧ＶＣＨから上記負電圧ＶＮＮに立ち
下がり、その後にイコライズ信号ＥＱが上記負電圧ＶＮ
Ｎから内部高電圧ＶＣＨに立ち上がり、上記相補ビット
線ＢＬと／ＢＬのハイレベルとロウレベルを短絡してハ
ーフプリチャージ電圧ＶＤＬ／２にする。このように形
成されたハーフプリチャージ電圧ＶＤＬ／２がリーク電
流により変動するのを防止するために、上記信号ＥＱに
よってオン状態にされているスイッチＭＯＳＦＥＴによ
りハーフプリチャージ電圧ＶＤＬ／２が上記相補ビット
線ＢＬと／ＢＬに伝えらるものである。

【００３７】この実施例では、図１及び図２に示したよ
うなレベルセンサによって、ＶＮＮとＶＢＢが可変にさ
れ、上記メモリセルのアドレス選択用ＭＯＳＦＥＴＱｍ
のソース−ドレイン間のリーク電流、及び記憶キャパシ
タの蓄積ノードに接続されているソース，ドレインと基
板（又はウェル領域）との間のｐｎ接合リーク電流が最
小になるようにレベル調整（可変）にされるものであ
る。つまり、ダイナミック型ＲＡＭを半導体ウェハ上に
形成された段階でのプロービング試験において、上記パ
ッドに選択的に電圧を与えてヒューズを切断したと等価
な状態を作り出してメモリセルの情報保持時間が最適に
なる電圧ＶＢＢ、ＶＮＮを判定し、その後にヒューズＦ
１〜Ｆ６を選択的に切断するものである。この場合、Ｖ
ＮＮｇｅｎにのみ上記トリミング機能を付加し、その調
整を可能にしてＶＢＢは固定レベルにするものであって
もよい。

【００３８】図４には、この発明に係るダイナミック型
ＲＡＭの一実施例の概略素子断面図が示されている。こ
の実施例のダイナミック型ＲＡＭは、３重ウェル構造に
より各素子が形成される。つまり、ｐ−型基板上に深い
深さのｎ型ウェル領域（Ｄｅｅｐ−ｎＷＥＬＬ、以下単
にＤＷＥＬＬという）を形成し、かかるＤＷＥＬＬ上に
メモリセルのアドレス選択ＭＯＳＦＥＴや、センスアン
プのＮチャンネル型ＭＯＳＦＥＴを形成するｐ型ウェル
領域ｐＷＥＬＬをそれぞれに形成するものである。

【００３９】例えば、メモリセルが形成されるｐＷＥＬ
Ｌには、同図に示すようにバックバイアス電圧ＶＢＢを
印加し、上記アドレス選択ＭＯＳＦＥＴのしきい値電圧
を高くして情報保持時間を長くするとともに、α線等に
よりかかるｐ型ウェル領域ｐＷＥＬＬに発生した小数キ
ャリアを基板バックバイアス電圧ＶＢＢ側に吸収して情
報保持時間を長くさせる。他方、上記センスアンプのＮ
チャンネル型ＭＯＳＦＥＴが形成されるｐＷＥＬＬに
は、上記のようなバックバイアス電圧は印加せず、図示
しないが回路の接地電位を印加する。これにより、低し
きい値電圧により低電圧においても比較的大きな電流を
流すようにして増幅感度を高くする。

【００４０】上記ＤＷＥＬＬには、ｎ型ウェル領域ｎＷ
ＥＬＬが形成されて、センスアンプ等を構成するＰチャ
ンネル型ＭＯＳＦＥＴが形成される。このＤＷＥＬＬ及
び上記ｎＷＥＬＬには、上記昇圧電圧ＶＣＨがバイアス
電圧として与えられる。Ｘデコーダ等の周辺回路は、上
記ｐ−基板上に形成される。また、上記基板上にｎ型ウ
ェル領域が形成されてそこにＰチャンネル型ＭＯＳＦＥ
Ｔが形成される。上記基板には、回路の接地電位ＶＳＳ
が与えられ、そこに形成されたｎＷＥＬＬには電源電圧
ＶＣＣが印加される。

【００４１】この実施例では、メモリセルが形成される
ｐＷＥＬＬを、上記ＤＷＥＬＬに形成することにより、
電気的に分離できる。したがって、メモリアレイが形成
されるｐＷＥＬＬ毎に独自のバイアス電圧ＶＢＢを与え
ることができる。つまり、前記図１のようにメモリアレ
イをＭＣＡ１とＭＣＡ２のように複数個に分けた場合に
は、それぞれが上記のように電気的に分離されたｐＷＥ
ＬＬに形成されるとともに、それぞれに適合したバイア
ス電圧ＶＢＢを与えるようにすることができる。

【００４２】上記ＤＷＥＬＬには内部高電圧ＶＣＨを供
給し、上記ＤＷＥＬＬ内に形成されたｐＷＥＬＬには上
記負電圧ＶＮＮを供給してもよい。この構成では、上記
ＤＷＥＬＬの接合容量と，ｐＷＥＬＬの接合容量が上記
図２に示された定電圧回路ＲＧＰとＲＧＮの出力に設け
られた電圧安定化のためのキャパシタＣＤＨとＣＤＮに
利用できる。したがって、同図のように上記ＤＷＥＬＬ
には高電圧ＶＰＰを供給し、上記ＤＷＥＬＬ内に形成さ
れたｐＷＥＬＬには上記負電圧ＶＢＢを供給した構成で
は、上記定電圧回路ＲＧＰとＲＧＮの出力に電圧安定化
のためのキャパシタＣＤＨとＣＤＮをＭＯＳ容量等で形
成する必要がある。

【００４３】図５には、この発明に係るダイナミック型
ＲＡＭのメモリチップの一実施例の概略レイアウト図が
示されている。同図においては、メモリチップを４分割
してそれぞれにメモリアイレＭＣＡ１〜ＭＣＡ４に分け
て配置するものである。上記メモリアイレＭＣＡ１〜Ｍ
ＣＡ４に対応して、上記ＤＷＥＬＬにより分離されるｐ
ＷＥＬＬが形成される。そして、上記４つのメモリアイ
レＭＣＡ１〜ＭＣＡ４に一対一に対応して、バックバン
アス電圧ＶＢＢとワード線の非選択電圧ＶＮＮを形成す
る内部電圧発生回路ＶＢＢ，ＶＮＮｇｅｎ１ないしＶＢ
Ｂ，ＶＮＮｇｅｎ４を設けるようにするものである。

【００４４】上記４つのメモリアイレＭＣＡ１〜ＭＣＡ
４に形成されたメモリセル毎に情報保持特性を前記のよ
うに測定し、それぞれの情報保持時間がほぼ一定になる
ように、それぞれの内部電圧発生回路ＶＢＢ，ＶＮＮｇ
ｅｎの上記トリミング回路のヒューズを切断させるもの
である。つまり、ダイナミック型ＲＡＭのリフレッシュ
周期は、上記４つのメモリアイレを同時に行うようにす
るものであるので、その周期は最も情報保持特性の悪い
メモリアイレに合わせなければならない。したがって、
上記ＶＢＢ，ＶＮＮｇｅｎの上記トリミング回路での電
圧調整は、上記最も情報保持特性の悪いメモリアイレの
情報保持特性を他のものに合わせるように長くするこ
と、あるいは所望の情報保持特性を全てのメモリアイレ
ＭＣＡ１〜ＭＣＡ４が満足するようにトリミング調整が
実施される。この場合も、前記説明したようにＶＢＢが
固定でＶＮＮのみを可変にするものであってもよい。

【００４５】図６には、この発明に係る前記のような内
部降圧回路が搭載されたダイナミック型ＲＡＭの一実施
例の概略レイアウト図が示されている。同図において
は、ダイナミック型ＲＡＭを構成する各回路ブロックの
うち、この発明に関連する部分が判るように示されてお
り、それが公知の半導体集積回路の製造技術により、単
結晶シリコンのような１個の半導体基板上において形成
される。

【００４６】この実施例では、特に制限されないが、メ
モリアレイは、上記図５の実施例と同様に全体として４
個に分けられる。半導体チップの長手方向に対して左右
に２個ずつのメモリアレイが分けられて、中央部分１４
にアドレス入力回路、データ入出力回路及びボンディン
グパッド列からなる入出力インターフェイス回路等が設
けられる。これら中央部分１４の両側のメモリアレイに
接する部分には、カラムデコーダ領域１３が配置され
る。上記４つに分割されたメモリアレイは、前記図８の
メモリアイレＭＣＡ１〜ＭＣＡ４に対応している。

【００４７】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域１１が設けられる。この
メインロウデコーダの上下には、メインワードドライバ
領域１２が形成されて、上記上下に分けられたメモリア
レイのメインワード線をそれぞれが駆動するようにされ
る。上記半導体チップの長手方向に沿った中央部分に
は、内部電圧発生回路９が中心部と両端部に分けて複数
個がけられる。この内部電圧発生回路９は、上記ＶＢＢ
ｇｅｎ，ＶＮＮｇｅｎ及び昇圧電圧回路も適宜に含まれ
るものである。

【００４８】上記メモリアイレ（サブアレイ）１５は、
その拡大図に示すように、メモリアイレ１５を挟んでセ
ンスアンプ領域１６、サブワードドライバ領域１７に囲
まれて形成されるものである。上記センスアンプアンプ
領域と、上記サブワードドライバ領域の交差部は、交差
領域（クロスエリア）１８とされる。上記センスアンプ
領域１６に設けられるセンスアンプは、シェアードセン
ス方式により構成され、メモリアイレの両端に配置され
るセンスアンプを除いて、センスアンプを中心にして左
右に相補ビット線が設けられ、左右いずれかのメモリア
イレの相補ビット線に選択的に接続される。

【００４９】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
メインロウデコーダ領域１１とメインワードドライバ１
２が配置される。このメインロウデコーダ領域１１は、
それを中心にして上下に振り分けられた２個のメモリア
レイに対応して共通に設けられる。メインワードドライ
バ１１は、上記１つのメモリアレイを貫通するように延
長されるメインワード線の選択信号を形成する。また、
上記メインワードドライバ１１にサブワード選択用のド
ライバも設けれら、後述するように上記メインワード線
と平行に延長されてサブワード選択線の選択信号を形成
する。

【００５０】拡大図として示された１つのメモリアイレ
（サブアレイ）１５は、図示しないがサブワード線が２
５６本と、それと直交する相補ビット線（又はデータ
線）が２５６対とされる。上記１つのメモリアレイにお
いて、上記メモリアイレ（サブアレイ）１５がワードビ
ット線方向に１６個設けられるから、全体としての上記
サブワード線は約４Ｋ分設けられ、ワード線方向に８個
設けられるから、相補ビット線は全体として約２Ｋ分設
けられる。このようなメモリアレイが全体で８個設けら
れるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのよ
うな大記憶容量を持つようにされる。

【００５１】上記１つのメモリアレイは、メインワード
線方向に対して８個に分割される。かかる分割されたメ
モリアイレ１５毎にサブワードドライバ（サブワード線
駆動回路）１７が設けられる。サブワードドライバ１７
は、メインワード線に対して１／８の長さに分割され、
それと平行に延長されるサブワード線の選択信号を形成
する。この実施例では、メインワード線の数を減らすた
めに、言い換えるならば、メインワード線の配線ピッチ
を緩やかにするために、特に制限されないが、１つのメ
インワード線に対して、相補ビット線方向に４本からな
るサブワード線を配置させる。このようにメインワード
線方向には８本に分割され、及び相補ビット線方向に対
して４本ずつが割り当てられたサブワード線の中から１
本のサブワード線を選択するために、サブワード選択ド
ライバが配置される。このサブワード選択ドライバは、
上記サブワードドライバの配列方向に延長される４本の
サブワード選択線の中から１つを選択する選択信号を形
成する。

【００５２】上記１つのメモリアレイに着目すると、１
つのメインワード線に割り当てられる８個のメモリアイ
レのうち選択すべきメモリセルが含まれる１つのメモリ
アイレに対応したサブワードドライバにおいて、１本の
サブワード選択線が選択される結果、１本のメインワー
ド線に属する８×４＝３２本のサブワード線の中から１
つのサブワード線が選択される。上記のようにメインワ
ード線方向に２Ｋ（２０４８）のメモリセルが設けられ
るので、１つのサブワード線には、２０４８／８＝２５
６個のメモリセルが接続されることとなる。なお、特に
制限されないが、リフレッシュ動作（例えばセルフリフ
レッシュモード）においては、１本のメインワード線に
対応する８本のサブワード線が選択状態とされる。

【００５３】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても１６分割される。つまり、
太い黒線で示されたセンスアンプ１６により 相補ビッ
ト線が１６分割に分割される。特に制限されないが、セ
ンスアンプ１６は、シェアードセンス方式により構成さ
れ、メモリアレイの両端に配置されるセンスアンプ１６
を除いて、センスアンプ１６を中心にして左右に相補ビ
ット線が設けられ、左右いずれかの相補ビット線に選択
的に接続される。

【００５４】図７には、この発明が適用されるダイナミ
ック型ＲＡＭを説明するための概略レイアウト図が示さ
れている。同図には、メモリチップ全体の概略レイアウ
トと、８分割された１つのメモリアレイのレイアウトが
示されている。つまり、上記図６と同様にメモリチップ
は、長手方向（ワード線方向）対して左右と上下にそれ
ぞれ２個ずつのメモリアレイ（Array)に４分割されるも
のである。メモリチップのの長方向における中央部分に
は複数らなるボンディングパッド及び周辺回路（Bondin
g Pad & peripheral Circuit) が設けられる。

【００５５】上記２個ずつのメモリアレイは、それぞれ
が約８Ｍビットの記憶容量を持つようにされるものであ
り、そのうちの一方が拡大して示されているように、ワ
ード線方向に８分割され、ビット線方向に１６分割され
たサブアレイが設けられる。上記サブアレイのビット線
方向の両側には、上記ビット線方向に対してセンスアン
プ（Sence Amplifier)が配置される。上記サブアレイの
ワード線方向の両側には、サブワードドライバ（Sub-Wo
rd Driver)が配置される。

【００５６】上記１つのアレイには、全体で４０９６本
のワード線と２０４８対の相補ビット線が設けられる。
これにより、全体で約８Ｍビットの記憶容量を持つよう
にされる。上記のように４０９６本のワード線が１６個
のサブアレイに分割して配置されるので、１つのサブア
レイには２５６本のワード線（サブワード線）が設けら
れる。また、上記のように２０４８対の相補ビット線が
８個のサブアレイに分割して配置されるので、１つのサ
ブアレイには２５６対の相補ビット線が設けられる。

【００５７】上記２つのアレイの中央部には、メインロ
ウデコーダが設けられる。つまり、同図に示されたアレ
イの左側には、その右側に設けられるアレイと共通に設
けられる前記メインロウデコーダに対応して、アレイコ
ントロール（Array control)回路及びメインワードドラ
イバ(Main Word driver)が設けられる。上記アレイコン
トロール回路には、第１のサブワード選択線を駆動する
ドライバが設けられる。上記アレイには、上記８分割さ
れたサブアレイを貫通するように延長されるメインワー
ド線が配置される。上記メインワードドライバは、上記
メインワード線を駆動する。上記メインワード線と同様
に第１のサブワード選択線も上記８分割されたサブアレ
イを貫通するように延長される。上記アレイの上部に
は、Ｙデコーダ（YDecoder) 及びＹ選択線ドライバ（YS
driver) が設けられる。

【００５８】上記のダイナミック型ＲＡＭは、階層化
（分割ワード線方式）ワードドライバに適用した場合が
示されるものである。階層化ワード線とは、ワード線を
メインワード線とサブワード線に分け、サブワード線に
メモリセルを接続するようにするものである。上記のよ
うな階層化ワード方式においては、高抵抗のワード線を
低抵抗のメタル配線層で裏打ちするいわゆるワードシャ
ント方式におけるメタル配線層のレイアウトピッチを緩
和するためのものである。このような分割ワード線とす
ることにより、大記憶容量化を図りつつ、高集積化を実
現することができる。

【００５９】図８には、この発明に係るダイナミック型
ＲＡＭの他の一実施例の概略回路図が示されている。同
図には、前記図１と同様にダイナミック型ＲＡＭのメモ
リアレイ部と内部電源回路とが例示的に示されており、
本願発明とは直接関係のないアドレスやデータの入出力
インターフェイス、制御回路は省略されている。

【００６０】この実施例では、ＶＢＢｇｅｎはレベルセ
ンサにより固定レベルのＶＢＢを発生させる。ここで、
固定レベルというのは前記のようにトリミング回路が付
加されないという意味であり、Ｖ１とＶ２により間欠的
な発振回路とチャージポンプ回路の制御によりほぼ一定
のバックバイアス電圧ＶＢＢを形成する。

【００６１】これに対して、ＶＮＮｇｅｎは、レベルが
互いに異なる固定レベルのＶＮＮ１とＶＮＮ２を発生さ
せる。つまり、２つのＶＮＮｇｅｎ１とＶＮＮｇｅｎ２
を形成しておいて、例えばＶＮＮ１は比較的小さな電圧
にし、ＶＮＮ２はそれに比べて比較的大きな電圧に設定
して２通りのセンス電圧Ｖ１’とＶ２’により間欠的な
発振回路とチャージポンプ回路の制御によりほぼ一定の
ＶＮＮ１とＶＮＮ２とを形成するものである。

【００６２】メモリアイレＭＣＡは、特に制限されない
が、２つのような複数個が設けられ、それぞれのワード
ドライバＳＷＤ等の動作電源部にスイッチＳＷを設け、
上記２つの電圧ＶＮＮ１とＶＮＮ２のうちいずれかを選
択できるようにされる。上記スイッチＳＷは、特に制限
されないが、前記のようなヒューズと、そのヒューズを
切断させた場合と等価な動作をさせるパッドとスイッチ
ＭＯＳＦＥＴが設けられ、ＶＮＮ１とＶＮＮ２のうちい
ずれか情報保持特性の長い方を検出し、その検出結果に
対応してヒューズを切断させ、それに対応した電圧ＶＮ
Ｎ１又はＶＮＮ２を供給させるものである。したがっ
て、この実施例では、上記スイッチＳＷが実質的なトリ
ミング回路を構成するものとなる。

【００６３】図９には、この発明に係るダイナミック型
ＲＡＭに設けられる内部電圧発生回路の他の一実施例の
回路図が示されている。この実施例においては、特に制
限されないが、高電圧発生回路ＶＰＰＧは、発振回路
（ＯＳＣ）１とチャージポンプ回路（Charge pump circ
uit)２と、レベルセンサ（Level Sensor) ３とにより構
成される。上記チャージポンプ回路２は、発振回路１で
形成された発振パルスを受けて、チャージポンプ動作に
よって高電圧を発生させる。この高電圧ＶＰＰが所望の
高電圧に安定化させるよう上記レベルセンサ３によりレ
ベルセンス動作を行い、上記発振回路１の動作を間欠的
に制御する。つまり、高電圧ＶＰＰが所望の高電圧に到
達すると発振動作を停止させ、高電圧ＶＰＰが低下する
と上記発振回路１を動作させるようにするものである。

【００６４】上記高電圧ＶＰＰは、上記ワード線ＷＬ等
の選択レベルに対応した高電圧ＶＣＨに対して高い電圧
に設定される。例えば、図３の動作波形図に示すよう
に、ワード線の選択電圧ＶＣＨを３Ｖに設定したなら、
上記高電圧ＶＰＰは３．５Ｖのような高い電圧に設定さ
れる。上記必要な電圧ＶＣＨに対して余分に高い電圧を
形成しておいて、かかる高い電圧ＶＰＰに基づいて基準
電圧発生回路ＲＧＦＰを動作させる。この基準電圧発生
回路ＲＧＦＰは、定電流ＩｐをＰチャンネル型ＭＯＳＦ
ＥＴＱ３０とＱ３１からなる電流ミラー回路を介して上
記内部電圧ＶＤＬ（又は外部電源電圧Ｖext ）を基準に
した抵抗Ｒｐに流して、上記アドレス選択用ＭＯＳＦＥ
ＴＱｍのしきい値電圧Ｖthに相当する電圧を発生させ
る。これにより、基準電圧ＶＲＨは上記ＶＤＬ（又は外
部電圧Ｖext ）＋Ｖthに対応された電圧とされる。

【００６５】定電圧発生回路ＲＧＰは、上記高電圧ＶＰ
Ｐと内部高電圧ＶＣＨとの間に設けられた可変抵抗素子
としてのＰチャンネル型ＭＯＳＦＥＴＱ３２と、上記基
準電圧ＶＲＨと上記内部高電圧ＶＣＨとを受ける差動増
幅回路４とにより構成され、上記差動増幅回路４の出力
信号が上記ＭＯＳＦＥＴＱ３２のゲートに供給される。
基準電圧ＶＲＨに対して上記内部高電圧ＶＣＨが低くな
ろうとすると、ロウレベルに変化する信号を形成して上
記ＭＯＳＦＥＴＱ３２の抵抗値を小さくして両者を一致
させ、逆に、基準電圧ＶＲＨに対して上記内部高電圧Ｖ
ＣＨが高くなろうとすると、ハイレベルに変化する信号
を形成して上記ＭＯＳＦＥＴＱ３２の抵抗値を大きくし
て両者を一致させるように制御する。このようにチャー
ジポンプ回路によりＶＣＨより高い電圧を形成して置く
ことより、ワード線ＷＬの選択時に流れる電流によって
チャージポンプ電圧が低下してもそれを補うことができ
るからワード線ＷＬの立ち上がりを高速にすることがで
きる。

【００６６】バックバッアス電圧ＶＢＢは、負電圧発生
回路ＶＢＢＧにより形成される。上記負電圧発生回路Ｖ
ＢＢＧは、上記のような発振回路（ＯＳＣ）６及びチャ
ージポンプ回路（Negative Charge pump circuit) ７
と、レベルセンサ（Level Sensor) ８とにより構成さ
れ、チャージポンプ回路７は、上記発振回路６で形成さ
れた発振パルスを受けて、チャージポンプ動作によって
負電圧を発生させる。この負電圧ＶＢＢが所望の負電圧
に安定化させるよう上記レベルセンサ８によりレベルセ
ンス動作を行い、上記発振回路６の動作を間欠的に制御
する。つまり、負電圧ＶＢＢが所望の負電圧に到達する
と発振動作を停止させ、負電圧が絶対値的に低下すると
上記発振回路６を再び動作させるようにするものであ
る。

【００６７】上記負電圧ＶＢＢは、上記ワード線Ｗ１等
の非選択レベルに対応した負電圧ＶＮＮに対して絶対値
的に大きな電圧に設定される。例えば、図３の動作波形
図に示すように、ワード線の非選択電圧ＶＮＮを−０．
８Ｖ程度に設定したなら、上記負電圧ＶＢＢは−１．２
Ｖのような絶対値的に大きな電圧に設定される。上記必
要な電圧ＶＮＮに対して余分に負方向に大きな電圧を形
成しておいて、かかる負電圧ＶＢＢに基づいて上記の同
様に基準電圧発生回路ＲＧＦＮを動作させる。この基準
電圧発生回路ＲＧＦＮは、定電流ＩｎをＮチャンネル型
ＭＯＳＦＥＴＱ３３とＱ３４からなる電流ミラー回路を
介して回路の接地電位ＶＳＳを基準にしたトリミング抵
抗Ｒｎに流して、上記アドレス選択用ＭＯＳＦＥＴＱｍ
のゲート，ソース間に印加させる逆バイアス電圧ＶＲＮ
を発生させる。この実施例では、上記のように電圧ＶＲ
Ｎを−０．８Ｖのような負電圧とするものである。

【００６８】定電圧発生回路ＲＧＮは、上記負電圧ＶＢ
Ｂと上記内部負電圧ＶＮＮとの間に設けられた可変抵抗
素子としてのＮチャンネル型ＭＯＳＦＥＴＱ３５と、上
記基準電圧ＶＲＮと上記内部負電圧ＶＮＮとを受ける差
動増幅回路９とにより構成され、上記差動増幅回路９の
出力信号が上記ＭＯＳＦＥＴＱ３５のゲートに供給され
る。基準電圧ＶＲＮに対して上記内部高電圧ＶＮＮが絶
対値的に小さくろうとすると、ハイレベルに変化する信
号を形成して上記ＭＯＳＦＥＴＱ１５の抵抗値を小さく
して両者を一致させ、逆に、基準電圧ＶＲＮに対して上
記内部負電圧ＶＮＮが絶対値的に大きくなろうとする
と、ロウレベルに変化する信号を形成して上記ＭＯＳＦ
ＥＴＱ３５の抵抗値を大きくして両者を一致させるよう
に制御するものである。

【００６９】定電圧発生回路（Voltage regurator)５
は、外部端子から供給された外部電圧Ｖext を受けて、
上記定電圧発生回路ＲＧＰと同様な回路により上記内部
降圧電圧ＶＤＬを発生させるものである。この定電圧発
生回路５は、必ずしも必要とされるものではない。上記
センスアンプやアドレス選択回路等の周辺回路は、外部
端子から供給される外部電圧Ｖext により動作させるよ
うにするものであってもよい。この場合には、上記のよ
うにかかる外部電圧Ｖext を基準にして上記内部高電圧
ＶＣＨのレベルが形成されるものである。上記定電圧発
生回路５を設けた場合でも、この定電圧ＶＤＬは上記セ
ンスアンプの動作電圧として用い、アドレスバッファや
アドレスデコーダ等の内部回路を上記外部電圧Ｖext に
より動作させるようにしてもよい。

【００７０】上記のようなチャージポンプ回路２又は７
で形成された電圧ＶＰＰやＶＢＢは、寄生容量等に蓄積
された電荷に保持されており、例えばワード線を非選択
レベルから選択レベルに切り換えるとき、あるいはその
逆に選択レベルから非選択レベルに切り換えるときに、
多数のメモリセルが接続されることにより比較的大きな
寄生容量を持つワード線のチャージアップ又はディスチ
ャージさせるための電流によって前述のように変動する
と考えられる。このような電圧変動を見込んで、上記ワ
ード線の選択レベルや非選択レベルを設定することによ
り、ワード線の選択／非選択の高速化が可能になる。

【００７１】つまり、本願発明では上記のような定電圧
回路ＲＧＰやＲＧＮを介して上記ワード線の選択レベ
ル、非選択レベルを形成するようにすると、上記のよう
にワード線を非選択レベルから選択レベルに切り換える
とき、あるいはその逆に選択レベルから非選択レベルに
切り換えるときに、多数のメモリセルが接続されること
により比較的大きな寄生容量を持つワード線のチャージ
アップ又はディスチャージさせるための電流によって上
記同様にＶＰＰとＶＢＢは変動するが、上記定電圧回路
ＲＧＰやＲＧＮの可変抵抗としてのＭＯＳＦＥＴＱ１２
とＱ１５の抵抗値が変化してその電圧変動を吸収してし
まうことになるため、ほぼ一定の電圧ＶＣＨとＶＮＮを
確保することができる。そして、ＶＮＮは、ＶＢＢをも
とに形成しているので、チャージポンプ回路や発振回路
が共用でき回路の簡素化も可能になるものである。

【００７２】そして、上記のように抵抗Ｒｎを複数個の
直列抵抗あるいは前記のようなダイオード形態のＭＯＳ
ＦＥＴで形成し、それぞれの両端にトリミング用のスイ
ッチＭＯＳＦＥＴを並列に接続し、ヒューズによる選択
的なスイッチ制御及びパッドからの電圧によるスイッチ
制御によって、前記実施例と同様に情報保持時間を長く
するように設定することができる。

【００７３】図１０には、この発明に係るダイナミック
型ＲＡＭの他の一実施例を説明するための波形図が示さ
れている。図示しないロウアドレスストローブ信号／Ｒ
ＡＳの立ち下がりに同期してアドレス信号の取り込みが
行われる。上記ロウ系の選択動作により非選択側のシェ
アード選択信号ＳＨＲが電源電圧ＶＣＣのようなハイレ
ベルから回路の接地電位のようなロウレベルに変化す
る。そして、ワード線ＷＬが回路の接地電位ＶＳＳのよ
うなロウレベルから昇圧電圧ＶＣＨのようなハイレベル
に立ち上がる。このワード線の立ち上がりにより、ビッ
ト線ＢＬと／ＢＬの一方には選択されたメモリセルの情
報電荷に対応した微小電圧に変化させられる。

【００７４】図示しないセンスアンプタイミング信号に
より、センスアンプが活性化されてセンスアンプの入出
力ノードＢＬと／ＢＬの電圧差が拡大して内部降圧電圧
ＶＢＳＧと電源電圧ＶＣＣに向かって変化し、前記シェ
アードスイッチＭＯＳＦＥＴを介して相補ビット線Ｂ
Ｌ，／ＢＬを内部電圧ＶＢＳＧのようなロウレベルと電
源電圧ＶＣＣのようなロウレベルにする。つまり、この
実施例では、センスアンプのロウレベル側の動作電圧に
上記ＶＢＳＧのようなオフセット電圧を持たせること、
言い換えるならば、ビット線のロウレベル電位を回路の
接地電位よりも高くして、それにソースが接続されるア
ドレス選択用ＭＯＳＦＥＴＱｍの実効的なしきい値電圧
を高くして、そこでのリーク電流を減少させるものであ
る。

【００７５】なお、カラム選択信号ＹＳのハイレベルに
より、上記センスアンプの入出力ノードと入出力線ＩＯ
が接続されると、一時的にロウレベル入出力ノードＢＬ
のロウレベルが持ち上がる。入出力線ＩＯに上記センス
アンプの増幅信号に対応したレベル差が現れる。かかる
入出力線ＩＯの読み出し信号は、図示しないメインアン
プＭＡの増幅動作により、データコモンバスにはＶＣＣ
とＶＳＳのようなハイレベルとロウレベルの読み出し信
号が出力される。

【００７６】上記のようにワード線の非選択レベルを接
地電位とし、記憶キャパシタに保持されるロウレベルの
電位をＶＢＳＧを＋０．５Ｖのような正の電位にした場
合、かかる電圧ＶＢＳＧがソース，ゲート間の逆バイア
ス電圧として印加されるからアドレス選択用ＭＯＳＦＥ
Ｔのしきい値電圧を大きくする必要はない。つまり、セ
ンスアンプやアドレスデコーダ等の周辺回路を構成する
Ｎチャンネル型ＭＯＳＦＥＴと同じ製造プロセスにより
形成した低しいき値電圧のものをそのまま利用すること
ができる。このような低しきい値電圧（真性しきい値電
圧約０．６Ｖ程度）のものを用いても、ソース電位が上
記のように＋０．５Ｖのような電圧なら、基板効果によ
って実効的なしきい値電圧は約０．８Ｖ程度に高くでき
るので上記リーク電流を抑えることができる。この場合
でも、上記電圧ＶＢＳＧをトリミング調整可能にするこ
とにより、ＭＯＳＦＥＴのプロセスバラツキに対して最
適な電圧を選ぶことができる。

【００７７】上記のようにサブスレッショルドリーク電
流の減少とともに、記憶キャパシタの蓄積ノードに接続
された拡散層と基板（Ｐ型ウェル領域）とのＰＮ接合リ
ーク電流も大幅に小さくなってメモリセルの情報保持時
間を長くできる。つまり、上記ＰＮ接合リーク電流は、
それに印加される電圧に対して指数関数的に増加するも
のであり、上記電圧を小さくすることにより発生するリ
ーク電流を大幅に低減できる。また、昇圧電圧も上記電
源電圧ＶＰＰに対して上記しきい値電圧相当分だけ昇圧
すればよく、例えば電圧ＶＣＣが２．５Ｖのとき、昇圧
電圧ＶＣＨは約３．３Ｖ程度に低くできる。

【００７８】上記の実施例から得られる作用効果は、下
記お通りである。すなわち、 （１） 複数のワード線と複数のビット線との交点にア
ドレス選択ＭＯＳＦＥＴ及び記憶キャパシタからなる複
数のダイナミック型メモリセルがマトッリクス状に配置
されてなるメモリアレイを備え、上記ワード線の非選択
レベルを上記ビット線に与えられるロウレベルよりも低
く設定してなるダイナミック型ＲＡＭにおいて、上記ワ
ード線の非選択レベルと上記ビット線に与えられるロウ
レベルとの電位差を上記アドレス選択ＭＯＳＦＥＴのオ
フ状態でのリーク電流が所望の電流値以下となるように
調整可能にすることより、情報保持特性の改善、ひいて
は製品歩留の向上を図ることができるという効果が得ら
れる。

【００７９】（２） 上記ワード線の非選択レベルと上
記ビット線に与えられるロウレベルとの電位差の調整と
して、ヒューズ手段を切断したと等価な状態を作り出す
パッドを設け、その結果によりヒューズの切断を行うこ
とにより高い精度での所望の電圧設定が可能になるとい
う効果が得られる。

【００８０】（３） 上記ビット線のロウレベルは回路
の接地電位とし、上記ワード線の非選択レベルを負電圧
にすることにより、制限された小さな動作電圧において
もビット線の信号振幅に対応して記憶キャパシタに蓄積
される電荷量を大きくすることができるという効果が得
られる。

【００８１】（４） 上記アドレス選択ＭＯＳＦＥＴが
形成されるウェル領域又は半導体基板には負電圧のバッ
クバイアス電圧を供給し、かかる負電圧のバックバイア
ス電圧を上記ワード線の非選択レベルよりも低く設定
し、かつ固定レベルに制御されるようにすることによ
り、簡単な構成での情報保持特性の改善、ひいては製品
歩留の向上を図ることができるという効果が得られる。

【００８２】（５） 上記アドレス選択ＭＯＳＦＥＴが
形成されるウェル領域又は半導体基板には負電圧のバッ
クバイアス電圧を供給し、かかる負電圧のバックバイア
ス電圧は上記ワード線の非選択レベルよりも低く設定さ
れ、かつ上記アドレス選択ＭＯＳＦＥＴのオフ状態での
リーク電流が所望の電流値以下となるように上記ワード
線の非選択レベルとともに調整可能とすることにより、
よりいっそう上記リーク電流の低減が図られるから情報
保持特性の改善、ひいては製品歩留の向上を図ることが
できるという効果が得られる。

【００８３】（６） 上記ワード線の非選択レベルを形
成する内部電源回路として、チャージポンプ回路で形成
されたバックバイアス電圧と出力端子との間に設けられ
た可変インピーダンス手段を制御して所望のワード線の
非選択レベルを得るようにすることにより、１つのチャ
ージポンプ回路を用いてバックバイアス電圧とワード線
の非選択レベルを形成することができるという効果が得
られる。

【００８４】（７） 半導体基板上にメモリアレイを複
数個に分割して形成し、各メモリアレイに対応して上記
内部電源回路を設けるようにすることにより、よりいっ
そう上記リーク電流の低減が図られるという効果が得ら
れる。

【００８５】（８） 半導体基板上にメモリアレイを複
数個に分割して形成し、内部電源回路を複数個設けて複
数通りの出力電圧を形成しておき、上記分割された各々
のメモリアレイに対応して上記複数通りの出力電圧のう
ちそれに最適なものをスイッチ回路を通して伝えられる
ようにすることにより、情報保持特性の改善、ひいては
製品歩留の向上を図ることができるという効果が得られ
る。

【００８６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＶＢ
Ｂ又はＶＮＮをほぼ一定のレベルに設定するたのレベル
センサは、前記実施例のようにレベルＶ１とＶ２に対応
した２つのレベルセンサを用いるものの他、１つのレベ
ルセンサにヒステリシス特性を持つレベル判定回路を設
けて、上記Ｖ１とＶ２による発振回路及びチャージポン
プ回路の間欠的な動作制御を行うさせるものであっても
よい。

【００８７】ダイナミック型ＲＡＭを構成する各回路の
具体的構成やそのレイアウト構成は、種々の実施形態を
とることができる。前記図９の定電圧回路は、差動増幅
回路と可変抵抗素子としてのＭＯＳＦＥＴとを用いるも
の他、定電圧がゲートに印加されたソースフォロワＭＯ
ＳＦＥＴを用いるもの等種々の実施例形態をとることが
できる。ダイナミック型ＲＡＭの入出力インターフェス
イは、シンクロナスＤＲＡＭに対応されたもの、あるい
はランバス仕様に対応されたもの等種々の実施形態を取
ることができる。

【００８８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のワード線と複数のビ
ット線との交点にアドレス選択ＭＯＳＦＥＴ及び記憶キ
ャパシタからなる複数のダイナミック型メモリセルがマ
トッリクス状に配置されてなるメモリアレイを備え、上
記ワード線の非選択レベルを上記ビット線に与えられる
ロウレベルよりも低く設定してなるダイナミック型ＲＡ
Ｍにおいて、上記ワード線の非選択レベルと上記ビット
線に与えられるロウレベルとの電位差を上記アドレス選
択ＭＯＳＦＥＴのオフ状態でのリーク電流が所望の電流
値以下となるように調整可能にすることより、情報保持
特性の改善、ひいては製品歩留の向上を図ることができ
る。

【図面の簡単な説明】

【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示す概略回路図である。

【図２】図１のレベルセンサの一実施例を示す回路図で
ある。

【図３】この発明に係るダイナミック型ＲＡＭの概略動
作を説明するための波形図である。

【図４】この発明に係るダイナミック型ＲＡＭの一実施
例を示す概略素子断面図である。

【図５】この発明に係るダイナミック型ＲＡＭのメモリ
チップの一実施例を示す概略レイアウト図である。

【図６】この発明に係る前記のような内部降圧回路が搭
載されたダイナミック型ＲＡＭの一実施例を示す概略レ
イアウト図である。

【図７】この発明が適用されるダイナミック型ＲＡＭを
説明するための概略レイアウト図である。

【図８】この発明に係るダイナミック型ＲＡＭの他の一
実施例を示す概略回路図である。

【図９】この発明に係るダイナミック型ＲＡＭに設けら
れる内部電圧発生回路の他の一実施例を示す回路図であ
る。

【図１０】この発明に係るダイナミック型ＲＡＭの他の
一実施例の概略動作を説明するための波形図である。

【符号の説明】

ＭＣＡ，ＭＣＡ１〜ＭＣＡ４…メモリアイレ、ＳＷＤ１
…ワードドライバ、Ｍ１〜Ｍ６…レベルシフト用ＭＯＳ
ＦＥＴ、ＭＳ１〜ＭＳ６…トリミング用のスイッチＭＯ
ＳＦＥＴ、Ｑ１〜Ｑ３５…ＭＯＳＦＥＴ、１…ＶＰＰ用
発振回路、２…ＶＰＰ用チャージポンプ回路、３…ＶＰ
Ｐ用レベルセンサ、５…内部降圧回路、６…ＶＢＢ用発
振回路、７…ＶＢＢ用チャージポンプ回路、８…ＶＢＢ
用レベルセンサ、ＲＧＦＰ，ＲＧＦＮ…基準電圧発生回
路、ＲＧＰ，ＲＧＮ…定電圧回路、ＤＷＥＬＬ…深い深
さのｎ型ウェル領域、ｐＷＥＬＬ…ｐ型ウェル領域、ｎ
ＷＥＬＬ…ｎ型ウェル領域、

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数のワード線と、複数のビット線と、
   上記複数のワード線と複数のビット線との交点にアドレ
   ス選択ＭＯＳＦＥＴ及び記憶キャパシタからなる複数の
   ダイナミック型メモリセルがマトッリクス状に配置され
   てなるメモリアレイを備え、上記ワード線の非選択レベ
   ルを上記ビット線に与えられるロウレベルよりも低く設
   定してなるダイナミック型ＲＡＭであって、 上記ワード線の非選択レベルと上記ビット線に与えられ
   るロウレベルとの電位差を上記アドレス選択ＭＯＳＦＥ
   Ｔのオフ状態でのリーク電流が所望の電流値以下となる
   ように調整可能にしてなることを特徴とするダイナミッ
   ク型ＲＡＭ。
2. 【請求項２】 上記ワード線の非選択レベルと上記ビッ
   ト線に与えられるロウレベルとの電位差の調整は、ヒュ
   ーズ手段を切断したと等価な状態を作り出すパッドを設
   け、その結果により上記ヒューズの切断を行って上記ワ
   ード線の非選択レベル又は上記ビット線にロウレベルの
   増幅信号を与えるセンスアンプのロウレベルを形成する
   内部電源回路の出力電圧を調整することにより行われる
   ものであることを特徴とする請求項１のダイナミック型
   ＲＡＭ。
3. 【請求項３】 上記ビット線のロウレベルは回路の接地
   電位であり、上記ワード線の非選択レベルは負電圧にさ
   れるものであることを特徴とする請求項２のダイナミッ
   ク型ＲＡＭ。
4. 【請求項４】 上記アドレス選択ＭＯＳＦＥＴが形成さ
   れるウェル領域又は半導体基板には、負電圧のバックバ
   イアス電圧が供給されるものであり、 かかる負電圧のバックバイアス電圧は上記ワード線の非
   選択レベルよりも低く設定され、かつ固定レベルに制御
   されるものであることを特徴とする請求項３のダイナミ
   ック型ＲＡＭ。
5. 【請求項５】 上記アドレス選択ＭＯＳＦＥＴが形成さ
   れるウェル領域又は半導体基板には、負電圧のバックバ
   イアス電圧が供給されるものであり、 かかる負電圧のバックバイアス電圧は上記ワード線の非
   選択レベルよりも低く設定され、かつ上記アドレス選択
   ＭＯＳＦＥＴのオフ状態でのリーク電流が所望の電流値
   以下となるように上記ワード線の非選択レベルとともに
   調整可能にしてなることを特徴とする請求項３のダイナ
   ミック型ＲＡＭ。
6. 【請求項６】 上記負電圧のバックバイアス電圧は、チ
   ャージポンプ回路で形成されるものであり、 上記ワード線の非選択レベルを形成する内部電源回路
   は、上記チャージポンプ回路で形成されたバックバイア
   ス電圧と出力端子との間に設けられた可変インピーダン
   ス手段と、 上記チャージポンプ回路で形成されたバックバイアス電
   圧と内部電圧とを動作電圧とし、上記必要な非選択レベ
   ルに対応された基準電圧と上記出力端子の電圧とを比較
   して両者が一致するよう上記可変インピーダンス手段を
   制御してなる差動増幅回路とを含むものであることを特
   徴とする請求項４のダイナミック型ＲＡＭ。
7. 【請求項７】 上記メモリアレイは、複数個に分割され
   て半導体基板上に形成されるものであり、 上記複数に分割されたメモリアレイに対応して上記内部
   電源回路が設けられるものであることを特徴とする請求
   項１のダイナミック型ＲＡＭ。
8. 【請求項８】 上記メモリアレイは、複数個に分割され
   て半導体基板上に形成されるものであり、 上記内部電源回路は、複数通りの出力電圧を形成するも
   のであり、 上記分割された各々のメモリアレイには、上記複数通り
   の出力電圧のうちそれに最適なものがスイッチ回路を通
   して伝えられることにより、上記ワード線の非選択レベ
   ルと上記ビット線に与えられるロウレベルとの電位差を
   上記アドレス選択ＭＯＳＦＥＴのオフ状態でのリーク電
   流が所望の電流値以下となるように調整するものである
   ことを特徴とする請求項１のダイナミック型ＲＡＭ。