JP3722334B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、例えば２種類の電源電圧で動作可能にされたダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）等の半導体記憶装置に設けられる内部降圧電圧回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
外部端子から供給された電源電圧を降圧し、内部回路に供給するようにしたダイナミック型ＲＡＭの例として、特開平３−２１４６６９号公報がある。
【０００３】
【発明が解決しようとする課題】
大記憶容量化による素子の微細化に伴い、上記アドレス選択ＭＯＳＦＥＴのゲート酸化膜も薄膜化され、それに伴いゲート酸化膜の電界強度が問題となる。そこで、外部端子から供給された電源電圧を３．３Ｖ程度に低くし、かつ、センスアンプの動作電圧をそれより低くしたものが開発されている。記憶容量のいっそうの増大や低消費電力化等のために上記外部端子から供給される電源電圧もさらに低電圧になると予測される。本願発明は、このような将来の低電圧化も考慮した合理的な電源供給を行うことにより、開発コストの低減と量産化を行うことを考えた。
【０００４】
この発明の目的は、共通の内部回路を用いつつ動作電源範囲を低い方に拡大させることのできる半導体記憶装置を提供することにある。この発明の他の目的は、簡単な構成で動作電源に対応して合理的な電流供給能力を持つようにされた内部降圧回路を備えた半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、入力回路及び周辺回路と、マトリックス配置されたメモリセルを含むメモリアレイ部と、出力回路とを備えた半導体記憶装置に、外部端子から供給された電源電圧を降圧して第１内部電圧を形成する第１内部降圧回路と、上記外部端子から供給された電源電圧を降圧し、かつ上記第１内部電圧より絶対値的に大きな電圧値にされた第２内部電圧を形成する第２内部降圧回路とを設け、上記外部端子から供給された電源電圧を上記第２内部電圧より絶対値的に大きな電圧値にされた第１電源版とするとき、上記メモリアレイ部には上記第１内部降圧回路で形成された第１内部電圧を供給し、上記入力回路及び周辺回路には上記第２内部降圧回路で形成された第２内部電圧を供給し、上記出力回路には上記電源電圧を供給し、上記外部端子から供給された電源電圧を上記第２内部電圧と等しい電圧値に設定された第２電源版とするとき、上記メモリアレイ部には、上記第１内部降圧回路で形成された第１内部電圧を供給し、上記第２内部降圧回路の出力が上記入力回路及び周辺回路から切り離されるとともに、かかる入力回路及び周辺回路と出力回路には上記電源電圧を供給する。
【０００６】
【発明の実施の形態】
図１には、この発明に係る半導体記憶装置の一実施例の概略構成図が示されている。この実施例の半導体記憶装置では、内部回路が入力回路（ＩＮＰＵＴ）及び周辺回路（ＰＥＲＩ）、メモリアレイ部（ＡＲＲＡＹ）、出力回路（ＯＵＴＰＵＴ）のように大きく３つの回路ブロックに分けられる。上記入力回路（ＩＮＰＵＴ）は、アドレス信号を取り込むアドレスバッファ、制御信号や必要に応じて供給されるクロック信号や書き込み入力信号を取り込む制御バッファ、クロックバッファ、データ入力バッファ等から構成され、周辺回路（ＰＥＲＩ）は、アドレスデコーダのようなアドレス選択回路、タイミング発生回路等により構成され、出力回路（ＯＵＴＰＵＴ）は、読み出し信号を出力させるデータ出力バッファから構成される。
【０００７】
上記３つに分けられた入力回路（ＩＮＰＵＴ）及び周辺回路（ＰＥＲＩ）、メモリアレイ部（ＡＲＲＡＹ）、出力回路（ＯＵＴＰＵＴ）からなる各回路ブロックは、異なる外部電源電圧での動作を可能にするために、次のように設定される。上記メモリアレイ部の動作電圧は、外部端子から供給される電源電圧ＶＤＤを降圧して形成された第１内部電圧ＶＤＬに設定され、上記入力回路及び周辺回路の動作電圧は、上記第１内部電圧ＶＤＬより絶対値的に大きくされた第２内部電圧ＶＰＥＲＩに設定され、出力回路の動作電圧は、外部端子から供給される電源電圧ＶＤＤがそのまま利用される。ただし、入力回路の初段インバータ又は初段差動増幅回路には、上記第２内部電圧ＶＰＥＲＩではなく、電源電圧ＶＤＤが印加される場合もある。
【０００８】
そして、外部端子から供給される電源電圧ＶＤＤは、比較的高い電圧と比較的低い電圧の２種類の場合がある。上記比較的高い外部電圧の時、上記入力回路及び周辺回路の動作電圧は、上記第１内部電圧ＶＤＬより絶対値的に大きくされた第２内部電圧ＶＰＥＲＩに設定される。上記比較的低い外部電圧の時、上記入力回路及び周辺回路の動作電圧は、上記第２内部電圧ＶＰＥＲＩではなく、かかる外部電圧ＶＤＤとされる。そして、上記第２内部電圧ＶＰＥＲＩの値は、上記比較的低い外部電圧に近い電圧に設定される。
【０００９】
同図（Ａ）には、上記２種類の電源電圧ＶＤＤのうち例えば３．３Ｖのような比較的高く設定された３．３Ｖ版の例が示され、同図（Ｂ）には、上記と同じ内部回路を用いつつ、例えば２．５Ｖのように比較的低く設定された２．５Ｖ版の例が示されている。このような２種類の電源版の下で、メモリアレイ部は等しく２．０Ｖのような第１内部電圧ＶＤＬで動作させられ、入力回路と周辺回路は上記３．３Ｖ版では降圧して２．５Ｖのような第２内部電圧ＶＰＥＲＩで動作させ、２．５Ｖ版ではそのまま２．５Ｖの外部電源電圧を用いることにより上記と等しい電圧で動作させる。
【００１０】
この結果、入力回路及び周辺回路とメモリアレイ部とは、それぞれ外部電圧が異なるものでも動作電圧をそれぞれが等しくできるから、全く同じ回路により動作が可能になる。つまり、動作速度、消費電流及び素子耐圧に関しては、外部電源電圧に無関係に等しくできる。つまり、３．３Ｖ版で開発した回路をそのまま２．５Ｖ版に流用することができるものとなる。
【００１１】
出力回路は、それが搭載されるシステムの電源電圧ＶＤＤに対応した信号レベルを出力させる必要があること、言い換えるならば、出力回路から出力される読み出し信号を受けるマイクロプロセッサやＤＭＡＣ（直接メモリアクセス制御回路）等とのインターフェイスの整合性を採る必要があるため、電源電圧ＶＤＤにより動作させられる。したがって、出力回路に関しても、その素子耐圧等を高い方の電源版（３．３Ｖ版）に対応して設定しておけば、それをそのまま２．５Ｖ版で動作させても問題はないので、上記と同様に３．３Ｖ版で開発した出力回路をそのまま２．５Ｖ版に流用することができる。このため、次に説明するような内部降圧回路（Ｒegulator) 部の一部変更を除いて、３．３Ｖ版と２．５Ｖ版の両方に共通の半導体チップを形成することができる。
【００１２】
図２には、この発明に係るダイナミック型ＲＡＭに設けられる内部電圧発生回路の一実施例の電圧特性図が示されている。同図（Ａ）には、３．３Ｖ版が示され、同図（Ｂ）には２．５Ｖ版が示されている。ダイナミック型ＲＡＭでは、ワード線や後述するようなシェアードスイッチ選択信号のように、ビット線のハイレベル（ＶＤＬ）に対して、アドレス選択ＭＯＳＦＥＴやスイッチＭＯＳＦＥＴのしきい値電圧分だけ高くした昇圧電圧ＶＰＰが必要であり、同図には上記昇圧電圧ＶＰＰも合わせて示されている。特に制限されないが、昇圧電圧ＶＰＰは、メモリアレイ部の電圧ＶＤＬを基準としてチャージポンプ回路を用いて昇圧することにより形成される。
【００１３】
一般に、半導体集積回路装置の動作電圧は、±１０％の電圧変動を許容するものであり、少なくとも上記許容電圧変動範囲では、３．３Ｖ版では内部降圧電圧ＶＤＬとＶＰＥＲＩは一定にされる。同図（Ａ）に示された３．３Ｖ版では外部電源電圧ＶＤＤが２Ｖより若干高くされた付近からＶＤＬが一定の２．０Ｖにされ、それより高いＶＰＥＲＩは２．５Ｖより若干高くされた付近から一定電圧にされる。そして、初期不良洗い出しのためのバーンイン（Ｂurn-in) を効率よく行うようにするため、４．２Ｖ付近から上記内部電圧ＶＤＬとＶＰＥＲＩは、外部電源電圧ＶＤＤの上昇に比例して上昇するような電圧にされる。実際には、電源電圧ＶＤＤが５．５Ｖ付近でバーンインが実施される。上記ＶＤＬの変化に対応して昇圧電圧ＶＰＰも定電圧から電源電圧ＶＤＤに対応して変化するようにさせられる。
【００１４】
同図（Ｂ）に示された２．５Ｖ版では外部電源電圧ＶＤＤが２Ｖより若干高くされた付近からＶＤＬが一定の２．０Ｖにされ、ＶＰＥＲＩはＶＤＤに置き換えられる。そして、初期不良洗い出しのためのバーンイン（Ｂurn-in) を効率よく行うようにするため、３．２Ｖ付近から上記内部電圧ＶＤＬは、外部電源電圧ＶＤＤの上昇に比例して上昇するような電圧にされる。実際には、電源電圧ＶＤＤが４．０Ｖ付近でバーンインが実施される。上記ＶＤＬの変化に対応して昇圧電圧ＶＰＰも定電圧から電源電圧ＶＤＤに対応して変化するようにさせられる。
【００１５】
上記（Ａ）及び（Ｂ）のようなＶＤＬとＶＰＥＲＩの変化は、動作電圧領域では、回路の接地電位を基準にした基準電圧を内部電圧発生回路に供給し、上記高電圧領域では電源電圧ＶＤＤを基準にした基準電圧に切り換えて内部電圧発生回路に供給するようにして、上記のような電圧特性を得るようにするものである。上記のような電圧特性の切り換えのために、電源電圧ＶＤＤを検出する電圧比較回路が設けられており、その比較結果により上記のような基準電圧の切り換えが行われる。この実施例のように３．３Ｖ版と２．５Ｖ版の両方に共通にするため、上記電圧比較回路での判定電圧が３．３Ｖ版では上記ＶＤＤが４．２Ｖのときに、２．５Ｖ版では３．２Ｖになるように切り換えられて、それにしたがって上記内部電圧発生回路に供給される基準電圧の切り換えが行われる。
【００１６】
図３には、この発明に係る内部降圧回路の一実施例のブロック図が示されている。同図には、上記高い方の電源電圧３．３Ｖ版に対応した内部降圧回路のブロック図が示されている。つまり、低い方の電源電圧２．５版では、周辺回路等に供給される内部電圧ＶＰＥＲＩが内部降圧回路で形成された電圧ではなく、上記のように外部端子から供給される電源電圧ＶＤＤがそのまま伝えられるので、それに関連する内部降圧回路が不要になるからである。
【００１７】
基準電圧発生回路１は、公知のバンドギャップ基準電圧発生回路からなり、後述するような定電圧Ｖｒｅｆを発生させる。電圧発生回路２は、上記基準電圧Ｖｒｅｆを受けて、それをレベル変換して周辺回路の動作電圧である第２内部電圧ＶＰＥＲＩの１／２に相当する１．２５Ｖの定電圧ＶＬＰＥＲＩを形成する。電圧発生回路３は、上記基準電圧Ｖｒｅｆを受けて、それをレベル変換してメモリアレイ部の動作電圧である第１内部電圧ＶＤＬの１／２に相当する１．０Ｖの定電圧ＶＬＤＬを形成する。
【００１８】
電圧駆動回路４は、待機時用に設けられるものであり、定常的に動作して上記定電圧ＶＬＰＥＲＩを受けて、それを２倍に電圧増幅して上記第２内部電圧ＶＰＥＲＩを形成する。この電圧駆動回路４は、上記待機時の入力回路及び周辺回路に発生する比較的小さな電流供給能力しか持たないようにされることにより、それ自身の消費電流が小さくされる。
【００１９】
電圧駆動回路５は、動作時用に設けられるものであり、特に制限されないが、複数個から構成される。つまり、周辺回路も選択されるものに対応して複数個に分割されており、この分割された周辺回路に一対一に対応し、かつ対応する周辺回路に接近して設けられる。上記複数の電圧駆動回路５は、半導体記憶装置が動作状態にされ、かつ入力されたアドレスに対応して選択されたメモリマットないしメモリブロックに対応したもののみが動作状態にされ、他の非選択のメモリマットないしメモリブロックに対応したものは非動作状態にされる。このように選択されたメモリマットないしメモリブロックに対応したものを動作させる場合には、電圧駆動回路５から上記動作状態にされる周辺回路までの配線長が短くでき、そこでの電圧降下を実質的に無視できるので効率のよい電圧供給を可能にすることができる。
【００２０】
電圧駆動回路６も、上記電圧駆動回路４と同様に待機時用に設けられるものであり、定常的に動作して上記定電圧ＶＬＤＬを受けて、それを２倍に電圧増幅して上記第２内部電圧ＶＤＬを形成する。この電圧駆動回路６は、上記待機時でのメモリアレイ部にに発生する比較的小さな電流供給能力しか持たないようにされることにより、それ自身の消費電流が小さくされる。
【００２１】
電圧駆動回路７も、上記電圧駆動回路５と同様に動作時用に設けられるものであり、特に制限されないが、複数個から構成される。つまり、メモリアレイ部は、ワード線が選択されるメモリマット又はメモリブロック毎に複数個に分割されており、この分割されたメモリマット又はメモリブロックに一対一に対応し、かつ対応するメモリマット又はメモリブロックに接近して設けられる。上記複数の電圧駆動回路７は、半導体記憶装置が動作状態にされ、かつ入力されたアドレスに対応して選択されたメモリマットないしメモリブロックに対応したもののみが動作状態にされ、他の非選択のメモリマットないしメモリブロックに対応したものは非動作状態にされる。このように選択されたメモリマットないしメモリブロックに対応したものを動作させる場合には、電圧駆動回路７から上記動作状態にされるメモリマット又はメモリブロックまでの配線長が短くでき、そこでの電圧降下を実質的に無視できるので効率のよい電圧供給を可能にすることができる。
【００２２】
図１４には、上記基準電圧発生回路１と電圧発生回路２（３）の一実施例の回路図が示されている。基準電圧発生回路１で形成される基準定電圧Ｖｒｅｆは、シリコンバンドギャップに対応した約１．２Ｖのように比較的小さな電圧値であり、半導体記憶装置の内部電圧と異なるものである。そこで、上記基準定電圧Ｖｒｅｆを必要な定電圧ＶＬＰＥＲＩ（ＶＬＤＬ）に変換するのが電圧発生回路２（３）である。
【００２３】
基準電圧発生回路１は、ＰＮＰトランジスタＴ１とＴ２のエミッタ面積比を異ならせ、それに同じ電流ＩＲが流れるようにしてエミッタ電流密度を異ならせる。これにより、ΔＶＢＥのようなシリコンバンドギャップに対応した定電圧を形成する。上記トランジスタＴ１とＴ２に同じ電流ＩＲを流すようにするために、Ｐチャンネル型ＭＯＳＦＥＴＱＰ１０、ＱＰ１１、Ｎチャンネル型ＭＯＳＦＥＴＱＮ１０とＱＮ１１が設けられる。つまり、トランジスタＴ１のエミッタ電位をＭＯＳＦＥＴＱＮ１０のソース−ゲート、ＭＯＳＦＥＴＱＮ１１のゲート−ソースを介して抵抗Ｒ３の一端に印加し、この抵抗Ｒ３の他端を上記トランジスタＴ２のエミッタに接続する。これにより、抵抗Ｒ３には上記シリコンバンドギャップに対応した定電圧ΔＶＢＥが印加され、定電流ＩＲが流れる。
【００２４】
この定電流ＩＲは、上記ＭＯＳＦＥＴＱＮ１１を通してＰチャンネル型ＭＯＳＦＥＴＱＰ１０〜ＱＰ１２からなる電流ミラー回路とＮチャンネル型ＭＯＳＦＥＴＱＮ１０を介してトランジスタＴ１のエミッタに供給する。また、Ｐチャンネル型ＭＯＳＦＥＴＱＰ１２を通して抵抗Ｒ４に流して定電圧Ｖｒｅｆを得るものである。上記抵抗Ｒ４の他端には、上記トランジスタＴ２と同じサイズにされたトランジスタＴ３が設けられ温度補償を行うようにする。基準電圧Ｖｒｅｆの出力ノードには、キャパシタＣか設けられて電圧Ｖｒｅｆを安定化させる。
【００２５】
特に制限されないが、上記バイポーラ型トランジスタは、コレクタをＰ型基板とし、ベースをＰチャンネル型ＭＯＳＦＥＴを形成するためのＮ型ウェル領域、エミッタを上記Ｐチャンネル型ＭＯＳＦＥＴを形成するためのＰ型のソース，ドレイン領域を利用することによりＣＭＯＳプロセス技術をそのまま利用して簡単に形成することができる。
【００２６】
上記基準定電圧Ｖｒｅｆは、ゲートとドレインが接続されてダイオード形態にされたＮチャンネル型ＭＯＳＦＥＴＱＮ３のソースに供給される。このＭＯＳＦＥＴＱＮ３のゲートは、それと同じサイズにされたＮチャンネル型ＭＯＳＦＥＴＱＮ４のゲートと共通に接続される。上記ＭＯＳＦＥＴＱＮ４のソースと基準電位点としての回路の接地電位点との間には抵抗Ｒ１が設けられる。
【００２７】
上記抵抗Ｒ１で形成された電流は、上記ＭＯＳＦＥＴＱＮ４を通してゲートとドレインが接続されてダイオード形態とされたＰチャンネル型ＭＯＳＦＥＴＱＰ３に流れるようにされる。このＭＯＳＦＥＴＱＰ３に対してＰチャンネル型ＭＯＳＦＥＴＱＰ１、ＱＰ２及びＱＰ４が電流ミラー形態にされる。これらのＰチャンネル型ＭＯＳＦＥＴＱＰ１〜ＱＰ４は、それぞれが同じ電流を流すようにするために、同じ素子サイズで形成される。
【００２８】
上記Ｐチャンネル型ＭＯＳＦＥＴＱＰ２で形成された電流は、上記ＭＯＳＦＥＴＱＮ３のドレインに供給される。このＭＯＳＦＥＴＱＮ３のソースには、上記Ｐチャンネル型ＭＯＳＦＥＴＱＰ１で形成された電流を受けるＮチャンネル型ＭＯＳＦＥＴＱＮ１とＱＮ２で構成された電流ミラー回路が設けられる。これにより、Ｎチャンネル型ＭＯＳＦＥＴＱＮ３のドレイン電流及びソース電流は、上記抵抗Ｒ１で形成された電流と等しい電流値にされる。
【００２９】
上記Ｎチャンネル型ＭＯＳＦＥＴＱＰ４のドレインと回路の接地電位との間には、抵抗Ｒ２が設けられる。この抵抗Ｒ２は、上記抵抗Ｒ１に対して所望の比を持つようにされる。つまり、ＭＯＳＦＥＴＱＮ３のソースに供給される基準定電圧Ｖｒｅｆは、同じ電流が流れ、同じ素子サイズからなるＭＯＳＦＥＴＱＮ４のソース電位と等しくなる。したがって、抵抗Ｒ１には、Ｖｒｅｆ／Ｒ１のような定電流が流れることなる。この定電流と等しい定電流が上記Ｐチャンネル型ＭＯＳＦＥＴＱＰ４を通して抵抗Ｒ２にも流れるから、出力電圧ＶＬＰＥＲＩ（ＶＬＤＬ）は、（Ｖｒｅｆ／Ｒ１）×Ｒ２となる。
【００３０】
したがって、抵抗Ｒ１とＲ２の比（Ｒ２／Ｒ１）に比例して、上記基準定電圧Ｖｒｅｆがレベル変換され、所望の電圧値にされた出力電圧ＶＬＰＥＲＩ（ＶＬＤＬ）を得ることができる。このとき、半導体集積回路で形成される抵抗は、その抵抗値のバラツキは比較的大きいが、その相対比は高精度で形成することができるから、出力電圧ＶＬＰＥＲＩ（ＶＬＤＬ）を上記基準定電圧Ｖｒｅｆに対応して高安定化を図ることができる。この実施例のレベル変換動作を行う電圧発生回路２（３）では、帰還により利得を決めるものではないので、上記抵抗Ｒ１に流れる電流を小さく設定しても高安定で動作させることができる。
【００３１】
図４には、上記電圧駆動回路の一実施例の回路図が示されている。同図（Ａ）には、待機時用の電圧駆動回路が示され、同図（Ｂ）には動作時用の電圧駆動回路が示されている。待機時用の電圧駆動回路４、６では、前記のようにＣＭＯＳ構成の入力回路及び周辺回路、メモリアレイ部でのリーク電流のような比較的小さな電流を補うように小さな電流供給能力で足りることから、同図のようにＮチャンネル型ＭＯＳＦＥＴの差動ＭＯＳＦＥＴＱ１とＱ２、その共通ソースと回路の接地電位との間にソース−ドレイン経路が接続され、ゲートに基準電圧Ｖｒｅｆが供給されることによって定電流を流すようにされたＮチャンネル型の電流源ＭＯＳＦＥＴＱ５と、上記ＭＯＳＦＥＴＱ１とＱ２のドレインと電源電圧ＶＤＤとの間に設けられ、電流ミラー形態にされることによってアクティブ負荷回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ３とＱ４からなる差動回路と、上記差動回路の出力信号を受ける．Ｐチャンネル型の出力ＭＯＳＦＥＴＱ６と、そのドレインと回路の接地電位との間に設けられ、負荷回路と帰還回路を構成する抵抗Ｒ１とＲ２から構成される。
【００３２】
上記差動ＭＯＳＦＥＴＱ１のゲートには、基準電圧ＶＬＰＥＲＩ（ＶＬＤＬ）が印加され、上記出力ＭＯＳＦＥＴＱ６のドレインから第２内部電圧ＶＰＥＲＩ（第１内部電圧ＶＤＬ）が出力される。上記抵抗Ｒ１とＲ２で形成された分圧電圧が、上記帰還電圧として上記差動ＭＯＳＦＥＴＱ２のゲートに供給される。この実施例では、上記抵抗Ｒ１とＲ２の抵抗値を等しく形成することにより、差動回路では、上記基準電圧ＶＬＰＥＲＩ（ＶＬＤＬ）と、第２内部電圧ＶＰＥＲＩ（第１内部電圧ＶＤＬ）の１／２に分割された帰還電圧とが等しくなるように上記出力ＭＯＳＦＥＴＱ６を制御するので、上記１／２にされた基準電圧ＶＬＰＥＲＩ（ＶＬＤＬ）を用いて、その２倍に電圧増幅された第２内部電圧ＶＰＥＲＩ（第１内部電圧ＶＬＤＬ）を形成することができる。このように出力電圧ＶＬＰＥＲＩ（ＶＬＤＬ）に対して１／２の定電圧ＶＬＰＥＲＩ（ＶＬＤＬ）を用いて差動回路を動作させるようにすることにより、差動回路を高感度領域で動作させることができる。なお、抵抗Ｒ１，Ｒ２は、２つのＭＯＳトランジスタのダイオード接続によっても実現できる。
【００３３】
動作時用の電圧駆動回路５、７では、前記のように入力回路やアドレスデコーダ等のアドレス選択回路の動作電流及びメモリアレイ部でのセンスアンプの増幅動作時の動作電流に見合った比較的大きな電流を効率よく形成するようにするため、同図のようにＮチャンネル型ＭＯＳＦＥＴの差動ＭＯＳＦＥＴＱ７とＱ８、その共通ソースと回路の接地電位との間にソース−ドレイン経路が接続され、ゲートに動作制御信号φＯＰが供給されることによって動作時のみに動作電流を流すようにされたＮチャンネル型の電流源ＭＯＳＦＥＴＱ９と、上記ＭＯＳＦＥＴＱ１とＱ２のドレインと電源電圧ＶＤＤとの間にそれぞれダイオート形態にされたＰチャンネル型ＭＯＳＦＥＴＱ１０とＱ１２が設けられる。
【００３４】
上記差動ＭＯＳＦＥＴＱ７とＱ８のドレイン出力信号は、次の出力駆動回路を通して出力ＭＯＳＦＥＴＱ１６のゲートに伝えられる。上記一方の差動ＭＯＳＦＥＴＱ７のドレイン電流は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１０とＰチャンネル型ＭＯＳＦＥＴＱ１１からなる電流ミラー回路を介してダイオード形態にされたＮチャンネル型ＭＯＳＦＥＴＱ１４に供給される。このＭＯＳＦＥＴＱ１４のソースは回路の接地電位に接続される。上記ＭＯＳＦＥＴＱ１４には、電流ミラー形態にされたＮチャンネル型ＭＯＳＦＥＴＱ１５が設けられる。上記他方の差動ＭＯＳＦＥＴＱ８のドレイン電流は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１２とＰチャンネル型ＭＯＳＦＥＴＱ１３からなる電流ミラー回路を介して上記ＭＯＳＦＥＴＱ１５のドレインに供給される。
【００３５】
上記Ｐチャンネル型ＭＯＳＦＥＴＱ１３とＱ１５の共通接続されたドレイン電圧が駆動電圧としてＰチャンネル型の出力ＭＯＳＦＥＴＱ１６のゲートに供給される。この構成では、上記差動ＭＯＳＦＥＴＱ７とＱ８のドレイン電流の差分に対応した電流によって出力ＭＯＳＦＥＴＱ１６のゲート容量が充放電されて駆動電圧が形成される。それ故、出力ＭＯＳＦＥＴＱ１６のゲートに供給される駆動電圧は、ほぼ電源電圧ＶＤＤから回路の接地電位のような大きな信号振幅となり、出力ＭＯＳＦＥＴＱ１６のゲートに印加される駆動電圧のダイナミックレンジが大きくなり、出力ＭＯＳＦＥＴＱ１６から大きな駆動電流を形成することができる。
【００３６】
上記差動ＭＯＳＦＥＴＱ７のゲートには、基準電圧ＶＬＰＥＲＩ（ＶＬＤＬ）が印加され、上記出力ＭＯＳＦＥＴＱ１６のドレインから第２内部電圧ＶＰＥＲＩ（第１内部電圧ＶＤＬ）が出力される。この出力ＭＯＳＦＥＴＱ１６のドレイン側に設けられた抵抗Ｒ３とＲ４で形成された分圧電圧が、上記帰還電圧として上記差動ＭＯＳＦＥＴＱ８のゲートに供給される。この実施例では、上記抵抗Ｒ３とＲ４の抵抗値を等しく形成することにより、差動回路と出力駆動回路では、上記基準電圧ＶＬＰＥＲＩ（ＶＬＤＬ）と、第２内部電圧ＶＰＥＲＩ（第１内部電圧ＶＤＬ）の１／２に分割された帰還電圧とが等しくなるように上記出力ＭＯＳＦＥＴＱ１６を制御するので、上記１／２にされた基準電圧ＶＬＰＥＲＩ（ＶＬＤＬ）を用いて、その２倍に電圧増幅された第２内部電圧ＶＰＥＲＩ（第１内部電圧ＶＬＤＬ）を形成することができる。なお、上記抵抗Ｒ３，Ｒ４は、２つのＭＯＳトランジスタのダイオード接続によっても実現できる。
【００３７】
上記のように動作時用の電圧駆動回路５、７は、前記のように大きな信号振幅で出力ＭＯＳＦＥＴＱ１６を駆動するので、大きな出力電流を得ることができる反面、差動回路の電流源ＭＯＳＦＥＴＱ９で形成された動作電流と同じ電流が出力駆動回路に流れるので、たとえＭＯＳＦＥＴＱ５とＱ９とに流れる電流が同じであっても、（Ａ）のような差動回路の２．５倍の電流が流れてしまう。このように（Ｂ）は（Ａ）に比べて本質的に消費電流が大きい。このため、上記制御信号φＯＰにより上記のように対応する周辺回路やメモリマット又はメモリブロックが動作時に合わせて間欠的に動作させられる。
【００３８】
図５には、この発明に係る半導体記憶装置の電圧駆動回路の一実施例の回路図が示されている。この実施例では、半導体記憶装置を前記の２．５Ｖ版のように低い方の電源電圧で動作させるとき、入力回路及び周辺回路に対応して設けられ、ＶＰＥＲＩ駆動回路が無駄になってしまうので、それをメモリアレイ部の電圧駆動回路に利用する。
【００３９】
メモリアレイ部に設けられた電圧駆動回路（ドライバ）は、上記のように３．３Ｖ版で動作させられるときには、出力ＭＯＳＦＥＴＱ１６のゲート，ソース間には最大で約−３．３Ｖのような大きな電圧が供給される。これに対して、上記２．５Ｖ版で動作させられるときには、上記出力ＭＯＳＦＥＴＱ１６のゲート，ソース間には最大で約−２．５Ｖしか供給されいので、その分電流供給能力が低下してしまう。これに対して、メモリアレイ部での動作時の消費電流は上記３．３Ｖ版でも２．５Ｖ版でも同じである。したがって、一般的には、上記のような２．５Ｖのような低電圧で必要な電流が得られるように出力ＭＯＳＦＥＴＱ１６のサイズを大きく形成する必要がある。
【００４０】
しかしながら、このようにしたのでは３．３Ｖ版でみると出力ＭＯＳＦＥＴＱ１６が必要以上に大きなサイズにされて面積の無駄となる。そこで、この実施例では、上記出力ＭＯＳＦＥＴＱ１６のサイズを上記３．３Ｖ版での駆動能力に対応して比較的小さく形成し、２．５Ｖ版での動作時の供給電流の不足分を、この２．５版では不必要となった周辺回路用の電圧駆動回路（ドライバ）５等を利用することによって補うようにするものである。
【００４１】
このため、周辺回路用の電圧駆動回路５の入力側には、スイッチ手段ＳＷ１とＳＷ２が設けられて、入力される定電圧ＶＬＰＥＲＩとＶＬＤＬ、動作タイミング信号φＯＰ１とφＯＰ２に切り換え可能にされる。そして、出力側では、スイッチＳＷ３とＳＷ４が設けられる。スイッチＳＷ４は出力ＭＯＳＦＥＴＱ１６のドレイン出力を上記周辺回路用の電源線ＶＰＥＲＩから切り離して、メモリアレイ部の電源線ＶＤＬに接続させ、スイッチＳＷ３は、周辺回路の電源線ＶＰＥＲＩと電源電圧ＶＤＤとを接続させるために用いる。
【００４２】
上記スイッチＳＷ１〜ＳＷ４は、ＭＯＳＦＥＴのようなスイッチでもよいが、簡単でしかもそこでの電圧ロスを少なくするために配線の切り換えにより実施される。特に制限されないが、最上層の金属配線を形成するマスパターンの変更による、いわゆるマスタースライス方式により上記スイッチの形態で示したように接続関係を切り換えるようにするものである。
【００４３】
図６には、この発明に係る半導体記憶装置の電圧駆動回路の他の一実施例の回路図が示されている。この実施例では、前記同様に半導体記憶装置を前記の２．５Ｖ版のように低い方の電源電圧で動作させるとき、入力回路及び周辺回路に対応して設けられる電圧駆動回路が無駄になってしまうので、そのうちの出力ＭＯＳＦＥＴのみをメモリアレイ部の電圧駆動回路に利用する。
【００４４】
この実施例では、周辺回路側の差動回路の電流源ＭＯＳＦＥＴのゲートにスイッチＳＷ２により回路の接地電位を供給してオフ状態にさせる。これにより、差動回路及び出力駆動回路には電流が流れないようにできるから低消費電力となる。そして、出力ＭＯＳＦＥＴＱ１６のゲートには、スイッチＳＷ１’を設けて、上記電圧駆動回路５側から切り離して電圧駆動回路７の駆動電圧を供給する。スイッチＳＷ３とＳＷ４は前記実施例と同様に、スイッチＳＷ４では出力ＭＯＳＦＥＴＱ１６のドレインを上記周辺回路用の電源線ＶＰＥＲＩから切り離して、メモリアレイ部の電源線ＶＤＬに接続させ、スイッチＳＷ３は、周辺回路の電源線ＶＰＥＲＩと電源電圧ＶＤＤとを接続させるために用いる。この構成では、出力ＭＯＳＦＥＴＱ１６と（Ｑ１６）とが並列接続されるから、同じゲート電圧により２倍の出力電流を得るようにできる。
【００４５】
図７には、この発明に係る電圧駆動回路の一実施例のレイアウト図が示されている。半導体基板上において電源供給線ＶＤＤ、回路の接地線ＶＳＳ及び基準電圧供給線ＶＬＰＥＲＩとＶＬＤＬ及び動作制御信号線φＯＰ１とφＯＰ２を平行になるように延長させ、その延長方向に対して並んで互いに隣接して周辺回路用の第２内部電圧ＶＰＥＲＩに対応した電圧駆動回路（ＶＰＥＲＩドライバ）５と、メモリアレイ部の第１内部電圧ＶＤＬに対応した電圧駆動回路（ＶＤＬドライバ）７とを配置させる。
【００４６】
上記３．３版で動作させるときには、同図に示すように電圧駆動回路５には周辺回路に対応した内部電圧供給線ＶＰＥＲＩを配置し、電圧駆動回路７にはメモリアレイ部に対応した内部電圧供給線ＶＤＬを配置する。そして、同図に黒丸で示したようにコンタクトホールを形成して、電圧駆動回路５には定電圧ＶＬＰＥＲＩと動作制御信号φＯＰ１を供給し、電圧駆動回路７には定電圧ＶＬＤＬと動作制御信号φＯＰ２を供給する。
【００４７】
図示しないが、上記２．５版で動作させるときには、電圧駆動回路７のメモリアレイ部に対応した内部電圧供給線ＶＤＬを電圧駆動回路５側に延長させてＭＯＳＦＥＴＱ１６のドレインに接続させ、電圧駆動回路５にも電圧駆動回路７と同じくコンタクトホールを形成して、定電圧ＶＬＤＬと動作制御信号φＯＰ２を供給する。このような一部の配線の変更とコンタクトホールの位置の変更とによって簡単に回路構成の変更が可能になるものである。このレイアウト変更は、図５の回路変更に対応するものである。
【００４８】
なお、図５〜図７で述べた実施例では、３．３Ｖ版でのＶＰＥＲＩドライバあるいはその出力ＭＯＳＦＥＴを、２．５Ｖ版ではＶＤＬドライバとして利用し、ＶＤＬの駆動能力を向上させるものであったが、これと逆の場合も考えられる。すなわち、３．３Ｖ版では、ＶＰＥＲＩドライバの供給能力が不足し、ＶＤＬドライバの供給能力が余ることがある。この理由は、３．３Ｖ版ではメモリとして２．５Ｖ版よりも高速性能が強く要求され、ＶＰＥＲＩの負荷電流が増大すること、また３．３Ｖ版では後述のセンスアンプオーバードライブ動作（図１１、図１２参照）により、メモリセルの再書き込み電流の大部分がＶＤＤから供給され、ＶＤＬの負荷が軽くなるからである。一方、２．５Ｖ版では、ＶＤＤとＶＤＬのレベルが接近し、例えオーバードライブ時間を２．５Ｖ版は３．３版よりも長く設定したとしても、オーバードライブ効果が小さくなり、その分ＶＤＬドライバの負担が増加する。
【００４９】
そこで、３．３Ｖ版では図５〜図７とは逆に、ＶＤＬドライバの１部又はその出力トランジスタをＶＰＥＲＩドライバに流用する。こうして、ＶＤＬドライバとＶＰＥＲＩドライバを３．３Ｖ版と２．５Ｖ版で一定の専有面積のもとで駆動能力を相互に割り振りして調整するようにすることが望ましい。その方法は、図５〜図７から容易に構成することができるものである。
【００５０】
図８には、この発明に係る半導体記憶装置の一実施例の全体のメモリチップの構成図が示されている。同図には、代表としてメモリアレイ部と入力回路と周辺回路に対応した内部降圧回路の電圧駆動回路４と５が例示的に示されている。アドレスデコーダ等の周辺回路は、メモリアレイ部に対応して設けられるものであるので、機能的に中心となるメモリアレイ部が示され、メモリアレイ部に対応した内部降圧回路を構成する電圧駆動回路６や７は、上記電圧駆動回路４や５と同様に形成されるものである。
【００５１】
非動作時用の電圧駆動回路（Ｓｔｂｙ）４は、前記のように１つが設けられ、動作時用の電圧駆動回路５は、５１〜５６のように複数個が設けられる。メモリアレイ部が、４つのメモリバンク（Ｂａｎｋ０〜３）に分けられたとき、１つのメモリバンクＢａｎｋ０が選択されたとき、中心部の電圧駆動回路５１，５２と、端部の電圧駆動回路５３とが動作制御信号φＯＰ１とφＯＰＢ０により動作状態にされて電流供給を行う。このように隣接して設けられる電圧駆動回路からの電流供給を行うことにより、電源線での電圧ロスを最小に抑えて動作電圧の安定化を図ることができる。このとき、メモリバンク１ないし３に対応して設けられる端部の電圧駆動回路５４〜５６は非動作状態にされることによって消費電流を低減させる。
【００５２】
リフレッシュ動作時において２つのメモリバンク、例えばＢａｎｋ０と１とで同時にリフレッシュ動作が行われるとき、中心部の電圧駆動回路５１，５２と、端部の電圧駆動回路５３と５４とが動作制御信号φＯＰ１とφＯＰＢ０とφＯＰＢ１とにより動作状態にされて電流供給を行う。リフレッシュ動作時において４つのメモリバンク（Ｂａｎｋ）０〜３が同時にリフレッシュ動作が行われるときには、動作制御信号φＯＰ１とφＯＰＢ０〜φＯＰＢ３により、全ての電圧駆動回路５１〜５６が動作状態にされて電流供給を行うようにされる。このような電圧駆動回路５１〜５６の動作と類似して、上記メモリバンクＢａｎｋ０〜３に対応して設けられる複数の電圧駆動回路７も、上記電圧駆動回路５１〜５６と同様に６個が設けられて上記と同様に制御される。
【００５３】
図９には、この発明に係る内部降圧回路が搭載されたダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、ダイナミック型ＲＡＭを構成する各回路ブロックのうち、この発明に関連する部分が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００５４】
この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けられる。半導体チップの長手方向に対して左右に２個ずつのメモリアレイが分けられて、中央部分１４にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路等が設けられる。これら中央部分１４の両側のメモリアレイに接する部分には、カラムデコーダ領域１３が配置される。上記４つに分割されたメモリアレイは、前記図８のメモリバンクＢａｎｋ０〜３に対応している。
【００５５】
上述のように半導体チップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなる各メモリアレイにおいて、長手方向に対して上下中央部にメインロウデコーダ領域１１が設けられる。このメインロウデコーダの上下には、メインワードドライバ領域１２が形成されて、上記上下に分けられたメモリアレイのメインワード線をそれぞれが駆動するようにされる。上記半導体チップの長手方向に沿った中央部分には、内部電圧発生回路９が中心部と両端部に分けて複数個がけられる。この内部電圧発生回路９は、昇圧電圧回路や基板電圧発生回路も適宜に含まれるものである。
【００５６】
上記メモリセルアレイ（サブアレイ）１５は、その拡大図に示すように、メモリセルアレイ１５を挟んでセンスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成されるものである。上記センスアンプアンプ領域と、上記サブワードドライバ領域の交差部は、交差領域（クロスエリア）１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【００５７】
上述のように半導体チップの長手方向に対して左右に４個ずつに分けられたメモリアレイは、２個ずつ組となって配置される。このように２個ずつ組となって配置された２つのメモリアレイは、その中央部分にメインロウデコーダ領域１１とメインワードドライバ１２が配置される。このメインロウデコーダ領域１１は、それを中心にして上下に振り分けられた２個のメモリアレイに対応して共通に設けられる。メインワードドライバ１１は、上記１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。また、上記メインワードドライバ１１にサブワード選択用のドライバも設けれら、後述するように上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。
【００５８】
拡大図として示された１つのメモリセルアレイ（サブアレイ）１５は、図示しないがサブワード線が２５６本と、それと直交する相補ビット線（又はデータ線）が２５６対とされる。上記１つのメモリアレイにおいて、上記メモリセルアレイ（サブアレイ）１５がワードビット線方向に１６個設けられるから、全体としての上記サブワード線は約４Ｋ分設けられ、ワード線方向に８個設けられるから、相補ビット線は全体として約２Ｋ分設けられる。このようなメモリアレイが全体で８個設けられるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのような大記憶容量を持つようにされる。
【００５９】
上記１つのメモリアレイは、メインワード線方向に対して８個に分割される。かかる分割されたメモリセルアレイ１５毎にサブワードドライバ（サブワード線駆動回路）１７が設けられる。サブワードドライバ１７は、メインワード線に対して１／８の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００６０】
上記１つのメモリアレイに着目すると、１つのメインワード線に割り当てられる８個のメモリセルアレイのうち選択すべきメモリセルが含まれる１つのメモリセルアレイに対応したサブワードドライバにおいて、１本のサブワード選択線が選択される結果、１本のメインワード線に属する８×４＝３２本のサブワード線の中から１つのサブワード線が選択される。上記のようにメインワード線方向に２Ｋ（２０４８）のメモリセルが設けられるので、１つのサブワード線には、２０４８／８＝２５６個のメモリセルが接続されることとなる。なお、特に制限されないが、リフレッシュ動作（例えばセルフリフレッシュモード）においては、１本のメインワード線に対応する８本のサブワード線が選択状態とされる。
【００６１】
上記のように１つのメモリアレイは、相補ビット線方向に対して４Ｋビットの記憶容量を持つ。しかしながら、１つの相補ビット線に対して４Ｋものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても１６分割される。つまり、太い黒線で示されたセンスアンプ１６により 相補ビット線が１６分割に分割される。特に制限されないが、センスアンプ１６は、シェアードセンス方式により構成され、メモリアレイの両端に配置されるセンスアンプ１６を除いて、センスアンプ１６を中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。
【００６２】
図１０には、この発明が適用されるダイナミック型ＲＡＭを説明するための概略レイアウト図が示されている。同図には、メモリチップ全体の概略レイアウトと、８分割された１つのメモリアレイのレイアウトが示されている。同図は、図７の実施例を別の観点から図示したものである。つまり、図９と同様にメモリチップは、長手方向（ワード線方向）対して左右と上下にそれぞれ２個ずつのメモリアレイ（Array)が４分割され、その長方向における中央部分には複数らなるボンディングパッド及び周辺回路（Bonding Pad & peripheral Circuit) が設けられる。
【００６３】
上記２個ずつのメモリアレイは、それぞれが約８Ｍビットの記憶容量を持つようにされるものであり、そのうちの一方が拡大して示されているように、ワード線方向に８分割され、ビット線方向に１６分割されたサブアレイが設けられる。上記サブアレイのビット線方向の両側には、上記ビット線方向に対してセンスアンプ（Sence Amplifier)が配置される。上記サブアレイのワード線方向の両側には、サブワードドライバ（Sub-Word Driver)が配置される。
【００６４】
上記１つのアレイには、全体で４０９６本のワード線と２０４８対の相補ビット線が設けられる。これにより、全体で約８Ｍビットの記憶容量を持つようにされる。上記のように４０９６本のワード線が１６個のサブアレイに分割して配置されるので、１つのサブアレイには２５６本のワード線（サブワード線）が設けられる。また、上記のように２０４８対の相補ビット線が８個のサブアレイに分割して配置されるので、１つのサブアレイには２５６対の相補ビット線が設けられる。
【００６５】
上記２つのアレイの中央部には、メインロウデコーダが設けられる。つまり、同図に示されたアレイの左側には、その右側に設けられるアレイと共通に設けられる前記メインロウデコーダに対応して、アレイコントロール（Array control)回路及びメインワードドライバ(Main Word driver)が設けられる。上記アレイコントロール回路には、第１のサブワード選択線を駆動するドライバが設けられる。上記アレイには、上記８分割されたサブアレイを貫通するように延長されるメインワード線が配置される。上記メインワードドライバは、上記メインワード線を駆動する。上記メインワード線と同様に第１のサブワード選択線も上記８分割されたサブアレイを貫通するように延長される。上記アレイの上部には、Ｙデコーダ（YDecoder) 及びＹ選択線ドライバ（YSdriver) が設けられる。
【００６６】
図１１には、上記図１０に示したダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例の概略レイアウト図が示されている。同図には、図１０に示されたメモリアレイの中の斜線を付した位置に配置された４つのサブアレイＳＢＡＲＹが代表として例示的に示されている。同図においては、サブアレイＳＢＡＲＹが形成される領域には斜線を付すことによって、その周辺に設けられサブワードドライバ領域、センスアンプ領域及びクロスエリアとを区別するものである。
【００６７】
サブアレイＳＢＡＲＹは、次のような４種類に分けられる。つまり、ワード線の延長方向を水平方向とすると、右下に配置される第１のサブアレイＳＢＡＲＹは、サブワード線ＳＷＬが２５６本配置され、相補ビット線対は２５６対から構成される。それ故、上記２５６本のサブワード線ＳＷＬに対応した２５６個のサブワードドライバＳＷＤは、かかるサブアレイの左右に１２８個ずつに分割して配置される。上記２５６対の相補ビット線ＢＬに対応して設けられる２５６個のセンスアンプＳＡは、前記のようなシェアードセンスアンプ方式とされ、かかるサブアレイの上下に１２８個ずつに分割して配置される。
【００６８】
上記のように右上配置される第２のサブアレイＳＢＡＲＹは、正規のサブワード線ＳＷＬが２５６本に加えて、８本の予備ワード線が設けられる。それ故、上記２５６＋８本のサブワード線ＳＷＬに対応した２６４個のサブワードドライバＳＷＤは、かかるサブアレイの左右に１３２個ずつに分割して配置される。上記のように右下のサブアレイが２５６対の相補ビット線ＢＬからなり、上記同様に１２８個のセンスアンプが上下に配置される。上記右側の上下に配置されるサブアレイＳＢＡＲＹに形成される１２８対の相補ビット線は、それに挟まれたセンスアンプＳＡに対してシェアードスイッチＭＯＳＦＥＴを介して共通に接続される。
【００６９】
上記のように左下配置される第３のサブアレイＳＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様にサブワード線ＳＷＬが２５６本により構成される。上記同様に１２８個のサブワードドライバが分割して配置される。上記下側左右に配置されたサブアレイＳＢＡＲＹの１２８本のサブワード線ＳＷＬは、それに挟まれた領域に形成された１２８個のサブワードドライバＳＷＤに対して共通に接続される。上記のように左下配置されるサブアレイＳＢＡＲＹは、２５６対からなる正規の相補ビット線ＢＬに加えて、４対の予備ビット線４ＲＥＤが設けられる。それ故、上記２６０対からなる相補ビット線ＢＬに対応した２６０個のセンスアンプＳＡは、かかるサブアレイの上下に１３０個ずつに分割して配置される。
【００７０】
上記のように左上配置される第４のサブアレイＳＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様に正規のサブワード線ＳＷＬが２５６本に予備サブワード線Ｒが８本設けられ、下隣接のサブアレイと同様に正規の相補ビット線対の２５６対にに加えて、予備のビット線が４対設けられるので、サブワードドライバは、左右に１３２個ずつ分割して配置され、センスアンプＳＡは１３０ずつが上下に分割して配置される。
【００７１】
メインワード線ＭＷＬは、その１つが代表として例示的に示されているように延長される。また、カラム選択線ＹＳは、その１つが代表とて例示的に示されるように同図の縦方向に延長される。上記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが配置され、上記カラム選択線ＹＳと平行に相補ビット線ＢＬ（図示ぜす）が配置されるものである。この実施例では、特に制限されないが、上記４つのサブアレイを基本単位として、図１０のように８Ｍビット分のメモリアレイでは、ビット線方向には８組のサブアレイが形成され、ワード線方向には４組のサブアレイが構成される。１組のサブアレイが４個で構成されるから、上記８Ｍビットのメモリアレイでは、８×４×４＝１２８個のサブアレイが設けられる。上記８Ｍビットのメモリアレイがチップ全体では８個設けられるから、メモリチップ全体では１２８×８＝１０２４個ものサブアレイが形成されるものである。
【００７２】
上記４個からなるサブアレイに対して、８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワード線ＭＷＬと同様に４組（８個）のサブアレイを貫通するように延長される。そして、サブワード選択線ＦＸ０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂからなる４本とが上下のサブアレイ上に分けて延長させるようにする。このように２つのサブアレイに対して１組のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、かつ、それらをサブアレイ上を延長させるようにする理由は、メモリチップサイズの小型化を図るためである。
【００７３】
各サブアレイに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しかもそれをセンスアンプエリア上に配線チャンネルに形成した場合、図２のメモリアレイのよううに１６個ものサブアレイが上下のメモリアレイにおいて合計３２個も配置されるために、８×３２＝２５６本分もの配線チャンネルが必要になるものである。これに対して、上記の実施例では、配線そのものが、２つのサブアレイに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しかも、それをサブアレイ上を通過するように配置させることにより、格別な配線チャンネルを設けることなく形成することができる。
【００７４】
サブアレイ上には、８本のサブワード線に対して１本のメインワード線が設けられるものであり、その８本の中の１本のサブワード線を選択するためにサブワード選択線が必要になるものである。メモリセルのピッチに合わせて形成されるサブワード線の８本分に１本の割り合いでメインワード線が形成されるものであるために、メインワード線の配線ピッチは緩やかになっている。したがって、メインワード線と同じ配線層を利用して、上記サブワード選択線をメインワード線の間に形成することは比較的容易にできるものである。
【００７５】
この実施例のサブワードドライバは、後述するように上記サブワード選択線ＦＸ０Ｂ等を通して供給される選択信号と、それを反転させた選択信号とを用いて１つのサブワード線ＳＷＬを選択する構成を採る。そして、サブワードドライバは、それを中心として左右に配置されるサブアレイのサブワード線ＳＷＬを同時に選択するような構成を採るものである。そのため、上記のように２つのサブアレイに対しては、１２８×２＝２５６個ものサブワードドライバに対して、上記４本のサブワード選択線を割り振って供給する。つまり、サブワード選択線ＦＸ０Ｂに着目すると、２５６÷４＝６４個ものサブワードドライバに選択信号を供給する必要がある。
【００７６】
上記メインワード線ＭＷＬと平行に延長されるものを第１のサブワード選択線ＦＸ０Ｂとすると、左上部のクロスエリアに設けられ，上記第１のサブワード選択線ＦＸ０Ｂからの選択信号を受けるサブワード選択線駆動回路ＦＸＤを介して、上記上下に配列される６４個のサブワードドライバに選択信号を供給する第２のサブワード線ＦＸ０が設けられる。上記第１のサブワード選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及びサブワード線ＳＷＬと平行に延長されるのに対して上記第２のサブワード選択線は、それと直交するカラム選択線ＹＳ及び相補ビット線ＢＬと平行に延長される。上記８本の第１のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂに対して、上記第２のサブワード選択線ＦＸ０〜ＦＸ７は、偶数ＦＸ０，２，４，６と、奇数ＦＸ１，３，５，７とに分割されてサブアレイＳＢＡＲＹの左右に設けられたサブワードドライバＳＷＤに振り分けられて配置される。
【００７７】
上記サブワード選択線駆動回路ＦＸＤは、同図において■で示したように、１つのクロスエリアの上下に２個ずつ分配して配置される。つまり、上記のように左上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応され、左中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下部のクロスエリアに設けられた上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応される。
【００７８】
中央上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対応され、中央下部のクロスエリアに設けられた上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ７Ｂに対応される。そして、右上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、右下部のクロスエリアに設けられた上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応される。このようにメモリアレイの端部に設けられたサブワードドライバは、その右側にはサブアレイが存在しないから、左側だけのサブワード線ＳＷＬを駆動する。
【００７９】
この実施例のようにサブアレイ上のメインワード線のピッチの間にサブワード選択線を配置する構成では、格別な配線チャンネルが不要にできるから、１つのサブアレイに８本のサブワード選択線を配置するようにしてもメモリチップがお大きくなることはない。しかしながら、上記のようなサブワード選択線駆動回路ＦＸＤを形成するために領域が増大し、高集積化を妨げることとなる。つまり、上記クロスエリアには、同図において点線で示したようなメイン入出力線ＭＩＯやサブ入出力線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳＷや、センスアンプを駆動するパワーＭＯＳＦＥＴ、シェアードスイッチＭＯＳＦＥＴを駆動するための駆動回路、プリチャージＭＯＳＦＥＴを駆動する駆動回路等の周辺回路が形成されるために面積的な余裕が無いからである。
【００８０】
サブワードドライバにおいては、上記第２のサブワード選択線ＦＸ０〜６等には、それと平行に第１サブワード選択線ＦＸ０Ｂ〜６Ｂに対応した選択信号を通す配線が設けられるものであるが、その負荷が後述するように小さいので、上記第２のサブワード選択線ＦＸ０〜６のように格別なドライバＦＸＤを設けることなく、上記第１サブワード選択線ＦＸ０Ｂ〜６Ｂと直接接続される配線によって構成される。ただし、その配線層は上記第２のサブワード選択線ＦＸ０〜６と同じものが用いられる。
【００８１】
上記クロスエリアのうち、偶数に対応した第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに配置されたものには、○にＰで示したようにセンスアンプに対して定電圧化された内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴと、○にＯで示したようにセンスアンプに対して後述するようなオーバードライブ用のクランプ電圧ＶＤＤＣＬＰを供給するＰチャンネル型のパワーＭＯＳＦＥＴ、及び○にＮで示したようにセンスアンプに対して回路の接地電位ＶＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦＥＴが設けられる。
【００８２】
上記クロスエリアのうち、奇数に対応した第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ｂに配置されたものには、○にＢで示したようにビット線のプリチャージ及びイコライズ用ＭＯＳＦＥＴをオフ状態にさせるＮチャンネル型の駆動ＭＯＳＦＥＴと、○にＮで示したようにセンスアンプに対して回路の接地電位ＶＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦＥＴが設けられる。このＮチャンネル型のパワーＭＯＳＦＥＴは、センスアンプ列の両側からセンスアンプを構成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥＴのソースに接地電位を供給するもきである。つまり、センスアンプエリアに設けられる１２８個又は１３０個のセンスアンプに対しては、上記Ａ側のクロスエリアに設けられたＮチャンネル型のパワーＭＯＳＦＥＴと、上記Ｂ側のクロスエリアに設けられたＮチャンネル型のパワーＭＯＳＦＥＴの両方により接地電位が供給される。
【００８３】
上記のようにサブワード線駆動回路ＳＷＤは、それを中心にして両側のサブアレイのサブワード線を選択する。これに対して、上記選択された２つのサブアレイのサブワード線に対応して２つのセンスアンプが活性化される。つまり、サブワード線を選択状態にすると、アドレス選択ＭＯＳＦＥＴがオン状態となり、記憶キャパシタの電荷がビット線電荷と合成されてしまうので、センスアンプを活性化させてもとの電荷の状態に戻すという再書き込み動作を行う必要があるからである。このため、上記端部のサブアレイに対応したものを除いて、上記Ｐ、Ｏ及びＮで示されたパワーＭＯＳＦＥＴは、それを挟んで両側のセンスアンプを活性化させるために用いられる。
【００８４】
これに対して、アレイの端に設けられたサブアレイの右側に設けられたサブワード線駆動回路ＳＷＤでは、上記サブアレイのサブワード線しか選択しないから、上記上記Ｐ、Ｏ及びＮで示されたパワーＭＯＳＦＥＴは、上記サブアレイに対応したセンスアンプのみを活性化するものである。
【００８５】
上記センスアンプは、シェアードセンス方式とされ、それを挟んで両側に配置されるサブアレイのうち、上記サブワード線が非選択された側の相補ビット線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状態にされて切り離されることにより、上記選択されたサブワード線に対応した相補ビット線の読み出し信号を増幅し、メモリセルの記憶キャパシタをもとの電荷状態に戻すというリライト動作を行う。
【００８６】
図１２には、この発明が適用されるダイナミック型ＲＡＭのセンスアンプ部と、その周辺回路の一実施例の要部回路図が示されている。同図においては、２つのサブアレイに挟まれて配置されたセンスアンプとそれに関連した回路が例示的に示されている。また、各素子が形成されるウェル領域が点線で示され、それに与えられるバイアス電圧も併せて示されている。同図の回路素子に付された回路記号は、前記図４に示したものと一部重複しているが、それぞれは別個の回路機能を持つものと理解されたい。
【００８７】
ダイナミック型メモリセルは、上記１つのサブアレイに設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，／ＢＬのうちの一方ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧が与えられる。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【００８８】
センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬに対応したレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖthにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬと／ＢＬは、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線ＢＬと／ＢＬは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【００８９】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが設けられる。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、上記ＡとＢ側のクロスエリアに設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１２とＱ１３により接地電位に対応した動作電圧が与えられる。
【００９０】
特に制限されないが、上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記Ａ側のクロスエリアに設けられたオーバードライブ用のＰチャンネル型のパワーＭＯＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられる。上記オーバードライブ用の電圧は、昇圧電圧ＶＰＰがゲートに供給されたＮチャンネル型ＭＯＳＦＥＴＱ１４により形成されたクランプ電圧ＶＤＤＣＬＰが用いられる。このＭＯＳＦＥＴＱ１４のドレインには、外部端子から供給された電源電圧ＶＤＤが供給され、上記ＭＯＳＦＥＴＱ１４をソースフォロワ出力回路として動作させ、上記昇圧電圧ＶＰＰを基準にしてＭＯＳＦＥＴＱ１４のしきい値電圧分だけ低下したクランプ電圧ＶＤＤＣＬＰを形成する。
【００９１】
上記昇圧電圧ＶＰＰは、チャージポンプ回路の動作を基準電圧を用いて制御して３．３Ｖ版でも２．５Ｖ版でも上記ＶＤＬが２．０Ｖと同じであるから３．８Ｖのような安定化された高電圧とされる。そして、上記ＭＯＳＦＥＴＱ１４のしきい値電圧は、メモリセルのアドレス選択ＭＯＳＦＥＴＱｍに比べて低い低しきい値電圧に形成されており、上記クランプ電圧ＶＤＤＣＬＰを約２．９Ｖのような安定化された定電圧にする。ＭＯＳＦＥＴＱ２６は、リーク電流経路を形成するＭＯＳＦＥＴであり、約１μＡ程度の微小な電流した流さない。これにより、長期間にわたってスタンバイ状態（非動作状態）にされた時や、電源電圧ＶＤＤのバンプにより上記ＶＤＤＣＬＰが過上昇するのを防止し、かかる過上昇時の電圧ＶＤＤＣＬＰが与えられる増幅ＭＯＳＦＥＴＱ７，Ｑ８のバックバイアス効果による動作遅延を防止する。
【００９２】
この実施例では、上記のようなクランプ電圧ＶＤＤＣＬＰによりセンスアンプのオーバードライブ電圧を形成するものであることに着目し、その電圧を供給するＰチャンネル型のパワーＭＯＳＦＥＴＱ１５と、センスアンプのＰチャンネル型の増幅ＭＯＳＦＥＴＱ７，Ｑ８とを同図で点線で示したような同じＮ型ウェル領域ＮＷＥＬＬに形成するとともに、そのバイアス電圧として上記クランプ電圧ＶＤＤＣＬＰを供給するものである。そして、センスアンプのＰチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８の共通ソース線ＣＳＰに本来の動作電圧ＶＤＬを与えるパワーＭＯＳＦＥＴＱ１６は、特に制限されないが、Ｎチャンネル型として上記オーバードライブ用のＭＯＳＦＥＴＱ１４と電気的に分離して形成する。
【００９３】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１６は、Ｐチャンネル型のパワーＭＯＳＦＥＴとし、共通ソース線ＣＳＰの電位がＶＤＬ付近に到達したタイミングに合わせて上記信号／ＳＡＰ１を遅延させた信号で駆動するものであってもよい。
【００９４】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧を供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＢＬＥＱが供給される。このプリチャージ信号ＢＬＥＱを形成するドライバ回路は、上記Ｂ側のクロスエリアにＮチャンネル型ＭＯＳＦＥＴＱ１８を設けて、その立ち下がりを高速にする。つまり、メモリアクセスの開始によりワード線を選択タイミングを早くするために、各クロスエリアに設けられたＮチャンネル型ＭＯＳＦＥＴＱ１８をオン状態にして上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速にオフ状態に切り替えるようにするものである。
【００９５】
これに対して、プリチャージ動作を開始させる信号を形成するＰチャンネル型ＭＯＳＦＥＴＱ１７は、上記のようにクロスエリアに設けられるのではなく、Ｙデコーダ＆ＹＳドライバ部に設けるようにする。つまり、メモリアクセスの終了によりプリチャージ動作が開始されるものであるが、その動作には時間的な余裕が有るので、信号ＢＬＥＱの立ち上がを高速にすることが必要ないからである。この結果、Ａ側クロスエリアに設けられるＰチャンネル型ＭＯＳＦＥＴは、上記オーバードライブ用のパワーＭＯＳＦＥＴＱ１５のみとなり、Ｂ側のクロスエリアに設けられるＰチャンネル型ＭＯＳＦＥＴは、次に説明する入出力線のスイッチ回路ＩＯＳＷを構成するＭＯＳＦＥＴＱ２４，Ｑ２５及び共通入力線ＭＩＯを内部電圧ＶＤＬにプリチャージさせるプリチャージ回路を構成するＭＯＳＦＥＴにできる。そして、これらのＮ型ウェル領域には、上記上記ＶＤＤＣＬＰとＶＤＬのようなバイアス電圧が与えられるから１種類のＮ型ウェル領域となり、寄生サイリスタ素子が形成されない。
【００９６】
センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して右側のサブアレイの同様な相補ビット線ＢＬ，／ＢＬに接続される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラムスイッチ回路を構成するものであり、選択信号ＹＳを受けて、上記センスアンプの単位回路の入出力ノードをサブ共通入出力線ＬＩＯに接続させる。例えば、左側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの右側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。これにより、センスアンプの入出力ノードは、上記左側の相補ビット線ＢＬ，／ＢＬに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路を通してサブ共通入出力線ＬＩＯに伝える。上記サブ共通入出力線は、Ｂ側のクロスエリアに設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９と２０及び上記Ｐチャンネル型ＭＯＳＦＥＴＱ２４とＱ２５からなるスイッチ回路ＩＯＳＷを介してメインアンプの入端子に接続される入出力線ＭＩＯに接続される。
【００９７】
サブワード線駆動回路ＳＷＤは、そのうちの１つが代表として例示的に示されているように、上記深い深さのＮ型ウェル領域ＤＷＥＬＬ（ＶＰＰ）に形成されたＰチャンネル型ＭＯＳＦＥＴＱ２１と、かかるＤＷＥＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（ＶＢＢ）に形成されたＮチャンネル型ＭＯＳＦＥＴＱ２２及びＱ２３とを用いて構成される。インバータ回路Ｎ１は、特に制限されないが、前記図３に示したようなサブワード選択線駆動回路ＦＸＤを構成するものであり、前記のようにクロスエリアに設けられるものである。サブアレイのアドレス選択ＭＯＳＦＥＴＱｍも、上記ＤＷＥＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（ＶＢＢ）に形成されるものである。
【００９８】
図１３には、この発明が適用されるダイナミック型ＲＡＭの周辺回路部分の一実施例の概略ブロック図が示されている。タイミング制御回路ＴＧは、外部端子から供給されるロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥを受けて、動作モードの判定、それに対応して内部回路の動作に必要な各種のタイミング信号を形成する。この明細書及び図面では、／はロウレベルがアクティブレベルであることを意味するのに用いている。
【００９９】
信号Ｒ１とＲ３は、ロウ系の内部タイミング信号であり、ロウ系の選択動作のために使用される。タイミング信号φＸＬは、ロウ系アドレスを取り込んで保持させる信号であり、ロウアドレスバッファＲＡＢに供給される。すなわち、ロウアドレスバッファＲＡＢは、上記タイミング信号φＸＬによりアドレス端子Ａ０〜Ａｉから入力されたアドレスを取り込んでラッチ回路に保持させる。タイミング信号φＹＬは、カラムウ系アドレスを取り込んで保持させる信号であり、カラムアドレスバッファＣＡＢに供給される。すなわち、カラムアドレスバッファＲＡＢは、上記タイミング信号φＹＬによりアドレス端子Ａ０〜Ａｉから入力されたアドレスを取り込んでラッチ回路に保持させる。
【０１００】
信号φＲＥＦは、リフレッシュモードのときに発生される信号であり、ロウアドレスバッファの入力部に設けられたマルチプレクサＡＭＸに供給されて、リフレッシュモードのときにリフレッシュアドレスカウンタ回路ＲＦＣにより形成されたリフレッシュ用アドレス信号に切り替えるよう制御する。リフレッシュアドレスカウンタ回路ＲＦＣは、タイミング制御回路ＴＧにより形成されたリフレッシュ用の歩進パルスφＲＣを計数してリフレッシュアドレス信号を生成する。この実施例では後述するようなオートリフレッシュとセルフリフレッシュを持つようにされる。タイミング信号φＸは、ワード線選択タイミング信号であり、デコーダＸＩＢに供給されて、下位２ビットのアドレス信号の解読された信号に基づいて４通りのワード線選択タイミング信号ＸｉＢが形成される。タイミング信号φＹはカラム選択タイミング信号であり、カラム系プリデコーダＹＰＤに供給されてカラム選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。
【０１０１】
タイミング信号φＷは、書き込み動作を指示する制御信号であり、タイミング信号φＲは読み出し動作を指示する制御信号である。これらのタイミング信号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バッファを活性化し、出力バッファを出力ハイインピーダンス状態にさせる。これに対して、読み出し動作のときには、上記出力バッファを活性化し、入力バッファを出力ハイインピーダンス状態にする。タイミング信号φＭＳは、特に制限されないが、メモリアレイ選択動作を指示する信号であり、ロウアドレスバッファＲＡＢに供給され、このタイミングに同期して選択信号ＭＳｉが出力される。タイミング信号φＳＡは、センスアンプの動作を指示する信号である。このタイミング信号φＳＡに基づいて、センスアンプの活性化パルスが形成される。
【０１０２】
この実施例では、ロウ系の冗長回路Ｘ−ＲＥＤが代表として例示的に示されている。すなわち、上記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回路と、アドレス比較回路とを含んでいる。記憶された不良アドレスとロウアドレスバッファＲＡＢから出力される内部アドレス信号ＢＸｉとを比較し、不一致のときには信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベルにして、正規回路の動作を有効にする。上記入力された内部アドレス信号ＢＸｉと記憶された不良アドレスとが一致すると、信号ＸＥをロウレベルにして正規回路の不良メインワード線の選択動作を禁止させるとともに、信号ＸＥＢをハイレベルにして、１つの予備メインワード線を選択する選択信号ＸＲｉＢを出力させる。
【０１０３】
内部電圧発生回路ＶＧは、外部端子から供給された３．３Ｖ又は２．５Ｖのような電源電圧ＶＤＤと０Ｖの接地電位ＶＳＳとを受け、上記昇圧電圧ＶＰＰ（＋３．８Ｖ）、第１内部電圧ＶＤＬ（＋２．０Ｖ）、第２内部電圧ＶＰＥＲＩ（２．５Ｖ）、プレート電圧（プリチャージ電圧）ＶＰＬ（１．０Ｖ）及び基板電圧ＶＢＢ（−１．０Ｖ）を形成する複数の回路から構成される。特に制限されないが、上記昇圧電圧ＶＰＰと基板電圧ＶＢＢとは、チャージポンプ回路と、その制御回路とを用いて上記電圧ＶＰＰ及びＶＢＢを安定的に形成する。上記第２内部電圧ＶＰＥＲＩは、上記電源電圧ＶＤＤが２．５Ｖにされたときには、形成されず、前記のようにＶＤＬを形成するよう切り換えられる。
【０１０４】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 入力回路及び周辺回路と、マトリックス配置されたメモリセルを含むメモリアレイ部と、出力回路とを備えた半導体記憶装置に、外部端子から供給された電源電圧を降圧して第１内部電圧を形成する第１内部降圧回路と、上記外部端子から供給された電源電圧を降圧し、かつ上記第１内部電圧より絶対値的に大きな電圧値にされた第２内部電圧を形成する第２内部降圧回路とを設け、上記外部端子から供給された電源電圧を上記第２内部電圧より絶対値的に大きな電圧値にされた第１電源版とするとき、上記メモリアレイ部には上記第１内部降圧回路で形成された第１内部電圧を供給し、上記入力回路及び周辺回路には上記第２内部降圧回路で形成された第２内部電圧を供給し、上記出力回路には上記電源電圧を供給し、上記外部端子から供給された電源電圧を上記第２内部電圧と等しい電圧値に設定された第２電源版とするとき、上記メモリアレイ部には、上記第１内部降圧回路で形成された第１内部電圧を供給し、上記第２内部降圧回路の出力が上記入力回路及び周辺回路から切り離されるとともに、かかる入力回路及び周辺回路と出力回路には上記電源電圧を供給することにより、共通の内部回路を用いつつ動作電源範囲を低い方に拡大させることのできるという効果が得られる。
【０１０５】
（２） 上記第２電源版として動作させるとき、上記第２内部降圧回路に供給される基準電圧を、上記第１内部降圧回路に供給される基準電圧に切り換えるともに、上記第２内部降圧回路の出力端子を上記第１内部降圧回路の出力端子と共通に接続して上記メモリアレイ部の内部降圧回路に用いることにより、合理的な電流供給を実現できるという効果が得られる。
【０１０６】
（３） 上記第２電源版として動作させるとき、上記第２内部降圧回路の出力ＭＯＳＦＥＴのゲートに供給される入力信号を上記第１内部降圧回路の出力ＭＯＳＦＥＴのゲートに供給される入力信号に切り換えるとともに、その出力端子を上記第１内部降圧回路の出力ＭＯＳＦＥＴの出力端子と共通に接続して上記メモリアレイ部の内部降圧回路に用いることにより、消費電流を増加させないで合理的な電流供給を実現できるという効果が得られる。
【０１０７】
（４） 上記第１内部降圧回路と第２内部降圧回路として、第１導電型の差動ＭＯＳＦＥＴと、上記差動ＭＯＳＦＥＴの共通化されたソースに設けられて定常的に動作電流を供給する第１の電流源と、上記差動ＭＯＳＦＥＴのドレインに設けられてアクティブ負荷回路を構成する電流ミラー形態にされた第２導電型のＭＯＳＦＥＴからなる第１差動回路と、上記第１差動回路の出力信号がゲートに供給された第２導電型の出力ＭＯＳＦＥＴと、上記出力ＭＯＳＦＥＴのドレインに設けられ、負荷回路を構成する抵抗素子とを備え、上記第１差動回路の一方の入力に上記第１内部電圧に対応された基準電圧を供給し、上記出力ＭＯＳＦＥＴのドレインから上記第１内部電圧にされた出力電圧を得るように上記第１差動回路の他方の入力に上記負荷回路で形成した負帰還電圧を供給する第１回路と、
第１導電型の差動ＭＯＳＦＥＴと、上記差動ＭＯＳＦＥＴの共通化されたソースに設けられて内部回路の動作時に動作電流を流すようにされた第２の電流源と、上記差動ＭＯＳＦＥＴのそれぞれのドレインに設けられたダイオード形態の第２導電型の第１、第２ＭＯＳＦＥＴとからなる第２差動回路と、上記第１ＭＯＳＦＥＴと電流ミラー形態にされた第２導電型の第３ＭＯＳＦＥＴ及び上記第２ＭＯＳＦＥＴと電流ミラー形態にされた第２導電型の第４ＭＯＳＦＥＴと、上記第３と第４ＭＯＳＦＥＴのドレインに設けられて、アクティブ負荷回路を構成する電流ミラー形態にされた第１導電型のＭＯＳＦＥＴからなる出力駆動回路と、上記出力駆動回路の出力信号がゲートに供給された第２導電型の出力ＭＯＳＦＥＴと、上記出力ＭＯＳＦＥＴのドレインに設けられ、負荷回路を構成する抵抗素子とを備え、上記第２差動回路の一方の入力に上記第１内部電圧に対応された基準電圧を供給し、上記出力ＭＯＳＦＥＴのドレインから上記第１内部電圧にされた出力電圧を得るように上記第２差動回路の他方の入力に上記負荷回路で形成した負帰還電圧を供給する第２回路とで構成することにより、低消費電力化を図りつつ、効率のよい電源供給動作を行わせることができるという効果が得られる。
【０１０８】
（５） 上記第１と第２内部降圧回路のそれぞれ対応された第２回路を、半導体記憶装置が内部回路が何も動作をしないスタンバイ時の上記入力回路と周辺回路及びメモリアレイ部にそれぞれ流れる電流に対応した電流を供給するよう設定し、上記第１と第２内部降圧回路にそれぞれ対応された第１回路は、半導体記憶装置が内部回路が動作を行うとき時の上記入力回路と周辺回路及びメモリアレイ部にそれぞれ流れる電流に対応した電流を供給するよう設定することにより、低消費電力化を図りつつ、効率のよい電源供給動作を行わせることができるという効果が得られる。
【０１０９】
（６） 上記第２電源版として動作させるとき、上記第２内部降圧回路の上記第２回路に供給される基準電圧を、上記第１内部降圧回路に供給される基準電圧に切り換え、上記第２内部降圧回路の上記第２回路の出力端子を上記第１内部降圧回路の出力端子と共通に接続することにより、相対的に小さなサイズの出力ＭＯＳＦＥＴを用いつつ、必要な電流供給能力を得ることができるという効果が得られる。
【０１１０】
（７） 上記第２電源版として動作させるとき、上記第２内部降圧回路の上記第２回路の出力ＭＯＳＦＥＴのゲートに供給される入力信号を上記第１内部降圧回路の上記第２回路の出力ＭＯＳＦＥＴのゲートに供給される入力信号に切り換え、その出力端子を上記第１内部降圧回路の上記第２回路の出力ＭＯＳＦＥＴの出力端子と共通に接続することにより、駆動回路での電流増加を抑えつつ、相対的に小さなサイズの出力ＭＯＳＦＥＴを用いつつ、必要な電流供給能力を得ることができるという効果が得られる。
【０１１１】
（８） 上記第１内部降圧回路に設けられる第２回路と第２内部降圧回路に設けられる第２回路とを、半導体基板上において平行に電源供給線、接地線及び基準電圧供給線及び動作制御信号線を延長させ、その延長方向に対して並んで互いに隣接して配置することにより、上記第１電源版と第２電源版とに対応した配線切り換えを簡単に行えることができるという効果が得られる。
【０１１２】
（９） 上記メモリアレイ部を、半導体基板上において複数個に分割して配置し、第１内部降圧回路は、１つの第１回路と、上記分割されたメモリアレイに対応してそれに隣接して設けられた複数個の第２回路とで構成し、上記複数個の第２回路は、選択状態にされるメモリアレイに対応したものを上記動作制御信号により選択的に動作させることにより、電源線での電圧ロスを最小に抑えることができるという効果が得られる。
【０１１３】
（１０） 上記第１電源版は外部電圧を３．３Ｖとし、第２電源版は外部電圧を２．５Ｖとし、上記第１内部電圧は２．０Ｖであり、上記第２内部電圧と上記第２電源版の外部電圧とは２．５Ｖとすることにより、現存する半導体記憶装置と将来の素子の微細化に則した半導体記憶装置とに則した電圧設定に対応させることができるという効果が得られる。
【０１１４】
（１１） 上記メモリアレイ部として、複数のワード線と複数の相補ビット線対と、上記ワード線と上記相補ビット線の一方との間に設けられ、ゲートが上記ワード線に接続され、一方のソース，ドレインが対応する上記一方の相補ビット線に接続されたアドレス選択ＭＯＳＦＥＴ及び上記アドレス選択ＭＯＳＦＥＴの他方のソース，ドレインが一方の電極に接続され、他方の電極に所定の電圧が印加されてなる記憶キャパシタからなるダイナミック型メモリセルを用い、上記交差接続されたゲートとドレインが上記複数の相補ビット線対にそれぞれ接続され、電源電圧側の増幅部を構成する複数対のＰチャンネル型ＭＯＳＦＥＴ及び上記交差接続されたゲートとドレインが上記複数の相補ビット線対にそれぞれ接続され、接地電位側の増幅部を構成する複数対のＮチャンネル型ＭＯＳＦＥＴとからなるセンスアンプと、上記センスアンプのＰチャンネル型ＭＯＳＦＥＴのソースが共通化されてなる第１共通ソース線と、上記センスアンプのＮチャンネル型ＭＯＳＦＥＴのソースが共通化されてなる第２共通ソース線と、ゲートに増幅動作開始時に一定期間だけ発生されられるオーバードライブ用センスアンプ活性化信号が印加されて上記第１共通ソース線に上記１内部電圧により高くされた電圧を供給する第１パワーＭＯＳＦＥＴと、ゲートにセンスアンプ活性化信号が供給され、ドレイン又はソースに上記第１内部降圧電圧発生回路で形成された第１内部電圧が供給され、ソース又はドレインから上記第１共通ソース線に供給する動作電圧を出力させる第２パワーＭＯＳＦＥＴと、ゲートにセンスアンプ活性化信号が供給され、ソースに回路の接地電位が供給され、ドレインから上記第２コモンソース線に供給する接地電位を出力させるＮチャンネル型の第３パワーＭＯＳＦＥＴとを備えてなるものとすることにより、高集積化と高速化を実現しつつ、共通の内部回路を用いた動作電源範囲を低い方に拡大させることのできるという効果が得られる。
【０１１５】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。図１４の基準電圧発生回路１は、ＭＯＳＦＥＴのしきい値電圧差を利用した基準電圧発生回路を用いるもの、電圧発生回路もそれに対応して種々の実施形態を採ることができる。例えば、前記のように１．２Ｖの基準電圧Ｖｒｅｆを形成したときには、１．０Ｖの定電圧ＶＬＤＬを形成するとき、それを抵抗分圧回路で分圧して形成するものであってもよい。
【０１１６】
この発明が適用されるダイナミック型ＲＡＭを構成するサブアレイの構成、または半導体チップに搭載される複数のメモリアレイの配置は、その記憶容量等に応じて種々の実施形態を採ることができる。また、サブワードドライバの構成は、種々の実施形態を採ることができる。入出力インターフェイスの部分は、クロック信号に同期して動作を行うようにされたシンクロナスダイナミック型ＲＡＭとしてもよい。この発明は、前記ダイナミック型ＲＡＭの他に、スタティック型ＲＡＭやＲＯＭ（リード・オンリー・メモリ）等の各種半導体記憶装置に広く利用することができる。
【０１１７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、入力回路及び周辺回路と、マトリックス配置されたメモリセルを含むメモリアレイ部と、出力回路とを備えた半導体記憶装置に、外部端子から供給された電源電圧を降圧して第１内部電圧を形成する第１内部降圧回路と、上記外部端子から供給された電源電圧を降圧し、かつ上記第１内部電圧より絶対値的に大きな電圧値にされた第２内部電圧を形成する第２内部降圧回路とを設け、上記外部端子から供給された電源電圧を上記第２内部電圧より絶対値的に大きな電圧値にされた第１電源版とするとき、上記メモリアレイ部には上記第１内部降圧回路で形成された第１内部電圧を供給し、上記入力回路及び周辺回路には上記第２内部降圧回路で形成された第２内部電圧を供給し、上記出力回路には上記電源電圧を供給し、上記外部端子から供給された電源電圧を上記第２内部電圧と等しい電圧値に設定された第２電源版とするとき、上記メモリアレイ部には、上記第１内部降圧回路で形成された第１内部電圧を供給し、上記第２内部降圧回路の出力が上記入力回路及び周辺回路から切り離されるとともに、かかる入力回路及び周辺回路と出力回路には上記電源電圧を供給することにより、共通の内部回路を用いつつ動作電源範囲を低い方に拡大させることができる。
【図面の簡単な説明】
【図１】この発明に係る半導体記憶装置の一実施例を示す概略構成図である。
【図２】この発明に係るダイナミック型ＲＡＭに設けられる内部電圧発生回路の一実施例を示す電圧特性図である。
【図３】この発明に係る内部降圧回路の一実施例を示すブロック図である。
【図４】図３の電圧駆動回路の一実施例を示す回路図である。
【図５】この発明に係る半導体記憶装置の電圧駆動回路の一実施例を示す回路図である。
【図６】この発明に係る半導体記憶装置の電圧駆動回路の他の一実施例を示す回路図である。
【図７】この発明に係る電圧駆動回路の一実施例を示すレイアウト図である。
【図８】この発明に係る半導体記憶装置の一実施例を示す全体のメモリチップの構成図である。
【図９】この発明が適用されるダイナミック型ＲＡＭの一実施例を示すレイアウト図である。
【図１０】図９のダイナミック型ＲＡＭを説明するための概略レイアウト図である。
【図１１】図９のダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例を示す概略レイアウト図である。
【図１２】図９のダイナミック型ＲＡＭのセンスアンプ部とその周辺回路の一実施例を示す要部回路図である。
【図１３】図９のダイナミック型ＲＡＭの周辺回路部分の一実施例を示す概略ブロック図である。
【図１４】図３の基準電圧発生回路１と電圧発生回路２（３）の一実施例を示す回路図である。
【符号の説明】
ＩＮＰＵＴ…入力回路、ＰＥＲＩ…周辺回路、ＡＲＲＡＹ…メモリアレイ部、ＯＵＴＰＵＴ…出力回路、
１…基準電圧発生回路、２，３…電圧発生回路、４〜７…電圧駆動回路（ドライバ）、
ＳＷ１〜ＳＷ４…スイッチ、Ｑ１〜Ｑ１６…ＭＯＳＦＥＴ、Ｒ１〜Ｒ４…抵抗、
１０…メモリチップ、１１…メインロウデコーダ領域、１２…メインワードドライバ領域、１３…カラムデコーダ領域、１４…周辺回路、ポンディングパッド領域、１５…メセリセルアレイ（サブアレイ）、１６…センスアンプ領域、１７…サブワードドライバ領域、１８…交差領域（クロスエリア）、１９…内部電圧発生回路、
ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＭＷＤ…メインワードドライバ、ＡＣＴＲＬ…メモリアレイ制御回路、ＭＷＬ０〜ＭＷＬｎ…メインワード線、ＳＷＬ，ＳＷＬ０…サブワード線、ＹＳ…カラム選択線、ＳＢＡＲＹ…サブアレイ、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出力回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラムアドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦＣ…リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、ＸＩＢ…デコーダ回路、
Ｔ１，Ｔ２…トランジスタ、ＱＮ１〜ＱＮ１１…Ｎチャンネル型ＭＯＳＦＥＴ、ＱＰ１〜ＱＰ１２…Ｐチャンネル型ＭＯＳＦＥＴ、Ｃ…キャパシタ。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、例えば２種類の電源電圧で動作可能にされたダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）等の半導体記憶装置に設けられる内部降圧電圧回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
外部端子から供給された電源電圧を降圧し、内部回路に供給するようにしたダイナミック型ＲＡＭの例として、特開平３−２１４６６９号公報がある。
【０００３】
【発明が解決しようとする課題】
大記憶容量化による素子の微細化に伴い、上記アドレス選択ＭＯＳＦＥＴのゲート酸化膜も薄膜化され、それに伴いゲート酸化膜の電界強度が問題となる。そこで、外部端子から供給された電源電圧を３．３Ｖ程度に低くし、かつ、センスアンプの動作電圧をそれより低くしたものが開発されている。記憶容量のいっそうの増大や低消費電力化等のために上記外部端子から供給される電源電圧もさらに低電圧になると予測される。本願発明は、このような将来の低電圧化も考慮した合理的な電源供給を行うことにより、開発コストの低減と量産化を行うことを考えた。
【０００４】
この発明の目的は、共通の内部回路を用いつつ動作電源範囲を低い方に拡大させることのできる半導体記憶装置を提供することにある。この発明の他の目的は、簡単な構成で動作電源に対応して合理的な電流供給能力を持つようにされた内部降圧回路を備えた半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、入力回路及び周辺回路と、マトリックス配置されたメモリセルを含むメモリアレイ部と、出力回路とを備えた半導体記憶装置に、外部端子から供給された電源電圧を降圧して第１内部電圧を形成する第１内部降圧回路と、上記外部端子から供給された電源電圧を降圧し、かつ上記第１内部電圧より絶対値的に大きな電圧値にされた第２内部電圧を形成する第２内部降圧回路とを設け、上記外部端子から供給された電源電圧を上記第２内部電圧より絶対値的に大きな電圧値にされた第１電源版とするとき、上記メモリアレイ部には上記第１内部降圧回路で形成された第１内部電圧を供給し、上記入力回路及び周辺回路には上記第２内部降圧回路で形成された第２内部電圧を供給し、上記出力回路には上記電源電圧を供給し、上記外部端子から供給された電源電圧を上記第２内部電圧と等しい電圧値に設定された第２電源版とするとき、上記メモリアレイ部には、上記第１内部降圧回路で形成された第１内部電圧を供給し、上記第２内部降圧回路の出力が上記入力回路及び周辺回路から切り離されるとともに、かかる入力回路及び周辺回路と出力回路には上記電源電圧を供給する。
【０００６】
【発明の実施の形態】
図１には、この発明に係る半導体記憶装置の一実施例の概略構成図が示されている。この実施例の半導体記憶装置では、内部回路が入力回路（ＩＮＰＵＴ）及び周辺回路（ＰＥＲＩ）、メモリアレイ部（ＡＲＲＡＹ）、出力回路（ＯＵＴＰＵＴ）のように大きく３つの回路ブロックに分けられる。上記入力回路（ＩＮＰＵＴ）は、アドレス信号を取り込むアドレスバッファ、制御信号や必要に応じて供給されるクロック信号や書き込み入力信号を取り込む制御バッファ、クロックバッファ、データ入力バッファ等から構成され、周辺回路（ＰＥＲＩ）は、アドレスデコーダのようなアドレス選択回路、タイミング発生回路等により構成され、出力回路（ＯＵＴＰＵＴ）は、読み出し信号を出力させるデータ出力バッファから構成される。
【０００７】
上記３つに分けられた入力回路（ＩＮＰＵＴ）及び周辺回路（ＰＥＲＩ）、メモリアレイ部（ＡＲＲＡＹ）、出力回路（ＯＵＴＰＵＴ）からなる各回路ブロックは、異なる外部電源電圧での動作を可能にするために、次のように設定される。上記メモリアレイ部の動作電圧は、外部端子から供給される電源電圧ＶＤＤを降圧して形成された第１内部電圧ＶＤＬに設定され、上記入力回路及び周辺回路の動作電圧は、上記第１内部電圧ＶＤＬより絶対値的に大きくされた第２内部電圧ＶＰＥＲＩに設定され、出力回路の動作電圧は、外部端子から供給される電源電圧ＶＤＤがそのまま利用される。ただし、入力回路の初段インバータ又は初段差動増幅回路には、上記第２内部電圧ＶＰＥＲＩではなく、電源電圧ＶＤＤが印加される場合もある。
【０００８】
そして、外部端子から供給される電源電圧ＶＤＤは、比較的高い電圧と比較的低い電圧の２種類の場合がある。上記比較的高い外部電圧の時、上記入力回路及び周辺回路の動作電圧は、上記第１内部電圧ＶＤＬより絶対値的に大きくされた第２内部電圧ＶＰＥＲＩに設定される。上記比較的低い外部電圧の時、上記入力回路及び周辺回路の動作電圧は、上記第２内部電圧ＶＰＥＲＩではなく、かかる外部電圧ＶＤＤとされる。そして、上記第２内部電圧ＶＰＥＲＩの値は、上記比較的低い外部電圧に近い電圧に設定される。
【０００９】
同図（Ａ）には、上記２種類の電源電圧ＶＤＤのうち例えば３．３Ｖのような比較的高く設定された３．３Ｖ版の例が示され、同図（Ｂ）には、上記と同じ内部回路を用いつつ、例えば２．５Ｖのように比較的低く設定された２．５Ｖ版の例が示されている。このような２種類の電源版の下で、メモリアレイ部は等しく２．０Ｖのような第１内部電圧ＶＤＬで動作させられ、入力回路と周辺回路は上記３．３Ｖ版では降圧して２．５Ｖのような第２内部電圧ＶＰＥＲＩで動作させ、２．５Ｖ版ではそのまま２．５Ｖの外部電源電圧を用いることにより上記と等しい電圧で動作させる。
【００１０】
この結果、入力回路及び周辺回路とメモリアレイ部とは、それぞれ外部電圧が異なるものでも動作電圧をそれぞれが等しくできるから、全く同じ回路により動作が可能になる。つまり、動作速度、消費電流及び素子耐圧に関しては、外部電源電圧に無関係に等しくできる。つまり、３．３Ｖ版で開発した回路をそのまま２．５Ｖ版に流用することができるものとなる。
【００１１】
出力回路は、それが搭載されるシステムの電源電圧ＶＤＤに対応した信号レベルを出力させる必要があること、言い換えるならば、出力回路から出力される読み出し信号を受けるマイクロプロセッサやＤＭＡＣ（直接メモリアクセス制御回路）等とのインターフェイスの整合性を採る必要があるため、電源電圧ＶＤＤにより動作させられる。したがって、出力回路に関しても、その素子耐圧等を高い方の電源版（３．３Ｖ版）に対応して設定しておけば、それをそのまま２．５Ｖ版で動作させても問題はないので、上記と同様に３．３Ｖ版で開発した出力回路をそのまま２．５Ｖ版に流用することができる。このため、次に説明するような内部降圧回路（Ｒegulator) 部の一部変更を除いて、３．３Ｖ版と２．５Ｖ版の両方に共通の半導体チップを形成することができる。
【００１２】
図２には、この発明に係るダイナミック型ＲＡＭに設けられる内部電圧発生回路の一実施例の電圧特性図が示されている。同図（Ａ）には、３．３Ｖ版が示され、同図（Ｂ）には２．５Ｖ版が示されている。ダイナミック型ＲＡＭでは、ワード線や後述するようなシェアードスイッチ選択信号のように、ビット線のハイレベル（ＶＤＬ）に対して、アドレス選択ＭＯＳＦＥＴやスイッチＭＯＳＦＥＴのしきい値電圧分だけ高くした昇圧電圧ＶＰＰが必要であり、同図には上記昇圧電圧ＶＰＰも合わせて示されている。特に制限されないが、昇圧電圧ＶＰＰは、メモリアレイ部の電圧ＶＤＬを基準としてチャージポンプ回路を用いて昇圧することにより形成される。
【００１３】
一般に、半導体集積回路装置の動作電圧は、±１０％の電圧変動を許容するものであり、少なくとも上記許容電圧変動範囲では、３．３Ｖ版では内部降圧電圧ＶＤＬとＶＰＥＲＩは一定にされる。同図（Ａ）に示された３．３Ｖ版では外部電源電圧ＶＤＤが２Ｖより若干高くされた付近からＶＤＬが一定の２．０Ｖにされ、それより高いＶＰＥＲＩは２．５Ｖより若干高くされた付近から一定電圧にされる。そして、初期不良洗い出しのためのバーンイン（Ｂurn-in) を効率よく行うようにするため、４．２Ｖ付近から上記内部電圧ＶＤＬとＶＰＥＲＩは、外部電源電圧ＶＤＤの上昇に比例して上昇するような電圧にされる。実際には、電源電圧ＶＤＤが５．５Ｖ付近でバーンインが実施される。上記ＶＤＬの変化に対応して昇圧電圧ＶＰＰも定電圧から電源電圧ＶＤＤに対応して変化するようにさせられる。
【００１４】
同図（Ｂ）に示された２．５Ｖ版では外部電源電圧ＶＤＤが２Ｖより若干高くされた付近からＶＤＬが一定の２．０Ｖにされ、ＶＰＥＲＩはＶＤＤに置き換えられる。そして、初期不良洗い出しのためのバーンイン（Ｂurn-in) を効率よく行うようにするため、３．２Ｖ付近から上記内部電圧ＶＤＬは、外部電源電圧ＶＤＤの上昇に比例して上昇するような電圧にされる。実際には、電源電圧ＶＤＤが４．０Ｖ付近でバーンインが実施される。上記ＶＤＬの変化に対応して昇圧電圧ＶＰＰも定電圧から電源電圧ＶＤＤに対応して変化するようにさせられる。
【００１５】
上記（Ａ）及び（Ｂ）のようなＶＤＬとＶＰＥＲＩの変化は、動作電圧領域では、回路の接地電位を基準にした基準電圧を内部電圧発生回路に供給し、上記高電圧領域では電源電圧ＶＤＤを基準にした基準電圧に切り換えて内部電圧発生回路に供給するようにして、上記のような電圧特性を得るようにするものである。上記のような電圧特性の切り換えのために、電源電圧ＶＤＤを検出する電圧比較回路が設けられており、その比較結果により上記のような基準電圧の切り換えが行われる。この実施例のように３．３Ｖ版と２．５Ｖ版の両方に共通にするため、上記電圧比較回路での判定電圧が３．３Ｖ版では上記ＶＤＤが４．２Ｖのときに、２．５Ｖ版では３．２Ｖになるように切り換えられて、それにしたがって上記内部電圧発生回路に供給される基準電圧の切り換えが行われる。
【００１６】
図３には、この発明に係る内部降圧回路の一実施例のブロック図が示されている。同図には、上記高い方の電源電圧３．３Ｖ版に対応した内部降圧回路のブロック図が示されている。つまり、低い方の電源電圧２．５版では、周辺回路等に供給される内部電圧ＶＰＥＲＩが内部降圧回路で形成された電圧ではなく、上記のように外部端子から供給される電源電圧ＶＤＤがそのまま伝えられるので、それに関連する内部降圧回路が不要になるからである。
【００１７】
基準電圧発生回路１は、公知のバンドギャップ基準電圧発生回路からなり、後述するような定電圧Ｖｒｅｆを発生させる。電圧発生回路２は、上記基準電圧Ｖｒｅｆを受けて、それをレベル変換して周辺回路の動作電圧である第２内部電圧ＶＰＥＲＩの１／２に相当する１．２５Ｖの定電圧ＶＬＰＥＲＩを形成する。電圧発生回路３は、上記基準電圧Ｖｒｅｆを受けて、それをレベル変換してメモリアレイ部の動作電圧である第１内部電圧ＶＤＬの１／２に相当する１．０Ｖの定電圧ＶＬＤＬを形成する。
【００１８】
電圧駆動回路４は、待機時用に設けられるものであり、定常的に動作して上記定電圧ＶＬＰＥＲＩを受けて、それを２倍に電圧増幅して上記第２内部電圧ＶＰＥＲＩを形成する。この電圧駆動回路４は、上記待機時の入力回路及び周辺回路に発生する比較的小さな電流供給能力しか持たないようにされることにより、それ自身の消費電流が小さくされる。
【００１９】
電圧駆動回路５は、動作時用に設けられるものであり、特に制限されないが、複数個から構成される。つまり、周辺回路も選択されるものに対応して複数個に分割されており、この分割された周辺回路に一対一に対応し、かつ対応する周辺回路に接近して設けられる。上記複数の電圧駆動回路５は、半導体記憶装置が動作状態にされ、かつ入力されたアドレスに対応して選択されたメモリマットないしメモリブロックに対応したもののみが動作状態にされ、他の非選択のメモリマットないしメモリブロックに対応したものは非動作状態にされる。このように選択されたメモリマットないしメモリブロックに対応したものを動作させる場合には、電圧駆動回路５から上記動作状態にされる周辺回路までの配線長が短くでき、そこでの電圧降下を実質的に無視できるので効率のよい電圧供給を可能にすることができる。
【００２０】
電圧駆動回路６も、上記電圧駆動回路４と同様に待機時用に設けられるものであり、定常的に動作して上記定電圧ＶＬＤＬを受けて、それを２倍に電圧増幅して上記第２内部電圧ＶＤＬを形成する。この電圧駆動回路６は、上記待機時でのメモリアレイ部にに発生する比較的小さな電流供給能力しか持たないようにされることにより、それ自身の消費電流が小さくされる。
【００２１】
電圧駆動回路７も、上記電圧駆動回路５と同様に動作時用に設けられるものであり、特に制限されないが、複数個から構成される。つまり、メモリアレイ部は、ワード線が選択されるメモリマット又はメモリブロック毎に複数個に分割されており、この分割されたメモリマット又はメモリブロックに一対一に対応し、かつ対応するメモリマット又はメモリブロックに接近して設けられる。上記複数の電圧駆動回路７は、半導体記憶装置が動作状態にされ、かつ入力されたアドレスに対応して選択されたメモリマットないしメモリブロックに対応したもののみが動作状態にされ、他の非選択のメモリマットないしメモリブロックに対応したものは非動作状態にされる。このように選択されたメモリマットないしメモリブロックに対応したものを動作させる場合には、電圧駆動回路７から上記動作状態にされるメモリマット又はメモリブロックまでの配線長が短くでき、そこでの電圧降下を実質的に無視できるので効率のよい電圧供給を可能にすることができる。
【００２２】
図１４には、上記基準電圧発生回路１と電圧発生回路２（３）の一実施例の回路図が示されている。基準電圧発生回路１で形成される基準定電圧Ｖｒｅｆは、シリコンバンドギャップに対応した約１．２Ｖのように比較的小さな電圧値であり、半導体記憶装置の内部電圧と異なるものである。そこで、上記基準定電圧Ｖｒｅｆを必要な定電圧ＶＬＰＥＲＩ（ＶＬＤＬ）に変換するのが電圧発生回路２（３）である。
【００２３】
基準電圧発生回路１は、ＰＮＰトランジスタＴ１とＴ２のエミッタ面積比を異ならせ、それに同じ電流ＩＲが流れるようにしてエミッタ電流密度を異ならせる。これにより、ΔＶＢＥのようなシリコンバンドギャップに対応した定電圧を形成する。上記トランジスタＴ１とＴ２に同じ電流ＩＲを流すようにするために、Ｐチャンネル型ＭＯＳＦＥＴＱＰ１０、ＱＰ１１、Ｎチャンネル型ＭＯＳＦＥＴＱＮ１０とＱＮ１１が設けられる。つまり、トランジスタＴ１のエミッタ電位をＭＯＳＦＥＴＱＮ１０のソース−ゲート、ＭＯＳＦＥＴＱＮ１１のゲート−ソースを介して抵抗Ｒ３の一端に印加し、この抵抗Ｒ３の他端を上記トランジスタＴ２のエミッタに接続する。これにより、抵抗Ｒ３には上記シリコンバンドギャップに対応した定電圧ΔＶＢＥが印加され、定電流ＩＲが流れる。
【００２４】
この定電流ＩＲは、上記ＭＯＳＦＥＴＱＮ１１を通してＰチャンネル型ＭＯＳＦＥＴＱＰ１０〜ＱＰ１２からなる電流ミラー回路とＮチャンネル型ＭＯＳＦＥＴＱＮ１０を介してトランジスタＴ１のエミッタに供給する。また、Ｐチャンネル型ＭＯＳＦＥＴＱＰ１２を通して抵抗Ｒ４に流して定電圧Ｖｒｅｆを得るものである。上記抵抗Ｒ４の他端には、上記トランジスタＴ２と同じサイズにされたトランジスタＴ３が設けられ温度補償を行うようにする。基準電圧Ｖｒｅｆの出力ノードには、キャパシタＣか設けられて電圧Ｖｒｅｆを安定化させる。
【００２５】
特に制限されないが、上記バイポーラ型トランジスタは、コレクタをＰ型基板とし、ベースをＰチャンネル型ＭＯＳＦＥＴを形成するためのＮ型ウェル領域、エミッタを上記Ｐチャンネル型ＭＯＳＦＥＴを形成するためのＰ型のソース，ドレイン領域を利用することによりＣＭＯＳプロセス技術をそのまま利用して簡単に形成することができる。
【００２６】
上記基準定電圧Ｖｒｅｆは、ゲートとドレインが接続されてダイオード形態にされたＮチャンネル型ＭＯＳＦＥＴＱＮ３のソースに供給される。このＭＯＳＦＥＴＱＮ３のゲートは、それと同じサイズにされたＮチャンネル型ＭＯＳＦＥＴＱＮ４のゲートと共通に接続される。上記ＭＯＳＦＥＴＱＮ４のソースと基準電位点としての回路の接地電位点との間には抵抗Ｒ１が設けられる。
【００２７】
上記抵抗Ｒ１で形成された電流は、上記ＭＯＳＦＥＴＱＮ４を通してゲートとドレインが接続されてダイオード形態とされたＰチャンネル型ＭＯＳＦＥＴＱＰ３に流れるようにされる。このＭＯＳＦＥＴＱＰ３に対してＰチャンネル型ＭＯＳＦＥＴＱＰ１、ＱＰ２及びＱＰ４が電流ミラー形態にされる。これらのＰチャンネル型ＭＯＳＦＥＴＱＰ１〜ＱＰ４は、それぞれが同じ電流を流すようにするために、同じ素子サイズで形成される。
【００２８】
上記Ｐチャンネル型ＭＯＳＦＥＴＱＰ２で形成された電流は、上記ＭＯＳＦＥＴＱＮ３のドレインに供給される。このＭＯＳＦＥＴＱＮ３のソースには、上記Ｐチャンネル型ＭＯＳＦＥＴＱＰ１で形成された電流を受けるＮチャンネル型ＭＯＳＦＥＴＱＮ１とＱＮ２で構成された電流ミラー回路が設けられる。これにより、Ｎチャンネル型ＭＯＳＦＥＴＱＮ３のドレイン電流及びソース電流は、上記抵抗Ｒ１で形成された電流と等しい電流値にされる。
【００２９】
上記Ｎチャンネル型ＭＯＳＦＥＴＱＰ４のドレインと回路の接地電位との間には、抵抗Ｒ２が設けられる。この抵抗Ｒ２は、上記抵抗Ｒ１に対して所望の比を持つようにされる。つまり、ＭＯＳＦＥＴＱＮ３のソースに供給される基準定電圧Ｖｒｅｆは、同じ電流が流れ、同じ素子サイズからなるＭＯＳＦＥＴＱＮ４のソース電位と等しくなる。したがって、抵抗Ｒ１には、Ｖｒｅｆ／Ｒ１のような定電流が流れることなる。この定電流と等しい定電流が上記Ｐチャンネル型ＭＯＳＦＥＴＱＰ４を通して抵抗Ｒ２にも流れるから、出力電圧ＶＬＰＥＲＩ（ＶＬＤＬ）は、（Ｖｒｅｆ／Ｒ１）×Ｒ２となる。
【００３０】
したがって、抵抗Ｒ１とＲ２の比（Ｒ２／Ｒ１）に比例して、上記基準定電圧Ｖｒｅｆがレベル変換され、所望の電圧値にされた出力電圧ＶＬＰＥＲＩ（ＶＬＤＬ）を得ることができる。このとき、半導体集積回路で形成される抵抗は、その抵抗値のバラツキは比較的大きいが、その相対比は高精度で形成することができるから、出力電圧ＶＬＰＥＲＩ（ＶＬＤＬ）を上記基準定電圧Ｖｒｅｆに対応して高安定化を図ることができる。この実施例のレベル変換動作を行う電圧発生回路２（３）では、帰還により利得を決めるものではないので、上記抵抗Ｒ１に流れる電流を小さく設定しても高安定で動作させることができる。
【００３１】
図４には、上記電圧駆動回路の一実施例の回路図が示されている。同図（Ａ）には、待機時用の電圧駆動回路が示され、同図（Ｂ）には動作時用の電圧駆動回路が示されている。待機時用の電圧駆動回路４、６では、前記のようにＣＭＯＳ構成の入力回路及び周辺回路、メモリアレイ部でのリーク電流のような比較的小さな電流を補うように小さな電流供給能力で足りることから、同図のようにＮチャンネル型ＭＯＳＦＥＴの差動ＭＯＳＦＥＴＱ１とＱ２、その共通ソースと回路の接地電位との間にソース−ドレイン経路が接続され、ゲートに基準電圧Ｖｒｅｆが供給されることによって定電流を流すようにされたＮチャンネル型の電流源ＭＯＳＦＥＴＱ５と、上記ＭＯＳＦＥＴＱ１とＱ２のドレインと電源電圧ＶＤＤとの間に設けられ、電流ミラー形態にされることによってアクティブ負荷回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ３とＱ４からなる差動回路と、上記差動回路の出力信号を受ける．Ｐチャンネル型の出力ＭＯＳＦＥＴＱ６と、そのドレインと回路の接地電位との間に設けられ、負荷回路と帰還回路を構成する抵抗Ｒ１とＲ２から構成される。
【００３２】
上記差動ＭＯＳＦＥＴＱ１のゲートには、基準電圧ＶＬＰＥＲＩ（ＶＬＤＬ）が印加され、上記出力ＭＯＳＦＥＴＱ６のドレインから第２内部電圧ＶＰＥＲＩ（第１内部電圧ＶＤＬ）が出力される。上記抵抗Ｒ１とＲ２で形成された分圧電圧が、上記帰還電圧として上記差動ＭＯＳＦＥＴＱ２のゲートに供給される。この実施例では、上記抵抗Ｒ１とＲ２の抵抗値を等しく形成することにより、差動回路では、上記基準電圧ＶＬＰＥＲＩ（ＶＬＤＬ）と、第２内部電圧ＶＰＥＲＩ（第１内部電圧ＶＤＬ）の１／２に分割された帰還電圧とが等しくなるように上記出力ＭＯＳＦＥＴＱ６を制御するので、上記１／２にされた基準電圧ＶＬＰＥＲＩ（ＶＬＤＬ）を用いて、その２倍に電圧増幅された第２内部電圧ＶＰＥＲＩ（第１内部電圧ＶＬＤＬ）を形成することができる。このように出力電圧ＶＬＰＥＲＩ（ＶＬＤＬ）に対して１／２の定電圧ＶＬＰＥＲＩ（ＶＬＤＬ）を用いて差動回路を動作させるようにすることにより、差動回路を高感度領域で動作させることができる。なお、抵抗Ｒ１，Ｒ２は、２つのＭＯＳトランジスタのダイオード接続によっても実現できる。
【００３３】
動作時用の電圧駆動回路５、７では、前記のように入力回路やアドレスデコーダ等のアドレス選択回路の動作電流及びメモリアレイ部でのセンスアンプの増幅動作時の動作電流に見合った比較的大きな電流を効率よく形成するようにするため、同図のようにＮチャンネル型ＭＯＳＦＥＴの差動ＭＯＳＦＥＴＱ７とＱ８、その共通ソースと回路の接地電位との間にソース−ドレイン経路が接続され、ゲートに動作制御信号φＯＰが供給されることによって動作時のみに動作電流を流すようにされたＮチャンネル型の電流源ＭＯＳＦＥＴＱ９と、上記ＭＯＳＦＥＴＱ１とＱ２のドレインと電源電圧ＶＤＤとの間にそれぞれダイオート形態にされたＰチャンネル型ＭＯＳＦＥＴＱ１０とＱ１２が設けられる。
【００３４】
上記差動ＭＯＳＦＥＴＱ７とＱ８のドレイン出力信号は、次の出力駆動回路を通して出力ＭＯＳＦＥＴＱ１６のゲートに伝えられる。上記一方の差動ＭＯＳＦＥＴＱ７のドレイン電流は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１０とＰチャンネル型ＭＯＳＦＥＴＱ１１からなる電流ミラー回路を介してダイオード形態にされたＮチャンネル型ＭＯＳＦＥＴＱ１４に供給される。このＭＯＳＦＥＴＱ１４のソースは回路の接地電位に接続される。上記ＭＯＳＦＥＴＱ１４には、電流ミラー形態にされたＮチャンネル型ＭＯＳＦＥＴＱ１５が設けられる。上記他方の差動ＭＯＳＦＥＴＱ８のドレイン電流は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１２とＰチャンネル型ＭＯＳＦＥＴＱ１３からなる電流ミラー回路を介して上記ＭＯＳＦＥＴＱ１５のドレインに供給される。
【００３５】
上記Ｐチャンネル型ＭＯＳＦＥＴＱ１３とＱ１５の共通接続されたドレイン電圧が駆動電圧としてＰチャンネル型の出力ＭＯＳＦＥＴＱ１６のゲートに供給される。この構成では、上記差動ＭＯＳＦＥＴＱ７とＱ８のドレイン電流の差分に対応した電流によって出力ＭＯＳＦＥＴＱ１６のゲート容量が充放電されて駆動電圧が形成される。それ故、出力ＭＯＳＦＥＴＱ１６のゲートに供給される駆動電圧は、ほぼ電源電圧ＶＤＤから回路の接地電位のような大きな信号振幅となり、出力ＭＯＳＦＥＴＱ１６のゲートに印加される駆動電圧のダイナミックレンジが大きくなり、出力ＭＯＳＦＥＴＱ１６から大きな駆動電流を形成することができる。
【００３６】
上記差動ＭＯＳＦＥＴＱ７のゲートには、基準電圧ＶＬＰＥＲＩ（ＶＬＤＬ）が印加され、上記出力ＭＯＳＦＥＴＱ１６のドレインから第２内部電圧ＶＰＥＲＩ（第１内部電圧ＶＤＬ）が出力される。この出力ＭＯＳＦＥＴＱ１６のドレイン側に設けられた抵抗Ｒ３とＲ４で形成された分圧電圧が、上記帰還電圧として上記差動ＭＯＳＦＥＴＱ８のゲートに供給される。この実施例では、上記抵抗Ｒ３とＲ４の抵抗値を等しく形成することにより、差動回路と出力駆動回路では、上記基準電圧ＶＬＰＥＲＩ（ＶＬＤＬ）と、第２内部電圧ＶＰＥＲＩ（第１内部電圧ＶＤＬ）の１／２に分割された帰還電圧とが等しくなるように上記出力ＭＯＳＦＥＴＱ１６を制御するので、上記１／２にされた基準電圧ＶＬＰＥＲＩ（ＶＬＤＬ）を用いて、その２倍に電圧増幅された第２内部電圧ＶＰＥＲＩ（第１内部電圧ＶＬＤＬ）を形成することができる。なお、上記抵抗Ｒ３，Ｒ４は、２つのＭＯＳトランジスタのダイオード接続によっても実現できる。
【００３７】
上記のように動作時用の電圧駆動回路５、７は、前記のように大きな信号振幅で出力ＭＯＳＦＥＴＱ１６を駆動するので、大きな出力電流を得ることができる反面、差動回路の電流源ＭＯＳＦＥＴＱ９で形成された動作電流と同じ電流が出力駆動回路に流れるので、たとえＭＯＳＦＥＴＱ５とＱ９とに流れる電流が同じであっても、（Ａ）のような差動回路の２．５倍の電流が流れてしまう。このように（Ｂ）は（Ａ）に比べて本質的に消費電流が大きい。このため、上記制御信号φＯＰにより上記のように対応する周辺回路やメモリマット又はメモリブロックが動作時に合わせて間欠的に動作させられる。
【００３８】
図５には、この発明に係る半導体記憶装置の電圧駆動回路の一実施例の回路図が示されている。この実施例では、半導体記憶装置を前記の２．５Ｖ版のように低い方の電源電圧で動作させるとき、入力回路及び周辺回路に対応して設けられ、ＶＰＥＲＩ駆動回路が無駄になってしまうので、それをメモリアレイ部の電圧駆動回路に利用する。
【００３９】
メモリアレイ部に設けられた電圧駆動回路（ドライバ）は、上記のように３．３Ｖ版で動作させられるときには、出力ＭＯＳＦＥＴＱ１６のゲート，ソース間には最大で約−３．３Ｖのような大きな電圧が供給される。これに対して、上記２．５Ｖ版で動作させられるときには、上記出力ＭＯＳＦＥＴＱ１６のゲート，ソース間には最大で約−２．５Ｖしか供給されいので、その分電流供給能力が低下してしまう。これに対して、メモリアレイ部での動作時の消費電流は上記３．３Ｖ版でも２．５Ｖ版でも同じである。したがって、一般的には、上記のような２．５Ｖのような低電圧で必要な電流が得られるように出力ＭＯＳＦＥＴＱ１６のサイズを大きく形成する必要がある。
【００４０】
しかしながら、このようにしたのでは３．３Ｖ版でみると出力ＭＯＳＦＥＴＱ１６が必要以上に大きなサイズにされて面積の無駄となる。そこで、この実施例では、上記出力ＭＯＳＦＥＴＱ１６のサイズを上記３．３Ｖ版での駆動能力に対応して比較的小さく形成し、２．５Ｖ版での動作時の供給電流の不足分を、この２．５版では不必要となった周辺回路用の電圧駆動回路（ドライバ）５等を利用することによって補うようにするものである。
【００４１】
このため、周辺回路用の電圧駆動回路５の入力側には、スイッチ手段ＳＷ１とＳＷ２が設けられて、入力される定電圧ＶＬＰＥＲＩとＶＬＤＬ、動作タイミング信号φＯＰ１とφＯＰ２に切り換え可能にされる。そして、出力側では、スイッチＳＷ３とＳＷ４が設けられる。スイッチＳＷ４は出力ＭＯＳＦＥＴＱ１６のドレイン出力を上記周辺回路用の電源線ＶＰＥＲＩから切り離して、メモリアレイ部の電源線ＶＤＬに接続させ、スイッチＳＷ３は、周辺回路の電源線ＶＰＥＲＩと電源電圧ＶＤＤとを接続させるために用いる。
【００４２】
上記スイッチＳＷ１〜ＳＷ４は、ＭＯＳＦＥＴのようなスイッチでもよいが、簡単でしかもそこでの電圧ロスを少なくするために配線の切り換えにより実施される。特に制限されないが、最上層の金属配線を形成するマスパターンの変更による、いわゆるマスタースライス方式により上記スイッチの形態で示したように接続関係を切り換えるようにするものである。
【００４３】
図６には、この発明に係る半導体記憶装置の電圧駆動回路の他の一実施例の回路図が示されている。この実施例では、前記同様に半導体記憶装置を前記の２．５Ｖ版のように低い方の電源電圧で動作させるとき、入力回路及び周辺回路に対応して設けられる電圧駆動回路が無駄になってしまうので、そのうちの出力ＭＯＳＦＥＴのみをメモリアレイ部の電圧駆動回路に利用する。
【００４４】
この実施例では、周辺回路側の差動回路の電流源ＭＯＳＦＥＴのゲートにスイッチＳＷ２により回路の接地電位を供給してオフ状態にさせる。これにより、差動回路及び出力駆動回路には電流が流れないようにできるから低消費電力となる。そして、出力ＭＯＳＦＥＴＱ１６のゲートには、スイッチＳＷ１’を設けて、上記電圧駆動回路５側から切り離して電圧駆動回路７の駆動電圧を供給する。スイッチＳＷ３とＳＷ４は前記実施例と同様に、スイッチＳＷ４では出力ＭＯＳＦＥＴＱ１６のドレインを上記周辺回路用の電源線ＶＰＥＲＩから切り離して、メモリアレイ部の電源線ＶＤＬに接続させ、スイッチＳＷ３は、周辺回路の電源線ＶＰＥＲＩと電源電圧ＶＤＤとを接続させるために用いる。この構成では、出力ＭＯＳＦＥＴＱ１６と（Ｑ１６）とが並列接続されるから、同じゲート電圧により２倍の出力電流を得るようにできる。
【００４５】
図７には、この発明に係る電圧駆動回路の一実施例のレイアウト図が示されている。半導体基板上において電源供給線ＶＤＤ、回路の接地線ＶＳＳ及び基準電圧供給線ＶＬＰＥＲＩとＶＬＤＬ及び動作制御信号線φＯＰ１とφＯＰ２を平行になるように延長させ、その延長方向に対して並んで互いに隣接して周辺回路用の第２内部電圧ＶＰＥＲＩに対応した電圧駆動回路（ＶＰＥＲＩドライバ）５と、メモリアレイ部の第１内部電圧ＶＤＬに対応した電圧駆動回路（ＶＤＬドライバ）７とを配置させる。
【００４６】
上記３．３版で動作させるときには、同図に示すように電圧駆動回路５には周辺回路に対応した内部電圧供給線ＶＰＥＲＩを配置し、電圧駆動回路７にはメモリアレイ部に対応した内部電圧供給線ＶＤＬを配置する。そして、同図に黒丸で示したようにコンタクトホールを形成して、電圧駆動回路５には定電圧ＶＬＰＥＲＩと動作制御信号φＯＰ１を供給し、電圧駆動回路７には定電圧ＶＬＤＬと動作制御信号φＯＰ２を供給する。
【００４７】
図示しないが、上記２．５版で動作させるときには、電圧駆動回路７のメモリアレイ部に対応した内部電圧供給線ＶＤＬを電圧駆動回路５側に延長させてＭＯＳＦＥＴＱ１６のドレインに接続させ、電圧駆動回路５にも電圧駆動回路７と同じくコンタクトホールを形成して、定電圧ＶＬＤＬと動作制御信号φＯＰ２を供給する。このような一部の配線の変更とコンタクトホールの位置の変更とによって簡単に回路構成の変更が可能になるものである。このレイアウト変更は、図５の回路変更に対応するものである。
【００４８】
なお、図５〜図７で述べた実施例では、３．３Ｖ版でのＶＰＥＲＩドライバあるいはその出力ＭＯＳＦＥＴを、２．５Ｖ版ではＶＤＬドライバとして利用し、ＶＤＬの駆動能力を向上させるものであったが、これと逆の場合も考えられる。すなわち、３．３Ｖ版では、ＶＰＥＲＩドライバの供給能力が不足し、ＶＤＬドライバの供給能力が余ることがある。この理由は、３．３Ｖ版ではメモリとして２．５Ｖ版よりも高速性能が強く要求され、ＶＰＥＲＩの負荷電流が増大すること、また３．３Ｖ版では後述のセンスアンプオーバードライブ動作（図１１、図１２参照）により、メモリセルの再書き込み電流の大部分がＶＤＤから供給され、ＶＤＬの負荷が軽くなるからである。一方、２．５Ｖ版では、ＶＤＤとＶＤＬのレベルが接近し、例えオーバードライブ時間を２．５Ｖ版は３．３版よりも長く設定したとしても、オーバードライブ効果が小さくなり、その分ＶＤＬドライバの負担が増加する。
【００４９】
そこで、３．３Ｖ版では図５〜図７とは逆に、ＶＤＬドライバの１部又はその出力トランジスタをＶＰＥＲＩドライバに流用する。こうして、ＶＤＬドライバとＶＰＥＲＩドライバを３．３Ｖ版と２．５Ｖ版で一定の専有面積のもとで駆動能力を相互に割り振りして調整するようにすることが望ましい。その方法は、図５〜図７から容易に構成することができるものである。
【００５０】
図８には、この発明に係る半導体記憶装置の一実施例の全体のメモリチップの構成図が示されている。同図には、代表としてメモリアレイ部と入力回路と周辺回路に対応した内部降圧回路の電圧駆動回路４と５が例示的に示されている。アドレスデコーダ等の周辺回路は、メモリアレイ部に対応して設けられるものであるので、機能的に中心となるメモリアレイ部が示され、メモリアレイ部に対応した内部降圧回路を構成する電圧駆動回路６や７は、上記電圧駆動回路４や５と同様に形成されるものである。
【００５１】
非動作時用の電圧駆動回路（Ｓｔｂｙ）４は、前記のように１つが設けられ、動作時用の電圧駆動回路５は、５１〜５６のように複数個が設けられる。メモリアレイ部が、４つのメモリバンク（Ｂａｎｋ０〜３）に分けられたとき、１つのメモリバンクＢａｎｋ０が選択されたとき、中心部の電圧駆動回路５１，５２と、端部の電圧駆動回路５３とが動作制御信号φＯＰ１とφＯＰＢ０により動作状態にされて電流供給を行う。このように隣接して設けられる電圧駆動回路からの電流供給を行うことにより、電源線での電圧ロスを最小に抑えて動作電圧の安定化を図ることができる。このとき、メモリバンク１ないし３に対応して設けられる端部の電圧駆動回路５４〜５６は非動作状態にされることによって消費電流を低減させる。
【００５２】
リフレッシュ動作時において２つのメモリバンク、例えばＢａｎｋ０と１とで同時にリフレッシュ動作が行われるとき、中心部の電圧駆動回路５１，５２と、端部の電圧駆動回路５３と５４とが動作制御信号φＯＰ１とφＯＰＢ０とφＯＰＢ１とにより動作状態にされて電流供給を行う。リフレッシュ動作時において４つのメモリバンク（Ｂａｎｋ）０〜３が同時にリフレッシュ動作が行われるときには、動作制御信号φＯＰ１とφＯＰＢ０〜φＯＰＢ３により、全ての電圧駆動回路５１〜５６が動作状態にされて電流供給を行うようにされる。このような電圧駆動回路５１〜５６の動作と類似して、上記メモリバンクＢａｎｋ０〜３に対応して設けられる複数の電圧駆動回路７も、上記電圧駆動回路５１〜５６と同様に６個が設けられて上記と同様に制御される。
【００５３】
図９には、この発明に係る内部降圧回路が搭載されたダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、ダイナミック型ＲＡＭを構成する各回路ブロックのうち、この発明に関連する部分が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００５４】
この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けられる。半導体チップの長手方向に対して左右に２個ずつのメモリアレイが分けられて、中央部分１４にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路等が設けられる。これら中央部分１４の両側のメモリアレイに接する部分には、カラムデコーダ領域１３が配置される。上記４つに分割されたメモリアレイは、前記図８のメモリバンクＢａｎｋ０〜３に対応している。
【００５５】
上述のように半導体チップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなる各メモリアレイにおいて、長手方向に対して上下中央部にメインロウデコーダ領域１１が設けられる。このメインロウデコーダの上下には、メインワードドライバ領域１２が形成されて、上記上下に分けられたメモリアレイのメインワード線をそれぞれが駆動するようにされる。上記半導体チップの長手方向に沿った中央部分には、内部電圧発生回路９が中心部と両端部に分けて複数個がけられる。この内部電圧発生回路９は、昇圧電圧回路や基板電圧発生回路も適宜に含まれるものである。
【００５６】
上記メモリセルアレイ（サブアレイ）１５は、その拡大図に示すように、メモリセルアレイ１５を挟んでセンスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成されるものである。上記センスアンプアンプ領域と、上記サブワードドライバ領域の交差部は、交差領域（クロスエリア）１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【００５７】
上述のように半導体チップの長手方向に対して左右に４個ずつに分けられたメモリアレイは、２個ずつ組となって配置される。このように２個ずつ組となって配置された２つのメモリアレイは、その中央部分にメインロウデコーダ領域１１とメインワードドライバ１２が配置される。このメインロウデコーダ領域１１は、それを中心にして上下に振り分けられた２個のメモリアレイに対応して共通に設けられる。メインワードドライバ１１は、上記１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。また、上記メインワードドライバ１１にサブワード選択用のドライバも設けれら、後述するように上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。
【００５８】
拡大図として示された１つのメモリセルアレイ（サブアレイ）１５は、図示しないがサブワード線が２５６本と、それと直交する相補ビット線（又はデータ線）が２５６対とされる。上記１つのメモリアレイにおいて、上記メモリセルアレイ（サブアレイ）１５がワードビット線方向に１６個設けられるから、全体としての上記サブワード線は約４Ｋ分設けられ、ワード線方向に８個設けられるから、相補ビット線は全体として約２Ｋ分設けられる。このようなメモリアレイが全体で８個設けられるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのような大記憶容量を持つようにされる。
【００５９】
上記１つのメモリアレイは、メインワード線方向に対して８個に分割される。かかる分割されたメモリセルアレイ１５毎にサブワードドライバ（サブワード線駆動回路）１７が設けられる。サブワードドライバ１７は、メインワード線に対して１／８の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００６０】
上記１つのメモリアレイに着目すると、１つのメインワード線に割り当てられる８個のメモリセルアレイのうち選択すべきメモリセルが含まれる１つのメモリセルアレイに対応したサブワードドライバにおいて、１本のサブワード選択線が選択される結果、１本のメインワード線に属する８×４＝３２本のサブワード線の中から１つのサブワード線が選択される。上記のようにメインワード線方向に２Ｋ（２０４８）のメモリセルが設けられるので、１つのサブワード線には、２０４８／８＝２５６個のメモリセルが接続されることとなる。なお、特に制限されないが、リフレッシュ動作（例えばセルフリフレッシュモード）においては、１本のメインワード線に対応する８本のサブワード線が選択状態とされる。
【００６１】
上記のように１つのメモリアレイは、相補ビット線方向に対して４Ｋビットの記憶容量を持つ。しかしながら、１つの相補ビット線に対して４Ｋものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても１６分割される。つまり、太い黒線で示されたセンスアンプ１６により 相補ビット線が１６分割に分割される。特に制限されないが、センスアンプ１６は、シェアードセンス方式により構成され、メモリアレイの両端に配置されるセンスアンプ１６を除いて、センスアンプ１６を中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。
【００６２】
図１０には、この発明が適用されるダイナミック型ＲＡＭを説明するための概略レイアウト図が示されている。同図には、メモリチップ全体の概略レイアウトと、８分割された１つのメモリアレイのレイアウトが示されている。同図は、図７の実施例を別の観点から図示したものである。つまり、図９と同様にメモリチップは、長手方向（ワード線方向）対して左右と上下にそれぞれ２個ずつのメモリアレイ（Array)が４分割され、その長方向における中央部分には複数らなるボンディングパッド及び周辺回路（Bonding Pad & peripheral Circuit) が設けられる。
【００６３】
上記２個ずつのメモリアレイは、それぞれが約８Ｍビットの記憶容量を持つようにされるものであり、そのうちの一方が拡大して示されているように、ワード線方向に８分割され、ビット線方向に１６分割されたサブアレイが設けられる。上記サブアレイのビット線方向の両側には、上記ビット線方向に対してセンスアンプ（Sence Amplifier)が配置される。上記サブアレイのワード線方向の両側には、サブワードドライバ（Sub-Word Driver)が配置される。
【００６４】
上記１つのアレイには、全体で４０９６本のワード線と２０４８対の相補ビット線が設けられる。これにより、全体で約８Ｍビットの記憶容量を持つようにされる。上記のように４０９６本のワード線が１６個のサブアレイに分割して配置されるので、１つのサブアレイには２５６本のワード線（サブワード線）が設けられる。また、上記のように２０４８対の相補ビット線が８個のサブアレイに分割して配置されるので、１つのサブアレイには２５６対の相補ビット線が設けられる。
【００６５】
上記２つのアレイの中央部には、メインロウデコーダが設けられる。つまり、同図に示されたアレイの左側には、その右側に設けられるアレイと共通に設けられる前記メインロウデコーダに対応して、アレイコントロール（Array control)回路及びメインワードドライバ(Main Word driver)が設けられる。上記アレイコントロール回路には、第１のサブワード選択線を駆動するドライバが設けられる。上記アレイには、上記８分割されたサブアレイを貫通するように延長されるメインワード線が配置される。上記メインワードドライバは、上記メインワード線を駆動する。上記メインワード線と同様に第１のサブワード選択線も上記８分割されたサブアレイを貫通するように延長される。上記アレイの上部には、Ｙデコーダ（YDecoder) 及びＹ選択線ドライバ（YSdriver) が設けられる。
【００６６】
図１１には、上記図１０に示したダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例の概略レイアウト図が示されている。同図には、図１０に示されたメモリアレイの中の斜線を付した位置に配置された４つのサブアレイＳＢＡＲＹが代表として例示的に示されている。同図においては、サブアレイＳＢＡＲＹが形成される領域には斜線を付すことによって、その周辺に設けられサブワードドライバ領域、センスアンプ領域及びクロスエリアとを区別するものである。
【００６７】
サブアレイＳＢＡＲＹは、次のような４種類に分けられる。つまり、ワード線の延長方向を水平方向とすると、右下に配置される第１のサブアレイＳＢＡＲＹは、サブワード線ＳＷＬが２５６本配置され、相補ビット線対は２５６対から構成される。それ故、上記２５６本のサブワード線ＳＷＬに対応した２５６個のサブワードドライバＳＷＤは、かかるサブアレイの左右に１２８個ずつに分割して配置される。上記２５６対の相補ビット線ＢＬに対応して設けられる２５６個のセンスアンプＳＡは、前記のようなシェアードセンスアンプ方式とされ、かかるサブアレイの上下に１２８個ずつに分割して配置される。
【００６８】
上記のように右上配置される第２のサブアレイＳＢＡＲＹは、正規のサブワード線ＳＷＬが２５６本に加えて、８本の予備ワード線が設けられる。それ故、上記２５６＋８本のサブワード線ＳＷＬに対応した２６４個のサブワードドライバＳＷＤは、かかるサブアレイの左右に１３２個ずつに分割して配置される。上記のように右下のサブアレイが２５６対の相補ビット線ＢＬからなり、上記同様に１２８個のセンスアンプが上下に配置される。上記右側の上下に配置されるサブアレイＳＢＡＲＹに形成される１２８対の相補ビット線は、それに挟まれたセンスアンプＳＡに対してシェアードスイッチＭＯＳＦＥＴを介して共通に接続される。
【００６９】
上記のように左下配置される第３のサブアレイＳＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様にサブワード線ＳＷＬが２５６本により構成される。上記同様に１２８個のサブワードドライバが分割して配置される。上記下側左右に配置されたサブアレイＳＢＡＲＹの１２８本のサブワード線ＳＷＬは、それに挟まれた領域に形成された１２８個のサブワードドライバＳＷＤに対して共通に接続される。上記のように左下配置されるサブアレイＳＢＡＲＹは、２５６対からなる正規の相補ビット線ＢＬに加えて、４対の予備ビット線４ＲＥＤが設けられる。それ故、上記２６０対からなる相補ビット線ＢＬに対応した２６０個のセンスアンプＳＡは、かかるサブアレイの上下に１３０個ずつに分割して配置される。
【００７０】
上記のように左上配置される第４のサブアレイＳＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様に正規のサブワード線ＳＷＬが２５６本に予備サブワード線Ｒが８本設けられ、下隣接のサブアレイと同様に正規の相補ビット線対の２５６対にに加えて、予備のビット線が４対設けられるので、サブワードドライバは、左右に１３２個ずつ分割して配置され、センスアンプＳＡは１３０ずつが上下に分割して配置される。
【００７１】
メインワード線ＭＷＬは、その１つが代表として例示的に示されているように延長される。また、カラム選択線ＹＳは、その１つが代表とて例示的に示されるように同図の縦方向に延長される。上記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが配置され、上記カラム選択線ＹＳと平行に相補ビット線ＢＬ（図示ぜす）が配置されるものである。この実施例では、特に制限されないが、上記４つのサブアレイを基本単位として、図１０のように８Ｍビット分のメモリアレイでは、ビット線方向には８組のサブアレイが形成され、ワード線方向には４組のサブアレイが構成される。１組のサブアレイが４個で構成されるから、上記８Ｍビットのメモリアレイでは、８×４×４＝１２８個のサブアレイが設けられる。上記８Ｍビットのメモリアレイがチップ全体では８個設けられるから、メモリチップ全体では１２８×８＝１０２４個ものサブアレイが形成されるものである。
【００７２】
上記４個からなるサブアレイに対して、８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワード線ＭＷＬと同様に４組（８個）のサブアレイを貫通するように延長される。そして、サブワード選択線ＦＸ０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂからなる４本とが上下のサブアレイ上に分けて延長させるようにする。このように２つのサブアレイに対して１組のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、かつ、それらをサブアレイ上を延長させるようにする理由は、メモリチップサイズの小型化を図るためである。
【００７３】
各サブアレイに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しかもそれをセンスアンプエリア上に配線チャンネルに形成した場合、図２のメモリアレイのよううに１６個ものサブアレイが上下のメモリアレイにおいて合計３２個も配置されるために、８×３２＝２５６本分もの配線チャンネルが必要になるものである。これに対して、上記の実施例では、配線そのものが、２つのサブアレイに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しかも、それをサブアレイ上を通過するように配置させることにより、格別な配線チャンネルを設けることなく形成することができる。
【００７４】
サブアレイ上には、８本のサブワード線に対して１本のメインワード線が設けられるものであり、その８本の中の１本のサブワード線を選択するためにサブワード選択線が必要になるものである。メモリセルのピッチに合わせて形成されるサブワード線の８本分に１本の割り合いでメインワード線が形成されるものであるために、メインワード線の配線ピッチは緩やかになっている。したがって、メインワード線と同じ配線層を利用して、上記サブワード選択線をメインワード線の間に形成することは比較的容易にできるものである。
【００７５】
この実施例のサブワードドライバは、後述するように上記サブワード選択線ＦＸ０Ｂ等を通して供給される選択信号と、それを反転させた選択信号とを用いて１つのサブワード線ＳＷＬを選択する構成を採る。そして、サブワードドライバは、それを中心として左右に配置されるサブアレイのサブワード線ＳＷＬを同時に選択するような構成を採るものである。そのため、上記のように２つのサブアレイに対しては、１２８×２＝２５６個ものサブワードドライバに対して、上記４本のサブワード選択線を割り振って供給する。つまり、サブワード選択線ＦＸ０Ｂに着目すると、２５６÷４＝６４個ものサブワードドライバに選択信号を供給する必要がある。
【００７６】
上記メインワード線ＭＷＬと平行に延長されるものを第１のサブワード選択線ＦＸ０Ｂとすると、左上部のクロスエリアに設けられ，上記第１のサブワード選択線ＦＸ０Ｂからの選択信号を受けるサブワード選択線駆動回路ＦＸＤを介して、上記上下に配列される６４個のサブワードドライバに選択信号を供給する第２のサブワード線ＦＸ０が設けられる。上記第１のサブワード選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及びサブワード線ＳＷＬと平行に延長されるのに対して上記第２のサブワード選択線は、それと直交するカラム選択線ＹＳ及び相補ビット線ＢＬと平行に延長される。上記８本の第１のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂに対して、上記第２のサブワード選択線ＦＸ０〜ＦＸ７は、偶数ＦＸ０，２，４，６と、奇数ＦＸ１，３，５，７とに分割されてサブアレイＳＢＡＲＹの左右に設けられたサブワードドライバＳＷＤに振り分けられて配置される。
【００７７】
上記サブワード選択線駆動回路ＦＸＤは、同図において■で示したように、１つのクロスエリアの上下に２個ずつ分配して配置される。つまり、上記のように左上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応され、左中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下部のクロスエリアに設けられた上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応される。
【００７８】
中央上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対応され、中央下部のクロスエリアに設けられた上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ７Ｂに対応される。そして、右上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、右下部のクロスエリアに設けられた上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応される。このようにメモリアレイの端部に設けられたサブワードドライバは、その右側にはサブアレイが存在しないから、左側だけのサブワード線ＳＷＬを駆動する。
【００７９】
この実施例のようにサブアレイ上のメインワード線のピッチの間にサブワード選択線を配置する構成では、格別な配線チャンネルが不要にできるから、１つのサブアレイに８本のサブワード選択線を配置するようにしてもメモリチップがお大きくなることはない。しかしながら、上記のようなサブワード選択線駆動回路ＦＸＤを形成するために領域が増大し、高集積化を妨げることとなる。つまり、上記クロスエリアには、同図において点線で示したようなメイン入出力線ＭＩＯやサブ入出力線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳＷや、センスアンプを駆動するパワーＭＯＳＦＥＴ、シェアードスイッチＭＯＳＦＥＴを駆動するための駆動回路、プリチャージＭＯＳＦＥＴを駆動する駆動回路等の周辺回路が形成されるために面積的な余裕が無いからである。
【００８０】
サブワードドライバにおいては、上記第２のサブワード選択線ＦＸ０〜６等には、それと平行に第１サブワード選択線ＦＸ０Ｂ〜６Ｂに対応した選択信号を通す配線が設けられるものであるが、その負荷が後述するように小さいので、上記第２のサブワード選択線ＦＸ０〜６のように格別なドライバＦＸＤを設けることなく、上記第１サブワード選択線ＦＸ０Ｂ〜６Ｂと直接接続される配線によって構成される。ただし、その配線層は上記第２のサブワード選択線ＦＸ０〜６と同じものが用いられる。
【００８１】
上記クロスエリアのうち、偶数に対応した第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに配置されたものには、○にＰで示したようにセンスアンプに対して定電圧化された内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴと、○にＯで示したようにセンスアンプに対して後述するようなオーバードライブ用のクランプ電圧ＶＤＤＣＬＰを供給するＰチャンネル型のパワーＭＯＳＦＥＴ、及び○にＮで示したようにセンスアンプに対して回路の接地電位ＶＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦＥＴが設けられる。
【００８２】
上記クロスエリアのうち、奇数に対応した第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ｂに配置されたものには、○にＢで示したようにビット線のプリチャージ及びイコライズ用ＭＯＳＦＥＴをオフ状態にさせるＮチャンネル型の駆動ＭＯＳＦＥＴと、○にＮで示したようにセンスアンプに対して回路の接地電位ＶＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦＥＴが設けられる。このＮチャンネル型のパワーＭＯＳＦＥＴは、センスアンプ列の両側からセンスアンプを構成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥＴのソースに接地電位を供給するもきである。つまり、センスアンプエリアに設けられる１２８個又は１３０個のセンスアンプに対しては、上記Ａ側のクロスエリアに設けられたＮチャンネル型のパワーＭＯＳＦＥＴと、上記Ｂ側のクロスエリアに設けられたＮチャンネル型のパワーＭＯＳＦＥＴの両方により接地電位が供給される。
【００８３】
上記のようにサブワード線駆動回路ＳＷＤは、それを中心にして両側のサブアレイのサブワード線を選択する。これに対して、上記選択された２つのサブアレイのサブワード線に対応して２つのセンスアンプが活性化される。つまり、サブワード線を選択状態にすると、アドレス選択ＭＯＳＦＥＴがオン状態となり、記憶キャパシタの電荷がビット線電荷と合成されてしまうので、センスアンプを活性化させてもとの電荷の状態に戻すという再書き込み動作を行う必要があるからである。このため、上記端部のサブアレイに対応したものを除いて、上記Ｐ、Ｏ及びＮで示されたパワーＭＯＳＦＥＴは、それを挟んで両側のセンスアンプを活性化させるために用いられる。
【００８４】
これに対して、アレイの端に設けられたサブアレイの右側に設けられたサブワード線駆動回路ＳＷＤでは、上記サブアレイのサブワード線しか選択しないから、上記上記Ｐ、Ｏ及びＮで示されたパワーＭＯＳＦＥＴは、上記サブアレイに対応したセンスアンプのみを活性化するものである。
【００８５】
上記センスアンプは、シェアードセンス方式とされ、それを挟んで両側に配置されるサブアレイのうち、上記サブワード線が非選択された側の相補ビット線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状態にされて切り離されることにより、上記選択されたサブワード線に対応した相補ビット線の読み出し信号を増幅し、メモリセルの記憶キャパシタをもとの電荷状態に戻すというリライト動作を行う。
【００８６】
図１２には、この発明が適用されるダイナミック型ＲＡＭのセンスアンプ部と、その周辺回路の一実施例の要部回路図が示されている。同図においては、２つのサブアレイに挟まれて配置されたセンスアンプとそれに関連した回路が例示的に示されている。また、各素子が形成されるウェル領域が点線で示され、それに与えられるバイアス電圧も併せて示されている。同図の回路素子に付された回路記号は、前記図４に示したものと一部重複しているが、それぞれは別個の回路機能を持つものと理解されたい。
【００８７】
ダイナミック型メモリセルは、上記１つのサブアレイに設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，／ＢＬのうちの一方ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧が与えられる。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【００８８】
センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬに対応したレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖthにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬと／ＢＬは、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線ＢＬと／ＢＬは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【００８９】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが設けられる。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、上記ＡとＢ側のクロスエリアに設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１２とＱ１３により接地電位に対応した動作電圧が与えられる。
【００９０】
特に制限されないが、上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記Ａ側のクロスエリアに設けられたオーバードライブ用のＰチャンネル型のパワーＭＯＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられる。上記オーバードライブ用の電圧は、昇圧電圧ＶＰＰがゲートに供給されたＮチャンネル型ＭＯＳＦＥＴＱ１４により形成されたクランプ電圧ＶＤＤＣＬＰが用いられる。このＭＯＳＦＥＴＱ１４のドレインには、外部端子から供給された電源電圧ＶＤＤが供給され、上記ＭＯＳＦＥＴＱ１４をソースフォロワ出力回路として動作させ、上記昇圧電圧ＶＰＰを基準にしてＭＯＳＦＥＴＱ１４のしきい値電圧分だけ低下したクランプ電圧ＶＤＤＣＬＰを形成する。
【００９１】
上記昇圧電圧ＶＰＰは、チャージポンプ回路の動作を基準電圧を用いて制御して３．３Ｖ版でも２．５Ｖ版でも上記ＶＤＬが２．０Ｖと同じであるから３．８Ｖのような安定化された高電圧とされる。そして、上記ＭＯＳＦＥＴＱ１４のしきい値電圧は、メモリセルのアドレス選択ＭＯＳＦＥＴＱｍに比べて低い低しきい値電圧に形成されており、上記クランプ電圧ＶＤＤＣＬＰを約２．９Ｖのような安定化された定電圧にする。ＭＯＳＦＥＴＱ２６は、リーク電流経路を形成するＭＯＳＦＥＴであり、約１μＡ程度の微小な電流した流さない。これにより、長期間にわたってスタンバイ状態（非動作状態）にされた時や、電源電圧ＶＤＤのバンプにより上記ＶＤＤＣＬＰが過上昇するのを防止し、かかる過上昇時の電圧ＶＤＤＣＬＰが与えられる増幅ＭＯＳＦＥＴＱ７，Ｑ８のバックバイアス効果による動作遅延を防止する。
【００９２】
この実施例では、上記のようなクランプ電圧ＶＤＤＣＬＰによりセンスアンプのオーバードライブ電圧を形成するものであることに着目し、その電圧を供給するＰチャンネル型のパワーＭＯＳＦＥＴＱ１５と、センスアンプのＰチャンネル型の増幅ＭＯＳＦＥＴＱ７，Ｑ８とを同図で点線で示したような同じＮ型ウェル領域ＮＷＥＬＬに形成するとともに、そのバイアス電圧として上記クランプ電圧ＶＤＤＣＬＰを供給するものである。そして、センスアンプのＰチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８の共通ソース線ＣＳＰに本来の動作電圧ＶＤＬを与えるパワーＭＯＳＦＥＴＱ１６は、特に制限されないが、Ｎチャンネル型として上記オーバードライブ用のＭＯＳＦＥＴＱ１４と電気的に分離して形成する。
【００９３】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１６は、Ｐチャンネル型のパワーＭＯＳＦＥＴとし、共通ソース線ＣＳＰの電位がＶＤＬ付近に到達したタイミングに合わせて上記信号／ＳＡＰ１を遅延させた信号で駆動するものであってもよい。
【００９４】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧を供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＢＬＥＱが供給される。このプリチャージ信号ＢＬＥＱを形成するドライバ回路は、上記Ｂ側のクロスエリアにＮチャンネル型ＭＯＳＦＥＴＱ１８を設けて、その立ち下がりを高速にする。つまり、メモリアクセスの開始によりワード線を選択タイミングを早くするために、各クロスエリアに設けられたＮチャンネル型ＭＯＳＦＥＴＱ１８をオン状態にして上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速にオフ状態に切り替えるようにするものである。
【００９５】
これに対して、プリチャージ動作を開始させる信号を形成するＰチャンネル型ＭＯＳＦＥＴＱ１７は、上記のようにクロスエリアに設けられるのではなく、Ｙデコーダ＆ＹＳドライバ部に設けるようにする。つまり、メモリアクセスの終了によりプリチャージ動作が開始されるものであるが、その動作には時間的な余裕が有るので、信号ＢＬＥＱの立ち上がを高速にすることが必要ないからである。この結果、Ａ側クロスエリアに設けられるＰチャンネル型ＭＯＳＦＥＴは、上記オーバードライブ用のパワーＭＯＳＦＥＴＱ１５のみとなり、Ｂ側のクロスエリアに設けられるＰチャンネル型ＭＯＳＦＥＴは、次に説明する入出力線のスイッチ回路ＩＯＳＷを構成するＭＯＳＦＥＴＱ２４，Ｑ２５及び共通入力線ＭＩＯを内部電圧ＶＤＬにプリチャージさせるプリチャージ回路を構成するＭＯＳＦＥＴにできる。そして、これらのＮ型ウェル領域には、上記上記ＶＤＤＣＬＰとＶＤＬのようなバイアス電圧が与えられるから１種類のＮ型ウェル領域となり、寄生サイリスタ素子が形成されない。
【００９６】
センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して右側のサブアレイの同様な相補ビット線ＢＬ，／ＢＬに接続される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラムスイッチ回路を構成するものであり、選択信号ＹＳを受けて、上記センスアンプの単位回路の入出力ノードをサブ共通入出力線ＬＩＯに接続させる。例えば、左側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの右側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。これにより、センスアンプの入出力ノードは、上記左側の相補ビット線ＢＬ，／ＢＬに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路を通してサブ共通入出力線ＬＩＯに伝える。上記サブ共通入出力線は、Ｂ側のクロスエリアに設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９と２０及び上記Ｐチャンネル型ＭＯＳＦＥＴＱ２４とＱ２５からなるスイッチ回路ＩＯＳＷを介してメインアンプの入端子に接続される入出力線ＭＩＯに接続される。
【００９７】
サブワード線駆動回路ＳＷＤは、そのうちの１つが代表として例示的に示されているように、上記深い深さのＮ型ウェル領域ＤＷＥＬＬ（ＶＰＰ）に形成されたＰチャンネル型ＭＯＳＦＥＴＱ２１と、かかるＤＷＥＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（ＶＢＢ）に形成されたＮチャンネル型ＭＯＳＦＥＴＱ２２及びＱ２３とを用いて構成される。インバータ回路Ｎ１は、特に制限されないが、前記図３に示したようなサブワード選択線駆動回路ＦＸＤを構成するものであり、前記のようにクロスエリアに設けられるものである。サブアレイのアドレス選択ＭＯＳＦＥＴＱｍも、上記ＤＷＥＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（ＶＢＢ）に形成されるものである。
【００９８】
図１３には、この発明が適用されるダイナミック型ＲＡＭの周辺回路部分の一実施例の概略ブロック図が示されている。タイミング制御回路ＴＧは、外部端子から供給されるロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥを受けて、動作モードの判定、それに対応して内部回路の動作に必要な各種のタイミング信号を形成する。この明細書及び図面では、／はロウレベルがアクティブレベルであることを意味するのに用いている。
【００９９】
信号Ｒ１とＲ３は、ロウ系の内部タイミング信号であり、ロウ系の選択動作のために使用される。タイミング信号φＸＬは、ロウ系アドレスを取り込んで保持させる信号であり、ロウアドレスバッファＲＡＢに供給される。すなわち、ロウアドレスバッファＲＡＢは、上記タイミング信号φＸＬによりアドレス端子Ａ０〜Ａｉから入力されたアドレスを取り込んでラッチ回路に保持させる。タイミング信号φＹＬは、カラムウ系アドレスを取り込んで保持させる信号であり、カラムアドレスバッファＣＡＢに供給される。すなわち、カラムアドレスバッファＲＡＢは、上記タイミング信号φＹＬによりアドレス端子Ａ０〜Ａｉから入力されたアドレスを取り込んでラッチ回路に保持させる。
【０１００】
信号φＲＥＦは、リフレッシュモードのときに発生される信号であり、ロウアドレスバッファの入力部に設けられたマルチプレクサＡＭＸに供給されて、リフレッシュモードのときにリフレッシュアドレスカウンタ回路ＲＦＣにより形成されたリフレッシュ用アドレス信号に切り替えるよう制御する。リフレッシュアドレスカウンタ回路ＲＦＣは、タイミング制御回路ＴＧにより形成されたリフレッシュ用の歩進パルスφＲＣを計数してリフレッシュアドレス信号を生成する。この実施例では後述するようなオートリフレッシュとセルフリフレッシュを持つようにされる。タイミング信号φＸは、ワード線選択タイミング信号であり、デコーダＸＩＢに供給されて、下位２ビットのアドレス信号の解読された信号に基づいて４通りのワード線選択タイミング信号ＸｉＢが形成される。タイミング信号φＹはカラム選択タイミング信号であり、カラム系プリデコーダＹＰＤに供給されてカラム選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。
【０１０１】
タイミング信号φＷは、書き込み動作を指示する制御信号であり、タイミング信号φＲは読み出し動作を指示する制御信号である。これらのタイミング信号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バッファを活性化し、出力バッファを出力ハイインピーダンス状態にさせる。これに対して、読み出し動作のときには、上記出力バッファを活性化し、入力バッファを出力ハイインピーダンス状態にする。タイミング信号φＭＳは、特に制限されないが、メモリアレイ選択動作を指示する信号であり、ロウアドレスバッファＲＡＢに供給され、このタイミングに同期して選択信号ＭＳｉが出力される。タイミング信号φＳＡは、センスアンプの動作を指示する信号である。このタイミング信号φＳＡに基づいて、センスアンプの活性化パルスが形成される。
【０１０２】
この実施例では、ロウ系の冗長回路Ｘ−ＲＥＤが代表として例示的に示されている。すなわち、上記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回路と、アドレス比較回路とを含んでいる。記憶された不良アドレスとロウアドレスバッファＲＡＢから出力される内部アドレス信号ＢＸｉとを比較し、不一致のときには信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベルにして、正規回路の動作を有効にする。上記入力された内部アドレス信号ＢＸｉと記憶された不良アドレスとが一致すると、信号ＸＥをロウレベルにして正規回路の不良メインワード線の選択動作を禁止させるとともに、信号ＸＥＢをハイレベルにして、１つの予備メインワード線を選択する選択信号ＸＲｉＢを出力させる。
【０１０３】
内部電圧発生回路ＶＧは、外部端子から供給された３．３Ｖ又は２．５Ｖのような電源電圧ＶＤＤと０Ｖの接地電位ＶＳＳとを受け、上記昇圧電圧ＶＰＰ（＋３．８Ｖ）、第１内部電圧ＶＤＬ（＋２．０Ｖ）、第２内部電圧ＶＰＥＲＩ（２．５Ｖ）、プレート電圧（プリチャージ電圧）ＶＰＬ（１．０Ｖ）及び基板電圧ＶＢＢ（−１．０Ｖ）を形成する複数の回路から構成される。特に制限されないが、上記昇圧電圧ＶＰＰと基板電圧ＶＢＢとは、チャージポンプ回路と、その制御回路とを用いて上記電圧ＶＰＰ及びＶＢＢを安定的に形成する。上記第２内部電圧ＶＰＥＲＩは、上記電源電圧ＶＤＤが２．５Ｖにされたときには、形成されず、前記のようにＶＤＬを形成するよう切り換えられる。
【０１０４】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 入力回路及び周辺回路と、マトリックス配置されたメモリセルを含むメモリアレイ部と、出力回路とを備えた半導体記憶装置に、外部端子から供給された電源電圧を降圧して第１内部電圧を形成する第１内部降圧回路と、上記外部端子から供給された電源電圧を降圧し、かつ上記第１内部電圧より絶対値的に大きな電圧値にされた第２内部電圧を形成する第２内部降圧回路とを設け、上記外部端子から供給された電源電圧を上記第２内部電圧より絶対値的に大きな電圧値にされた第１電源版とするとき、上記メモリアレイ部には上記第１内部降圧回路で形成された第１内部電圧を供給し、上記入力回路及び周辺回路には上記第２内部降圧回路で形成された第２内部電圧を供給し、上記出力回路には上記電源電圧を供給し、上記外部端子から供給された電源電圧を上記第２内部電圧と等しい電圧値に設定された第２電源版とするとき、上記メモリアレイ部には、上記第１内部降圧回路で形成された第１内部電圧を供給し、上記第２内部降圧回路の出力が上記入力回路及び周辺回路から切り離されるとともに、かかる入力回路及び周辺回路と出力回路には上記電源電圧を供給することにより、共通の内部回路を用いつつ動作電源範囲を低い方に拡大させることのできるという効果が得られる。
【０１０５】
（２） 上記第２電源版として動作させるとき、上記第２内部降圧回路に供給される基準電圧を、上記第１内部降圧回路に供給される基準電圧に切り換えるともに、上記第２内部降圧回路の出力端子を上記第１内部降圧回路の出力端子と共通に接続して上記メモリアレイ部の内部降圧回路に用いることにより、合理的な電流供給を実現できるという効果が得られる。
【０１０６】
（３） 上記第２電源版として動作させるとき、上記第２内部降圧回路の出力ＭＯＳＦＥＴのゲートに供給される入力信号を上記第１内部降圧回路の出力ＭＯＳＦＥＴのゲートに供給される入力信号に切り換えるとともに、その出力端子を上記第１内部降圧回路の出力ＭＯＳＦＥＴの出力端子と共通に接続して上記メモリアレイ部の内部降圧回路に用いることにより、消費電流を増加させないで合理的な電流供給を実現できるという効果が得られる。
【０１０７】
（４） 上記第１内部降圧回路と第２内部降圧回路として、第１導電型の差動ＭＯＳＦＥＴと、上記差動ＭＯＳＦＥＴの共通化されたソースに設けられて定常的に動作電流を供給する第１の電流源と、上記差動ＭＯＳＦＥＴのドレインに設けられてアクティブ負荷回路を構成する電流ミラー形態にされた第２導電型のＭＯＳＦＥＴからなる第１差動回路と、上記第１差動回路の出力信号がゲートに供給された第２導電型の出力ＭＯＳＦＥＴと、上記出力ＭＯＳＦＥＴのドレインに設けられ、負荷回路を構成する抵抗素子とを備え、上記第１差動回路の一方の入力に上記第１内部電圧に対応された基準電圧を供給し、上記出力ＭＯＳＦＥＴのドレインから上記第１内部電圧にされた出力電圧を得るように上記第１差動回路の他方の入力に上記負荷回路で形成した負帰還電圧を供給する第１回路と、
第１導電型の差動ＭＯＳＦＥＴと、上記差動ＭＯＳＦＥＴの共通化されたソースに設けられて内部回路の動作時に動作電流を流すようにされた第２の電流源と、上記差動ＭＯＳＦＥＴのそれぞれのドレインに設けられたダイオード形態の第２導電型の第１、第２ＭＯＳＦＥＴとからなる第２差動回路と、上記第１ＭＯＳＦＥＴと電流ミラー形態にされた第２導電型の第３ＭＯＳＦＥＴ及び上記第２ＭＯＳＦＥＴと電流ミラー形態にされた第２導電型の第４ＭＯＳＦＥＴと、上記第３と第４ＭＯＳＦＥＴのドレインに設けられて、アクティブ負荷回路を構成する電流ミラー形態にされた第１導電型のＭＯＳＦＥＴからなる出力駆動回路と、上記出力駆動回路の出力信号がゲートに供給された第２導電型の出力ＭＯＳＦＥＴと、上記出力ＭＯＳＦＥＴのドレインに設けられ、負荷回路を構成する抵抗素子とを備え、上記第２差動回路の一方の入力に上記第１内部電圧に対応された基準電圧を供給し、上記出力ＭＯＳＦＥＴのドレインから上記第１内部電圧にされた出力電圧を得るように上記第２差動回路の他方の入力に上記負荷回路で形成した負帰還電圧を供給する第２回路とで構成することにより、低消費電力化を図りつつ、効率のよい電源供給動作を行わせることができるという効果が得られる。
【０１０８】
（５） 上記第１と第２内部降圧回路のそれぞれ対応された第２回路を、半導体記憶装置が内部回路が何も動作をしないスタンバイ時の上記入力回路と周辺回路及びメモリアレイ部にそれぞれ流れる電流に対応した電流を供給するよう設定し、上記第１と第２内部降圧回路にそれぞれ対応された第１回路は、半導体記憶装置が内部回路が動作を行うとき時の上記入力回路と周辺回路及びメモリアレイ部にそれぞれ流れる電流に対応した電流を供給するよう設定することにより、低消費電力化を図りつつ、効率のよい電源供給動作を行わせることができるという効果が得られる。
【０１０９】
（６） 上記第２電源版として動作させるとき、上記第２内部降圧回路の上記第２回路に供給される基準電圧を、上記第１内部降圧回路に供給される基準電圧に切り換え、上記第２内部降圧回路の上記第２回路の出力端子を上記第１内部降圧回路の出力端子と共通に接続することにより、相対的に小さなサイズの出力ＭＯＳＦＥＴを用いつつ、必要な電流供給能力を得ることができるという効果が得られる。
【０１１０】
（７） 上記第２電源版として動作させるとき、上記第２内部降圧回路の上記第２回路の出力ＭＯＳＦＥＴのゲートに供給される入力信号を上記第１内部降圧回路の上記第２回路の出力ＭＯＳＦＥＴのゲートに供給される入力信号に切り換え、その出力端子を上記第１内部降圧回路の上記第２回路の出力ＭＯＳＦＥＴの出力端子と共通に接続することにより、駆動回路での電流増加を抑えつつ、相対的に小さなサイズの出力ＭＯＳＦＥＴを用いつつ、必要な電流供給能力を得ることができるという効果が得られる。
【０１１１】
（８） 上記第１内部降圧回路に設けられる第２回路と第２内部降圧回路に設けられる第２回路とを、半導体基板上において平行に電源供給線、接地線及び基準電圧供給線及び動作制御信号線を延長させ、その延長方向に対して並んで互いに隣接して配置することにより、上記第１電源版と第２電源版とに対応した配線切り換えを簡単に行えることができるという効果が得られる。
【０１１２】
（９） 上記メモリアレイ部を、半導体基板上において複数個に分割して配置し、第１内部降圧回路は、１つの第１回路と、上記分割されたメモリアレイに対応してそれに隣接して設けられた複数個の第２回路とで構成し、上記複数個の第２回路は、選択状態にされるメモリアレイに対応したものを上記動作制御信号により選択的に動作させることにより、電源線での電圧ロスを最小に抑えることができるという効果が得られる。
【０１１３】
（１０） 上記第１電源版は外部電圧を３．３Ｖとし、第２電源版は外部電圧を２．５Ｖとし、上記第１内部電圧は２．０Ｖであり、上記第２内部電圧と上記第２電源版の外部電圧とは２．５Ｖとすることにより、現存する半導体記憶装置と将来の素子の微細化に則した半導体記憶装置とに則した電圧設定に対応させることができるという効果が得られる。
【０１１４】
（１１） 上記メモリアレイ部として、複数のワード線と複数の相補ビット線対と、上記ワード線と上記相補ビット線の一方との間に設けられ、ゲートが上記ワード線に接続され、一方のソース，ドレインが対応する上記一方の相補ビット線に接続されたアドレス選択ＭＯＳＦＥＴ及び上記アドレス選択ＭＯＳＦＥＴの他方のソース，ドレインが一方の電極に接続され、他方の電極に所定の電圧が印加されてなる記憶キャパシタからなるダイナミック型メモリセルを用い、上記交差接続されたゲートとドレインが上記複数の相補ビット線対にそれぞれ接続され、電源電圧側の増幅部を構成する複数対のＰチャンネル型ＭＯＳＦＥＴ及び上記交差接続されたゲートとドレインが上記複数の相補ビット線対にそれぞれ接続され、接地電位側の増幅部を構成する複数対のＮチャンネル型ＭＯＳＦＥＴとからなるセンスアンプと、上記センスアンプのＰチャンネル型ＭＯＳＦＥＴのソースが共通化されてなる第１共通ソース線と、上記センスアンプのＮチャンネル型ＭＯＳＦＥＴのソースが共通化されてなる第２共通ソース線と、ゲートに増幅動作開始時に一定期間だけ発生されられるオーバードライブ用センスアンプ活性化信号が印加されて上記第１共通ソース線に上記１内部電圧により高くされた電圧を供給する第１パワーＭＯＳＦＥＴと、ゲートにセンスアンプ活性化信号が供給され、ドレイン又はソースに上記第１内部降圧電圧発生回路で形成された第１内部電圧が供給され、ソース又はドレインから上記第１共通ソース線に供給する動作電圧を出力させる第２パワーＭＯＳＦＥＴと、ゲートにセンスアンプ活性化信号が供給され、ソースに回路の接地電位が供給され、ドレインから上記第２コモンソース線に供給する接地電位を出力させるＮチャンネル型の第３パワーＭＯＳＦＥＴとを備えてなるものとすることにより、高集積化と高速化を実現しつつ、共通の内部回路を用いた動作電源範囲を低い方に拡大させることのできるという効果が得られる。
【０１１５】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。図１４の基準電圧発生回路１は、ＭＯＳＦＥＴのしきい値電圧差を利用した基準電圧発生回路を用いるもの、電圧発生回路もそれに対応して種々の実施形態を採ることができる。例えば、前記のように１．２Ｖの基準電圧Ｖｒｅｆを形成したときには、１．０Ｖの定電圧ＶＬＤＬを形成するとき、それを抵抗分圧回路で分圧して形成するものであってもよい。
【０１１６】
この発明が適用されるダイナミック型ＲＡＭを構成するサブアレイの構成、または半導体チップに搭載される複数のメモリアレイの配置は、その記憶容量等に応じて種々の実施形態を採ることができる。また、サブワードドライバの構成は、種々の実施形態を採ることができる。入出力インターフェイスの部分は、クロック信号に同期して動作を行うようにされたシンクロナスダイナミック型ＲＡＭとしてもよい。この発明は、前記ダイナミック型ＲＡＭの他に、スタティック型ＲＡＭやＲＯＭ（リード・オンリー・メモリ）等の各種半導体記憶装置に広く利用することができる。
【０１１７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、入力回路及び周辺回路と、マトリックス配置されたメモリセルを含むメモリアレイ部と、出力回路とを備えた半導体記憶装置に、外部端子から供給された電源電圧を降圧して第１内部電圧を形成する第１内部降圧回路と、上記外部端子から供給された電源電圧を降圧し、かつ上記第１内部電圧より絶対値的に大きな電圧値にされた第２内部電圧を形成する第２内部降圧回路とを設け、上記外部端子から供給された電源電圧を上記第２内部電圧より絶対値的に大きな電圧値にされた第１電源版とするとき、上記メモリアレイ部には上記第１内部降圧回路で形成された第１内部電圧を供給し、上記入力回路及び周辺回路には上記第２内部降圧回路で形成された第２内部電圧を供給し、上記出力回路には上記電源電圧を供給し、上記外部端子から供給された電源電圧を上記第２内部電圧と等しい電圧値に設定された第２電源版とするとき、上記メモリアレイ部には、上記第１内部降圧回路で形成された第１内部電圧を供給し、上記第２内部降圧回路の出力が上記入力回路及び周辺回路から切り離されるとともに、かかる入力回路及び周辺回路と出力回路には上記電源電圧を供給することにより、共通の内部回路を用いつつ動作電源範囲を低い方に拡大させることができる。
【図面の簡単な説明】
【図１】この発明に係る半導体記憶装置の一実施例を示す概略構成図である。
【図２】この発明に係るダイナミック型ＲＡＭに設けられる内部電圧発生回路の一実施例を示す電圧特性図である。
【図３】この発明に係る内部降圧回路の一実施例を示すブロック図である。
【図４】図３の電圧駆動回路の一実施例を示す回路図である。
【図５】この発明に係る半導体記憶装置の電圧駆動回路の一実施例を示す回路図である。
【図６】この発明に係る半導体記憶装置の電圧駆動回路の他の一実施例を示す回路図である。
【図７】この発明に係る電圧駆動回路の一実施例を示すレイアウト図である。
【図８】この発明に係る半導体記憶装置の一実施例を示す全体のメモリチップの構成図である。
【図９】この発明が適用されるダイナミック型ＲＡＭの一実施例を示すレイアウト図である。
【図１０】図９のダイナミック型ＲＡＭを説明するための概略レイアウト図である。
【図１１】図９のダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例を示す概略レイアウト図である。
【図１２】図９のダイナミック型ＲＡＭのセンスアンプ部とその周辺回路の一実施例を示す要部回路図である。
【図１３】図９のダイナミック型ＲＡＭの周辺回路部分の一実施例を示す概略ブロック図である。
【図１４】図３の基準電圧発生回路１と電圧発生回路２（３）の一実施例を示す回路図である。
【符号の説明】
ＩＮＰＵＴ…入力回路、ＰＥＲＩ…周辺回路、ＡＲＲＡＹ…メモリアレイ部、ＯＵＴＰＵＴ…出力回路、
１…基準電圧発生回路、２，３…電圧発生回路、４〜７…電圧駆動回路（ドライバ）、
ＳＷ１〜ＳＷ４…スイッチ、Ｑ１〜Ｑ１６…ＭＯＳＦＥＴ、Ｒ１〜Ｒ４…抵抗、
１０…メモリチップ、１１…メインロウデコーダ領域、１２…メインワードドライバ領域、１３…カラムデコーダ領域、１４…周辺回路、ポンディングパッド領域、１５…メセリセルアレイ（サブアレイ）、１６…センスアンプ領域、１７…サブワードドライバ領域、１８…交差領域（クロスエリア）、１９…内部電圧発生回路、
ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＭＷＤ…メインワードドライバ、ＡＣＴＲＬ…メモリアレイ制御回路、ＭＷＬ０〜ＭＷＬｎ…メインワード線、ＳＷＬ，ＳＷＬ０…サブワード線、ＹＳ…カラム選択線、ＳＢＡＲＹ…サブアレイ、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出力回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラムアドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦＣ…リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、ＸＩＢ…デコーダ回路、
Ｔ１，Ｔ２…トランジスタ、ＱＮ１〜ＱＮ１１…Ｎチャンネル型ＭＯＳＦＥＴ、ＱＰ１〜ＱＰ１２…Ｐチャンネル型ＭＯＳＦＥＴ、Ｃ…キャパシタ。
Claims (7)
- 入力回路及び周辺回路と、
マトリックス配置されたメモリセルを含むメモリアレイ部と、
出力回路と、
外部端子から供給された電源電圧を降圧して第１内部電圧を形成する第１内部降圧回路と、外部端子から供給された電源電圧を降圧し、かつ上記第１内部電圧より絶対値的に大きな電圧値にされた第２内部電圧を形成する第２内部降圧回路とを具備する内部電圧発生回路とを備え、
上記外部端子から供給された第１の電源電圧の絶対値が上記第２内部電圧の絶対値より大きな電圧値にされたとき、上記第１の電源電圧を第１電源版として動作させるときには、
上記メモリアレイ部には、上記第１内部降圧回路で形成された第１内部電圧を供給し、
上記入力回路及び周辺回路には、上記第２内部降圧回路で形成された第２内部電圧を供給し、
上記出力回路には、上記第１の電源電圧を供給し、
上記外部端子から供給された第２の電源電圧が上記第１の電源電圧の絶対値よりも小さい電圧値にされたとき、上記第２の電源電圧を第２電源版として動作させるときには、
上記メモリアレイ部には、上記第１内部降圧回路で形成された第１内部電圧を供給し、
上記第２内部降圧回路の出力を上記入力回路及び周辺回路から切り離すととともに、かかる入力回路及び周辺回路と出力回路には、上記第２の電源電圧を供給するようにし、
上記第２内部降圧回路に供給される基準電圧が、上記第１内部降圧回路に供給される基準電圧に切り換えられるともに、上記第２内部降圧回路の出力端子を上記第１内部降圧回路の出力端子と共通に接続して上記メモリアレイ部の内部降圧回路を構成することを特徴とする半導体記憶装置。 - 入力回路及び周辺回路と、
マトリックス配置されたメモリセルを含むメモリアレイ部と、
出力回路と、
外部端子から供給された電源電圧を降圧して第１内部電圧を形成する第１内部降圧回路と、外部端子から供給された電源電圧を降圧し、かつ上記第１内部電圧より絶対値的に大きな電圧値にされた第２内部電圧を形成する第２内部降圧回路とを具備する内部電圧発生回路とを備え、
上記外部端子から供給された第１の電源電圧の絶対値が上記第２内部電圧の絶対値より大きな電圧値にされたとき、上記第１の電源電圧を第１電源版として動作させるときには、
上記メモリアレイ部には、上記第１内部降圧回路で形成された第１内部電圧を供給し、
上記入力回路及び周辺回路には、上記第２内部降圧回路で形成された第２内部電圧を供給し、
上記出力回路には、上記第１の電源電圧を供給し、
上記外部端子から供給された第２の電源電圧が上記第１の電源電圧の絶対値よりも小さい電圧値にされたとき、上記第２の電源電圧を第２電源版として動作させるときには、
上記メモリアレイ部には、上記第１内部降圧回路で形成された第１内部電圧を供給し、
上記第２内部降圧回路の出力を上記入力回路及び周辺回路から切り離すととともに、かかる入力回路及び周辺回路と出力回路には、上記第２の電源電圧を供給するようにし、
上記第２内部降圧回路の出力ＭＯＳＦＥＴのゲートに供給される入力信号が上記第１内部降圧回路の出力ＭＯＳＦＥＴのゲートに供給される入力信号に切り換えられるとともに、
上記第２内部降圧回路の出力ＭＯＳＦＥＴの出力端子を上記第１内部降圧回路の出力ＭＯＳＦＥＴの出力端子と共通に接続して上記メモリアレイ部の内部降圧回路を構成することを特徴とする半導体記憶装置。 - 上記第１内部降圧回路と第２内部降圧回路のそれぞれは、
第１導電型の差動ＭＯＳＦＥＴと、上記差動ＭＯＳＦＥＴの共通化されたソースに設けられ動作電流を供給する第１の電流源と、上記差動ＭＯＳＦＥＴのドレインに設けられてアクティブ負荷回路を構成する電流ミラー形態にされた第２導電型のＭＯＳＦＥＴからなる第１差動回路と、
上記第１差動回路の出力信号がゲートに供給された第２導電型の出力ＭＯＳＦＥＴと、上記出力ＭＯＳＦＥＴのドレインに設けられ、負荷回路を構成する抵抗素子とを備え、
上記第１差動回路の一方の入力に上記第１内部電圧に対応された基準電圧を供給し、上記出力ＭＯＳＦＥＴのドレインから上記第１内部電圧にされた出力電圧を得るように上記第１差動回路の他方の入力に上記負荷回路で形成した負帰還電圧を供給する第１回路と、
第１導電型の差動ＭＯＳＦＥＴと、上記差動ＭＯＳＦＥＴの共通化されたソースに設けられて内部回路の動作時に動作電流を流すようにされた第２の電流源と、上記差動ＭＯＳＦＥＴのそれぞれのドレインに設けられたダイオード形態の第２導電型の第１、第２ＭＯＳＦＥＴとからなる第２差動回路と、
上記第１ＭＯＳＦＥＴと電流ミラー形態にされた第２導電型の第３ＭＯＳＦＥＴ及び上記第２ＭＯＳＦＥＴと電流ミラー形態にされた第２導電型の第４ＭＯＳＦＥＴと、上記第３と第４ＭＯＳＦＥＴのドレインに設けられて、アクティブ負荷回路を構成する電流ミラー形態にされた第１導電型のＭＯＳＦＥＴからなる出力駆動回路と、
上記出力駆動回路の出力信号がゲートに供給された第２導電型の出力ＭＯＳＦＥＴと、上記出力ＭＯＳＦＥＴのドレインに設けられ、負荷回路を構成する抵抗素子とを備え、
上記第２差動回路の一方の入力に上記第１内部電圧に対応された基準電圧を供給し、上記出力ＭＯＳＦＥＴのドレインから上記第１内部電圧にされた出力電圧を得るように上記第２差動回路の他方の入力に上記負荷回路で形成した負帰還電圧を供給する第２回路とからなることを特徴とする請求項１又は請求項２の半導体記憶装置。 - 上記第１回路は、半導体記憶装置が内部回路がスタンバイ時の上記入力回路と周辺回路及びメモリアレイ部にそれぞれ流れる電流に対応した電流を供給するよう設定され、
上記第２回路は、半導体記憶装置が内部回路の動作を行うとき時の上記入力回路と周辺回路及びメモリアレイ部にそれぞれ流れる電流に対応した電流を供給するよう設定されるものであることを特徴とする請求項３の半導体記憶装置。 - 上記第２電源版として動作させるとき、上記第２内部降圧回路の上記第２回路に供給される基準電圧は、上記第１内部降圧回路に供給される基準電圧に切り換えられるともに、
上記第２内部降圧回路の上記第２回路の出力端子は上記第１内部降圧回路の出力端子と共通に接続されるものであることを特徴とする請求項３又は請求項４の半導体記憶装置。 - 上記第２電源版として動作させるとき、上記第２内部降圧回路の上記第２回路の出力ＭＯＳＦＥＴのゲートに供給される入力信号を上記第１内部降圧回路の上記第２回路の出力ＭＯＳＦＥＴのゲートに供給される入力信号に切り換えられるともに、
上記第２内部降圧回路の上記第２回路の出力端子を上記第１内部降圧回路の上記第２回路の出力ＭＯＳＦＥＴの出力端子と共通に接続して上記メモリアレイ部の内部降圧回路を構成することを特徴とする請求項３又は請求項４の半導体記憶装置。 - 上記内部電圧発生回路は、
バーンインを行うための電源電圧を基準とした第１の基準電圧と、上記メモリアレイ部を駆動するための接地電位を基準とした第２の基準電圧を入力され、
上記半導体記憶装置は、上記第１の基準電圧と上記第２の基準電圧の切り換えのために上記電源電圧を検出する電圧比較回路をさらに有する請求項１記載乃至請求項６のいずれかに記載の半導体記憶装置。
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