JPH1186554A - ダイナミック型ｒａｍ - Google Patents

Abstract

(57)【要約】 【課題】 必要なリフレッシュ周期を確保しつつ、高集
積化を実現したダイナミック型ＲＡＭを提供する。 【解決手段】 複数のワード線と複数の相補ビット線の
一方との間に設けられ、ゲートが上記ワード線に接続さ
れ、一方のソース，ドレインが対応する上記一方の相補
ビット線に接続されたアドレス選択ＭＯＳＦＥＴ及び上
記アドレス選択ＭＯＳＦＥＴの他方のソース，ドレイン
が蓄積ノードとされる一方の電極に接続され、他方の電
極が共通化されてプレート電圧が印加されてなる記憶キ
ャパシタからなるダイナミック型メモリセルを備えてな
るダイナミック型ＲＡＭにおいて、上記プレート電圧と
上記相補ビット線対のプリチャージ電圧を、上記キャパ
シタの蓄積ノードにハイレベルを書き込んだときにおけ
る規格のリフレッシュ周期を超える時間経過によって変
化した残り電圧分と、上記蓄積ノードにロウレベルを書
き込んだときにおける上記と同じ時間経過により変化し
た残り電圧分とがほぼ等しくなるよう上記ハイレベルと
ロウレベルの中間電位に対して低電位側に偏倚させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ダイナミック型
ＲＡＭ（ランダム・アクセス・メモリ）に関し、例えば
約２５６Ｍビット以上のような大記憶容量化を図ったも
のに利用して有効な技術に関するものである。

【０００２】

【従来の技術】６４Ｍビットや２５６Ｍビットのような
大記憶容量化に図ったダイナミック型ＲＡＭに関して
は、日経マグロウヒル社１９９５年７月３１日発行「日
経エレクトロニクス」No.641、pp.99-214 がある。

【０００３】

【発明が解決しようとする課題】ダイナミック型ＲＡＭ
では、記憶容量に対応してリフレッシュ周期が規格化さ
れている。例えば４Ｍビットでは１６ｍｓｅｃ（ミリ
秒）、１６Ｍビットでは３２ｍｓｅｃ、６４Ｍビットで
は６４ｍｓｅｃ、２５６Ｍビットでは１２８ｍｓｅｃ、
１Ｇビットでは２５６ｍｓｅｃとなっている。このよう
に記憶容量の増大により、言い換えるならば、Ｘ系のア
ドレスの２倍づつ増加することに対応して、リフレッシ
ュ周期も２倍づつ増加する。上記６４Ｍビットまでは、
メモリセルのリフレッシュ周期の実力は、上記のような
リフレッシュ周期の規格を上回っており格別問題になる
ことはなかった。

【０００４】しかしながら、上記２５６Ｍビットに対応
して上記１２８ｍｓｅｃを実現しなければならないが、
微細素子でのアドレス選択ＭＯＳＦＥＴのオン／オフ動
作を確保する必要から基板濃度を高くしなければならな
いことが予測される。このように基板濃度を高くする
と、キャパシタの蓄積ノードが接続されたＭＯＳＦＥＴ
のソース，ドレイン拡散層と上記基板との間での電界強
度が大きくなりそれに対応して接合リーク電流が増大す
ることとなり、上記リフレッシュ周期を満足出来なくな
る可能性が高くなるこが判明した。上記６４Ｍビット以
下の記憶容量を持つものでも、高集積化のために上記２
５６Ｍビットと同等の素子の微細化を図ったダイナミッ
ク型ＲＡＭにおいても同様な問題が生じる。

【０００５】この発明の目的は、必要なリフレッシュ周
期を確保しつつ、高集積化を実現したダイナミック型Ｒ
ＡＭを提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数のワード線と複数の相
補ビット線の一方との間に設けられ、ゲートが上記ワー
ド線に接続され、一方のソース，ドレインが対応する上
記一方の相補ビット線に接続されたアドレス選択ＭＯＳ
ＦＥＴ及び上記アドレス選択ＭＯＳＦＥＴの他方のソー
ス，ドレインが蓄積ノードとされる一方の電極に接続さ
れ、他方の電極が共通化されてプレート電圧が印加され
てなる記憶キャパシタからなるダイナミック型メモリセ
ルを備えてなるダイナミック型ＲＡＭにおいて、上記プ
レート電圧と上記相補ビット線対のプリチャージ電圧
を、上記キャパシタの蓄積ノードにハイレベルを書き込
んだときにおける規格のリフレッシュ周期を超えた時間
経過によって変化した残り電圧分と、上記蓄積ノードに
ロウレベルを書き込んだときにおける上記と同じ時間経
過により変化した残り電圧分とがほぼ等しくなるよう上
記ハイレベルとロウレベルの中間電位に対して低電位側
に偏倚させる。

【０００７】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭの一実施例の概略レイアウト図が
示されている。同図においては、ダイナミック型ＲＡＭ
を構成する各回路ブロックのうち、この発明に関連する
部分が判るように示されており、それが公知の半導体集
積回路の製造技術により、単結晶シリコンのような１個
の半導体基板上において形成される。

【０００８】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に２個ずつのメモリアレイ
が分けられて、中央部分１４にアドレス入力回路、デー
タ入出力回路及びボンディングパッド列からなる入出力
インターフェイス回路等が設けられる。これら中央部分
１４の両側のメモリアレイに接する部分には、カラムデ
コーダ領域１３が配置される。

【０００９】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域１１が設けられる。この
メインロウデコーダの上下には、メインワードドライバ
領域１２が形成されて、上記上下に分けられたメモリア
レイのメインワード線をそれぞれが駆動するようにされ
る。上記半導体チップの長手方向を２分する中央部分に
は内部電圧発生回路９が設けられる。この内部電圧発生
回路９は、内部動作電圧、記憶キャパシタに供給される
プレート電圧、相補ビット線対のプリチャージ電圧及び
基板電圧発生回路等含むものである。

【００１０】上記メモリセルアレイ（サブアレイ）１５
は、その拡大図に示すように、メモリセルアレイ１５を
挟んでセンスアンプ領域１６、サブワードドライバ領域
１７に囲まれて形成されるものである。上記センスアン
プアンプ領域と、上記サブワードドライバ領域の交差部
は、交差領域（クロスエリア）１８とされる。上記セン
スアンプ領域１６に設けられるセンスアンプは、シェア
ードセンス方式により構成され、メモリセルアレイの両
端に配置されるセンスアンプを除いて、センスアンプを
中心にして左右に相補ビット線が設けられ、左右いずれ
かのメモリセルアレイの相補ビット線に選択的に接続さ
れる。

【００１１】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
メインロウデコーダ領域１１とメインワードドライバ１
２が配置される。このメインロウデコーダ領域１１は、
それを中心にして上下に振り分けられた２個のメモリア
レイに対応して共通に設けられる。メインワードドライ
バ１１は、上記１つのメモリアレイを貫通するように延
長されるメインワード線の選択信号を形成する。また、
上記メインワードドライバ１１にサブワード選択用のド
ライバも設けれら、後述するように上記メインワード線
と平行に延長されてサブワード選択線の選択信号を形成
する。

【００１２】拡大図として示された１つのメモリセルア
レイ（サブアレイ）１５は、図示しないがサブワード線
が２５６本と、それと直交する相補ビット線（又はデー
タ線）が２５６対とされる。上記１つのメモリアレイに
おいて、上記メモリセルアレイ（サブアレイ）１５がワ
ードビット線方向に１６個設けられるから、全体として
の上記サブワード線は約４Ｋ分設けられ、ワード線方向
に８個設けられるから、相補ビット線は全体として約２
Ｋ分設けられる。このようなメモリアレイが全体で８個
設けられるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビッ
トのような大記憶容量を持つようにされる。

【００１３】上記１つのメモリアレイは、メインワード
線方向に対して８個に分割される。かかる分割されたメ
モリセルアレイ１５毎にサブワードドライバ（サブワー
ド線駆動回路）１７が設けられる。サブワードドライバ
１７は、メインワード線に対して１／８の長さに分割さ
れ、それと平行に延長されるサブワード線の選択信号を
形成する。この実施例では、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、相補ビット線方向に４本か
らなるサブワード線を配置させる。このようにメインワ
ード線方向には８本に分割され、及び相補ビット線方向
に対して４本ずつが割り当てられたサブワード線の中か
ら１本のサブワード線を選択するために、サブワード選
択ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される４
本のサブワード選択線の中から１つを選択する選択信号
を形成する。

【００１４】上記１つのメモリアレイに着目すると、１
つのメインワード線に割り当てられる８個のメモリセル
アレイのうち選択すべきメモリセルが含まれる１つのメ
モリセルアレイに対応したサブワードドライバにおい
て、１本のサブワード選択線が選択される結果、１本の
メインワード線に属する８×４＝３２本のサブワード線
の中から１つのサブワード線が選択される。上記のよう
にメインワード線方向に２Ｋ（２０４８）のメモリセル
が設けられるので、１つのサブワード線には、２０４８
／８＝２５６個のメモリセルが接続されることとなる。
なお、特に制限されないが、リフレッシュ動作（例えば
セルフリフレッシュモード）においては、１本のメイン
ワード線に対応する８本のサブワード線が選択状態とさ
れる。

【００１５】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても１６分割される。つまり、
太い黒線で示されたセンスアンプ１６により 相補ビッ
ト線が１６分割に分割される。特に制限されないが、セ
ンスアンプ１６は、シェアードセンス方式により構成さ
れ、メモリアレイの両端に配置されるセンスアンプ１６
を除いて、センスアンプ１６を中心にして左右に相補ビ
ット線が設けられ、左右いずれかの相補ビット線に選択
的に接続される。

【００１６】図２には、この発明に係るダイナミック型
ＲＡＭを説明するための概略レイアウト図が示されてい
る。同図には、メモリチップ全体の概略レイアウトと、
８分割された１つのメモリアレイのレイアウトが示され
ている。同図は、図１の実施例を別の観点から図示した
ものである。つまり、図１と同様にメモリチップは、長
手方向（ワード線方向）対して左右と上下にそれぞれ２
個ずつのメモリアレイ（Array)が４分割され、その長方
向における中央部分には複数らなるボンディングパッド
及び周辺回路（Bonding Pad & peripheral Circuit) が
設けられる。

【００１７】上記２個ずつのメモリアレイは、それぞれ
が約８Ｍビットの記憶容量を持つようにされるものであ
り、そのうちの一方が拡大して示されているように、ワ
ード線方向に８分割され、ビット線方向に１６分割され
たサブアレイが設けられる。上記サブアレイのビット線
方向の両側には、上記ビット線方向に対してセンスアン
プ（Sence Amplifier)が配置される。上記サブアレイの
ワード線方向の両側には、サブワードドライバ（Sub-Wo
rd Driver)が配置される。

【００１８】上記１つのアレイには、全体で４０９６本
のワード線と２０４８対の相補ビット線が設けられる。
これにより、全体で約８Ｍビットの記憶容量を持つよう
にされる。上記のように４０９６本のワード線が１６個
のサブアレイに分割して配置されるので、１つのサブア
レイには２５６本のワード線（サブワード線）が設けら
れる。また、上記のように２０４８対の相補ビット線が
８個のサブアレイに分割して配置されるので、１つのサ
ブアレイには２５６対の相補ビット線が設けられる。

【００１９】上記２つのアレイの中央部には、メインロ
ウデコーダが設けられる。つまり、同図に示されたアレ
イの左側には、その右側に設けられるアレイと共通に設
けられる前記メインロウデコーダに対応して、アレイコ
ントロール（Array control)回路及びメインワードドラ
イバ(Main Word driver)が設けられる。上記アレイコン
トロール回路には、第１のサブワード選択線を駆動する
ドライバが設けられる。上記アレイには、上記８分割さ
れたサブアレイを貫通するように延長されるメインワー
ド線が配置される。上記メインワードドライバは、上記
メインワード線を駆動する。上記メインワード線と同様
に第１のサブワード選択線も上記８分割されたサブアレ
イを貫通するように延長される。上記アレイの上部に
は、Ｙデコーダ（YDecoder) 及びＹ選択線ドライバ（YS
driver) が設けられる。

【００２０】図３には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。同図には、図２に示
されたメモリアレイの中の斜線を付した位置に配置され
た４つのサブアレイＳＢＡＲＹが代表として例示的に示
されている。同図においては、サブアレイＳＢＡＲＹが
形成される領域には斜線を付すことによって、その周辺
に設けられサブワードドライバ領域、センスアンプ領域
及びクロスエリアとを区別するものである。

【００２１】サブアレイＳＢＡＲＹは、次のような４種
類に分けられる。つまり、ワード線の延長方向を水平方
向とすると、右下に配置される第１のサブアレイＳＢＡ
ＲＹは、サブワード線ＳＷＬが２５６本配置され、相補
ビット線対は２５６対から構成される。それ故、上記２
５６本のサブワード線ＳＷＬに対応した２５６個のサブ
ワードドライバＳＷＤは、かかるサブアレイの左右に１
２８個ずつに分割して配置される。上記２５６対の相補
ビット線ＢＬに対応して設けられる２５６個のセンスア
ンプＳＡは、前記のようなシェアードセンスアンプ方式
とされ、かかるサブアレイの上下に１２８個ずつに分割
して配置される。

【００２２】上記のように右上配置される第２のサブア
レイＳＢＡＲＹは、正規のサブワード線ＳＷＬが２５６
本に加えて、８本の予備ワード線が設けられる。それ
故、上記２５６＋８本のサブワード線ＳＷＬに対応した
２６４個のサブワードドライバＳＷＤは、かかるサブア
レイの左右に１３２個ずつに分割して配置される。上記
のように右下のサブアレイが２５６対の相補ビット線Ｂ
Ｌからなり、上記同様に１２８個のセンスアンプが上下
に配置される。上記右側の上下に配置されるサブアレイ
ＳＢＡＲＹに形成される１２８対の相補ビット線は、そ
れに挟まれたセンスアンプＳＡに対してシェアードスイ
ッチＭＯＳＦＥＴを介して共通に接続される。

【００２３】上記のように左下配置される第３のサブア
レイＳＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同
様にサブワード線ＳＷＬが２５６本により構成される。
上記同様に１２８個のサブワードドライバが分割して配
置される。上記下側左右に配置されたサブアレイＳＢＡ
ＲＹの１２８本のサブワード線ＳＷＬは、それに挟まれ
た領域に形成された１２８個のサブワードドライバＳＷ
Ｄに対して共通に接続される。上記のように左下配置さ
れるサブアレイＳＢＡＲＹは、２５６対からなる正規の
相補ビット線ＢＬに加えて、４対の予備ビット線４ＲＥ
Ｄが設けられる。それ故、上記２６０対からなる相補ビ
ット線ＢＬに対応した２６０個のセンスアンプＳＡは、
かかるサブアレイの上下に１３０個ずつに分割して配置
される。

【００２４】上記のように左上配置される第４のサブア
レイＳＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同
様に正規のサブワード線ＳＷＬが２５６本に予備サブワ
ード線Ｒが８本設けられ、下隣接のサブアレイと同様に
正規の相補ビット線対の２５６対にに加えて、予備のビ
ット線が４対設けられるので、サブワードドライバは、
左右に１３２個ずつ分割して配置され、センスアンプＳ
Ａは１３０ずつが上下に分割して配置される。

【００２５】メインワード線ＭＷＬは、その１つが代表
として例示的に示されているように延長される。また、
カラム選択線ＹＳは、その１つが代表とて例示的に示さ
れるように同図の縦方向に延長される。上記メインワー
ド線ＭＷＬと平行にサブワード線ＳＷＬが配置され、上
記カラム選択線ＹＳと平行に相補ビット線ＢＬ（図示ぜ
す）が配置されるものである。この実施例では、特に制
限されないが、上記４つのサブアレイを基本単位とし
て、図２のように８Ｍビット分のメモリアレイでは、ビ
ット線方向には８組のサブアレイが形成され、ワード線
方向には４組のサブアレイが構成される。１組のサブア
レイが４個で構成されるから、上記８Ｍビットのメモリ
アレイでは、８×４×４＝１２８個のサブアレイが設け
られる。上記８Ｍビットのメモリアレイがチップ全体で
は８個設けられるから、メモリチップ全体では１２８×
８＝１０２４個ものサブアレイが形成されるものであ
る。

【００２６】上記４個からなるサブアレイに対して、８
本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワ
ード線ＭＷＬと同様に４組（８個）のサブアレイを貫通
するように延長される。そして、サブワード選択線ＦＸ
０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂか
らなる４本とが上下のサブアレイ上に分けて延長させる
ようにする。このように２つのサブアレイに対して１組
のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、か
つ、それらをサブアレイ上を延長させるようにする理由
は、メモリチップサイズの小型化を図るためである。

【００２７】各サブアレイに対して上記８本のサブワー
ド選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しかもそれを
センスアンプエリア上に配線チャンネルに形成した場
合、図２のメモリアレイのように１６個ものサブアレイ
が上下のメモリアレイにおいて合計３２個も配置される
ために、８×３２＝２５６本分もの配線チャンネルが必
要になるものである。これに対して、上記の実施例で
は、配線そのものが、２つのサブアレイに対して上記８
本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、
しかも、それをサブアレイ上を通過するように配置させ
ることにより、格別な配線チャンネルを設けることなく
形成することができる。

【００２８】そもそも、サブアレイ上には、８本のサブ
ワード線に対して１本のメインワード線が設けられるも
のであり、その８本の中の１本のサブワード線を選択す
るためにサブワード選択線が必要になるものである。メ
モリセルのピッチに合わせて形成されるサブワード線の
８本分に１本の割り合いでメインワード線が形成される
ものであるために、メインワード線の配線ピッチは緩や
かになっている。したがって、メインワード線と同じ配
線層を利用して、上記サブワード選択線をメインワード
線の間に形成することは比較的容易にできるものであ
る。

【００２９】この実施例のサブワードドライバは、後述
するように上記サブワード選択線ＦＸ０Ｂ等を通して供
給される選択信号と、それを反転させた選択信号とを用
いて１つのサブワード線ＳＷＬを選択する構成を採る。
そして、サブワードドライバは、それを中心として左右
に配置されるサブアレイのサブワード線ＳＷＬを同時に
選択するような構成を採るものである。そのため、上記
のように２つのサブアレイに対しては、１２８×２＝２
５６個ものサブワードドライバに対して、上記４本のサ
ブワード選択線を割り振って供給する。つまり、サブワ
ード選択線ＦＸ０Ｂに着目すると、２５６÷４＝６４個
ものサブワードドライバに選択信号を供給する必要があ
る。

【００３０】上記メインワード線ＭＷＬと平行に延長さ
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列される６
４個のサブワードドライバに選択信号を供給する第２の
サブワード線ＦＸ０が設けられる。上記第１のサブワー
ド選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及びサブ
ワード線ＳＷＬと平行に延長されるのに対して上記第２
のサブワード選択線は、それと直交するカラム選択線Ｙ
Ｓ及び相補ビット線ＢＬと平行に延長される。上記８本
の第１のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂに対し
て、上記第２のサブワード選択線ＦＸ０〜ＦＸ７は、偶
数ＦＸ０，２，４，６と、奇数ＦＸ１，３，５，７とに
分割されてサブアレイＳＢＡＲＹの左右に設けられたサ
ブワードドライバＳＷＤに振り分けられて配置される。

【００３１】上記サブワード選択線駆動回路ＦＸＤは、
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアに設けられた上側に配置されたサブワ
ード選択線駆動回路が上記第１のサブワード選択線ＦＸ
６Ｂに対応される。

【００３２】中央上部のクロスエリアでは、下側に配置
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアに設けられた上側に配
置されたサブワード選択線駆動回路が上記第１のサブワ
ード選択線ＦＸ７Ｂに対応される。そして、右上部のク
ロスエリアでは、下側に配置されたサブワード選択線駆
動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応さ
れ、右中間部のクロスエリアに設けられた２つのサブワ
ード選択線駆動回路ＦＸＤが、第１のサブワード選択線
ＦＸ２Ｂと、ＦＸ４Ｂに対応され、右下部のクロスエリ
アに設けられた上側に配置されたサブワード選択線駆動
回路が上記第１のサブワード選択線ＦＸ６Ｂに対応され
る。このようにメモリアレイの端部に設けられたサブワ
ードドライバは、その右側にはサブアレイが存在しない
から、左側だけのサブワード線ＳＷＬを駆動する。

【００３３】この実施例のようにサブアレイ上のメイン
ワード線のピッチの間にサブワード選択線を配置する構
成では、格別な配線チャンネルが不要にできるから、１
つのサブアレイに８本のサブワード選択線を配置するよ
うにしてもメモリチップがお大きくなることはない。し
かしながら、上記のようなサブワード選択線駆動回路Ｆ
ＸＤを形成するために領域が増大し、高集積化を妨げる
こととなる。つまり、上記クロスエリアには、同図にお
いて点線で示したようなメイン入出力線ＭＩＯやサブ入
出力線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳ
Ｗや、センスアンプを駆動するパワーＭＯＳＦＥＴ、シ
ェアードスイッチＭＯＳＦＥＴを駆動するための駆動回
路、プリチャージＭＯＳＦＥＴを駆動する駆動回路等の
周辺回路が形成されるために面積的な余裕が無いからで
ある。

【００３４】サブワードドライバにおいては、上記第２
のサブワード選択線ＦＸ０〜６等には、それと平行に第
１サブワード選択線ＦＸ０Ｂ〜６Ｂに対応した選択信号
を通す配線が設けられるものであるが、その負荷が後述
するように小さいので、上記第２のサブワード選択線Ｆ
Ｘ０〜６のように格別なドライバＦＸＤを設けることな
く、上記第１サブワード選択線ＦＸ０Ｂ〜６Ｂと直接接
続される配線によって構成される。ただし、その配線層
は上記第２のサブワード選択線ＦＸ０〜６と同じものが
用いられる。

【００３５】上記クロスエリアのうち、偶数に対応した
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに
配置されたものには、○にＰで示したようにセンスアン
プに対して定電圧化された内部電圧ＶＤＬを供給するＮ
チャンネル型のパワーＭＯＳＦＥＴと、○にＯで示した
ようにセンスアンプに対して後述するようなオーバード
ライブ用のクランプ電圧ＶＤＤＣＬＰを供給するＰチャ
ンネル型のパワーＭＯＳＦＥＴ、及び○にＮで示したよ
うにセンスアンプに対して回路の接地電位ＶＳＳを供給
するためのＮチャンネル型のパワーＭＯＳＦＥＴが設け
られる。

【００３６】上記クロスエリアのうち、奇数に対応した
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ｂに
配置されたものには、○にＢで示したようにビット線の
プリチャージ及びイコライズ用ＭＯＳＦＥＴをオフ状態
にさせるＮチャンネル型の駆動ＭＯＳＦＥＴと、○にＮ
で示したようにセンスアンプに対して回路の接地電位Ｖ
ＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦ
ＥＴが設けられる。このＮチャンネル型のパワーＭＯＳ
ＦＥＴは、センスアンプ列の両側からセンスアンプを構
成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥＴ
のソースに接地電位を供給するもきである。つまり、セ
ンスアンプエリアに設けられる１２８個又は１３０個の
センスアンプに対しては、上記Ａ側のクロスエリアに設
けられたＮチャンネル型のパワーＭＯＳＦＥＴと、上記
Ｂ側のクロスエリアに設けられたＮチャンネル型のパワ
ーＭＯＳＦＥＴの両方により接地電位が供給される。

【００３７】上記のようにサブワード線駆動回路ＳＷＤ
は、それを中心にして両側のサブアレイのサブワード線
を選択する。これに対して、上記選択された２つのサブ
アレイのサブワード線に対応して２つのセンスアンプが
活性化される。つまり、サブワード線を選択状態にする
と、アドレス選択ＭＯＳＦＥＴがオン状態となり、記憶
キャパシタの電荷がビット線電荷と合成されてしまうの
で、センスアンプを活性化させてもとの電荷の状態に戻
すという再書き込み動作を行う必要があるからである。
このため、上記端部のサブアレイに対応したものを除い
て、上記Ｐ、Ｏ及びＮで示されたパワーＭＯＳＦＥＴ
は、それを挟んで両側のセンスアンプを活性化させるた
めに用いられる。

【００３８】これに対して、アレイの端に設けられたサ
ブアレイの右側に設けられたサブワード線駆動回路ＳＷ
Ｄでは、上記サブアレイのサブワード線しか選択しない
から、上記上記Ｐ、Ｏ及びＮで示されたパワーＭＯＳＦ
ＥＴは、上記サブアレイに対応したセンスアンプのみを
活性化するものである。

【００３９】上記センスアンプは、シェアードセンス方
式とされ、それを挟んで両側に配置されるサブアレイの
うち、上記サブワード線が非選択された側の相補ビット
線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状
態にされて切り離されることにより、上記選択されたサ
ブワード線に対応した相補ビット線の読み出し信号を増
幅し、メモリセルの記憶キャパシタをもとの電荷状態に
戻すというリライト動作を行う。

【００４０】図４には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路を形成するウ
ェル領域の一実施例の概略レイアウト図が示されてい
る。同図には、図２に示されたメモリアレイの中の点線
で囲まれたように、上記斜線を付した位置に配置された
４つのサブアレイＳＢＡＲＹを含む８個が代表として例
示的に示されている。

【００４１】同図において、白地の部分はＰ型基板（Ｐ
ＳＵＢ）を表している。このＰ型基板ＰＳＵＢには、回
路の接地電位ＶＳＳが与えられる。上記Ｐ型基板ＰＳＵ
Ｂには、斜線で示したように２種類のＮ型ウェル領域Ｎ
ＷＥＬＬ（ＶＤＬ）とＮＷＥＬＬ（ＶＤＤＣＬＰ）とが
形成される。つまり、センスアンプＳＡを構成するＰチ
ャンネル型の増幅ＭＯＳＦＥＴが形成されるＮ型ウェル
領域と、前記Ａ列のクロスエリアに配置される前記パワ
ースイッチＭＯＳＦＥＴが形成されるＮ型ウェル領域
は、昇圧電圧ＶＰＰを利用して形成されたクランプ電圧
ＶＤＤＣＬＰが供給される。

【００４２】前記Ｂ列のクロスエリアには、サブ入出力
線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳＷを
構成するＰチャンネル型ＭＯＳＦＥＴや、メイン入出力
線に設けられるプリチャージ用とイコライズ用のＰチャ
ンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域が形
成され、降圧して形成された内部電圧ＶＤＬが供給され
る。

【００４３】サブアレイと、サブワード線駆動回路ＳＷ
Ｄが形成される全体には、深い深さに形成されされたＮ
型ウェル領域ＤＷＥＬＬが形成される。この深い深さの
Ｎ型ウェル領域には、ワード線の選択レベルに対応され
た昇圧電圧ＶＰＰが供給される。この深い深さのＮ型ウ
ェル領域ＤＷＥＬＬには、上記サブワード線駆動回路Ｓ
ＷＤを構成するＰチャンネル型ＭＯＳＦＥＴが形成され
るＮ型ウェル領域ＮＷＷＬＬが形成され、上記深い深さ
のＮ型ウェル領域ＤＷＥＬＬと同様に昇圧電圧ＶＰＰが
印加される。

【００４４】上記深い深さのＮ型ウェル領域ＤＷＥＬＬ
には、メモリセルを構成するＮチャンネル型のアドレス
選択ＭＯＳＦＥＴ及びサブワード駆動回路ＳＷＤのＮチ
ャンネル型ＭＯＳＦＥＴを形成するためのＰ型ウェル領
域ＰＷＥＬＬが形成される。これらのＰ型ウェル領域Ｐ
ＷＥＬＬには、負の電圧にされた基板バックバイアス電
圧ＶＢＢが供給される。

【００４５】図２で示された８分割された１つのアレイ
でみると、上記深い深さのＮ型ウェル領域ＤＷＥＬＬ
は、ワード線方向に対応して並べられた８個のサブアレ
イを１つの単位として、全体で１６個がビット線方向に
並べられて形成される。そして、アレイ上を延長される
メインワード線の両端に配置されたサブワードドライバ
（Sub-Word Driver)に対応されたクロスエリアが前記Ａ
列とされ、前記同様にＢ列のように交互に配置される。
それ故、端部を除いて、上記Ａ列とそれの両側に配置さ
れる２つのセンスアンプ（Sence Amplifier)のＰチャン
ネル型ＭＯＳＦＥＴを形成するためのＮ型ウェル領域Ｎ
ＷＥＬＬ（ＶＤＤＣＬＰ）が共通化して設けられる。

【００４６】図５には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部と、その周辺回路の一実施例の
要部回路図が示されている。同図においては、２つのサ
ブアレイに挟まれて配置されたセンスアンプとそれに関
連した回路が例示的に示されている。また、各素子が形
成されるウェル領域が点線で示され、それに与えられる
バイアス電圧も併せて示されている。

【００４７】ダイナミック型メモリセルは、上記１つの
サブアレイに設けられたサブワード線ＳＷＬと、相補ビ
ット線ＢＬ，／ＢＬのうちの一方ＢＬとの間に設けられ
た１つが代表として例示的に示されている。ダイナミッ
ク型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記
憶キャパシタＣｓから構成される。アドレス選択ＭＯＳ
ＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続さ
れ、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに
接続され、ソースに記憶キャパシタＣｓが接続される。
記憶キャパシタＣｓの他方の電極は共通化されてプレー
ト電圧ＶＰＬが与えられる。この実施例では、後述する
ようなリフレッシュ周期を長くするためにプレート電圧
ＶＰＬがビット線のハイレベル／ロウレベルの中間レベ
ルではなく、ロウレベル側に偏倚したレベルにされる。
上記サブワード線ＳＷＬの選択レベルは、上記ビット線
のハイレベル（ＶＤＬ）に対して上記アドレス選択ＭＯ
ＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧Ｖ
ＰＰとされる。

【００４８】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌに対応したレベルにされる。したがって、上記ワード
線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth
にされる。センスアンプの左側に設けられたサブアレイ
の一対の相補ビット線ＢＬと／ＢＬは、同図に示すよう
に平行に配置され、ビット線の容量バランス等をとるた
めに必要に応じて適宜に交差させられる。かかる相補ビ
ット線ＢＬと／ＢＬは、シェアードスイッチＭＯＳＦＥ
ＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノ
ードと接続される。

【００４９】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成さ
れる。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソース
は、共通ソース線ＣＳＮに接続される。Ｐチャンネル型
ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳ
Ｐに接続される。上記共通ソース線ＣＳＮとＣＳＰに
は、それぞれパワースイッチＭＯＳＦＥＴが設けられ
る。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳ
ＦＥＴＱ５とＱ６のソースが接続された共通ソース線Ｃ
ＳＮには、上記ＡとＢ側のクロスエリアに設けられたＮ
チャンネル型のパワースイッチＭＯＳＦＥＴＱ１２とＱ
１３により接地電位に対応した動作電圧が与えられる。

【００５０】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記Ａ側のクロスエリアに設け
られたオーバードライブ用のＰチャンネル型のパワーＭ
ＯＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮ
チャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられ
る。上記プレート電圧ＶＰＬに対応して後述するプリチ
ャージ電圧ＶＰＣもロウレベル側に偏倚したレベルとさ
れ、ハイレベルへの立ち上がりが遅くなってしまうのを
補償するために上記オーバードライブ回路が設けられ
る。上記オーバードライブ用の電圧は、昇圧電圧ＶＰＰ
がゲートに供給されたＮチャンネル型ＭＯＳＦＥＴＱ１
４により形成されたクランプ電圧ＶＤＤＣＬＰが用いら
れる。このＭＯＳＦＥＴＱ１４のドレインには、外部端
子から供給された電源電圧ＶＤＤが供給され、上記ＭＯ
ＳＦＥＴＱ１４をソースフォロワ出力回路として動作さ
せ、上記昇圧電圧ＶＰＰを基準にしてＭＯＳＦＥＴＱ１
４のしきい値電圧分だけ低下したクランプ電圧ＶＤＤＣ
ＬＰを形成する。

【００５１】上記昇圧電圧ＶＰＰは、チャージポンプ回
路の動作を基準電圧を用いて制御して３．８Ｖのような
安定化された高電圧とされる。そして、上記ＭＯＳＦＥ
ＴＱ１４のしきい値電圧は、メモリセルのアドレス選択
ＭＯＳＦＥＴＱｍに比べて低い低しきい値電圧に形成さ
れており、上記クランプ電圧ＶＤＤＣＬＰを約２．９Ｖ
のような安定化された定電圧にする。ＭＯＳＦＥＴＱ２
６は、リーク電流経路を形成するＭＯＳＦＥＴであり、
約１μＡ程度の微小な電流しか流さない。これにより、
長期間にわたってスタンバイ状態（非動作状態）にされ
た時や、電源電圧ＶＤＤのバンプにより上記ＶＤＤＣＬ
Ｐが過上昇するのを防止し、かかる過上昇時の電圧ＶＤ
ＤＣＬＰが与えられる増幅ＭＯＳＦＥＴＱ７，Ｑ８のバ
ックバイアス効果による動作遅延を防止する。

【００５２】この実施例では、上記のようなクランプ電
圧ＶＤＤＣＬＰによりセンスアンプのオーバードライブ
電圧を形成するものであることに着目し、その電圧を供
給するＰチャンネル型のパワーＭＯＳＦＥＴＱ１５と、
センスアンプのＰチャンネル型の増幅ＭＯＳＦＥＴＱ
７，Ｑ８とを同図で点線で示したような同じＮ型ウェル
領域ＮＷＥＬＬに形成するとともに、そのバイアス電圧
として上記クランプ電圧ＶＤＤＣＬＰを供給するもので
ある。そして、センスアンプのＰチャンネル型の増幅Ｍ
ＯＳＦＥＴＱ７とＱ８の共通ソース線ＣＳＰに本来の動
作電圧ＶＤＬを与えるパワーＭＯＳＦＥＴＱ１６は、Ｎ
チャンネル型として上記オーバードライブ用のＭＯＳＦ
ＥＴＱ１４と電気的に分離して形成する。

【００５３】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１５のゲートに供給されるセンスアンプ活性化信号Ｓ
ＡＰ２は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１５のゲ
ートに供給されるオーバードライブ用の活性化信号／Ｓ
ＡＰ１と逆相の信号とされ、特に制限されないが、その
ハイレベルが電源電圧ＶＤＤに対応された信号とされ
る。つまり、前記のようにＶＤＤＣＬＰは、約＋２．９
Ｖ程度であり、電源電圧ＶＤＤの許容最小電圧ＶＤＤmi
n も、約２．９Ｖ程度であるので、上記Ｐチャンネル型
ＭＯＳＦＥＴＱ１５をオフ状態にさせることができると
ともに、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１６を低し
きい値電圧のものを用いることにより、ソース側から内
部電圧ＶＤＬに対応した電圧を出力させることができ
る。

【００５４】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線ＢＬ，／ＢＬに後述するよ
うなプリチャージ電圧ＶＰＣを供給するスイッチＭＯＳ
ＦＥＴＱ９とＱ１０からなるプリチャージ回路が設けら
れる。上記プリチャージ電圧ＶＰＣは、後述するように
リフレッシュ周期を長くするために、相補ビット線Ｂ
Ｌ，／ＢＬのハイレベルとロウレベルの中点電圧ではな
く、ロウレベル側に偏倚したものとされる。これらのＭ
ＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャー
ジ信号ＢＬＥＱが供給される。このプリチャージ信号Ｂ
ＬＥＱを形成するドライバ回路は、上記Ｂ側のクロスエ
リアにＮチャンネル型ＭＯＳＦＥＴＱ１８を設けて、そ
の立ち下がりを高速にする。つまり、メモリアクセスの
開始によりワード線を選択タイミングを早くするため
に、各クロスエリアに設けられたＮチャンネル型ＭＯＳ
ＦＥＴＱ１８をオン状態にして上記プリチャージ回路を
構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速にオフ状態に
切り替えるようにするものである。

【００５５】これに対して、プリチャージ動作を開始さ
せる信号を形成するＰチャンネル型ＭＯＳＦＥＴＱ１７
は、上記のようにクロスエリアに設けられるのではな
く、Ｙデコーダ＆ＹＳドライバ部に設けるようにする。
つまり、メモリアクセスの終了によりプリチャージ動作
が開始されるものであるが、その動作には時間的な余裕
が有るので、信号ＢＬＥＱの立ち上がを高速にすること
が必要ないからである。この結果、Ａ側クロスエリアに
設けられるＰチャンネル型ＭＯＳＦＥＴは、上記オーバ
ードライブ用のパワーＭＯＳＦＥＴＱ１５のみとなり、
Ｂ側のクロスエリアに設けられるＰチャンネル型ＭＯＳ
ＦＥＴは、次に説明する入出力線のスイッチ回路ＩＯＳ
Ｗを構成するＭＯＳＦＥＴＱ２４，Ｑ２５及び共通入力
線ＭＩＯを内部電圧ＶＤＬにプリチャージさせるプリチ
ャージ回路を構成するＭＯＳＦＥＴにできる。そして、
これらのＮ型ウェル領域には、上記上記ＶＤＤＣＬＰと
ＶＤＬのようなバイアス電圧が与えられるから１種類の
Ｎ型ウェル領域となり、寄生サイリスタ素子が形成され
ない。

【００５６】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して右側のサブアレ
イの同様な相補ビット線ＢＬ，／ＢＬに接続される。ス
イッチＭＯＳＦＥＴＱ１２とＱ１３は、カラムスイッチ
回路を構成するものであり、選択信号ＹＳを受けて、上
記センスアンプの単位回路の入出力ノードをサブ共通入
出力線ＬＩＯに接続させる。例えば、左側のサブアレイ
のサブワード線ＳＷＬが選択されたときには、センスア
ンプの右側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４
とがオフ状態にされる。これにより、センスアンプの入
出力ノードは、上記左側の相補ビット線ＢＬ，／ＢＬに
接続されて、選択されたサブワード線ＳＷＬに接続され
たメモリセルの微小信号を増幅し、上記カラムスイッチ
回路を通してサブ共通入出力線ＬＩＯに伝える。上記サ
ブ共通入出力線は、Ｂ側のクロスエリアに設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９と２０及び上記Ｐチャ
ンネル型ＭＯＳＦＥＴＱ２４とＱ２５からなるスイッチ
回路ＩＯＳＷを介してメインアンプの入端子に接続され
る入出力線ＭＩＯに接続される。

【００５７】サブワード線駆動回路ＳＷＤは、そのうち
の１つが代表として例示的に示されているように、上記
深い深さのＮ型ウェル領域ＤＷＥＬＬ（ＶＰＰ）に形成
されたＰチャンネル型ＭＯＳＦＥＴＱ２１と、かかるＤ
ＷＥＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（Ｖ
ＢＢ）に形成されたＮチャンネル型ＭＯＳＦＥＴＱ２２
及びＱ２３とを用いて構成される。インバータ回路Ｎ１
は、特に制限されないが、前記図３に示したようなサブ
ワード選択線駆動回路ＦＸＤを構成するものであり、前
記のようにクロスエリアに設けられるものである。サブ
アレイのアドレス選択ＭＯＳＦＥＴＱｍも、上記ＤＷＥ
ＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（ＶＢ
Ｂ）に形成されるものである。

【００５８】図６には、この発明に係るダイナミック型
ＲＡＭの周辺回路部分の一実施例の概略ブロック図が示
されている。タイミング制御回路ＴＧは、外部端子から
供給されるロウアドレスストローブ信号／ＲＡＳ、カラ
ムアドレスストローブ信号／ＣＡＳ、ライトイネーブル
信号／ＷＥ及びアウトプットイネーブル信号／ＯＥを受
けて、動作モードの判定、それに対応して内部回路の動
作に必要な各種のタイミング信号を形成する。この明細
書及び図面では、／はロウレベルがアクティブレベルで
あることを意味するのに用いている。

【００５９】信号Ｒ１とＲ３は、ロウ系の内部タイミン
グ信号であり、ロウ系の選択動作のために使用される。
タイミング信号φＸＬは、ロウ系アドレスを取り込んで
保持させる信号であり、ロウアドレスバッファＲＡＢに
供給される。すなわち、ロウアドレスバッファＲＡＢ
は、上記タイミング信号φＸＬによりアドレス端子Ａ０
〜Ａｉから入力されたアドレスを取り込んでラッチ回路
に保持させる。タイミング信号φＹＬは、カラムウ系ア
ドレスを取り込んで保持させる信号であり、カラムアド
レスバッファＣＡＢに供給される。すなわち、カラムア
ドレスバッファＲＡＢは、上記タイミング信号φＹＬに
よりアドレス端子Ａ０〜Ａｉから入力されたアドレスを
取り込んでラッチ回路に保持させる。

【００６０】信号φＲＥＦは、リフレッシュモードのと
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。この実施例
では後述するようなオートリフレッシュとセルフリフレ
ッシュを持つようにされる。タイミング信号φＸは、ワ
ード線選択タイミング信号であり、デコーダＸＩＢに供
給されて、下位２ビットのアドレス信号の解読された信
号に基づいて４通りのワード線選択タイミング信号Ｘｉ
Ｂが形成される。タイミング信号φＹはカラム選択タイ
ミング信号であり、カラム系プリデコーダＹＰＤに供給
されてカラム選択信号ＡＹix、ＡＹjx、ＡＹkxが出力さ
れる。

【００６１】タイミング信号φＷは、書き込み動作を指
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。タイミング信号φＭ
Ｓは、特に制限されないが、メモリアレイ選択動作を指
示する信号であり、ロウアドレスバッファＲＡＢに供給
され、このタイミングに同期して選択信号ＭＳｉが出力
される。タイミング信号φＳＡは、センスアンプの動作
を指示する信号である。このタイミング信号φＳＡに基
づいて、センスアンプの活性化パルスが形成される。

【００６２】この実施例では、ロウ系の冗長回路Ｘ−Ｒ
ＥＤが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶された不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良メインワード線の選択動作を禁止させるとともに、信
号ＸＥＢをハイレベルにして、１つの予備メインワード
線を選択する選択信号ＸＲｉＢを出力させる。

【００６３】内部電圧発生回路ＶＧは、外部端子から供
給された３．３Ｖのような電源電圧ＶＤＤと０Ｖの接地
電位ＶＳＳとを受け、上記昇圧電圧ＶＰＰ（＋３．８
Ｖ）、内部電圧ＶＤＬ（＋２．２Ｖ）、プレート電圧
（プリチャージ電圧ＶＰＣ）ＶＰＬ（０．７Ｖ〜０．５
Ｖ）及び基板電圧ＶＢＢ（−１．０Ｖ）を形成する複数
の回路から構成される。特に制限されないが、上記昇圧
電圧ＶＰＰと基板電圧ＶＢＢとは、チャージポンプ回路
と、その制御回路とを用いて上記電圧ＶＰＰ及びＶＢＢ
を安定的に形成する。上記内部電圧ＶＤＬ、ＶＰＬ及び
ＶＰＣは、所定の基準電圧を用いた内部降圧電源回路に
より形成されるものである。

【００６４】図７には、この発明に係るダイナミック型
ＲＡＭの他の一実施例の概略レイアウト図が示されてい
る。この実施例のダイナミック型ＲＡＭにおいては、特
に制限されないが、約２５６Ｍビットのような記憶容量
を持つようにされる。特に制限されないが、半導体チッ
プの長手方向に対して４つのメモリセルアレイが並ぶよ
うに配置される。これらの４つのメモリアレイ列は、そ
れぞれが１つのメモリバンクに対応されており、半導体
チップ全体で４つのメモリバンクを持つようにされる。
上記各メモリバンクが４つのメモリセルアレイを持つの
で、チップ全体では１６個のメモリセルアレイが構成さ
れる。２個のメモリバンクの間の中央部分は間接回路領
域とされて、縦に並ぶ□で示されたボンディンバッドが
代表として例示的に示されている。上記間接回路領域に
は、上記ボンディングパッドに対応してアドレスバッフ
ァ回路や、データ入力バッファ、データ出力バッファ、
クロック発生回路等が適宜に形成される。

【００６５】上述のように半導体チップの長手方向に対
して左右に２個ずつ合計４個と、上下方向に４個ずつに
分けられた合計１６個からなる各メモリアレイにおい
て、長手方向に対して上下中央部で２に分けられ、２個
づつに分けられた中央部分においてメインワード線選択
回路ＭＷＤが設けられる。このメインワード選択回路Ｍ
ＷＤの各メモリセルアレイに隣接した上下には、図示し
ないが前記のようなメインワードドライバが形成され
て、上記上下に分けられたメモリアレイを貫通するよう
に延長されるメインワード線をそれぞれが駆動するよう
にされる。上記メモリバンクを構成する２つのメモリア
レイの間には、前記同様なＹ選択回路ＹＤが設けられ
る。

【００６６】上記メモリセルアレイは、上記長手方向と
それに対して直角方向とに複数のメモリマットが配列さ
れる。つまり、１つのメモリセルは、長手方向に８分割
されて８個のメモリマットが設けられ、上記直角方向に
１６分割されて１６個のメモリマットが設けられる。言
い換えるならば、ワード線が８分割され、ビット線が１
６分割させられる。これにより、１つのメモリマットに
設けられるメモリセルの数が上記８分割と１６分割さ
れ、メモリアクセスの高速化を図るようにされる。上記
メモリマットは、後述するようにそれを挟んで同図では
センスアンプ領域が左右に配置され、サブワードドライ
バ領域ＳＷＤが上下に配置されるものである。上記セン
スアンプ領域に設けられるセンスアンプＳＡは、シェア
ードセンス方式により構成され、メモリセルアレイの両
端に配置されるセンスアンプＳＡを除いて、センスアン
プＳＡを中心にして左右に相補ビット線が設けられ、左
右いずれかのメモリマットの相補ビット線に選択的に接
続される。

【００６７】太い線で示された上記センスアンプＳＡと
サブワードドライバＳＷＤに囲まれた１つのメモリマッ
トは、図示しないがサブワード線が２５６本とされ、そ
れと直交する相補ビット線（又はデータ線）が５１２対
とされる。つまり、１つのメモリマットで比較すると、
前記図１の実施例に比べて相補ビット線対が２倍多く設
けられる。上記１つのメモリアレイにおいて、上記メモ
リマットがビット線方向に１６個設けられるから、全体
としての上記サブワード線は約８Ｋ分設けられ、チップ
全体では１６Ｋ分設けられる。また、上記１つのメモリ
アレイにおいて、上記メモリマットがワード線方向に８
個設けられるから、相補ビット線は全体として約４Ｋ分
設けられる。このようなメモリアレイが全体で４個設け
られるから、全体では１６Ｋ分の相補データ線が設けら
れ、全体としての記憶容量は、１６Ｋ×１６Ｋ＝２５６
Ｍビットのような大記憶容量を持つようにされる。

【００６８】なお、各メモリマットには、前記図３で説
明したような冗長ワード線や冗長相補ビット線対も適宜
に設けられるものである。そして、各サブワードドライ
バやセンスアンプの構成は、前記説明したと同様である
のでその説明を省略する。

【００６９】図８には、この発明に係る上記ダイナミッ
ク型メモリセルの一実施例の素子構造断面図が示されて
いる。この実施例では、上記のようなメモリセル部の素
子構造が代表として例示的に示されている。メモリセル
の記憶キャパシタは、２層目のポリシリコン層を蓄積ノ
ードＳＮとして用い、アドレス選択用ＭＯＳＦＥＴの一
方のソース，ドレインＳＤと接続される。上記２層目ポ
リシリコン層からなる蓄積ノードＳＮは王冠構造とさ
れ、誘電体として作用する薄いゲート絶縁膜を介して３
層目ポリシリコン層からなるプレート電極ＰＬが形成さ
れ、そこにはプレート電圧ＶＰＬが印加される。上記キ
ャパシタの誘電体としての絶縁膜は、特に制限されない
が、ＳｉＮ又はＴａＯにより構成される。

【００７０】アドレス選択用ＭＯＳＦＥＴのゲート電極
は、サブワード線ＳＷＬと一体的に構成され、１層目ポ
リシリコン層とその上部に形成されたタングステンシリ
サイド（ＷＳｉ）とにより形成される。上記アドレス選
択用ＭＯＳＦＥＴの他方のソース，ドレインは、ポリシ
リコン層とその上部設けられた上記同様なタングステン
シリサイドから構成されたビット線ＢＬに接続される。
上記メモリセルの上部には、第２層目のメタル層Ｍ２か
らなるメインワード線ＭＷＢ、サブワード選択線ＦＸＢ
が形成され、その上部には第３層目からなるメタル層Ｍ
３からなるＹ選択線ＹＳや、サブワード選択線ＦＸが形
成される。

【００７１】同図では省略されているが、メモリセル部
の周辺部には、サブワードドライバＳＷＤ等を構成する
ようなＮチャンネル型ＭＯＳＦＥＴやＰチャンネル型Ｍ
ＯＳＦＥＴが形成される。これらの周辺回路を構成する
ために、図示しないが１層目メタル層が形成されてい
る。例えば、上記ＣＭＯＳインバータ回路を構成するた
めにＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯ
ＳＦＥＴとのゲートを接続する配線は、上記１層目のメ
タル層Ｍ１が用いられる。上記ＣＭＯＳインバータ回路
回路の入力端子と２層目メタル層Ｍ２からなるメインワ
ード線ＭＷＢとの接続には、スルーホールを介してダミ
ーとしての第１層目メタル層Ｍ１に落とし、この第１層
目の配線層Ｍ１とコンタクトを介してゲート電極に接続
される。３層目のメタル層Ｍ３で形成されたＹ選択線Ｙ
Ｓをカラム選択スイッチＭＯＳＦＥＴのゲートに接続さ
せる場合、あるいは上記メタル層Ｍ３で形成されたサブ
ワード線選択線ＦＸとサブワードドライバのＰチャンネ
ル型ＭＯＳＦＥＴのソース，ドレインとの接続には、ス
ルーホールを介して上記ダミーとしてのメタル層Ｍ２、
メタル層Ｍ１に落とし上記カラムスイッチＭＯＳＦＥＴ
のゲートや、Ｐチャンネル型ＭＯＳＦＥＴのソース，ド
レインと接続される。

【００７２】この実施例のような素子構造を採るとき、
前記のようにメインワード線を構成する第２層目のメタ
ル層Ｍ２に対して、それと平行に延長される第２層目の
メタル層Ｍ２の部分又は上記メインワード線のメタル層
Ｍ２と交差する第３層目のメタル層Ｍ３の部分からなる
サブワード選択線との間の絶縁膜に欠陥が生じることに
より、無視できないリーク電流が流れてしまう。このよ
うなリーク電流それ自体は、メモリセルの読み出し／書
き込み動作には影響を及ぼさないなら実際上は問題ない
が、非選択状態での電流不良という問題を引き起こして
しまう。上記の実施例のようにメインワード線ＭＷＢと
サブワード選択線ＦＸＢとが同じ電位で非選択状態とす
るなら上記リーク電流が生じない。

【００７３】上記メインワード線ＭＷＢとサブワード選
択線ＦＸＢとの間のリーク電流の発生よりメモリセルの
読み出し／書き込み動作に不良が生じる場合には、予備
のメインワード線に置き換えられる。しかしながら、不
良のメインワード線ＭＷＢはそのまま残り、上記メイン
ワード線ＭＷＢに対してリーク電流が流れ続ける結果と
なる。上記のようなリーク電流の発生は、かかるメイン
ワード線ＭＷＢが予備のメインワード線に置き換えられ
る結果、メモリの読み出し、書き込み動作そのものには
何ら影響を与えない。しかし、上記リーク電流の発生
は、直流電流を増加させてしまい、製品としての性能の
悪化につながり、最悪の場合には直流不良にされるので
上記欠陥救済回路が生かされなくなるが、上記実施例の
場合にはそれを回避することができる。

【００７４】図９には、上記図６の実施例回路の動作の
一例を説明するためのタイミング図が示されている。図
示しないロウアドレスストローブ信号／ＲＡＳの立ち下
がりに同期してアドレス信号の取り込みが行われる。上
記ロウ系の選択動作により非選択側のシェアード選択信
号ＳＨＲが電源電圧ＶＣＣのようなハイレベルから回路
の接地電位のようなロウレベルに変化する。そして、ワ
ード線ＷＬが回路の接地電位ＶＳＳのようなロウレベル
から昇圧電圧ＶＰＰのようなハイレベルに立ち上がる。
このワード線の立ち上がりにより、ビット線ＢＬと／Ｂ
Ｌの一方には選択されたメモリセルの情報電荷に対応し
た微小電圧に変化させられる。

【００７５】図示しないタイミング信号ＳＡＮのハイレ
ベルにより、Ｎチャンネル型ＭＯＳＦＥＴＱ２１とＱ１
３がオン状態となり、共通ソース線ＣＳＮは回路の接地
電位に向けて高速に変化する。一方、上記タイミング信
号ＳＡＰ１のハイレベルへの変化によりＮチャンネル型
ＭＯＳＦＥＴＱ１６をオン状態にして共通ソース線ＣＳ
Ｐの電位に電源電圧ＶＤＬを開始する。このとき、図６
の実施例のようにオーバードライブ用のＭＯＳＦＥＴＱ
１５をタイミング信号／ＳＡＰ１により一時的にオン状
態にして、より高い電源電圧ＶＤＤに向けて共通ソース
線ＣＳＰを立ち上げることにより、ビット線のハイレベ
ルとロウレベルの中点電位に対して低い電位にされたビ
ット線ＢＬ，／ＢＬのうちセンスアンプの増幅出力のハ
イレベルへの立ち上がりを速くし、上記プリチャージ電
圧ＶＰＣやプリチャージ電圧ＶＰＬを低くした分を補う
ように増幅動作を行わせる。

【００７６】上記のようなセンスアンプＳＡの増幅動作
によって、センスアンプの入出力ノードＢＬ−ＳＡと／
ＢＬ−ＳＡの電圧差が拡大して回路の接地電位ＶＳＳと
内部電圧ＶＤＬに向かって変化し、上記シェアードスイ
ッチＭＯＳＦＥＴＱ１とＱ２を介して相補ビット線Ｂ
Ｌ，／ＢＬを上記電圧ＶＤＬのようなハイレベルとＶＳ
Ｓのようなロウレベルにする。

【００７７】カラム選択信号ＹＳのハイレベルにより、
上記入出力ノードＢＬ−ＳＡと／ＢＬ−ＳＡと入出力線
ＩＯが接続されると、一時的にロウレベル入出力ノード
ＢＬ−ＳＡと／ＢＬ−ＳＡのロウレベルが持ち上がる。
入出力線ＩＯＴとＩＯＢに上記センスアンプの増幅信号
に対応したレベル差が現れる。かかる入出力線ＩＯＴと
ＩＯＢの読み出し信号は、メインアンプＭＡの増幅動作
により、データコモンバスにはＶＣＣとＶＳＳのような
ハイレベルとロウレベルの読み出し信号が出力されて、
図示しない出力回路に伝えられる。

【００７８】図示しないが、書き込み動作においては、
上記読み出し動作と同様にタイミング信号ＳＡＥのハイ
レベルにより、センスアンプＳＡの増幅動作が開始され
る。カラム選択信号ＹＳのハイレベルにより、上記入出
力ノードＢＬ−ＳＡと／ＢＬ−ＳＡと入出力線ＩＯが接
続され、上記ＶＤＬとＶＳＳに対応した書き込み信号が
伝えられる。上記メモリセルの記憶情報を反転させるよ
うな書き込み信号が伝えられたなら、上記入出力ノード
ＢＬ−ＳＡと／ＢＬ−ＳＡのレベルが逆転させられて、
センスアンプはそれを増幅して内部電圧ＶＤＬとＶＳＳ
を形成し、ビット線を通して選択されたメモリセルに伝
えるものである。

【００７９】図１０には、この発明を説明するためのメ
モリセルの情報電位分布図が示されている。同図におい
て、縦軸にはメモリセルの数を示し、横軸にはメモリセ
ルの蓄積ノードの電圧を表している。時刻ｔ＝０ｓは書
き込み状態を表している。書き込み動作により、内部電
圧ＶＤＬ（又はＶＤＤ）を中心として一定のバラツキ幅
を持ってハイレベルＨが書き込まれ、回路の接地電位Ｖ
ＳＳを中心として一定のバラツキ幅を持ってロウレベル
Ｌが書き込まれる。

【００８０】時刻ｔ＝０．０１ｓ（１０ミリ秒）、０．
１ｓ（１００ミリ秒）、１ｓ（１秒）それぞれ経過後で
のメモリセルの蓄積ノードの分布状態を表している。ハ
イレベルＨ側をみると、キャパシタの蓄積ノードが接続
されたＭＯＳＦＥＴのソース，ドレイン拡散層と基板と
の間の接合リーク電流及び絶縁膜でのリーク電流により
時間の経過とともに全体として保持電位は低下し、特性
の悪いものではＶＤＬ／２により低くなる。

【００８１】ロウレベルＬ側をみると、上記キャパシタ
の誘電体である絶縁膜を通したリーク電流は保持電圧を
プレート電圧ＶＰＬ側に上げるように作用するが、上記
ソース，ドレイン拡散層側のリーク電流は基板電圧ＶＢ
Ｂに下げるように作用する。つまり、上記２種類のリー
ク電流がバランスしたものはＶＳＳのまま変化せず、接
合リーク電流が大きいものは逆に負電圧側に変化し、上
記絶縁膜リーク電流が大きいものは上記プレート電圧Ｖ
ＰＬ側に変化する。つまり、ハイレベルＨのように全体
としてＶＰＬ側に変化するのではなく、ものと状態を中
心としてハイレベルとロウレベルの両方に広がるように
変化する。ただし、絶縁膜のリーク電流それ自体が小さ
いこと、及び上記ＰＮ接合に係る印加電圧がＶＢＢのよ
うに小さいことから接合リーク電流も小さくて全体とし
ての変化も小さい。

【００８２】本願発明では、センス基準電圧ともなる相
補ビット線対のプリチャージ電圧ＶＰＣ及びプレート電
圧ＶＰＬを内部電圧ＶＤＬ（電源電圧ＶＤＤでセンスア
ンプを動作させるものではＶＤＤ）と回路の接地電位Ｖ
ＳＳとの中点電圧ＶＤＬ／２により低く、約ＶＤＬ／４
のようにロウレベル側に偏倚した電圧に設定されてい
る。したがって、従来のようにＶＤＬ／２にプリチャー
ジ電圧を設定した場合には、保持電位がそれよりも低く
なって誤動作を行うようなメモリセルでも、ハイレベル
Ｈの読み出しに可能な電圧差を確保することができる。

【００８３】この発明では、ダイナミック型メモリセル
におけるハイレベルＨ側の保持電圧のうち最も特性の悪
いメモリセルの保持電圧と、ロウレベルＬ側の保持電圧
の分布のうちハイレベル側に最も悪いメモリセルの保持
電圧のほぼ中間電位に上記プレート電圧ＶＰＬとプリチ
ャージ電圧ＶＰＣを設定することによりセンスアンプの
動作に必要なメモリセルの保持電圧を確保することがで
きる。これにより、図７の実施例のように２５６Ｍビッ
トのような大記憶容量化を実現できる。また、図１の実
施例のような６４Ｍビットのような記憶容量を持つもの
では、実際のリフレッシュ周期を長く設定して、バッテ
リーバックアップ等のスタンバイ時の低消費電力化を図
るようにするものであってもよい。

【００８４】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 複数のワード線と複数の相補ビット線の一方と
の間に設けられ、ゲートが上記ワード線に接続され、一
方のソース，ドレインが対応する上記一方の相補ビット
線に接続されたアドレス選択ＭＯＳＦＥＴ及び上記アド
レス選択ＭＯＳＦＥＴの他方のソース，ドレインが蓄積
ノードとされる一方の電極に接続され、他方の電極が共
通化されてプレート電圧が印加されてなる記憶キャパシ
タからなるダイナミック型メモリセルを備えてなるダイ
ナミック型ＲＡＭにおいて、上記プレート電圧と上記相
補ビット線対のプリチャージ電圧を、上記キャパシタの
蓄積ノードにハイレベルを書き込んだときにおける規格
のリフレッシュ周期に対応した時間経過によって変化し
た残り電圧分と、上記蓄積ノードにロウレベルを書き込
んだときにおける上記規格のリフレッシュ周期に対応し
た時間経過により変化した残り電圧分とがほぼ等しくな
るよう上記ハイレベルとロウレベルの中間電位に対して
低電位側に偏倚させることにより、メモリセルの情報保
持時間を長くすることができるという効果が得られる。

【００８５】（２） センスアンプのＰチャンネル型Ｍ
ＯＳＦＥＴのソースを第１共通ソース線に共通に接続し
て、上記センスアンプのＮチャンネル型ＭＯＳＦＥＴの
ソースを第２共通ソース線に共通接続し、外部端子から
供給された電源電圧をドレインに供給し、ゲートに昇圧
電圧が印加されて、ソースから上記内部降圧電圧より高
くされたオーバードライブ用電圧を出力させるＮチャン
ネル型の電圧クランプＭＯＳＦＥＴ及び上記電圧クラン
プＭＯＳＦＥＴのソースにソースが接続され、ゲートに
増幅動作開始時に一定期間だけ発生されられるオーバー
ドライブ用センスアンプ活性化信号が印加されてドレイ
ンから上記第１共通ソース線に供給する動作電圧を出力
させるＰチャンネル型の第１パワーＭＯＳＦＥＴを設
け、ゲートにセンスアンプ活性化信号が供給され、ドレ
インに上記書き込みハイレベルに対応した電圧が供給さ
れ、ソースから上記第１共通ソース線に供給する動作電
圧を出力させるＮチャンネル型の第２パワーＭＯＳＦＥ
Ｔを設け、ゲートにセンスアンプ活性化信号が供給さ
れ、ソースに回路の接地電位が供給され、ドレインから
上記第２共通ソース線に供給する接地電位を出力させる
Ｎチャンネル型の第３パワーＭＯＳＦＥＴを設けること
により、相補ビット線対のプリチャージ電圧をロウレベ
ル側に偏倚させたことによるセンスアンプの動作速度の
遅れを補償することができるという効果が得られる。

【００８６】（３） 上記ダイナミック型ＲＡＭとし
て、約２５６Ｍビット以上の記憶容量を持つものに適用
することにより、現有の半導体技術によってリフレッシ
ュ周期規格を達成することができるという効果が得られ
る。

【００８７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。ビット線のハ
イレベルは電源電圧ＶＤＤにより設定するものであって
もよい。この場合には、昇圧回路によりワード線の選択
レベルを設定すればよいし、前記のようなセンスアンプ
にオーバードライブ機能を設ける場合には、上記昇圧電
圧を用いてオーバードライブすればよい。この発明が適
用されるダイナミック型ＲＡＭを構成するサブアレイの
構成、または半導体チップに搭載される複数のメモリア
レイの配置は、その記憶容量等に応じて種々の実施形態
を採ることができる。また、サブワードドライバの構成
は、種々の実施形態を採ることができる。入出力インタ
ーフェイスの部分は、クロック信号に同期して動作を行
うようにされたシンクロナスダイナミック型ＲＡＭとし
てもよい。この発明は、前記ダイナミック型メモリセル
を用いた各種ダイナミック型ＲＡＭに広く利用すること
ができるものである。

【００８８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のワード線と複数の相
補ビット線の一方との間に設けられ、ゲートが上記ワー
ド線に接続され、一方のソース，ドレインが対応する上
記一方の相補ビット線に接続されたアドレス選択ＭＯＳ
ＦＥＴ及び上記アドレス選択ＭＯＳＦＥＴの他方のソー
ス，ドレインが蓄積ノードとされる一方の電極に接続さ
れ、他方の電極が共通化されてプレート電圧が印加され
てなる記憶キャパシタからなるダイナミック型メモリセ
ルを備えてなるダイナミック型ＲＡＭにおいて、上記プ
レート電圧と上記相補ビット線対のプリチャージ電圧
を、上記キャパシタの蓄積ノードにハイレベルを書き込
んだときにおける規格のリフレッシュ周期に対応した時
間経過によって変化した残り電圧分と、上記蓄積ノード
にロウレベルを書き込んだときにおける上記規格のリフ
レッシュ周期に対応した時間経過により変化した残り電
圧分とがほぼ等しくなるよう上記ハイレベルとロウレベ
ルの中間電位に対して低電位側に偏倚させることによ
り、メモリセルの情報保持時間を長くすることができ
る。

【図面の簡単な説明】

【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示すレイアウト図である。

【図２】図１のダイナミック型ＲＡＭを説明するための
概略レイアウト図である。

【図３】図１のダイナミック型ＲＡＭにおけるサブアレ
イとその周辺回路の一実施例を示す概略レイアウト図で
ある。

【図４】図１のダイナミック型ＲＡＭにおけるサブアレ
イとその周辺回路を形成するウェル領域の一実施例を示
す概略レイアウト図である。

【図５】図１のダイナミック型ＲＡＭのセンスアンプ部
とその周辺回路の一実施例を示す要部回路図である。

【図６】図１のダイナミック型ＲＡＭの周辺回路部分の
一実施例を示す概略ブロック図である。

【図７】この発明に係るダイナミック型ＲＡＭの他の一
実施例を示すレイアウト図である。

【図８】この発明に係るダイナミック型ＲＡＭのメモリ
セルの一実施例を示す素子構造断面図である。

【図９】この発明に係るダイナミック型ＲＡＭの動作の
一例を説明するための波形図である。

【図１０】この発明を説明するためのメモリセルの情報
電位分布図である。

【符号の説明】

１０…メモリチップ、１１…メインロウデコーダ領域、
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５…メセリセルアレイ（サブアレイ）、１６…センスア
ンプ領域、１７…サブワードドライバ領域、１８…交差
領域（クロスエリア）、１９…内部電圧発生回路、ＳＡ
…センスアンプ、ＳＷＤ…サブワードドライバ、ＭＷＤ
…メインワードドライバ、ＡＣＴＲＬ…メモリアレイ制
御回路、ＭＷＬ０〜ＭＷＬｎ…メインワード線、ＳＷ
Ｌ，ＳＷＬ０…サブワード線、ＹＳ…カラム選択線、Ｓ
ＢＡＲＹ…サブアレイ、ＴＧ…タイミング制御回路、Ｉ
／Ｏ…入出力回路、ＲＡＢ…ロウアドレスバッファ、Ｃ
ＡＢ…カラムアドレスバッファ、ＡＭＸ…マルチプレク
サ、ＲＦＣ…リフレッシュアドレスカウンタ回路、ＸＰ
Ｄ，ＹＰＤ…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗
長回路、ＸＩＢ…デコーダ回路、Ｑ１〜Ｑ２５…ＭＯＳ
ＦＥＴ、ＣＳＰ，ＣＳＮ…共通ソース線、ＹＳ…カラム
選択信号、ＬＩＯ…サブ共通入出力線、ＭＩＯ…共通入
出力線、Ｍ１〜Ｍ３…メタル層、ＳＮ…ストレージノー
ド、ＰＬ…プレート電極、ＢＬ…ビット線、ＳＤ…ソー
ス，ドレイン、ＦＧ…１層目ポリシリコン層。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のワード線と複数の相補ビット線対
   と、 上記ワード線と上記相補ビット線の一方との間に設けら
   れ、ゲートが上記ワード線に接続され、一方のソース，
   ドレインが対応する上記一方の相補ビット線に接続され
   たアドレス選択ＭＯＳＦＥＴ及び上記アドレス選択ＭＯ
   ＳＦＥＴの他方のソース，ドレインが蓄積ノードとされ
   る一方の電極に接続され、他方の電極が共通化されてプ
   レート電圧が印加されてなる記憶キャパシタからなるダ
   イナミック型メモリセルと、 交差接続されたゲートとドレインが上記複数の相補ビッ
   ト線対にそれぞれ接続され、ハイレベル側の増幅部を構
   成する複数対のＰチャンネル型ＭＯＳＦＥＴ及び上記交
   差接続されたゲートとドレインが上記複数の相補ビット
   線対にそれぞれ接続され、ロウレベル側の増幅部を構成
   する複数対のＮチャンネル型ＭＯＳＦＥＴとからなるセ
   ンスアンプと、 上記相補ビット線対にプリチャージ電圧を供給するプリ
   チャージ回路とを備えてなり、 上記プレート電圧及びプリチャージ電圧は、上記記憶キ
   ャパシタの蓄積ノードにハイレベルを書き込んだときに
   おける規格のリフレッシュ周期を超えた時間経過によっ
   て変化した残り電圧分と、上記蓄積ノードにロウレベル
   を書き込んだときにおける上記規格のリフレッシュ周期
   を超えた上記同じ時間経過により変化した残り電圧分と
   がほぼ等しくなるよう上記ハイレベルとロウレベルの中
   間電位に対して低電位側に偏倚させてなることを特徴と
   するダイナミック型ＲＡＭ。
2. 【請求項２】 上記センスアンプのＰチャンネル型ＭＯ
   ＳＦＥＴのソースは、第１共通ソース線に共通に接続さ
   れ、 上記センスアンプのＮチャンネル型ＭＯＳＦＥＴのソー
   スは、第２共通ソース線に共通接続され、 外部端子から供給された電源電圧がドレインに供給さ
   れ、ゲートに上記昇圧電圧が印加されて、ソースから上
   記ハイレベルに対応した内部降圧電圧より高くされたオ
   ーバードライブ用電圧を出力させるＮチャンネル型の電
   圧クランプＭＯＳＦＥＴと、 上記電圧クランプＭＯＳＦＥＴのソースにソースが接続
   され、ゲートに増幅動作開始時に一定期間だけ発生され
   られるオーバードライブ用センスアンプ活性化信号が印
   加されてドレインから上記第１共通ソース線に供給する
   動作電圧を出力させるＰチャンネル型の第１パワーＭＯ
   ＳＦＥＴと、 ゲートにセンスアンプ活性化信号が供給され、ドレイン
   に上記書き込みハイレベルに対応した内部降圧電圧が供
   給され、ソースから上記第１共通ソース線に供給する動
   作電圧を出力させるＮチャンネル型の第２パワーＭＯＳ
   ＦＥＴと、 ゲートにセンスアンプ活性化信号が供給され、ソースに
   回路の接地電位が供給され、ドレインから上記第２共通
   ソース線に供給する接地電位を出力させるＮチャンネル
   型の第３パワーＭＯＳＦＥＴとを更に備えてなることを
   特徴とする請求項１のダイナミック型ＲＡＭ。
3. 【請求項３】 上記ダイナミック型ＲＡＭは、約２５６
   Ｍビット以上の記憶容量を持つものであることを特徴と
   する請求項１のダイナミック型ＲＡＭ。