JP3859040B2 - ダイナミック型ｒａｍ - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）における欠陥救済技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
不良ワード線を冗長ワード線に切り換えるという欠陥救済方法とし、特開平８−５５４９４号公報、特開平５−３３４８９６号公報、特開平２−１９２１００号公報等がある。この救済方法では、正規ワード線から冗長ワード線への切り換えをメモリマット（又はサブアレイ）間にまたがって自由に行うようにするというＡｎｙ−ｔｏ−ａｎｙ方式をとるものである。
【０００３】
【発明が解決しようとする課題】
シェアードセンスアンプ方式では、１つのセンスアンプが２つのメモリマット又はサブアレイに共用される。上記のようなＡｎｙ−ｔｏ−ａｎｙ方式を採用した場合、最上位アドレス境界で隣接する２つのメモリマットに冗長ワード線を設けると、上記最上位アドレスを無効にしたリフレッシュ動作を行う場合に、正規ワード線からの切り換えにより一方のメモリマットが選択され、かつ、他方のメモリマットでは正規ワード線が選択されてしまうことがある。つまり、通常動作では４Ｋリフレッシュを行いつつ、試験動作において２Ｋリフレッシュを実施すると、上記最上位アドレスを無効にして２つのメモリマットのワード線が同時に選択されてリフレッシュが行われる。このとき、例えば正規ワード線に不良が発生して、上記隣接メモリマットの冗長ワード線に切り換えられると、上記２つのメモリマットの間に設けられるセンスアンプにおいて衝突が生じてしまう。つまり、センスアンプは、２つのメモリマットのうち一方のメモリマットのビット線にした接続されないから、上記冗長ワード線に対応したビット線のメモリセルのの増幅動作が不可能になってしまう。
【０００４】
この問題を解決する方法として、最上位アドレスをｄｏｎ’ｃａｒｅとして２つのメモリマットを同時に救済することが考えられる。しかし、このようにすると、一方のメモリマットでは不良が存在しないにもかかわらず、冗長ワード線に切り換えられてしまい、冗長ワード線の半数が無駄に使われて、冗長効率を悪くしてしまう。
【０００５】
この発明の目的は、使い勝手を良くしつつ、冗長ワード線の使用効率を高くすることができる欠陥救済回路を備えたダイナミック型ＲＡＭを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、シェアードセンスアンプを備え、相補ビット線方向に複数のサブアレイが設けられたダイナミック型ＲＡＭにおいて、上記相補ビット線方向に並べられる複数のサブアレイのうち、中央部分に配置されて隣接する２つのサブアレイには、冗長ワード線を配置しないようにする。
【０００７】
【発明の実施の形態】
図１には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、この発明が適用されるダイナミック型ＲＡＭを構成する各回路ブロックのうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【０００８】
この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けられる。半導体チップの長手方向に対して左右に分けられて、中央部分１４にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び昇圧回路や降圧回路を含む電源回路等が設けられる。これら中央部分１４の両側のメモリアレイに接する部分には、カラムデコーダ領域１３が配置される。
【０００９】
上述のように半導体チップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなる各メモリアレイにおいて、長手方向に対して上下中央部にメインロウデコーダ領域１１が設けられる。このメインロウデコーダの上下には、メインワードドライバ領域１２が形成されて、上記上下に分けられたメモリアレイのメインワード線をそれぞれが駆動するようにされる。
【００１０】
上記メモリセルアレイ（サブアレイ）１５は、その拡大図に示すように、メモリセルアレイ１５を挟んでセンスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成されるものである。上記センスアンプ領域と、上記サブワードドライバ領域の交差部は、交差領域（クロスエリア）１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【００１１】
上述のように半導体チップの長手方向に対して左右に４個ずつに分けられたメモリアレイは、２個ずつ組となって配置される。このように２個ずつ組となって配置された２つのメモリアレイは、その中央部分に上記メインロウデコーダ領域１１とメインワードドライバ１２が配置される。メインワードドライバ１２は、上記１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。上記メインワードドライバ１２にサブワード選択用のドライバも設けられ、後述するように上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。
【００１２】
拡大図として示された１つのメモリセルアレイ（サブアレイ）１５は、特に制限されないが、サブワード線が２５６本と、それと直交する相補ビット線（又はデータ線）が２５６対とされる。上記１つのメモリアレイにおいて、上記メモリセルアレイ（サブアレイ）１５がビット線方向に１６個設けられるからサブワード線が約４Ｋ分設けられ、ワード線方向に１６個設けられるから相補ビット線が約４Ｋ分設けられる。このようなメモリアレイがメモリチップ１０全体で４個設けられるから、メモリチップ１０全体の記憶容量は、４×４Ｋ×４Ｋ＝６４Ｍビットのようにされる。
【００１３】
上記１つのメモリアレイは、メインワード線方向に対して１６個に分割される。かかる分割されたサブアレイ１５毎にサブワードドライバ（サブワード線駆動回路）１７が設けられる。サブワードドライバ１７は、メインワード線に対して１／１６の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に８本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して８本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される８本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００１４】
図２には、この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例の概略レイアウト図が示されている。同図には、図１に示されたメモリアレイの中の４つのサブアレイＳＢＡＲＹが代表として示されている。図２においては、サブアレイＳＢＡＲＹが形成される領域には斜線を付すことによって、その周辺に設けられサブワードドライバ領域、センスアンプ領域及びクロスエリアとを区別するものである。
【００１５】
サブアレイＳＢＡＲＹは、次のような４種類に分けられる。つまり、ワード線の延長方向を水平方向とすると、同図の右下に配置される第１のサブアレイＳＢＡＲＹは、サブワード線ＳＷＬが２５６本配置され、相補ビット線対は２５６対から構成される。それ故、上記２５６本のサブワード線ＳＷＬに対応した２５６個のサブワードドライバＳＷＤは、かかるサブアレイの左右に１２８個ずつに分割して配置される。上記２５６対の相補ビット線ＢＬに対応して設けられる２５６個のセンスアンプＳＡは、前記のようなシェアードセンスアンプ方式に加えて、さらに交互配置とし、かかるサブアレイの上下において１２８個ずつに分割して配置される。
【００１６】
同図の右上配置される第２のサブアレイＳＢＡＲＹは、特に制限されないが、正規のサブワード線ＳＷＬが２５６本に加えて８本の予備（冗長）ワード線が設けられ、相補ビット線対は２５６対から構成される。それ故、上記２５６＋８本のサブワード線ＳＷＬに対応した２６４個のサブワードドライバＳＷＤは、かかるサブアレイの左右に１３２個ずつに分割して配置される。センスアンプは、上記同様に１２８個ずつが上下に配置される。すなわち、上記右側の上下に配置されるサブアレイＳＢＡＲＹに形成される２５６対のうちの１２８対の相補ビット線は、それに挟まれたセンスアンプＳＡに対してシェアードスイッチＭＯＳＦＥＴを介して共通に接続される。
【００１７】
同図の左下配置される第３のサブアレイＳＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様にサブワード線ＳＷＬが２５６本により構成される。上記同様に１２８個のサブワードドライバが分割して配置される。上記下側左右に配置されたサブアレイＳＢＡＲＹの２５６本のうちの１２８本のサブワード線ＳＷＬは、それに挟まれた領域に形成された１２８個のサブワードドライバＳＷＤに対して共通に接続される。上記のように左下配置されるサブアレイＳＢＡＲＹは、２５６対からなる正規の相補ビット線ＢＬに加えて、４対の予備（冗長）ビット線４ＲＥＤが設けられる。それ故、上記２６０対からなる相補ビット線ＢＬに対応した２６０個のセンスアンプＳＡは、かかるサブアレイの上下に１３０個ずつに分割して配置される。
【００１８】
同図の左上配置される第４のサブアレイＳＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様に正規のサブワード線ＳＷＬが２５６本に予備サブワード線が８本設けられ、下隣接のサブアレイと同様に正規の相補ビット線対の２５６対に加えて、予備のビット線が４対設けられるので、サブワードドライバは、左右に１３２個ずつ分割して配置され、センスアンプＳＡは上下に１３０個ずつが分割して配置される。
【００１９】
メインワード線ＭＷＬは、その１つが代表として例示的に示されているように前記のような水平方向に延長される。また、カラム選択線ＹＳは、その１つが代表として例示されるように縦方向に延長される。上記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが配置され、上記カラム選択線ＹＳと平行に相補ビット線ＢＬ（図示ぜす）が配置されるものである。この実施例では、特に制限されないが、上記４つのサブアレイを基本単位の１組として、図１のように１６Ｍビット分のメモリアレイでは、ビット線方向には８組のサブアレイが形成され、ワード線方向には８組のサブアレイが構成される。１組のサブアレイが４個で構成されるから、上記１６Ｍビットのメモリアレイでは、８×８×４＝２５６個のサブアレイが設けられる。上記１６Ｍビットのメモリアレイがチップ全体では４個設けられるから、メモリチップ全体では２５６×４＝１０２４個ものサブアレイが形成されるものである。
【００２０】
上記４個からなるサブアレイに対して、８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワード線ＭＷＬと同様に８組（１６個）のサブアレイを貫通するように延長される。そして、サブワード選択線ＦＸ０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂからなる４本とが上下のサブアレイ上に分けて延長させるようにする。このように２つのサブアレイに対して１組のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、かつ、それらをサブアレイ上を延長させるようにする理由は、メモリチップサイズの小型化を図るためである。
【００２１】
つまり、各サブアレイに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しかもそれをセンスアンプエリア上の配線チャンネルに形成した場合、図１のメモリアレイのように短辺方向の３２個ものセンスアンプで、８×３２＝２５６本分もの配線チャンネルが必要になるものである。これに対して、上記の実施例では、配線そのものが上下２つのサブアレイに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを共通に割り当て、しかも、それをサブアレイ上をメインワード線と平行に互いに混在させるように配置させることにより、格別な配線専用領域を設けることなく形成することができる。
【００２２】
そもそも、サブアレイ上には、８本のサブワード線に対して１本のメインワード線が設けられるものであり、その８本の中の１本のサブワード線を選択するためにサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが必要になるものである。メモリセルのピッチに合わせて形成されるサブワード線ＳＷＬの８本分に１本の割り合いでメインワード線ＭＷＬが形成されるものであるために、メインワード線ＭＷＬの配線ピッチは緩やかになっている。したがって、メインワード線ＭＷＬと同じ配線層を利用して、上記サブワード選択線をメインワード線の間に形成することは配線ピッチの緩やかさを少し犠牲にするだけで比較的容易にできるものである。
【００２３】
この実施例のサブワードドライバＳＷＤは、上記サブワード選択線ＦＸ０Ｂ等を通して供給される選択信号と、それを反転させた選択信号とを用いて１つのサブワード線ＳＷＬを選択する構成を採る。そして、サブワードドライバＳＷＤは、それを中心として左右に配置されるサブアレイのサブワード線ＳＷＬを同時に選択するような構成を採るものである。そのため、上記のようにＦＸ０Ｂ等を共有する２つのサブアレイに対しては、１２８×２＝２５６個ものサブワードドライバに対して、上記４本のサブワード選択線を割り振って供給する。つまり、サブワード選択線ＦＸ０Ｂに着目すると、２つのサブアレイに対して２５６÷４＝６４個ものサブワードドライバＳＷＤに選択信号を供給する必要がある。
【００２４】
上記メインワード線ＭＷＬと平行に延長されるものを第１のサブワード選択線ＦＸ０Ｂとすると、左上部のクロスエリアに設けられ，上記第１のサブワード選択線ＦＸ０Ｂからの選択信号を受けるサブワード選択線駆動回路ＦＸＤを介して、上記上下に配列される６４個のサブワードドライバに選択信号を供給する第２のサブワード選択線ＦＸ０が設けられる。上記第１のサブワード選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及びサブワード線ＳＷＬと平行に延長されるのに対して上記第２のサブワード選択線は、それと直交するカラム選択線ＹＳ及び相補ビット線ＢＬと平行にサブワードドライバ領域上を延長される。上記８本の第１のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂと同様に、上記第２のサブワード選択線ＦＸ０〜ＦＸ７も、偶数ＦＸ０，２，４，６と、奇数ＦＸ１，３，５，７とに分割されてサブアレイＳＢＡＲＹの左右に設けられたサブワードドライバＳＷＤに振り分けられて配置される。
【００２５】
上記サブワード選択線駆動回路ＦＸＤは、同図において■で示したように、１つのクロスエリアの上下に２個ずつ分配して配置される。つまり、上記のように左上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応され、左中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下部のクロスエリアの上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応される。
【００２６】
中央上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対応され、中央下部のクロスエリアの上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ７Ｂに対応される。そして、右上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、右下部のクロスエリアの上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応される。このようにメモリアレイの端部に設けられたサブワードドライバでは、その右側にはサブアレイが存在しないから、左側だけのサブワード線ＳＷＬのみを駆動する。
【００２７】
この実施例のようにサブアレイ上のメインワード線ＭＷＬのピッチの隙間にサブワード選択線ＦＸＢを配置する構成では、格別な配線チャンネルが不要にできるから、１つのサブアレイに８本のサブワード選択線を配置するようにしてもメモリチップが大きくなることはない。しかしながら、上記のようなサブワード選択線駆動回路ＦＸＤを形成するためにクロス領域の面積が増大し、高集積化を妨げることとなる。つまり、上記クロスエリアには、同図において点線で示したようなメイン入出力線ＭＩＯやローカル入出力線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳＷや、センスアンプを駆動するパワーＭＯＳＦＥＴ、シェアードスイッチＭＯＳＦＥＴを駆動するための駆動回路、プリチャージＭＯＳＦＥＴを駆動する駆動回路等の周辺回路が形成されるために面積的な余裕が無いからである。このため、図２の実施例では、上／下の２つのサブアレイでサブワード選択線駆動回路ＦＸＤを共用して面積増加を抑えている。
【００２８】
上記クロスエリアのうち、偶数に対応した第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに配置されたものには、後述するようにセンスアンプに対して定電圧化された内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１６及びオーバードライブ用の電源電圧ＶＤＤを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１５、及びセンスアンプに対して回路の接地電位ＶＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦＥＴＱ１４が設けられる。
【００２９】
上記クロスエリアのうち、奇数に対応した第２のサブワード選択線ＦＸ１〜ＦＸ７の延長方向Ｂに配置されたものには、ＩＯスイッチ（ローカルＩＯ（ＬＩＯ）とメインＩＯ（ＭＩＯ）間のスイッチＭＯＳＦＥＴ）と、ビット線のプリチャージ及びイコライズ用ＭＯＳＦＥＴをオフ状態にさせるインバータ回路と、特に制限されないが、センスアンプに対して回路の接地電位ＶＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦＥＴとが設けられる。このＮチャンネル型のパワーＭＯＳＦＥＴは、センスアンプ列の両側からセンスアンプを構成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥＴの共通ソース線（ＣＳＮ）に接地電位を供給するものである。つまり、センスアンプエリアに設けられる１２８個又は１３０個のセンスアンプに対しては、上記Ａ側のクロスエリアに設けられたＮチャンネル型のパワーＭＯＳＦＥＴと、上記Ｂ側のクロスエリアに設けられたＮチャンネル型のパワーＭＯＳＦＥＴの両方により接地電位が供給される。
【００３０】
上記のようにサブワード線駆動回路ＳＷＤは、それを中心にして左右両側のサブアレイのサブワード線を選択する。これに対して、上記選択された２つのサブアレイのサブワード線に対応して左右２つのセンスアンプが活性化される。つまり、サブワード線を選択状態にすると、アドレス選択ＭＯＳＦＥＴがオン状態となり、記憶キャパシタの電荷がビット線電荷と合成されてしまうので、センスアンプを活性化させてもとの電荷の状態に戻すという再書き込み動作を行う必要があるからである。このため、上記端部のサブアレイに対応したものを除いて、上記パワーＭＯＳＦＥＴは、それを挟んで両側のセンスアンプを活性化させるために用いられる。これに対して、サブアレイ群の端に設けられたサブアレイの右側又は左側に設けられたサブワード線駆動回路ＳＷＤでは、上記サブアレイのサブワード線しか選択しないから、上記パワーＭＯＳＦＥＴは、上記サブアレイに対応した片側のセンスアンプ群のみを活性化するものである。
【００３１】
上記センスアンプは、シェアードセンス方式とされ、それを挟んで両側に配置されるサブアレイのうち、上記サブワード線が非選択された側の相補ビット線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状態にされて切り離されることにより、上記選択されたサブワード線に対応した相補ビット線の読み出し信号を増幅し、メモリセルの記憶キャパシタをもとの電荷状態に戻すという再書き込み動作を行う。
【００３２】
図３には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例の回路図が示されている。同図においては、２つのサブアレイ１５に上下から挟まれるようにされたセンスアンプ１６と前記交差エリア１８に設けられる回路が例示的に示され、他はブロック図として示されている。また、点線で示された回路ブロックは、前記符号によりそれぞれが示されている。
【００３３】
ダイナミック型メモリセルは、上記１つのサブアレイ１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、後述するような理由によって、上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【００３４】
センスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【００３５】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、上記クロスエリア１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。
【００３６】
特に制限されないが、上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記クロスエリア１８に設けられたオーバードライブ用のＮチャンネル型のパワーＭＯＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられる。上記オーバードライブ用の電圧には、特に制限されないが、外部端子から供給される電源電圧ＶＤＤが用いられる。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ依存性を軽減するために、ゲートにＶＰＰが印加され、ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわずかに降圧してもよい。
【００３７】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１５のゲートに供給されるセンスアンプオーバードライブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１６のゲートに供給される活性化信号ＳＡＰ２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的にハイレベルにされる。特に制限されないが、ＳＡＰ１とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。つまり、昇圧電圧ＶＰＰは、約３．８Ｖであるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を十分にオン状態にさせることができる。ＭＯＳＦＥＴＱ１５がオフ状態（信号ＳＡＰ１がロウレベル）の後にはＭＯＳＦＥＴＱ１６のオン状態（信号ＳＡＰ２がハイレベル）によりソース側から内部電圧ＶＤＬに対応した電圧を出力させることができる。
【００３８】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けて、その立ち上がりや立ち上がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【００３９】
上記クロスエリア１８には、ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するスイッチＭＯＳＦＥＴき１９，Ｑ２０）が置かれる。さらに、図４に示した回路以外にも、必要に応じて、センスアンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、メインＩＯのＶＤＬプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。
【００４０】
センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブアレイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続される。例えば、上側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラムスイッチ回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接続させる。
【００４１】
これにより、センスアンプの入出力ノードは、上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。なお、上記ＩＯスイッチ回路は、選択信号ＩＯＳＷによりスイッチ制御され、後述するように上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチとされる。
【００４２】
特に制限されないが、上記カラムスイッチ回路は、１つの選択信号ＹＳにより二対の相補ビット線ＢＬ，ＢＬＢと二対のローカル入出力線ＬＩＯ１，ＬＩＯ１ＢとＬＩＯ２，ＬＩＯ２Ｂとを接続させる。それ故、１つのメインワード線の選択動作により選択されたサブアレイにおいて、その両側に設けられるセンスアンプに対応して設けられる上記二対のカラムスイッチ回路により合計四対の相補ビット線が選択されることになる。シンクロナスＤＲＡＭのバーストモードでは、上記カラム選択信号ＹＳがカウンタ動作により切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂとサブアレイの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。
【００４３】
アドレス信号Ａｉは、アドレスバッファ５１に供給される。このアドレスバッファは、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであるので、外部端子から供給される電源電圧ＶＤＤにより動作させられ、上記プリデコーダは、降圧電圧ＶＰＥＲＩにより動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。カラムデコーダ（ドライバ）５３は、上記アドレスバフッァ５１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記選択信号ＹＳを形成する。
【００４４】
上記メインアンプ６１は、降圧電圧ＶＰＥＲＩにより動作させられ、外部端子から供給される電源電圧ＶＤＤで動作させられる出力バッファ６２を通して外部端子Ｄout から出力される。外部端子Ｄinから入力される書き込み信号は、入力バッファ６３を通して取り込まれ、同図においてメインアンプ６１に含まれる後述するようなライトアンプを通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バッファの入力部には、レベルシフト回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【００４５】
特に制限されないが、上記外部端子から供給される電源電圧ＶＤＤは、３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩは２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは２．０Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した１．０Ｖにされ、プレート電圧ＶＰＬＴも１．０Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。
【００４６】
図４には、この発明に係るダイナミック型ＲＡＭの一実施例のメモリマット構成図が示されている。この実施例は、前記のようにメモリアレイが４個に分割されたメモリチップのうち、１つのメモリアレイのビット線方向に分割されたメモリマットの構成図が示されている。メインワード線方向に並べられたＭＡＴ１〜ＭＡＴ１６からなる１６個のサブアレイから構成される。
【００４７】
上記１６個のメモリマットＭＡＴ１〜ＭＡＴ１６は、８個ずつ２組に分けられる。つまり、メモリマットＭＡＴ１〜ＭＡＴ８とＭＡＴ９〜ＭＡＴ１６のように８個ずつ２組に分けられる。上記８個のメモリマットＭＡＴ１〜ＭＡＴ８とＭＡＴ９〜ＭＡＴ１６は、それぞれがビット線方向に約２Ｋずつのメモリセルが設けられる。
【００４８】
この実施例では、図２の実施例のようにビット線方向に並べられた２つずつのサブアレイが１組として、一方のサブアレイには冗長ワード線が設けられる。上記上半分の８個からなるメモリマットＭＡＴ１〜ＭＡＴ８では、上側に対応した奇数番目のメモリマットＭＡＴ１、ＭＡＴ３、ＭＡＴ５及びＭＡＴ７に上記冗長ワード線が設けられる。これに対して、下半分の８個からなるメモリマットＭＡＴ９〜ＭＡＴ１６では、下側に対応した偶数番目のメモリマットＭＡＴ１０、ＭＡＴ１２、ＭＡＴ１４及びＭＡＴ１６に上記冗長ワード線が設けられる。別の見方をすると、上記２Ｋずつ２つのメモリマットに分けられた中央部分に設けられるメモリマットＭＡＴ８とＭＡＴ９には、冗長ワード線を設けないようにするものである。
【００４９】
つまり、図２に示した冗長ワード線を有する第２と第４のサブアレイは、上記メモリアレイの上半分の８個のメモリマットＭＡＴ１〜ＭＡＴ８のうち、ＭＡＴ１、ＭＡＴ３、ＭＡＴ５及びＭＡＴ７に対応する。図２に示した冗長ワード線のない第１と第３のサブアレイは、上記８個のメモリマットＭＡＴ１〜ＭＡＴ８のうち、ＭＡＴ２、ＭＡＴ４、ＭＡＴ６及びＭＡＴ８にそれぞれ対応する。これに対して、上記上半分とは逆に、図２に示した第１と第３のサブアレイは、上記メモリアレイの下半分の８個のメモリマットＭＡＴ９〜ＭＡＴ１６のうち、ＭＡＴ９、ＭＡＴ１１、ＭＡＴ１３及びＭＡＴ１５に対応し、第２と第４のサブアレイは、上記８個のメモリマットＭＡＴ９〜ＭＡＴ１６のうち、ＭＡＴ１０、ＭＡＴ０１２、ＭＡＴ１４及びＭＡＴ１６に対応する。
【００５０】
図５には、この発明に係るダイナミック型ＲＡＭの入出力線の構成図が示されている。この実施例は、前記のようにメモリアレイが４個に分割されたメモリチップのうち、１つのメモリアレイのワード線方向に分割されたメモリマットの構成が拡大して示されている。
【００５１】
１つのメモリアレイでは、前記のように１６個のサブアレイが並べられ、サブアレイの両側にはサブワードドライバ１７が設けられる。このサブワードドライバ１７は、チップ中央部から＃１から＃１７まで１７個設けられる。この１７個のサブワードドライバ領域のうち、偶数番目のサブワードドライバ領域＃２〜＃１６に、２対ずつのメイン入出力線ＭＩＯが配置される。前記図４のように上記４個に分割されたメモリアレイをそれぞれメモリバンク（Ｂａｎｋ）０〜３に割り当てて、各メモリバンクにおいて１本のサブワード線を選択すると、メモリバンク当たり１６ビットの単位でのデータのリード／ライトを行うようにされる。
【００５２】
図６には、この発明に係るダイナミック型ＲＡＭのワード線の欠陥救済方法を説明するための構成図が示されている。同図は、前記図４の実施例に対応して、１つのメモリアレイ又はメモリバンクのうち、ビット線方向に並べられる＃１から＃１６までの１６個のサブアレイと、それに対応した１７個のセンスアンプＳＡが示され、上側半分（２Ｋ分）の８個のサブアレイは、＃１、＃３、＃５、＃７の奇数番目において８本ずつの冗長ワード線ＲＷが設けられ、下側半分（２Ｋ分）の８個のサブアレイは、＃１０、＃１２、＃１４、＃１６の偶数番目において８本ずつの冗長ワード線ＲＷが設けられる。
【００５３】
この構成において、例えば第１番目のサブアレイのサブワード線Ｗｉに不良（ＮＧ）が発生した場合、前記のＡｎｙ−ｔｏ−ａｎｙ方式では、＃１、＃３、＃５、＃７の中の任意の冗長ワード線に切り換えることができる。この実施例では、例えば同図で点線で示したように＃７に設けられた８本の冗長ワード線のうちの１本の冗長ワード線に切り換えられる。
【００５４】
前記のような６４Ｍビットの記憶容量を持つダイナミック型ＲＡＭのリフレッシュ周期は、標準規格として４Ｋ（４０９６）サイクルに決められている。それ故、通常動作では、上記４つのメモリアレイにおいて、同時に１本のメインワード線とそれに対応された１６本のサブワード線（１６個のサブアレイ）がそれぞれ選択されて、上記４Ｋリフレッシュ動作が実施される。
【００５５】
この標準規格のリフレッシュに加えて、テストモードとしてテスト時間短縮のため２Ｋリフレッシュ動作が設けられている。このような２Ｋリフレッシュを行う場合には、メモリアレイを上記のように２Ｋずつに分割し、上側のＷｉのアドレスのワード線と、下側のＷｉ＋２０４８のアドレスのワード線が同時に選択されることにより行われる。つまり、Ｘ系のアドレス信号のうち最上位ビットのアドレスのデコード動作が無効にされて、それによりメモリアレイの上側半分と下側半分とを同時に選択状態にするものである。
【００５６】
この構成においても、この実施例のダイナミック型ＲＡＭでは、上記上側で発生したワード線の不良は、上側のサブアレイ＃１、＃３、＃５、＃７の中の任意の冗長ワード線に切り換え、下側の発生したワード線の不良は、下側のサブアレイ＃１０、＃１２、＃１４、＃１６の中の任意の冗長ワード線に切り換えるという原則を守るという簡単な規則だけを設けることにより、上記２Ｋリフレッシュ動作を行うようにすることができる。
【００５７】
上記サブアレイ＃８とサブアレイ＃９との間に設けられるセンスアンプＳＡは、上記のような冗長ワード線の割り付けを行うことにより、不良ワード線の救済のためにサブアレイ＃８又はサブアレイ＃９の中のワード線が同時に選択されることはない。このため、最上位ビットを無効にしたアドレス信号のデコード動作において、冗長ワード線の切り替え後もサブアレイ＃８とサブアレイ＃９の中のワード線が同時に選択されることはなく、前記のＡｎｙ−ｔｏ−ａｎｙ方式と、シェアードセンスアンプ方式とを採用しつつセンスアンプの競合を回避することができる。
【００５８】
図７には、この発明に係るダイナミック型ＲＡＭの他の一実施例のメモリマット構成図が示されている。この実施例は、前記図４と同様に前記のようにメモリアレイが４個に分割されたメモリチップのうち、１つのメモリアレイのビット線方向に分割されたメモリマットの構成図が示されている。１つのメモリアレイは、ＭＡＴ１〜ＭＡＴ１６からなる１６個のサブアレイから構成される。
【００５９】
上記１６個のメモリマットＭＡＴ１〜ＭＡＴ１６は、８個ずつ２組に分けられてメモリバンク０と１が割り当てられる。つまり、メモリマットＭＡＴ１〜ＭＡＴ８とＭＡＴ９〜ＭＡＴ１６のように８個ずつ２組に分けられて、上半分がメモリバンク（Ｂａｎｋ）０とされ、下半分がメモリバンク１とされる。メモリチップの全体図に示すように、前記のようなメインロウデーダとメインワードドライバとからなるワードドライバＷＤを挟んで対称的に設けられる他方のメモリアレイも上記同様にメモリバンク０と１に分けられる。同様に、残りの２つのメモリアレイも、ビット線方向に２分割されてメモリバンク２と３に分けられる。このようなバンク分割は、×３２ビット品のようにチップ長辺の両側から各々１６ビットを取り出す製品において好適とされる。
【００６０】
この実施例でも、図２の実施例のようにビット線方向に並べられた２つずつのサブアレイが１組として、一方のサブアレイには冗長ワード線が設けられる。上記上半分のメモリバンク０に対応した８個からなるメモリマットＭＡＴ１〜ＭＡＴ８では、上側に対応した奇数番目のメモリマットＭＡＴ１、ＭＡＴ３、ＭＡＴ５及びＭＡＴ７に上記冗長ワード線が設けられる。これに対して、下半分のメモリバンク１に対応した８個からなるメモリマットＭＡＴ９〜ＭＡＴ１６では、下側に対応した偶数番目のメモリマットＭＡＴ１０、ＭＡＴ１２、ＭＡＴ１４及びＭＡＴ１６に上記冗長ワード線が設けられる。別の見方をすると、上記２Ｋずつに分けられメモリバンクの境界に隣接するメモリマットＭＡＴ８とＭＡＴ９には、冗長ワード線を設けないようにするものである。
【００６１】
残りの２つのメモリアレイを上下に２分割して構成されるメモリバンク２と３においても、上記同様にビット線方向に１６個並べられるメモリマットのうち、２Ｋずつに分けられメモリバンクの境界に隣接するメモリマットＭＡＴ８とＭＡＴ９には冗長ワード線を設けないようにするものである。
【００６２】
図８には、この発明に係るダイナミック型ＲＡＭの他の一実施例のサブアレイの構成図が示されている。この実施例では、サブアレイのワード線が２５６本でなく５１２本のように大きくされる。したがって、前記のような４Ｋ分のワード線が、８個のサブアレイによって構成される。したがって、同図（Ａ）のようにビット線方向に並べられる＃１から＃８までの８個のサブアレイと、それに対応した９個のセンスアンプＳＡが示され、上側半分（２Ｋ分）の４個のサブアレイは、＃１、＃２においてそれぞれ８本ずつの冗長ワード線ＲＷが設けられ、＃３のサブアレイには１６本の冗長ワード線ＲＷが設けられる。つまり、メインワード線で換算すると、上記＃１、＃２では１本の冗長メインワード線が設けられ、＃３のサブアレイでは２本の冗長メインワード線が設けられる。また、下側半分（２Ｋ分）の４個のサブアレイは、＃７、＃８においてそれぞれ８本ずつの冗長ワード線ＲＷが設けられ、＃６のサブアレイには１６本の冗長ワード線ＲＷが設けられる。
【００６３】
この構成において、上記２Ｋずつ分けられる境界において隣接するサブアレイ＃４と＃５にのみ上記冗長ワード線が設けられないものとなる。これにより、前記（図６）同様に２Ｋリフレッシュを実施する場合、前記のようなメモリバンク構成とした場合において、センスアンプの不所望な競合を避けることができる。なお、例えば第１番目のサブアレイ＃１のワード線Ｗｉに不良（ＮＧ）が発生した場合、前記のＡｎｙ−ｔｏ−ａｎｙ方式では、＃１、＃２、＃３の中の任意の冗長ワード線に切り換えられる。
【００６４】
同図（Ｂ）においては、メモリアレイの上半分において、５１２本からなる正規ワード線のサブアレイが＃１、＃２、＃３及び＃５とされ、第４番目のサブアレイ＃４は３２本の冗長ワード線のみからなる冗長アレイとされる。メモリアレイの下半分において、５１２本からなる正規ワード線のサブアレイが＃６、＃８、＃９及び＃１０とされ、第７番目のサブアレイ＃７は３２本の冗長ワード線のみからなる冗長アレイとされる。
【００６５】
この構成では、前記冗長サブアレイ＃４と＃７において、ワード線の数が３２本のように少なくされることに応じてビット線に接続されるメモリセルの少なくなる。この結果、メモリセルの記憶電荷とビット線の寄生容量のプリチャージ電荷とのチャージシェアによって読み出される信号量が大きくなって読み出し動作マージンを大きくできるため、冗長サブアレイでの不良発生率が上記サブアレイとの比較において著しく低くなり、救済効率を高くすることができる。
【００６６】
上記のようにビット線に接続されるメモリセルの数が少なくなると、センスアンプＳＡが駆動するビット線の寄生容量からなる負荷も軽くなって、高速な読み出し動作が可能になる。したがって、不良アドレスへのアクセスを検出し、その結果によって冗長ワード線の選択動作が行われることにより、ワード線の選択動作は遅くなってしまうが、読み出し信号量の増大とセンスアンプの高速動作化とが相乗的に作用して、上記冗長ワード線の選択動作を遅れをカバーすることができ、正規ワード線のメモリセルからの読み出し動作と、冗長ワード線のメモリセルからの読み出し動作の時間差を実質的になくすことができ、メモリの高速動作が可能になる。
【００６７】
なお、上記サブアレイの正規ワード線を５１２本とする構成において、メモリアレイをワード線方向に１６分割し、サブアレイの正規ビット線対を２５６対としてもよいし、上記ワード線と同様に５１２対として８分割からなるサブアレイとしてもよい。
【００６８】
上記の実施例から得られる作用効果は、下記の通りである。
（１） シェアードセンスアンプを備え、相補ビット線方向に複数のサブアレイが設けられたダイナミック型ＲＡＭにおいて、上記相補ビット線方向に並べられる複数のサブアレイのうち、中央部分に配置されて隣接する２つのサブアレイには冗長ワード線を配置しないようにすることにより、Ａｎｙ−ｔｏ−ａｎｙによる効率的な欠陥救済を行いつつ、センスアンプの不所望な競合を避けることができるという効果が得られる。
【００６９】
（２） 上記ワード線を、メインワード線と上記メインワード線の延長方向に対して分割された長さとされ、かつ、上記メインワード線と交差するビット線方向に対して複数配置され、複数からなるダイナミック型メモリセルのアドレス選択端子が接続されてなるサブワード線により構成し、上記複数からなるサブワード線配列の両端側にサブワード線駆動回路が振り分けられて分割して配置し、上記サブアレイの１つは、上記複数のサブワード線駆動回路列と上記複数のセンスアンプ列とにより囲まれるように形成することにより、高集積化と高速化を図りつつ、Ａｎｙ−ｔｏ−ａｎｙによる効率的な欠陥救済を行いつつ、センスアンプの不所望な競合を避けることができるという効果が得られる。
【００７０】
（３） 上記サブアレイをワード線方向及びビット線方向に複数個がそれぞれ配置されてメモリアレイを構成し、上記メモリアレイにおいて上記ビット線方向に並べられた複数個のサブアレイのうち上半分には奇数番目のサブアレイに冗長ワード線を設け、下半分には偶数番目のサブアレイに冗長ワード線を設けることにより、サブアレイ毎のメモリセルをほぼ均一にできるから、全体の読み出し動作のバランスをとりつつ、Ａｎｙ−ｔｏ−ａｎｙによる効率的な欠陥救済を行いつつ、センスアンプの不所望な競合を避けることができるという効果が得られる。
【００７１】
（４） 上記サブアレイを、ワード線方向及びビット線方向に複数個をそれぞれ配置してメモリアレイを構成し、上記メモリアレイにおいて上記ビット線方向に並べられた複数個のサブアレイのうち上半分と下半分のサブアレイの中央部分で隣接する１つのサブアレイを除いた残り全部のサブアレイに冗長ワード線を設けることにより、Ａｎｙ−ｔｏ−ａｎｙによる効率的な欠陥救済を行いつつ、センスアンプの不所望な競合を避けることができるという効果が得られる。
【００７２】
（５） 上記サブアレイを、ワード線方向及びビット線方向に複数個をそれぞれ配置してメモリアレイを構成し、上記メモリアレイにおいて上記ビット線方向に並べられた複数個のサブアレイのうち上半分と下半分のサブアレイの中央部分で隣接する１つのサブアレイを除いた特定の１つのサブアレイを冗長専用サブアレイとすることにより、冗長サブアレイの動作マージンの向上と高速動作によってメモリ動作の高速化を図りつつ、Ａｎｙ−ｔｏ−ａｎｙによる効率的な欠陥救済を行いつつ、センスアンプの不所望な競合を避けることができるという効果が得られる。
【００７３】
（６） 上記メモリアレイの上半分と下半分のメモリセルを同時にリフレッシュされるリフレッシュモードを設けることにより、効率的な試験動作が可能にしつつ、Ａｎｙ−ｔｏ−ａｎｙによる効率的な欠陥救済を行いつつ、センスアンプの不所望な競合を避けることができるという効果が得られる。
【００７４】
（７） 上記メモリアレイの上半分と下半分で異なるメモリバンクを構成し、かる２つのメモリバンクにおいて同時にワード線が選択状態となる動作モードを設けつつ、Ａｎｙ−ｔｏ−ａｎｙによる効率的な欠陥救済を行いつつ、センスアンプの不所望な競合を避けることができるという効果が得られる。
【００７５】
（８） 上記メモリアレイをメモリチップに４個設け、メモリチップの長手方向の中央部にはボンディングパッドと周辺回路を形成し、メモリチップの短手方向の中央部にはワード線の選択回路が配置することにより、効率的な試験機能あるいは複数メモリバンクを持たせつつ、センスアンプの不所望な競合を避けることができるという効果が得られる。
【００７６】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記図１に示したダイナミック型ＲＡＭにおいてメモリアレイ、サブアレイ及びサブワードドライバの構成は、種々の実施形態を採ることができるし、サブワードドライバを用いないワードシャント方式でもよい。この発明に係るダイナミック型ＲＡＭは、１チップマイクロコンピュータ等のようなディジタル集積回路に内蔵されるものであってもよい。この発明は、ダイナミック型ＲＡＭに広く利用することができる。
【００７７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、シェアードセンスアンプを備え、相補ビット線方向に複数のサブアレイが設けられたダイナミック型ＲＡＭにおいて、上記相補ビット線方向に並べられる複数のサブアレイのうち、中央部分に配置されて隣接する２つのサブアレイには冗長ワード線を配置しないようにすることにより、Ａｎｙ−ｔｏ−ａｎｙによる効率的な欠陥救済を行いつつ、センスアンプの不所望な競合を避けることができる。
【図面の簡単な説明】
【図１】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図２】この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例を示す概略レイアウト図である。
【図３】この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例を示す回路図である。
【図４】この発明に係るダイナミック型ＲＡＭの一実施例を示すメモリマット構成図である。
【図５】この発明に係るダイナミック型ＲＡＭの入出力線の一実施例を示す構成図である。
【図６】この発明に係るダイナミック型ＲＡＭのワード線の一実施例の欠陥救済方法を説明するための構成図である。
【図７】この発明に係るダイナミック型ＲＡＭの他の一実施例を示すメモリマット構成図である。
【図８】この発明に係るダイナミック型ＲＡＭのワード線の他の一実施例の欠陥救済方法を説明するための構成図である。
【符号の説明】
１０…メモリチップ、１１…メインロウデコーダ領域、１２…メインワードドライバ領域、１３…カラムデコーダ領域、１４…周辺回路、ポンディングパッド領域、１５…メセリセルアレイ（サブアレイ）、１６…センスアンプ領域、１７…サブワードドライバ領域、１８…交差領域（クロスエリア）、
５１…アドレスバッファ、５２…プリデコーダ、５３…デコーダ、６１…メインアンプ、６２…出力バッファ、６３…入力バッファ、
Ｑ１〜Ｑ２０…ＭＯＳＦＥＴ。

Claims (6)

1. 複数のワード線と、
   複数の相補ビット線と、
   上記複数のワード線と複数の相補ビット線との交点部に設けられた複数のダイナミック型メモリセルとを備え、
   上記ダイナミック型メモリセルは、対応する上記ワード線にアドレス選択端子としてのゲートが接続され、対応する上記相補ビット線に入出力端子としてのソース，ドレインが接続されたアドレス選択ＭＯＳＦＥＴと、上記アドレス選択ＭＯＳＦＥＴの他方のソース，ドレインに蓄積ノードが接続され、他方に所定の電圧が与えられた記憶キャパシタとからなり、
   上記相補ビット線は、上記ダイナミック型メモリセルの上記入出力端子がその一方に接続された複数の相補ビット線対からなり、
   上記複数のワード線及び上記複数の相補ビット線及びこれらの交点に設けられた複数の上記ダイナミック型メモリセルにより１つのサブアレイが構成され、
   上記ワード線方向及び相補ビット線方向のそれぞれに複数のサブアレイが配置されてメモリアレイが構成され、
   上記メモリアレイは、上記相補ビット線の延長方向において上記サブアレイを挟むセンスアンプを更に有し、
   上記センスアンプは、それを挟む２つの上記サブアレイの上記相補ビット線と選択的に接続されるシェアードセンスアンプであり、
   上記サブアレイは、上記相補ビット線の延長方向において第１グループと第２グループに分けられ、
   上記第１グループに属する第１サブアレイと上記第２グループに属する第２サブアレイは、互いに隣接して配置されて冗長ワード線が無く、
   上記第１グループに属する上記第１サブアレイを除く他のサブアレイは、少なくとも１つが上記第１グループに属するいずれかのサブアレイの欠陥ワード線に置き換え可能な冗長ワード線を有し、
   上記第２グループに属する上記第２サブアレイを除く他のサブアレイは、少なくとも１つが上記第２グループに属するいずれかのサブアレイの欠陥ワード線に置き換え可能な冗長ワード線を有し、
   上記第１グールプに属するサブアレイと第２グループに属するサブアレイとを別々にリフレッシュする第１リフレッシュモードと、
   上記第１グールプに属するサブアレイと第２グループに属するサブアレイとを同時にリフレッシュする第２リフレッシュモードとを有するダイナミック型ＲＡＭ。
2. 請求項１において、
   上記ワード線は、メインワード線と、上記メインワード線の延長方向に対して上記サブアレイに対応して分割された長さとされ、かつ、上記メインワード線と交差するビット線方向に対して複数配置され、複数からなるダイナミック型メモリセルの上記アドレス選択端子が接続されてなるサブワード線からなり、
   上記メインワード線の選択信号と、サブワード線の選択信号とを受けるサブワード線駆動回路が上記サブアレイに配置された複数からなるサブワード線配列の両端側に振り分けられ、かつ隣接するサブアレイのサブワード線を選択するよう配置されたダイナミック型ＲＡＭ。
3. 請求項２において、
   上記第１グループのサブアレイは、上記相補ビット線の延長方向において上記第１サブアレイを基準にしてそれと隣接するサブアレイから１つおきに冗長ワード線が設けられるものであり、
   上記第２グループのサブアレイは、上記相補ビット線の延長方向において上記第２サブアレイを基準にしてそれと隣接するサブアレイから１つおきに冗長ワード線が設けられたダイナミック型ＲＡＭ。
4. 請求項２において、
   上記第１グループのサブアレイは、上記相補ビット線の延長方向において１つのサブアレイが上記冗長ワード線を含む冗長専用サブアレイとされ、他のサブアレイは上記第１サブアレイを含んで冗長ワード線が無く、
   上記第２グループのサブアレイは、上記相補ビット線の延長方向において１つのサブアレイが上記冗長ワード線を含む冗長専用サブアレイとされ、他のサブアレイは上記第２サブアレイを含んで冗長ワード線が無いダイナミック型ＲＡＭ。
5. 請求項１乃至４のいずれか１つにおいて、
   上記第１リフレッシュモードは、４Ｋサイクルであり、
   上記第２リフレッシュモードは、２Ｋサイクルであるダイナミック型ＲＡＭ。
6. 請求項１乃至５のいずれか１つにおいて、
   上記メモリアレイを複数個備え、
   上記複数のメモリアレイは、複数のメモリバンクを構成するダイナミック型ＲＡＭ。

Images