JPH11339494A - ダイナミック型ｒａｍ - Google Patents

Abstract

(57)【要約】 【課題】 使い勝手を良くしつつ、冗長ワード線の使用
効率を高くすることができる欠陥救済回路を備えたダイ
ナミック型ＲＡＭを提供する。 【解決手段】 シェアードセンスアンプを備え、相補ビ
ット線方向に複数のサブアレイが設けられたダイナミッ
ク型ＲＡＭにおいて、上記相補ビット線方向に並べられ
る複数のサブアレイのうち、中央部分に配置されて隣接
する２つのサブアレイには、冗長ワード線を配置しない
ようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ダイナミック型
ＲＡＭ（ランダム・アクセス・メモリ）における欠陥救
済技術に利用して有効な技術に関するものである。

【０００２】

【従来の技術】不良ワード線を冗長ワード線に切り換え
るという欠陥救済方法とし、特開平８−５５４９４号公
報、特開平５−３３４８９６号公報、特開平２−１９２
１００号公報等がある。この救済方法では、正規ワード
線から冗長ワード線への切り換えをメモリマット（又は
サブアレイ）間にまたがって自由に行うようにするとい
うＡｎｙ−ｔｏ−ａｎｙ方式をとるものである。

【０００３】

【発明が解決しようとする課題】シェアードセンスアン
プ方式では、１つのセンスアンプが２つのメモリマット
又はサブアレイに共用される。上記のようなＡｎｙ−ｔ
ｏ−ａｎｙ方式を採用した場合、最上位アドレス境界で
隣接する２つのメモリマットに冗長ワード線を設ける
と、上記最上位アドレスを無効にしたリフレッシュ動作
を行う場合に、正規ワード線からの切り換えにより一方
のメモリマットが選択され、かつ、他方のメモリマット
では正規ワード線が選択されてしまうことがある。つま
り、通常動作では４Ｋリフレッシュを行いつつ、試験動
作において２Ｋリフレッシュを実施すると、上記最上位
アドレスを無効にして２つのメモリマットのワード線が
同時に選択されてリフレッシュが行われる。このとき、
例えば正規ワード線に不良が発生して、上記隣接メモリ
マットの冗長ワード線に切り換えられると、上記２つの
メモリマットの間に設けられるセンスアンプにおいて衝
突が生じてしまう。つまり、センスアンプは、２つのメ
モリマットのうち一方のメモリマットのビット線にした
接続されないから、上記冗長ワード線に対応したビット
線のメモリセルのの増幅動作が不可能になってしまう。

【０００４】この問題を解決する方法として、最上位ア
ドレスをｄｏｎ’ｃａｒｅとして２つのメモリマットを
同時に救済することが考えられる。しかし、このように
すると、一方のメモリマットでは不良が存在しないにも
かかわらず、冗長ワード線に切り換えられてしまい、冗
長ワード線の半数が無駄に使われて、冗長効率を悪くし
てしまう。

【０００５】この発明の目的は、使い勝手を良くしつ
つ、冗長ワード線の使用効率を高くすることができる欠
陥救済回路を備えたダイナミック型ＲＡＭを提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、シェアードセンスアンプを
備え、相補ビット線方向に複数のサブアレイが設けられ
たダイナミック型ＲＡＭにおいて、上記相補ビット線方
向に並べられる複数のサブアレイのうち、中央部分に配
置されて隣接する２つのサブアレイには、冗長ワード線
を配置しないようにする。

【０００７】

【発明の実施の形態】図１には、この発明が適用される
ダイナミック型ＲＡＭの一実施例の概略レイアウト図が
示されている。同図においては、この発明が適用される
ダイナミック型ＲＡＭを構成する各回路ブロックのう
ち、その主要部が判るように示されており、それが公知
の半導体集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板上において形成される。

【０００８】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に分けられて、中央部分１
４にアドレス入力回路、データ入出力回路及びボンディ
ングパッド列からなる入出力インターフェイス回路及び
昇圧回路や降圧回路を含む電源回路等が設けられる。こ
れら中央部分１４の両側のメモリアレイに接する部分に
は、カラムデコーダ領域１３が配置される。

【０００９】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域１１が設けられる。この
メインロウデコーダの上下には、メインワードドライバ
領域１２が形成されて、上記上下に分けられたメモリア
レイのメインワード線をそれぞれが駆動するようにされ
る。

【００１０】上記メモリセルアレイ（サブアレイ）１５
は、その拡大図に示すように、メモリセルアレイ１５を
挟んでセンスアンプ領域１６、サブワードドライバ領域
１７に囲まれて形成されるものである。上記センスアン
プ領域と、上記サブワードドライバ領域の交差部は、交
差領域（クロスエリア）１８とされる。上記センスアン
プ領域１６に設けられるセンスアンプは、シェアードセ
ンス方式により構成され、メモリセルアレイの両端に配
置されるセンスアンプを除いて、センスアンプを中心に
して左右に相補ビット線が設けられ、左右いずれかのメ
モリセルアレイの相補ビット線に選択的に接続される。

【００１１】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
上記メインロウデコーダ領域１１とメインワードドライ
バ１２が配置される。メインワードドライバ１２は、上
記１つのメモリアレイを貫通するように延長されるメイ
ンワード線の選択信号を形成する。上記メインワードド
ライバ１２にサブワード選択用のドライバも設けられ、
後述するように上記メインワード線と平行に延長されて
サブワード選択線の選択信号を形成する。

【００１２】拡大図として示された１つのメモリセルア
レイ（サブアレイ）１５は、特に制限されないが、サブ
ワード線が２５６本と、それと直交する相補ビット線
（又はデータ線）が２５６対とされる。上記１つのメモ
リアレイにおいて、上記メモリセルアレイ（サブアレ
イ）１５がビット線方向に１６個設けられるからサブワ
ード線が約４Ｋ分設けられ、ワード線方向に１６個設け
られるから相補ビット線が約４Ｋ分設けられる。このよ
うなメモリアレイがメモリチップ１０全体で４個設けら
れるから、メモリチップ１０全体の記憶容量は、４×４
Ｋ×４Ｋ＝６４Ｍビットのようにされる。

【００１３】上記１つのメモリアレイは、メインワード
線方向に対して１６個に分割される。かかる分割された
サブアレイ１５毎にサブワードドライバ（サブワード線
駆動回路）１７が設けられる。サブワードドライバ１７
は、メインワード線に対して１／１６の長さに分割さ
れ、それと平行に延長されるサブワード線の選択信号を
形成する。この実施例では、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、相補ビット線方向に８本か
らなるサブワード線を配置させる。このようにメインワ
ード線方向には８本に分割され、及び相補ビット線方向
に対して８本ずつが割り当てられたサブワード線の中か
ら１本のサブワード線を選択するために、サブワード選
択ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される８
本のサブワード選択線の中から１つを選択する選択信号
を形成する。

【００１４】図２には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。同図には、図１に示
されたメモリアレイの中の４つのサブアレイＳＢＡＲＹ
が代表として示されている。図２においては、サブアレ
イＳＢＡＲＹが形成される領域には斜線を付すことによ
って、その周辺に設けられサブワードドライバ領域、セ
ンスアンプ領域及びクロスエリアとを区別するものであ
る。

【００１５】サブアレイＳＢＡＲＹは、次のような４種
類に分けられる。つまり、ワード線の延長方向を水平方
向とすると、同図の右下に配置される第１のサブアレイ
ＳＢＡＲＹは、サブワード線ＳＷＬが２５６本配置さ
れ、相補ビット線対は２５６対から構成される。それ
故、上記２５６本のサブワード線ＳＷＬに対応した２５
６個のサブワードドライバＳＷＤは、かかるサブアレイ
の左右に１２８個ずつに分割して配置される。上記２５
６対の相補ビット線ＢＬに対応して設けられる２５６個
のセンスアンプＳＡは、前記のようなシェアードセンス
アンプ方式に加えて、さらに交互配置とし、かかるサブ
アレイの上下において１２８個ずつに分割して配置され
る。

【００１６】同図の右上配置される第２のサブアレイＳ
ＢＡＲＹは、特に制限されないが、正規のサブワード線
ＳＷＬが２５６本に加えて８本の予備（冗長）ワード線
が設けられ、相補ビット線対は２５６対から構成され
る。それ故、上記２５６＋８本のサブワード線ＳＷＬに
対応した２６４個のサブワードドライバＳＷＤは、かか
るサブアレイの左右に１３２個ずつに分割して配置され
る。センスアンプは、上記同様に１２８個ずつが上下に
配置される。すなわち、上記右側の上下に配置されるサ
ブアレイＳＢＡＲＹに形成される２５６対のうちの１２
８対の相補ビット線は、それに挟まれたセンスアンプＳ
Ａに対してシェアードスイッチＭＯＳＦＥＴを介して共
通に接続される。

【００１７】同図の左下配置される第３のサブアレイＳ
ＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様にサ
ブワード線ＳＷＬが２５６本により構成される。上記同
様に１２８個のサブワードドライバが分割して配置され
る。上記下側左右に配置されたサブアレイＳＢＡＲＹの
２５６本のうちの１２８本のサブワード線ＳＷＬは、そ
れに挟まれた領域に形成された１２８個のサブワードド
ライバＳＷＤに対して共通に接続される。上記のように
左下配置されるサブアレイＳＢＡＲＹは、２５６対から
なる正規の相補ビット線ＢＬに加えて、４対の予備（冗
長）ビット線４ＲＥＤが設けられる。それ故、上記２６
０対からなる相補ビット線ＢＬに対応した２６０個のセ
ンスアンプＳＡは、かかるサブアレイの上下に１３０個
ずつに分割して配置される。

【００１８】同図の左上配置される第４のサブアレイＳ
ＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様に正
規のサブワード線ＳＷＬが２５６本に予備サブワード線
が８本設けられ、下隣接のサブアレイと同様に正規の相
補ビット線対の２５６対に加えて、予備のビット線が４
対設けられるので、サブワードドライバは、左右に１３
２個ずつ分割して配置され、センスアンプＳＡは上下に
１３０個ずつが分割して配置される。

【００１９】メインワード線ＭＷＬは、その１つが代表
として例示的に示されているように前記のような水平方
向に延長される。また、カラム選択線ＹＳは、その１つ
が代表として例示されるように縦方向に延長される。上
記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが
配置され、上記カラム選択線ＹＳと平行に相補ビット線
ＢＬ（図示ぜす）が配置されるものである。この実施例
では、特に制限されないが、上記４つのサブアレイを基
本単位の１組として、図１のように１６Ｍビット分のメ
モリアレイでは、ビット線方向には８組のサブアレイが
形成され、ワード線方向には８組のサブアレイが構成さ
れる。１組のサブアレイが４個で構成されるから、上記
１６Ｍビットのメモリアレイでは、８×８×４＝２５６
個のサブアレイが設けられる。上記１６Ｍビットのメモ
リアレイがチップ全体では４個設けられるから、メモリ
チップ全体では２５６×４＝１０２４個ものサブアレイ
が形成されるものである。

【００２０】上記４個からなるサブアレイに対して、８
本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワ
ード線ＭＷＬと同様に８組（１６個）のサブアレイを貫
通するように延長される。そして、サブワード選択線Ｆ
Ｘ０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂ
からなる４本とが上下のサブアレイ上に分けて延長させ
るようにする。このように２つのサブアレイに対して１
組のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、
かつ、それらをサブアレイ上を延長させるようにする理
由は、メモリチップサイズの小型化を図るためである。

【００２１】つまり、各サブアレイに対して上記８本の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しか
もそれをセンスアンプエリア上の配線チャンネルに形成
した場合、図１のメモリアレイのように短辺方向の３２
個ものセンスアンプで、８×３２＝２５６本分もの配線
チャンネルが必要になるものである。これに対して、上
記の実施例では、配線そのものが上下２つのサブアレイ
に対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７
Ｂを共通に割り当て、しかも、それをサブアレイ上をメ
インワード線と平行に互いに混在させるように配置させ
ることにより、格別な配線専用領域を設けることなく形
成することができる。

【００２２】そもそも、サブアレイ上には、８本のサブ
ワード線に対して１本のメインワード線が設けられるも
のであり、その８本の中の１本のサブワード線を選択す
るためにサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが必要に
なるものである。メモリセルのピッチに合わせて形成さ
れるサブワード線ＳＷＬの８本分に１本の割り合いでメ
インワード線ＭＷＬが形成されるものであるために、メ
インワード線ＭＷＬの配線ピッチは緩やかになってい
る。したがって、メインワード線ＭＷＬと同じ配線層を
利用して、上記サブワード選択線をメインワード線の間
に形成することは配線ピッチの緩やかさを少し犠牲にす
るだけで比較的容易にできるものである。

【００２３】この実施例のサブワードドライバＳＷＤ
は、上記サブワード選択線ＦＸ０Ｂ等を通して供給され
る選択信号と、それを反転させた選択信号とを用いて１
つのサブワード線ＳＷＬを選択する構成を採る。そし
て、サブワードドライバＳＷＤは、それを中心として左
右に配置されるサブアレイのサブワード線ＳＷＬを同時
に選択するような構成を採るものである。そのため、上
記のようにＦＸ０Ｂ等を共有する２つのサブアレイに対
しては、１２８×２＝２５６個ものサブワードドライバ
に対して、上記４本のサブワード選択線を割り振って供
給する。つまり、サブワード選択線ＦＸ０Ｂに着目する
と、２つのサブアレイに対して２５６÷４＝６４個もの
サブワードドライバＳＷＤに選択信号を供給する必要が
ある。

【００２４】上記メインワード線ＭＷＬと平行に延長さ
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列される６
４個のサブワードドライバに選択信号を供給する第２の
サブワード選択線ＦＸ０が設けられる。上記第１のサブ
ワード選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及び
サブワード線ＳＷＬと平行に延長されるのに対して上記
第２のサブワード選択線は、それと直交するカラム選択
線ＹＳ及び相補ビット線ＢＬと平行にサブワードドライ
バ領域上を延長される。上記８本の第１のサブワード選
択線ＦＸ０Ｂ〜ＦＸ７Ｂと同様に、上記第２のサブワー
ド選択線ＦＸ０〜ＦＸ７も、偶数ＦＸ０，２，４，６
と、奇数ＦＸ１，３，５，７とに分割されてサブアレイ
ＳＢＡＲＹの左右に設けられたサブワードドライバＳＷ
Ｄに振り分けられて配置される。

【００２５】上記サブワード選択線駆動回路ＦＸＤは、
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアの上側に配置されたサブワード選択線
駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応
される。

【００２６】中央上部のクロスエリアでは、下側に配置
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアの上側に配置されたサ
ブワード選択線駆動回路が上記第１のサブワード選択線
ＦＸ７Ｂに対応される。そして、右上部のクロスエリア
では、下側に配置されたサブワード選択線駆動回路が上
記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間
部のクロスエリアに設けられた２つのサブワード選択線
駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂ
と、ＦＸ４Ｂに対応され、右下部のクロスエリアの上側
に配置されたサブワード選択線駆動回路が上記第１のサ
ブワード選択線ＦＸ６Ｂに対応される。このようにメモ
リアレイの端部に設けられたサブワードドライバでは、
その右側にはサブアレイが存在しないから、左側だけの
サブワード線ＳＷＬのみを駆動する。

【００２７】この実施例のようにサブアレイ上のメイン
ワード線ＭＷＬのピッチの隙間にサブワード選択線ＦＸ
Ｂを配置する構成では、格別な配線チャンネルが不要に
できるから、１つのサブアレイに８本のサブワード選択
線を配置するようにしてもメモリチップが大きくなるこ
とはない。しかしながら、上記のようなサブワード選択
線駆動回路ＦＸＤを形成するためにクロス領域の面積が
増大し、高集積化を妨げることとなる。つまり、上記ク
ロスエリアには、同図において点線で示したようなメイ
ン入出力線ＭＩＯやローカル入出力線ＬＩＯに対応して
設けられるスイッチ回路ＩＯＳＷや、センスアンプを駆
動するパワーＭＯＳＦＥＴ、シェアードスイッチＭＯＳ
ＦＥＴを駆動するための駆動回路、プリチャージＭＯＳ
ＦＥＴを駆動する駆動回路等の周辺回路が形成されるた
めに面積的な余裕が無いからである。このため、図２の
実施例では、上／下の２つのサブアレイでサブワード選
択線駆動回路ＦＸＤを共用して面積増加を抑えている。

【００２８】上記クロスエリアのうち、偶数に対応した
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに
配置されたものには、後述するようにセンスアンプに対
して定電圧化された内部電圧ＶＤＬを供給するＮチャン
ネル型のパワーＭＯＳＦＥＴＱ１６及びオーバードライ
ブ用の電源電圧ＶＤＤを供給するＮチャンネル型のパワ
ーＭＯＳＦＥＴＱ１５、及びセンスアンプに対して回路
の接地電位ＶＳＳを供給するためのＮチャンネル型のパ
ワーＭＯＳＦＥＴＱ１４が設けられる。

【００２９】上記クロスエリアのうち、奇数に対応した
第２のサブワード選択線ＦＸ１〜ＦＸ７の延長方向Ｂに
配置されたものには、ＩＯスイッチ（ローカルＩＯ（Ｌ
ＩＯ）とメインＩＯ（ＭＩＯ）間のスイッチＭＯＳＦＥ
Ｔ）と、ビット線のプリチャージ及びイコライズ用ＭＯ
ＳＦＥＴをオフ状態にさせるインバータ回路と、特に制
限されないが、センスアンプに対して回路の接地電位Ｖ
ＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦ
ＥＴとが設けられる。このＮチャンネル型のパワーＭＯ
ＳＦＥＴは、センスアンプ列の両側からセンスアンプを
構成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥ
Ｔの共通ソース線（ＣＳＮ）に接地電位を供給するもの
である。つまり、センスアンプエリアに設けられる１２
８個又は１３０個のセンスアンプに対しては、上記Ａ側
のクロスエリアに設けられたＮチャンネル型のパワーＭ
ＯＳＦＥＴと、上記Ｂ側のクロスエリアに設けられたＮ
チャンネル型のパワーＭＯＳＦＥＴの両方により接地電
位が供給される。

【００３０】上記のようにサブワード線駆動回路ＳＷＤ
は、それを中心にして左右両側のサブアレイのサブワー
ド線を選択する。これに対して、上記選択された２つの
サブアレイのサブワード線に対応して左右２つのセンス
アンプが活性化される。つまり、サブワード線を選択状
態にすると、アドレス選択ＭＯＳＦＥＴがオン状態とな
り、記憶キャパシタの電荷がビット線電荷と合成されて
しまうので、センスアンプを活性化させてもとの電荷の
状態に戻すという再書き込み動作を行う必要があるから
である。このため、上記端部のサブアレイに対応したも
のを除いて、上記パワーＭＯＳＦＥＴは、それを挟んで
両側のセンスアンプを活性化させるために用いられる。
これに対して、サブアレイ群の端に設けられたサブアレ
イの右側又は左側に設けられたサブワード線駆動回路Ｓ
ＷＤでは、上記サブアレイのサブワード線しか選択しな
いから、上記パワーＭＯＳＦＥＴは、上記サブアレイに
対応した片側のセンスアンプ群のみを活性化するもので
ある。

【００３１】上記センスアンプは、シェアードセンス方
式とされ、それを挟んで両側に配置されるサブアレイの
うち、上記サブワード線が非選択された側の相補ビット
線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状
態にされて切り離されることにより、上記選択されたサ
ブワード線に対応した相補ビット線の読み出し信号を増
幅し、メモリセルの記憶キャパシタをもとの電荷状態に
戻すという再書き込み動作を行う。

【００３２】図３には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部を中心にして、アドレス入力か
らデータ出力までの簡略化された一実施例の回路図が示
されている。同図においては、２つのサブアレイ１５に
上下から挟まれるようにされたセンスアンプ１６と前記
交差エリア１８に設けられる回路が例示的に示され、他
はブロック図として示されている。また、点線で示され
た回路ブロックは、前記符号によりそれぞれが示されて
いる。

【００３３】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。特に制限されないが、後述
するような理由によって、上記バックバイアス電圧ＶＢ
Ｂは、−１Ｖのような電圧に設定される。上記サブワー
ド線ＳＷＬの選択レベルは、上記ビット線のハイレベル
に対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値
電圧分だけ高くされた高電圧ＶＰＰとされる。

【００３４】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、シ
ェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンス
アンプの単位回路の入出力ノードと接続される。

【００３５】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成さ
れる。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソース
は、共通ソース線ＣＳＮに接続される。Ｐチャンネル型
ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳ
Ｐに接続される。上記共通ソース線ＣＳＮとＣＳＰに
は、それぞれパワースイッチＭＯＳＦＥＴが接続され
る。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳ
ＦＥＴＱ５とＱ６のソースが接続された共通ソース線Ｃ
ＳＮには、上記クロスエリア１８に設けられたＮチャン
ネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地
電位に対応した動作電圧が与えられる。

【００３６】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記クロスエリア１８に設けら
れたオーバードライブ用のＮチャンネル型のパワーＭＯ
ＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられる。
上記オーバードライブ用の電圧には、特に制限されない
が、外部端子から供給される電源電圧ＶＤＤが用いられ
る。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ
依存性を軽減するために、ゲートにＶＰＰが印加され、
ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型
ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわ
ずかに降圧してもよい。

【００３７】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１５のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１６のゲートに供給される活性化信号ＳＡＰ
２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的
にハイレベルにされる。特に制限されないが、ＳＡＰ１
とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号
とされる。つまり、昇圧電圧ＶＰＰは、約３．８Ｖであ
るので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を十分
にオン状態にさせることができる。ＭＯＳＦＥＴＱ１５
がオフ状態（信号ＳＡＰ１がロウレベル）の後にはＭＯ
ＳＦＥＴＱ１６のオン状態（信号ＳＡＰ２がハイレベ
ル）によりソース側から内部電圧ＶＤＬに対応した電圧
を出力させることができる。

【００３８】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。このプリチ
ャージ信号ＰＣＢを形成するドライバ回路は、図示しな
いが、上記クロスエリアにインバータ回路を設けて、そ
の立ち上がりや立ち上がりを高速にする。つまり、メモ
リアクセスの開始時にワード線選択タイミングに先行し
て、各クロスエリアに分散して設けられたインバータ回
路を通して上記プリチャージ回路を構成するＭＯＳＦＥ
ＴＱ９〜Ｑ１１を高速に切り替えるようにするものであ
る。

【００３９】上記クロスエリア１８には、ＩＯＳＷ（ロ
ーカルＩＯとメインＩＯを接続するスイッチＭＯＳＦＥ
Ｔき１９，Ｑ２０）が置かれる。さらに、図４に示した
回路以外にも、必要に応じて、センスアンプのコモンソ
ース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ロー
カル入出力線ＬＩＯのハーフプリチャージ回路、メイン
ＩＯのＶＤＬプリチャージ回路、シェアード選択信号線
ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。

【００４０】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ムスイッチ回路を構成するものであり、上記選択信号Ｙ
Ｓが選択レベル（ハイレベル）にされるとオン状態とな
り、上記センスアンプの単位回路の入出力ノードとロー
カル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ
２Ｂ等とを接続させる。

【００４１】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯ
スイッチ回路を介してメインアンプ６１の入力端子が接
続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続され
る。なお、上記ＩＯスイッチ回路は、選択信号ＩＯＳＷ
によりスイッチ制御され、後述するように上記Ｎチャン
ネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャ
ンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッ
チとされる。

【００４２】特に制限されないが、上記カラムスイッチ
回路は、１つの選択信号ＹＳにより二対の相補ビット線
ＢＬ，ＢＬＢと二対のローカル入出力線ＬＩＯ１，ＬＩ
Ｏ１ＢとＬＩＯ２，ＬＩＯ２Ｂとを接続させる。それ
故、１つのメインワード線の選択動作により選択された
サブアレイにおいて、その両側に設けられるセンスアン
プに対応して設けられる上記二対のカラムスイッチ回路
により合計四対の相補ビット線が選択されることにな
る。シンクロナスＤＲＡＭのバーストモードでは、上記
カラム選択信号ＹＳがカウンタ動作により切り換えら
れ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂとサブ
アレイの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切
り換えられる。

【００４３】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤにより動作させられ、上記プリ
デコーダは、降圧電圧ＶＰＥＲＩにより動作させられ、
上記メインワードドライバ１２は、昇圧電圧ＶＰＰによ
り動作させられる。カラムデコーダ（ドライバ）５３
は、上記アドレスバフッァ５１の時分割的な動作によっ
て供給されるＹアドレス信号を受けて、上記選択信号Ｙ
Ｓを形成する。

【００４４】上記メインアンプ６１は、降圧電圧ＶＰＥ
ＲＩにより動作させられ、外部端子から供給される電源
電圧ＶＤＤで動作させられる出力バッファ６２を通して
外部端子Ｄout から出力される。外部端子Ｄinから入力
される書き込み信号は、入力バッファ６３を通して取り
込まれ、同図においてメインアンプ６１に含まれる後述
するようなライトアンプを通して上記メイン入出力線Ｍ
ＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バ
ッファの入力部には、レベルシフト回路とその出力信号
を上記クロック信号に対応したタイミング信号に同期さ
せて出力させるための論理部が設けられる。

【００４５】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤは、３．３Ｖにされ、内部回路
に供給される降圧電圧ＶＰＥＲＩは２．５Ｖに設定さ
れ、上記センスアンプの動作電圧ＶＤＬは２．０Ｖとさ
れる。そして、ワード線の選択信号（昇圧電圧）は、
３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬ
Ｒは、ＶＤＬ／２に対応した１．０Ｖにされ、プレート
電圧ＶＰＬＴも１．０Ｖにされる。そして、基板電圧Ｖ
ＢＢは−１．０Ｖにされる。

【００４６】図４には、この発明に係るダイナミック型
ＲＡＭの一実施例のメモリマット構成図が示されてい
る。この実施例は、前記のようにメモリアレイが４個に
分割されたメモリチップのうち、１つのメモリアレイの
ビット線方向に分割されたメモリマットの構成図が示さ
れている。メインワード線方向に並べられたＭＡＴ１〜
ＭＡＴ１６からなる１６個のサブアレイから構成され
る。

【００４７】上記１６個のメモリマットＭＡＴ１〜ＭＡ
Ｔ１６は、８個ずつ２組に分けられる。つまり、メモリ
マットＭＡＴ１〜ＭＡＴ８とＭＡＴ９〜ＭＡＴ１６のよ
うに８個ずつ２組に分けられる。上記８個のメモリマッ
トＭＡＴ１〜ＭＡＴ８とＭＡＴ９〜ＭＡＴ１６は、それ
ぞれがビット線方向に約２Ｋずつのメモリセルが設けら
れる。

【００４８】この実施例では、図２の実施例のようにビ
ット線方向に並べられた２つずつのサブアレイが１組と
して、一方のサブアレイには冗長ワード線が設けられ
る。上記上半分の８個からなるメモリマットＭＡＴ１〜
ＭＡＴ８では、上側に対応した奇数番目のメモリマット
ＭＡＴ１、ＭＡＴ３、ＭＡＴ５及びＭＡＴ７に上記冗長
ワード線が設けられる。これに対して、下半分の８個か
らなるメモリマットＭＡＴ９〜ＭＡＴ１６では、下側に
対応した偶数番目のメモリマットＭＡＴ１０、ＭＡＴ１
２、ＭＡＴ１４及びＭＡＴ１６に上記冗長ワード線が設
けられる。別の見方をすると、上記２Ｋずつ２つのメモ
リマットに分けられた中央部分に設けられるメモリマッ
トＭＡＴ８とＭＡＴ９には、冗長ワード線を設けないよ
うにするものである。

【００４９】つまり、図２に示した冗長ワード線を有す
る第２と第４のサブアレイは、上記メモリアレイの上半
分の８個のメモリマットＭＡＴ１〜ＭＡＴ８のうち、Ｍ
ＡＴ１、ＭＡＴ３、ＭＡＴ５及びＭＡＴ７に対応する。
図２に示した冗長ワード線のない第１と第３のサブアレ
イは、上記８個のメモリマットＭＡＴ１〜ＭＡＴ８のう
ち、ＭＡＴ２、ＭＡＴ４、ＭＡＴ６及びＭＡＴ８にそれ
ぞれ対応する。これに対して、上記上半分とは逆に、図
２に示した第１と第３のサブアレイは、上記メモリアレ
イの下半分の８個のメモリマットＭＡＴ９〜ＭＡＴ１６
のうち、ＭＡＴ９、ＭＡＴ１１、ＭＡＴ１３及びＭＡＴ
１５に対応し、第２と第４のサブアレイは、上記８個の
メモリマットＭＡＴ９〜ＭＡＴ１６のうち、ＭＡＴ１
０、ＭＡＴ０１２、ＭＡＴ１４及びＭＡＴ１６に対応す
る。

【００５０】図５には、この発明に係るダイナミック型
ＲＡＭの入出力線の構成図が示されている。この実施例
は、前記のようにメモリアレイが４個に分割されたメモ
リチップのうち、１つのメモリアレイのワード線方向に
分割されたメモリマットの構成が拡大して示されてい
る。

【００５１】１つのメモリアレイでは、前記のように１
６個のサブアレイが並べられ、サブアレイの両側にはサ
ブワードドライバ１７が設けられる。このサブワードド
ライバ１７は、チップ中央部から＃１から＃１７まで１
７個設けられる。この１７個のサブワードドライバ領域
のうち、偶数番目のサブワードドライバ領域＃２〜＃１
６に、２対ずつのメイン入出力線ＭＩＯが配置される。
前記図４のように上記４個に分割されたメモリアレイを
それぞれメモリバンク（Ｂａｎｋ）０〜３に割り当て
て、各メモリバンクにおいて１本のサブワード線を選択
すると、メモリバンク当たり１６ビットの単位でのデー
タのリード／ライトを行うようにされる。

【００５２】図６には、この発明に係るダイナミック型
ＲＡＭのワード線の欠陥救済方法を説明するための構成
図が示されている。同図は、前記図４の実施例に対応し
て、１つのメモリアレイ又はメモリバンクのうち、ビッ
ト線方向に並べられる＃１から＃１６までの１６個のサ
ブアレイと、それに対応した１７個のセンスアンプＳＡ
が示され、上側半分（２Ｋ分）の８個のサブアレイは、
＃１、＃３、＃５、＃７の奇数番目において８本ずつの
冗長ワード線ＲＷが設けられ、下側半分（２Ｋ分）の８
個のサブアレイは、＃１０、＃１２、＃１４、＃１６の
偶数番目において８本ずつの冗長ワード線ＲＷが設けら
れる。

【００５３】この構成において、例えば第１番目のサブ
アレイのサブワード線Ｗｉに不良（ＮＧ）が発生した場
合、前記のＡｎｙ−ｔｏ−ａｎｙ方式では、＃１、＃
３、＃５、＃７の中の任意の冗長ワード線に切り換える
ことができる。この実施例では、例えば同図で点線で示
したように＃７に設けられた８本の冗長ワード線のうち
の１本の冗長ワード線に切り換えられる。

【００５４】前記のような６４Ｍビットの記憶容量を持
つダイナミック型ＲＡＭのリフレッシュ周期は、標準規
格として４Ｋ（４０９６）サイクルに決められている。
それ故、通常動作では、上記４つのメモリアレイにおい
て、同時に１本のメインワード線とそれに対応された１
６本のサブワード線（１６個のサブアレイ）がそれぞれ
選択されて、上記４Ｋリフレッシュ動作が実施される。

【００５５】この標準規格のリフレッシュに加えて、テ
ストモードとしてテスト時間短縮のため２Ｋリフレッシ
ュ動作が設けられている。このような２Ｋリフレッシュ
を行う場合には、メモリアレイを上記のように２Ｋずつ
に分割し、上側のＷｉのアドレスのワード線と、下側の
Ｗｉ＋２０４８のアドレスのワード線が同時に選択され
ることにより行われる。つまり、Ｘ系のアドレス信号の
うち最上位ビットのアドレスのデコード動作が無効にさ
れて、それによりメモリアレイの上側半分と下側半分と
を同時に選択状態にするものである。

【００５６】この構成においても、この実施例のダイナ
ミック型ＲＡＭでは、上記上側で発生したワード線の不
良は、上側のサブアレイ＃１、＃３、＃５、＃７の中の
任意の冗長ワード線に切り換え、下側の発生したワード
線の不良は、下側のサブアレイ＃１０、＃１２、＃１
４、＃１６の中の任意の冗長ワード線に切り換えるとい
う原則を守るという簡単な規則だけを設けることによ
り、上記２Ｋリフレッシュ動作を行うようにすることが
できる。

【００５７】上記サブアレイ＃８とサブアレイ＃９との
間に設けられるセンスアンプＳＡは、上記のような冗長
ワード線の割り付けを行うことにより、不良ワード線の
救済のためにサブアレイ＃８又はサブアレイ＃９の中の
ワード線が同時に選択されることはない。このため、最
上位ビットを無効にしたアドレス信号のデコード動作に
おいて、冗長ワード線の切り替え後もサブアレイ＃８と
サブアレイ＃９の中のワード線が同時に選択されること
はなく、前記のＡｎｙ−ｔｏ−ａｎｙ方式と、シェアー
ドセンスアンプ方式とを採用しつつセンスアンプの競合
を回避することができる。

【００５８】図７には、この発明に係るダイナミック型
ＲＡＭの他の一実施例のメモリマット構成図が示されて
いる。この実施例は、前記図４と同様に前記のようにメ
モリアレイが４個に分割されたメモリチップのうち、１
つのメモリアレイのビット線方向に分割されたメモリマ
ットの構成図が示されている。１つのメモリアレイは、
ＭＡＴ１〜ＭＡＴ１６からなる１６個のサブアレイから
構成される。

【００５９】上記１６個のメモリマットＭＡＴ１〜ＭＡ
Ｔ１６は、８個ずつ２組に分けられてメモリバンク０と
１が割り当てられる。つまり、メモリマットＭＡＴ１〜
ＭＡＴ８とＭＡＴ９〜ＭＡＴ１６のように８個ずつ２組
に分けられて、上半分がメモリバンク（Ｂａｎｋ）０と
され、下半分がメモリバンク１とされる。メモリチップ
の全体図に示すように、前記のようなメインロウデーダ
とメインワードドライバとからなるワードドライバＷＤ
を挟んで対称的に設けられる他方のメモリアレイも上記
同様にメモリバンク０と１に分けられる。同様に、残り
の２つのメモリアレイも、ビット線方向に２分割されて
メモリバンク２と３に分けられる。このようなバンク分
割は、×３２ビット品のようにチップ長辺の両側から各
々１６ビットを取り出す製品において好適とされる。

【００６０】この実施例でも、図２の実施例のようにビ
ット線方向に並べられた２つずつのサブアレイが１組と
して、一方のサブアレイには冗長ワード線が設けられ
る。上記上半分のメモリバンク０に対応した８個からな
るメモリマットＭＡＴ１〜ＭＡＴ８では、上側に対応し
た奇数番目のメモリマットＭＡＴ１、ＭＡＴ３、ＭＡＴ
５及びＭＡＴ７に上記冗長ワード線が設けられる。これ
に対して、下半分のメモリバンク１に対応した８個から
なるメモリマットＭＡＴ９〜ＭＡＴ１６では、下側に対
応した偶数番目のメモリマットＭＡＴ１０、ＭＡＴ１
２、ＭＡＴ１４及びＭＡＴ１６に上記冗長ワード線が設
けられる。別の見方をすると、上記２Ｋずつに分けられ
メモリバンクの境界に隣接するメモリマットＭＡＴ８と
ＭＡＴ９には、冗長ワード線を設けないようにするもの
である。

【００６１】残りの２つのメモリアレイを上下に２分割
して構成されるメモリバンク２と３においても、上記同
様にビット線方向に１６個並べられるメモリマットのう
ち、２Ｋずつに分けられメモリバンクの境界に隣接する
メモリマットＭＡＴ８とＭＡＴ９には冗長ワード線を設
けないようにするものである。

【００６２】図８には、この発明に係るダイナミック型
ＲＡＭの他の一実施例のサブアレイの構成図が示されて
いる。この実施例では、サブアレイのワード線が２５６
本でなく５１２本のように大きくされる。したがって、
前記のような４Ｋ分のワード線が、８個のサブアレイに
よって構成される。したがって、同図（Ａ）のようにビ
ット線方向に並べられる＃１から＃８までの８個のサブ
アレイと、それに対応した９個のセンスアンプＳＡが示
され、上側半分（２Ｋ分）の４個のサブアレイは、＃
１、＃２においてそれぞれ８本ずつの冗長ワード線ＲＷ
が設けられ、＃３のサブアレイには１６本の冗長ワード
線ＲＷが設けられる。つまり、メインワード線で換算す
ると、上記＃１、＃２では１本の冗長メインワード線が
設けられ、＃３のサブアレイでは２本の冗長メインワー
ド線が設けられる。また、下側半分（２Ｋ分）の４個の
サブアレイは、＃７、＃８においてそれぞれ８本ずつの
冗長ワード線ＲＷが設けられ、＃６のサブアレイには１
６本の冗長ワード線ＲＷが設けられる。

【００６３】この構成において、上記２Ｋずつ分けられ
る境界において隣接するサブアレイ＃４と＃５にのみ上
記冗長ワード線が設けられないものとなる。これによ
り、前記（図６）同様に２Ｋリフレッシュを実施する場
合、前記のようなメモリバンク構成とした場合におい
て、センスアンプの不所望な競合を避けることができ
る。なお、例えば第１番目のサブアレイ＃１のワード線
Ｗｉに不良（ＮＧ）が発生した場合、前記のＡｎｙ−ｔ
ｏ−ａｎｙ方式では、＃１、＃２、＃３の中の任意の冗
長ワード線に切り換えられる。

【００６４】同図（Ｂ）においては、メモリアレイの上
半分において、５１２本からなる正規ワード線のサブア
レイが＃１、＃２、＃３及び＃５とされ、第４番目のサ
ブアレイ＃４は３２本の冗長ワード線のみからなる冗長
アレイとされる。メモリアレイの下半分において、５１
２本からなる正規ワード線のサブアレイが＃６、＃８、
＃９及び＃１０とされ、第７番目のサブアレイ＃７は３
２本の冗長ワード線のみからなる冗長アレイとされる。

【００６５】この構成では、前記冗長サブアレイ＃４と
＃７において、ワード線の数が３２本のように少なくさ
れることに応じてビット線に接続されるメモリセルの少
なくなる。この結果、メモリセルの記憶電荷とビット線
の寄生容量のプリチャージ電荷とのチャージシェアによ
って読み出される信号量が大きくなって読み出し動作マ
ージンを大きくできるため、冗長サブアレイでの不良発
生率が上記サブアレイとの比較において著しく低くな
り、救済効率を高くすることができる。

【００６６】上記のようにビット線に接続されるメモリ
セルの数が少なくなると、センスアンプＳＡが駆動する
ビット線の寄生容量からなる負荷も軽くなって、高速な
読み出し動作が可能になる。したがって、不良アドレス
へのアクセスを検出し、その結果によって冗長ワード線
の選択動作が行われることにより、ワード線の選択動作
は遅くなってしまうが、読み出し信号量の増大とセンス
アンプの高速動作化とが相乗的に作用して、上記冗長ワ
ード線の選択動作を遅れをカバーすることができ、正規
ワード線のメモリセルからの読み出し動作と、冗長ワー
ド線のメモリセルからの読み出し動作の時間差を実質的
になくすことができ、メモリの高速動作が可能になる。

【００６７】なお、上記サブアレイの正規ワード線を５
１２本とする構成において、メモリアレイをワード線方
向に１６分割し、サブアレイの正規ビット線対を２５６
対としてもよいし、上記ワード線と同様に５１２対とし
て８分割からなるサブアレイとしてもよい。

【００６８】上記の実施例から得られる作用効果は、下
記の通りである。 （１） シェアードセンスアンプを備え、相補ビット線
方向に複数のサブアレイが設けられたダイナミック型Ｒ
ＡＭにおいて、上記相補ビット線方向に並べられる複数
のサブアレイのうち、中央部分に配置されて隣接する２
つのサブアレイには冗長ワード線を配置しないようにす
ることにより、Ａｎｙ−ｔｏ−ａｎｙによる効率的な欠
陥救済を行いつつ、センスアンプの不所望な競合を避け
ることができるという効果が得られる。

【００６９】（２） 上記ワード線を、メインワード線
と上記メインワード線の延長方向に対して分割された長
さとされ、かつ、上記メインワード線と交差するビット
線方向に対して複数配置され、複数からなるダイナミッ
ク型メモリセルのアドレス選択端子が接続されてなるサ
ブワード線により構成し、上記複数からなるサブワード
線配列の両端側にサブワード線駆動回路が振り分けられ
て分割して配置し、上記サブアレイの１つは、上記複数
のサブワード線駆動回路列と上記複数のセンスアンプ列
とにより囲まれるように形成することにより、高集積化
と高速化を図りつつ、Ａｎｙ−ｔｏ−ａｎｙによる効率
的な欠陥救済を行いつつ、センスアンプの不所望な競合
を避けることができるという効果が得られる。

【００７０】（３） 上記サブアレイをワード線方向及
びビット線方向に複数個がそれぞれ配置されてメモリア
レイを構成し、上記メモリアレイにおいて上記ビット線
方向に並べられた複数個のサブアレイのうち上半分には
奇数番目のサブアレイに冗長ワード線を設け、下半分に
は偶数番目のサブアレイに冗長ワード線を設けることに
より、サブアレイ毎のメモリセルをほぼ均一にできるか
ら、全体の読み出し動作のバランスをとりつつ、Ａｎｙ
−ｔｏ−ａｎｙによる効率的な欠陥救済を行いつつ、セ
ンスアンプの不所望な競合を避けることができるという
効果が得られる。

【００７１】（４） 上記サブアレイを、ワード線方向
及びビット線方向に複数個をそれぞれ配置してメモリア
レイを構成し、上記メモリアレイにおいて上記ビット線
方向に並べられた複数個のサブアレイのうち上半分と下
半分のサブアレイの中央部分で隣接する１つのサブアレ
イを除いた残り全部のサブアレイに冗長ワード線を設け
ることにより、Ａｎｙ−ｔｏ−ａｎｙによる効率的な欠
陥救済を行いつつ、センスアンプの不所望な競合を避け
ることができるという効果が得られる。

【００７２】（５） 上記サブアレイを、ワード線方向
及びビット線方向に複数個をそれぞれ配置してメモリア
レイを構成し、上記メモリアレイにおいて上記ビット線
方向に並べられた複数個のサブアレイのうち上半分と下
半分のサブアレイの中央部分で隣接する１つのサブアレ
イを除いた特定の１つのサブアレイを冗長専用サブアレ
イとすることにより、冗長サブアレイの動作マージンの
向上と高速動作によってメモリ動作の高速化を図りつ
つ、Ａｎｙ−ｔｏ−ａｎｙによる効率的な欠陥救済を行
いつつ、センスアンプの不所望な競合を避けることがで
きるという効果が得られる。

【００７３】（６） 上記メモリアレイの上半分と下半
分のメモリセルを同時にリフレッシュされるリフレッシ
ュモードを設けることにより、効率的な試験動作が可能
にしつつ、Ａｎｙ−ｔｏ−ａｎｙによる効率的な欠陥救
済を行いつつ、センスアンプの不所望な競合を避けるこ
とができるという効果が得られる。

【００７４】（７） 上記メモリアレイの上半分と下半
分で異なるメモリバンクを構成し、かる２つのメモリバ
ンクにおいて同時にワード線が選択状態となる動作モー
ドを設けつつ、Ａｎｙ−ｔｏ−ａｎｙによる効率的な欠
陥救済を行いつつ、センスアンプの不所望な競合を避け
ることができるという効果が得られる。

【００７５】（８） 上記メモリアレイをメモリチップ
に４個設け、メモリチップの長手方向の中央部にはボン
ディングパッドと周辺回路を形成し、メモリチップの短
手方向の中央部にはワード線の選択回路が配置すること
により、効率的な試験機能あるいは複数メモリバンクを
持たせつつ、センスアンプの不所望な競合を避けること
ができるという効果が得られる。

【００７６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
図１に示したダイナミック型ＲＡＭにおいてメモリアレ
イ、サブアレイ及びサブワードドライバの構成は、種々
の実施形態を採ることができるし、サブワードドライバ
を用いないワードシャント方式でもよい。この発明に係
るダイナミック型ＲＡＭは、１チップマイクロコンピュ
ータ等のようなディジタル集積回路に内蔵されるもので
あってもよい。この発明は、ダイナミック型ＲＡＭに広
く利用することができる。

【００７７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、シェアードセンスアンプを
備え、相補ビット線方向に複数のサブアレイが設けられ
たダイナミック型ＲＡＭにおいて、上記相補ビット線方
向に並べられる複数のサブアレイのうち、中央部分に配
置されて隣接する２つのサブアレイには冗長ワード線を
配置しないようにすることにより、Ａｎｙ−ｔｏ−ａｎ
ｙによる効率的な欠陥救済を行いつつ、センスアンプの
不所望な競合を避けることができる。

【図面の簡単な説明】

【図１】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略レイアウト図である。

【図２】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。

【図３】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部を中心にして、アドレス入力からデータ出力ま
での簡略化された一実施例を示す回路図である。

【図４】この発明に係るダイナミック型ＲＡＭの一実施
例を示すメモリマット構成図である。

【図５】この発明に係るダイナミック型ＲＡＭの入出力
線の一実施例を示す構成図である。

【図６】この発明に係るダイナミック型ＲＡＭのワード
線の一実施例の欠陥救済方法を説明するための構成図で
ある。

【図７】この発明に係るダイナミック型ＲＡＭの他の一
実施例を示すメモリマット構成図である。

【図８】この発明に係るダイナミック型ＲＡＭのワード
線の他の一実施例の欠陥救済方法を説明するための構成
図である。

【符号の説明】

１０…メモリチップ、１１…メインロウデコーダ領域、
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５…メセリセルアレイ（サブアレイ）、１６…センスア
ンプ領域、１７…サブワードドライバ領域、１８…交差
領域（クロスエリア）、５１…アドレスバッファ、５２
…プリデコーダ、５３…デコーダ、６１…メインアン
プ、６２…出力バッファ、６３…入力バッファ、Ｑ１〜
Ｑ２０…ＭＯＳＦＥＴ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 対応するワード線にゲートが接続され、
   対応する相補ビット線の一方に一方のソース，ドレイン
   が接続されたアドレス選択ＭＯＳＦＥＴと、上記アドレ
   ス選択ＭＯＳＦＥＴの他方のソース，ドレインに蓄積ノ
   ードが接続され、他方に所定の電圧が与えられた記憶キ
   ャパシタとからなるダイナミック型メモリセルを備え、 上記相補ビット線は、上記ダイナミック型メモリセルの
   入出力端子がその一方に接続された複数の相補ビット線
   対からなり、 上記複数のワード線及び上記複数の相補ビット線対及び
   これらの交点に設けられた複数の上記ダイナミック型メ
   モリセルによりサブアレイが構成されてなり、 上記サブアレイは、少なくとも上記複数からなる相補ビ
   ット線配列の両端側にセンスアンプが振り分けられて分
   割して配置され、 上記相補ビット線方向に並べられる複数のサブアレイの
   うち、中央部分に配置されて隣接する２つのサブアレイ
   には、冗長ワード線を配置しないようにしてなることを
   特徴とするダイナミック型ＲＡＭ。
2. 【請求項２】 上記ワード線は、メインワード線と上記
   メインワード線の延長方向に対して分割された長さとさ
   れ、かつ、上記メインワード線と交差するビット線方向
   に対して複数配置され、複数からなるダイナミック型メ
   モリセルのアドレス選択端子が接続されてなるサブワー
   ド線からなり、 上記複数のサブワード線及び上記複数の相補ビット線対
   及びこれらの交点に設けられた複数の上記ダイナミック
   型メモリセルによりサブアレイが構成され、 上記複数からなるサブワード線配列の両端側にサブワー
   ド線駆動回路が振り分けられて分割して配置され、 上記サブアレイの１つは、上記複数のサブワード線駆動
   回路列と上記複数のセンスアンプ列とにより囲まれるよ
   うに形成されるものであることを特徴とする請求項１の
   ダイナミック型ＲＡＭ。
3. 【請求項３】 上記サブアレイは、ワード線方向及びビ
   ット線方向に複数個がそれぞれ配置されてメモリアレイ
   を構成するものであり、 上記メモリアレイにおいて上記ビット線方向に並べられ
   た複数個のサブアレイのうち上半分には奇数番目のサブ
   アレイに冗長ワード線が設けられ、下半分には偶数番目
   のサブアレイに冗長ワード線が設けられるものであるこ
   とを特徴とする請求項２のダイナミック型ＲＡＭ。
4. 【請求項４】 上記サブアレイは、ワード線方向及びビ
   ット線方向に複数個がそれぞれ配置されてメモリアレイ
   を構成するものであり、 上記メモリアレイにおいて上記ビット線方向に並べられ
   た複数個のサブアレイのうち上半分と下半分のサブアレ
   イは、中央部分で隣接する１つのサブアレイを除いた残
   り全部のサブアレイに冗長ワード線が設けられるもので
   あることを特徴とする請求項２のダイナミック型ＲＡ
   Ｍ。
5. 【請求項５】 上記サブアレイは、ワード線方向及びビ
   ット線方向に複数個がそれぞれ配置されてメモリアレイ
   を構成するものであり、 上記メモリアレイにおいて上記ビット線方向に並べられ
   た複数個のサブアレイのうち上半分と下半分のサブアレ
   イは、中央部分で隣接する１つのサブアレイを除いた特
   定の１つのサブアレイが冗長専用サブアレイとされるこ
   とを特徴とする請求項２のダイナミック型ＲＡＭ。
6. 【請求項６】 上記メモリアレイは、上半分と下半分の
   メモリセルが同時にリフレッシュされるリフレッシュモ
   ードを備えてなることを特徴とする請求項１、請求項
   ２、請求項３、請求項４又は請求項５のダイナミック型
   ＲＡＭ。
7. 【請求項７】 上記メモリアレイは、上半分と下半分で
   異なるメモリバンクを構成するものであり、かかる２つ
   のメモリバンクにおいて同時にワード線の選択が行われ
   る動作モードを備えてなることを特徴とする請求項１、
   請求項２、請求項３、請求項４又は請求項５のダイナミ
   ック型ＲＡＭ。
8. 【請求項８】 上記メモリアレイは、メモリチップに４
   個設けられ、 メモリチップの長手方向の中央部にはボンディングパッ
   ドと周辺回路が形成され、 メモリチップの短手方向の中央部にはワード線の選択回
   路が配置されるものであることを特徴とする請求項６又
   は請求項７のダイナミック型ＲＡＭ。